第六章采用中、大规模集成电路的逻辑设计

数字逻辑

第六章采用中大规模集成电路的逻辑设计

第六章采用中、大规模集成电路的逻辑设计

数字逻辑


本章内容：加法器、数值比较器、译码器、多路选择器、计数器、寄存器、只读存储器、可编程逻辑阵列

数字逻辑


一、二进制并行加法器1. 一般并行加法器的缺点

C0 S0

A0 B0 C-1

C1 S1

A1 B1 C0

C2 S2

A2 B2 C1

C3 S3

A3 B3 C2

Ci Si

Ai Bi Ci-1

数字逻辑


2. 改进（先行进位并行加法器）Ci= （ Ai+Bi ） Ci-1 + AiBi

设 Pi=Ai+Bi ， Gi=AiBi

用代入法：C0=P0C-1 + G0

C1=P1P0C + P1G0 + G1

C2=P2P1P0C + P2P1G0 + P2G1 + G2

C3=P3P2P1P0C + P3P2P1G0 + P3P2G1 + P3G2 +G3

数字逻辑


F4 F3 F2 F1

A4A3A2A1 B4B3B2B1

FC4 C074283

四位二进制加法器

数字逻辑


3. 芯片举例例 1 、用 74283 设计一个四位加法 / 减法器。分析：加法可直接实现；减法： [A-B]补=[A]补+[-B]补

[-B]补=[B]原按位求反，末位+1

所以增加一个功能控制端 M=0 ，加法， C0=0

=1 ，减法， C0=1

数字逻辑


例 2 、用 74283 设计一个 8421BCD 码到余 3 码的代码转换器。

例 3 、用 74283 设计一个 1 位十进制数加法器。用 BCD 码表示一位十进制数，由于 74283 进行的是二进制加法运算，所

以需要对运算结果进行修正。

数字逻辑


十二进制和

8421 BCD 和

修正标志

0

1

2

3

4

5

6

7

8

9

00000

00001

00010

00011

00100

00101

00110

00111

01000

01001

00000

00001

00010

00011

00100

00101

00110

00111

01000

01001

0

0

0

0

0

0

0

0

0

0

十二进制和

8421 BCD 和

修正标志

10

11

12

13

14

15

16

17

18

19

01010

01011

01100

01101

01110

01111

10000

10001

10010

10011

10000

10001

10010

10011

10100

10101

10110

10111

11000

11001

1

1

1

1

1

1

1

1

1

1

16

17

18

19

20

21

22

23

24

25

数字逻辑


和的范围为 0 到 19 ，在 0~9 范围时，直接输出；在 10~19 范围时，需要 +6 修正，所以需两片 74283 芯片。

A4

A3

A2

A1

B4

B3

B2

B1

F4 F3 F2 F1

FC4

C0

修正标志： F=C4+F2F4+F3F4

A4

A3

A2

A1

B4

B3

B2

B1

F4 F3 F2 F1

FC4

C0

0000

0110

修正标志

数字逻辑


二、数值比较器 7485

A<B ， A>B ， A=B 为三个级联输入端，用于扩展比较数的位数：一片 4 位，两片 8 位， n 片 4n 位。级联时高位 7485 的级联输入端分别连接低位 7485 的三个输出端，只用 1片 7485 时，三个级联输入端应分别接 001 。

A3B3A2B2A1B1A0B0A>BA<BA=B

FA>B

FA<B

FA=B

7485

数字逻辑


三、译码器

译码器是将二进制代码翻译成十进制数字或字符的电路，如：数字仪表显示器、地址译码器、指令译码器等。

译码器是 n 输入， 2n 输出的电路。常见有二 -四译码器，三 - 八译码器，四 - 十六译码器等。

以三、八译码器（ 74138 ）为例。

数字逻辑


74138

三 - 八译码器

Y7Y6Y5Y4 Y3 Y2 Y1Y0

A2A1A0

S3

S2

S1

输出端

使能控制端

输入端

数字逻辑


S1S2S3 A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7

1 0 01 0 01 0 0 1 0 0 1 0 01 0 01 0 0 1 0 00 Ø Ø0 Ø Ø

0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Ø Ø Ø Ø Ø Ø

0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

真值表：

数字逻辑


Y0 = M0 = m0

Y1 = M1= m1

Y3 = M3 = m3

Y2 = M2 = m2

Y4 = M4 = m4

Y7 = M7 = m7

Y6 = M6 = m6

Y5 = M5 = m5

数字逻辑


应用举例1. 地址译码器实例

A7

……A0

……

……

……

地址线（ 8 条） 256 内存单元

01

255

……

地址译码器

微处理器

数字逻辑


2. 用 74183 实现全减器全减器：考虑低位向高位的

借位的减法运算逻辑电路。

Ai

Bi

Gi-1

Di

Gi

真值表：

Ai Bi Gi-1 Di Gi

0 0 0 0 0 1 0 1 0 0 1 1

0 0 1 1 1 1 0 1

Ai Bi Gi-1 Di Gi

1 0 0 1 0 1 1 1 0 1 1 1

1 0 0 0 0 0 1 1

Di=m1+m2+m4+m7

=m1 m2 m4 m7

Gi=m1+m2+m3+m7

=m1 m2 m3 m7

=Y1 Y2 Y3 Y7

=Y1 Y2 Y4 Y7

数字逻辑


电路图：

A2

A1

A0

Y7

Y6

Y5

Y4 Y3 Y2 Y1

Y0

& 。 Di

Gi

& 。

Ai

Bi

Gi-1

S3S2S1

0 0 1

数字逻辑


3. 用 74183 实现四 - 十六译码器

数字逻辑


ABCD Y0Y1Y2Y3Y4Y5Y6Y7 Y0Y1Y2Y3Y4Y5Y6Y7

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1

0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1

1 0 0 0 1 0 0

11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1

1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0

数字逻辑


分析：四输入，十六输出，需要用两片 74138 ； 0000~0111 时， 74138Ⅰ 工作， 1000~1111 时， 74138Ⅱ 工作。

Y7Y6Y5Y4 Y3 Y2 Y1Y0

A2A1A0

S3

S2

S1

Y7Y6Y5Y4 Y3 Y2 Y1Y0

A2A1A0

S3

S2

S1

74138Ⅰ 74138Ⅱ

B C D

A

0

1

0

0

数字逻辑


四、多路选择器多路选择器是多输入，单输出的组合逻辑电路，其

功能为从多个输入中选择一个传送到输出端口。

常见有四路选择器、八路选择器、十六路选择器等。

数字逻辑


A1A0

D3

D2

D1

D0

W

选择控制端

输出端

输入端

74153

W = A1A0D0+A1A0D1+A1A0D2+A1A0D3

A1A0 D0D1D2D3 W

0 0 0 1 1 0 1 1

d0 ΦΦΦ Φ d1 ΦΦ ΦΦ d2 Φ ΦΦΦ d3

d0 d1

d2 d3

数字逻辑


多路选择器可实现任意一个 n 变量的逻辑函数，一般取其中的n-1 个变量作为多路选择器的选择信号，另外一个变量作为数据输入。

举例

例 1. 用 74153 实现

)7,5,4,3,2,0(),,( mCBAF

设 A1=1 ， A0=B ， Di=C

形式转换

数字逻辑


练习：用 74153 实现 F （ A ， B ） =AB+AB

A1A0

D3

D2

D1

D0

W

0110

A B

F

数字逻辑


课前练习：用 JK 触发器设计一个十进制同步递增计数器。

状态图：

0000 0001 0010 0011 0100

1001 1000 0111 0110 0101

数字逻辑


状态表：Q4Q3Q2Q1 Q4

n+1Q3n+1Q2

n+1Q1n+1

0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1

1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0

d

QnQn+1 J K0 0 0 1 1 0 1 1

0 d 1 d d 1 d 0

激励表：

画激励函数卡诺图

数字逻辑


J4=Q3Q2Q1， K4=Q1， J3=K3=Q2Q1 J2=Q4Q1， K2=Q1， J1=K1=1

数字逻辑


画电路图检测：

由所设计电路图可得：Q4

n+1=Q3Q2Q1Q4+Q1Q4

Q3n+1=Q2Q1Q3+Q2Q1Q3

Q2n+1=Q4Q2Q1+Q1Q2

Q1n+1=Q1

0000 0001 0010 0011 0100

0101 0110 0111 1000 1001

10101011 1101

11001111

1110

有自恢复能力

数字逻辑


五、计数器计数器是对输入脉冲信号进行计数的时序逻辑部件。

分类：

脉冲信号

同步

异步

计数进制

十进制

二进制

N 进制

计数方法可逆计数

减法计数

加法计数

数字逻辑


四位二进制可逆计数器 74193

Cr LD DCBA CPUCPD QDQCQBQA

1 × ×××× × × 0 0 0 0

0 0 dcba × × d c b a

0 1 ×××× 1 加 1 计数0 1 ×××× 1 减 1 计数

ABCD

QA

QB

QC

QD

QCB QCC Cr

LD

CPD CPU

74193

Cr ：清 0 ；LD ：预置控制， Cr=0 的前提下，若 LD=0 ，则使输出端为输入信号， LD=1 时开始计数；

D ， C ， B ， A ：数据输入端，用于设置计数初值；CPU ， CPD ：计数脉冲QDQCQBQA ：计数值输出； QCC ， QCB ：进位、借位输出

数字逻辑


计数过程：

1100 1011 1010

1111

0000

1000

0001 0010 0011 0100 0101

0110

0111

10011101

1110

QCC QCB

数字逻辑


举例：用 74193 可实现任意模 M 计数器（ M≤16 ）。

例 1. 用 74193 设计模 10 加法计数器。0000

1000

0001 0010 0011 0100

0101011001111001

分析：利用 74193 的清 0 功能，当计数值由 1001 变到 1010 瞬间，计数值清 0 。

1010

数字逻辑


LD

CPD CPU

1 cp

ABCD

1

QCB QCC Cr

74193QA

QB

QC

QD

&

Q0Q

1Q2

Q3

0101

数字逻辑


例 2. 用 74193 设计模 12 递减计数器。

1100 1011 1010

1111

1101

1110 1000

0111011001010100

1001

0011

分析：在输出由 0100 变到 0011 的瞬间，输出值又回到 1111 （由预置功能实现）。

数字逻辑


ABCD

QA

QB

QC

QD

QCB QCC Cr

LD

CPD CPU

74193

≥1

Q0Q

1Q2

Q3

1111

0

1100

数字逻辑


例 3. 用 74193 实现两位十进制递增计数器。

A B C D

QAQBQCQD

QCB QCC

CrLD

CPD CPU

74193高

A B C D

QAQBQCQD

QCB QCC

CrLD

CPD CPU

74193低

Q0Q1Q2Q3Q0Q1Q2Q3 &

11

1 1

cp

&

数字逻辑


六、寄存器寄存器是用于接收、存放、传送数据的电路。可用时序逻辑电路

实现，也可用组合逻辑电路实现。

分类：按功能分

按传输方式串入 - 串出

移位寄存器

基本寄存器

串入 - 并出并入 - 串出并入 - 并出

数字逻辑


中规模集成四位双向移位寄存器 74194

Cr CP MB MA DR DL D0 D1 D2 D3 Q0 Q1 Q2 Q3

0 × × × × × × × × × 1 0 × × × × × × × × 1 1 1 × × d0 d1 d2 d3 1 0 1 1 × × × × × 1 0 1 0 × × × × × 1 1 0 × 1 × × × × 1 1 0 × 0 ×

× × × 1 0 0 × × × × × ×

0 0 0 0 保持 d0

d1 d2 d3 1 Q0n Q1nQ2n 0 Q0n Q1nQ2n Q

1n Q2nQ3n 1 Q

1n Q2nQ3n 0 保持

D3

D2

D1

D0

Q3Q

2Q1

Q0

DR

MA MB cp Cr

74194

DL

D0D1D2D3 ：并行数据输入端 DR ：右移控制DL ：左移控制Q0Q1Q2Q3 ：数据输出

11 送数01 右移10 左移00 保持

MBMA ：工作方式控制

数字逻辑


举例用 74194 构成模 4 环形计数器（初态 1100 ）

状态图 1100 0110 0011 1001

分析：当 Q3=0 时，相当于右移补 0； Q3=1 时，相当于右移补 1。

数字逻辑


D3

D2

D1

D0

Q3Q

2Q1

Q0

DR

MA MB CP Cr

74194

DL

0011

cp 1

开始时 MBMA输入 11 ，并行输入 1100 ，然后将 MBMA变为 01 ，右移数据。

1 10 1

数字逻辑


七、只读存储器

存储器

RAM

ROM

动态 DRAM

静态 SRAM

掩膜 ROM

可擦编程 EROM

可编程 PROM

数字逻辑


1.ROM 结构

∙不连通连通不可编程连通可编程

数字逻辑


& & & & && & &≥1

≥1

∙

∙

∙

∙

∙

∙

∙

∙

∙

∙

∙

∙∙

∙

∙∙

∙

∙

∙

∙

∙

∙

∙

∙A0

A1

A2

F0

F1

n 位地址输入，m 位数据输出，存储容量为

存储容量：

2n×m 位

数字逻辑


∙ ∙ ∙∙

∙ ∙ ∙∙

∙

∙

∙

∙ ∙ ∙

∙

∙ ∙ ∙ ∙

∙ ∙ ∙ ∙

∙A0

A0

A1

A1

A2

A2

F0

F1

与阵列

或阵列

阵列逻辑图画法

数字逻辑


例 1. 用 ROM 实现一个二进制数到格雷码的代码转换器B3B2B1B0 G3G2G1G0

0000

0001

0010

0011

0100

0101

0110

0111

0000

0001

0011

0010

0110

0111

0101

0100

B3B2B1B0 G3G2G1G0

1000

1001

1010

1011

1100

1101

1110

1111

1100

1110

1111

1101

1001

1011

1010

1000

数字逻辑


)13,12,11,10,6,5,2,1(0 mG

)14,13,10,9,5,4,3,2(1 mG

)11,10,9,8,7,6,5,4(2 mG

)15,14,13,12,11,10,9,8(3 mG

数字逻辑


B3

B3

B2

B2

B1

B1

B0

B0

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

G0

G1

G2

G3

∙

∙

∙

∙

∙∙

∙

∙

∙

∙∙

∙

∙

∙

∙

∙

∙

∙

∙∙

∙∙

∙∙

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∙∙

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∙

∙∙

∙

∙

∙

∙

∙

∙

数字逻辑


例 2. 用 ROM 实现一个 л发生器 ,输入为四位二进制数（由计数器产生0-15） ,输出为 8421BCD码 ,串行地产生常数 л=3.14159263589793。

数字逻辑


A3A2A1A0 F3F2F1F0 л

0000

0001

0010

0011

0100

0101

0110

0111

0011

0001

0100

0001

0101

1001

0010

0110

3

1

4

1

5

9

2

6

A3A2A1A0 F3F2F1F0 л

1000

1001

1010

1011

1100

1101

1110

1111

0101

0011

0101

1000

1001

0111

1001

0011

5

3

5

8

9

7

9

3

数字逻辑


)14,12,11,5(3 mF

)13,10,8,7,4,2(2 mF

)15,13,9,7,6,0(1 mF

)15,14,13,12,10,9,8,5,4,3,1,0(0 mF

数字逻辑


∙

∙

∙

∙

∙∙

∙

∙

∙

∙∙

∙

∙

∙

∙

∙

∙

∙

∙∙

∙∙

∙∙

∙

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∙∙

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∙

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∙

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∙

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∙

∙

∙

∙∙

∙

∙∙

∙

∙

∙

∙∙

∙A3

A3

A2

A2

A1

A1

A0

A0

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

F3

F2

F1

F0

数字逻辑


八、可编程逻辑阵列 PLA （ Progamable Logic Array ）与 ROM 区别：与阵列和或阵列都可编程。

所以输入为 n 变量时，与门一般≤ 2n。“输入数 -与门数 - 输出数”

数字逻辑


例1.用PLA实现F1（A，B，C）=AB+AC

F2=m2+m5+m6

化简 F2=ABC共3 个与项，所以用 3 个与门

AABBCC

F1

F2

数字逻辑


……

九、显示器CRT 阴极射线管

LED 发光二极管

LCD 液晶

常用的 LED 为七段数码显示器，由 7 个发光二极管组成。

△

△

a

g

+5v

a

fg

e

d

c

b

abcde f g

数字逻辑


例 . 设计一个 LED专用译码器。首先确定译码器输入与输出的个数。

A3A2A1A0 abcdefg

0000

0001

0010

0011

0100

0101

0110

0111

1111110

0110000

1101101

1111001

0110011

1011011

1011111

1110000

A3A2A1A0 abcdefg

1000

1001

1010

1011

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d

数字逻辑


用卡诺图法化简可得 a 、 b 、 c 、 d 、 e 、 f 、 g 的最简表达式。

LED专用译码器集成芯片 7447

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A3

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A1

A0

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第六章 采用中、大规模集成电路 的逻辑设计

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第六章采用中、大规模集成电路的逻辑设计