Т Е Х Н И Ч Е С К И У Н И В Е Р С И Т Е Т – С О Ф И Я

ФАКУЛТЕТ ПО ЕЛЕКТРОННА ТЕХНИКА И ТЕХНОЛОГИИ

маг. инж. Мариета Георгиева Ковачева

ИЗСЛЕДВАНЕ И ПОВЕДЕНЧЕСКО МОДЕЛИРАНЕ НА ЕЛЕКТРОННИ СХЕМИ И СИСТЕМИ СЪС

СМЕСЕНИ СИГНАЛИ

А В Т О Р Е Ф Е Р А Т

на дисертация за присъждане на образователна и научна степен „ДОКТОР“ Област на висше образование: 5. Технически науки Професионално направление 5.2. Електротехника, електроника и автоматика Научна специалност: „Теория на електронните вериги и електронна схемо-техника”

Научен ръководител: доц. д-р инж. Ивайло Миланов Пандиев

Рецензенти: 1. проф. д.т.н. инж. Георги Славчев Михов 2. проф. д.т.н. инж. Стефан Иванов Куцаров

София 2015 г.

2

Дисертационният труд e обсъден и приет пред Катедрен съвет на катедра „Електронна техника” на ФЕТТ при ТУ - София с Протокол 1093/23.02.2015 г. и насрочен за защита пред Научно жури.

Защитата на дисертационния труд ще се състои на 07.07.2015 г. от 17:30 часа в зала 2140 на Технически университет – София.

Материалите по защитата са на разположение на интересуващите се в канцеларията на Факултета по електронна техника и технологии на ТУ-София – стая 1332А, блок 1.

Научно жури:

1. проф. д.т.н. инж. Георги Славчев Михов – Председател 2. доц. д-р инж. Ивайло Миланов Пандиев – Научен секретар 3. проф. д.т.н. инж. Стефан Иванов Куцаров 4. доц. д-р инж. Нина Жечкова Джерманова 5. доц. д-р инж. Валентина Стоянова Кукинска

Докторантът е зачислен в редовна форма на докторантура в катедра „Електронна техника” при Технически Университет – София.

Рецензенти: 1. проф. д.т.н. инж. Георги Славчев Михов 2. проф. д.т.н. инж. Стефан Иванов Куцаров

Автор: маг. инж. Мариета Георгиева Ковачева

Заглавие: „Изследване и поведенческо моделиране на електронни схеми и системи със смесени сигнали“

Тираж: 50 бр.

Печатна база на Технически университет – София

3

ОБЩА ХАРАКТЕРИСТИКА НА ДИСЕРТАЦИОННИЯ ТРУД

Актуалност на проблема Актуалността на тематиката на дисертационния труд се определя от

нарастващите изисквания за намаляване на изчислителната сложност, изчислителните ресурси и времето за симулация при използване на автоматизирани програмни системи за анализ на смесени (аналогово-цифрови) схеми и устройства. Използването на програмни езици за поведенческо описание, като ABM за PSpice A/D, C, VHDL, VHDL-AMS и Verilog-A дава възможност да се намали броят на характеристичните уравнения, описващи електронните елементи и подсхеми, в сравнение с класическите подходи и техники, а оттук да се подобри сходимостта на изчислителния процес и да се намали времето за симулация.

Освен усъвършенстването на автоматизирания анализ и оптимизация на електронни схеми създаването на нови поведенчески модели, при използването на по-горе изброените програмни езици, е добра основа и за изграждането на разнообразни FPGA – базирани устройства. В последните няколко години бяха създадени и предложени за научни изследвания и индустриални нужди нов клас FPGA интегрални схеми. Това са т. нар. системи върху чип (All Programmable SoC), състоящи се от стандартна FPGA логика, CPU-ядра (дву-ядрени ARM Cortex-A9) и многоканални аналогово-цифрови преобразуватели. Използването на съвременните PSoC интегрални схеми, позволява изграждането на сложни електронни устройства без външни елементи, в които се съчетават аналогови и цифрови функции на един чип, те имат вграден АЦП.

Методологична основа Подходите и техническите средства за моделиране се определят от

използване на конкретни програмни системи, като Cadence OrCAD, MATLAB и SystemVision на Mentor Graphics, както и възможностите, които предлагат интегрираните към тях развойни системи за изграждане на FPGA – базирани устройства.

Реализацията на проектираните симулационни поведенчески модели е под формата на компоненти, готови за използване в автоматизираните програмни системи, както и прототипи на електронни устройства.

Структура и обем на дисертационния труд Трудът е 132 страници, включващи 111 фигури, 18 таблици и 76 формули за

конкретни електронни схеми. Списъкът от литературни източници обхваща 113 монографии, научни публикации, учебници, техническа документация и адреси на Web-страници, съответно на български, руски, немски и английски език. Материалът в труда е разпределен в пет глави, увод и заключение.

Публикации Основните резултати от дисертационния труд са публикувани в две статии в

научно списание "Електротехника и електроника" ("Е+Е"), два доклада на научни конференции в чужбина (ICEST 2013 и ICEST 2014) и пет доклада на конференции в Р. България (ЕТ' 20111 и '2014, ICEST 2012 и Електроника –

4

2014). Публикациите са общо девет. В т. ч. докторантът има една самостоятелна публикация в списание "Е+Е".

Внедряване и практическа приложимост Изследванията на автора в областта на теорията електронни вериги и

автоматизация на проектирането в електрониката са обект на един научно-изследователки проект 132ПД0001-03 от вътрешния конкурс на ТУ-София и изграждане на лабораторни макети за учебния процес на студентите от ОКС „бакалавър” и ОКС „магистър” на специалност „Електроника” в ТУ-София. Макетите са предназначени за изследване на цифрово програмируеми усилва-тели и аналогово-цифрови преобразуватели.

1. Литературен обзор – проблематика Приложението на електронната техника в почти всички области на науката и

техниката обуславя необходимостта от създаването на нови разнообразни електронни схеми и устройства със смесени сигнали. Проектирането на съвременните електронни устройства до голяма степен се подпомага от програмните системи за автоматизиран анализ и оптимизация. При това получаването на полезни резултати се обусловя от използваните симулационни модели и макромодели на електронните елементи и интегрални схеми. Обект на изследване и поведенческо моделиране в труда са основни видове електронни устройства и системи със смесени сигнали, като монолитни цифрово програмируеми усилватели, аналогово-цифрови преобразуватели и фазово затворени вериги (PLL) с импулсен изход.

1.1. Основни понятия и определения Симулационните макромодели представляват формални модели възпро-

извеждащи поведението на аналоговите и смесените интегрални схеми на ниво входни, преходни и изходни характеристики. За изграждане на еквивалентните схеми на макромоделите се използват основно линейни зависими източници, пасивни RLC елементи и някои идеализирани модели на диоди и транзистори. При изграждането на макромоделите се използва методът на опростяването и методът на постепенното изграждане, предложени за пръв път от Г. Бойл, Б. Кохн, Д. Педерсон и Дж. Соломон при описание на симулационните модели на интегрални операционни усилватели.

Поведенческите симулационни модели представляват функционална интерпретация на дадено електронно устройство. Те показват поведението на схемата, като не се взема предвид конкретната структура и използваната микроелектронна технология. При това устройството може да се разглежда като „черна кутия“. Обикновено се адресират специфични параметри. Поведението на такава система се описва като набор от математически операции, прилагани върху преминаващите през системата сигнали. Целта на поведенческите модели е чрез сравнително прости структури да се симулира работата на реалните прибори, представляващи част от сравнително сложни електронни системи. Когато моделираната електронна система е сравнително сложна при създаване на модел първоначално се анализира вътрешната структура, разделя се на стъпала и части. След това за всяко стъпало се създава

5

система от диференциални уравнения. Връзките между отделните стъпала и части се описват по начина използван в еквивалентните електрически схеми.

Изграждането и използването на прости поведенчески модели позволява да се подобри сходимостта на изчислителния процес и да се намали времето за компютърните симулации. Същевремeнно точността на моделираните електрически параметри в някои случаи може да бъде по-малка, а това може да ограничи тяхното използване.

Верификацията (проверката) гарантира коректното поведение на всеки елемент или група от елементи в модела. По време на верификацията всеки елемент или група от елементи се проверява дали, първо, осигуряват такова поведение каквото е предвидено в модела и второ, дали тяхното поведение отговаря на поведението на реалния обект. За целта моделът се тества самостоятелно и се сравнява дали отговаря на каталожните данни.

Валидацията гарантира необходимата степен на точност чрез проверка дали цялостното поведение на модела е адекватно на реалния обект.

Въпреки че верификацията и валидацията на модела се дефинират и разглеждат поотделно, има съществено припокриване между тях. Докато при верификацията се изследва всеки отделен елемент или група от елементи в модела, то валидацията е крачка напред, оценявайки точността на целия модел. Не е изненадващо, че верификацията често продължава и по време на вали-дацията.

1.2. Поведенческо моделиране на програмируеми усилватели (ПУ) В първата група смесени схеми, обект на изследване и моделиране, са

монолитните усилватели с цифрово управление (Programmable Gain aAmplifier – PGA). За тях коефициентът на усилване по напрежение се задава с цифрова величина (управляващо двоично число, приложено към специфични адресни входове по сериен или паралелен интерфейс). За повечето усилватели от този вид елементите, формиращи отрицателната обратна връзка, са реализирани вътрешно в чипа, като при това външните полюси са един или два входа и най-често един изход. За управление на усилването обикновено се предвижда един извод, на който се подава управляващо напрежение или ток, или няколко цифрови входа, на които се подава двоичното число. Обикновено в информационните материали на усилвателите са дадени в графичен вид вътрешната структура и в таблици са систематизирани електрическите характеристики и параметри. Извършен е анализ на съществуващите поведенчески модели в стандартните симулационни библиотеки на OrCAD PSpice A/D и SystemVision (от Mentor Graphics), както и анализ на периодичния печат. В SPICE – базираните библиотеки се срещат малък брой електрически макромодели на интегрални усилватели, управлявани с напрежение, както и макромодели на операционни усилватели, в които са добавени изводи отразя-ващи режима на понижена консумация, топлинното претоварване и разре-шението на работата. VHDL-AMS – базираните библиотеки на SystemVision® (от Mentor Graphics) съдържат модели на операционни усилватели с един и два полюса, аналогови ключове, аналогови компаратори, тегловни аналогово-

6

цифрови преобразуватели, цифрово-аналогови преобразуватели и генератори, управлявани с напрежение. Във VHDL-AMS – базираните библиотеки към автоматизираните системи за анализ на електронни схеми не са открити от автора модели/макромодели на програмируеми усилватели със серийно зареж-дане на управляващата цифрова величина. През 2010 г. на научната конферен-ция ICEST е представен VHDL-AMS модел на PGA, по-конкретно на AD526 с паралелно зареждане на управляващата цифрова величина.

1.3. Поведенческо моделиране на фазово затворени вериги (PLL) Поради широкото приложение на фазово затворените вериги (PLL) в

съвременните електронни уреди и системи редица фирми произвеждат монолитни интегрални схеми. За целите на поведенческото моделиране на PLL вериги, приложими в системите Cadence OrCAD и Mentor Graphics – SystemVision най-подходящи са PLL с импулсен изход от тип 74HC4046 и TLC2932. Двете интегрални схеми съдържат основните блокове на PLL и работната им честота е до около 100MHz. При това 74HC4046 се предлага от голям брой фирми-производители на електронни елементи и може да се разглежда като типичен представител на електронните устройства със смесени сигнали. При компютърни симулации на електронни схеми над 100MHz често трябва да се вземат под внимание много паразитни ефекти, включително и обемните ефекти на печатните платки. За тези случаи са създадени специализирани схемни симулатори, като универсалните SPICE – базирани симулатори не се препоръчват за използване.

В стандартните библиотеки на програмните системи като Cadence OrCAD и Mentor Graphics – SystemVision не са открити компютърни поведенчески модели на монолитни PLL с импулсен изход. Голяма част от известните в литературата поведенчески модели са със специфично приложение и не могат да бъдат използвани за моделиране на монолитните PLL вериги с импулсен изход. Например, параметрите свързани с честотната лента на захващане и задържане не могат да бъдат задавани чрез моделните параметри на съставните елементи. Не може да се избира типа на фазовия детектор (ФД) и оттам да се задава коефициентът на предаване.

Също така при използване на PLL в схема на честотен синхронизатор или синтезатор са необходими модели на програмируеми делители на честота. Анализът на достъпните литературни източници и стандартните симулационни библиотеки показа липсата на VHDL или VHDL-AMS – базирани поведенчески модели на програмируеми делители на честота с възможност за задаване на произволен коефициент на делене и коефициент на запълване на изходния сигнал, равен на 50%, при това подходящи за моделиране на PLL – базирани синтезатори на честота с цял и дробен коефициент на делене.

1.4. Поведенческо моделиране на аналогово-цифрови преобразуватели (АЦП)

Съществува голямо разнообразие от аналогово-цифрови преобразуватели (АЦП). При това класификацията им може да бъде извършена по редица признаци: метод за изграждане, разредност, работна честотна лента, технология

7

за реализация, брой канали (брой АЦП върху една ИС), приложна област и др. Според метода на изграждане най-общо се различават паралелни, тегловни и преброителни аналогово-цифрови преобразуватели. Анализът на библиотеките със симулационни модели на OrCAD PSpice A/D и Mentor Graphics – SystemVision показа наличието само на опростени модели на АЦП с редица ограничения. За наличните модели може да се задава като параметър разредността и стойността на опорното напрежение. В програмната система Mentor Graphics – SystemVision не са открити компютърни поведенчески модели на АЦП от паралелен и преброителен тип, приложими за използване. Вниманието на авторите в предишни разработки е фокусирано главно върху някои паралелни АЦП и изграждането на Σ−∆ преобразуватели. Това ограничава до известна степен симулационното изследване и проектиране на смесени схеми и устройства

1.5. Методи и техники за реализация на PLL върху вентилни матрици с програмируемо поле – FPGA

За целите на предварителните изследователски задачи е извършено проуч-ване на вградените PLL блокове в предходните FPGA интегрални схеми Spartan 6 и Spartan 3Е. Анализът на системата Spartan-3 показа липсата на PLL верига, като налични само са DCM/DLL. Истински аналогов PLL има в FPGA Spartan-6 и по-новите от тях. Блокът DCM в Spartan-3 дава възможност за умножаване и делене на входната тактова честота и съответно синтезиране на нова честота и премахва изкривяванията в сигнала. DCM има и възможност за фазово отместване на изходния сигнал – закъснение на входния сигнал с дадена част от периода на тактовия сигнал. Съдържа 4 DCM блока, с изключение на серията XC3S50. Главните особености на DCM са цифров честотен синтезатор (DFS), фазово отместване (PS) и DLL. DLL работи чрез внасяне на закъснение между входния сигнал и сигналът от обратната връзка, докато двата нарастващи фронта не се изравнят. Във всеки Spartan-6 има 6 CMT (Clock Management Tile), като всеки от тях се състои от 2 DCM и 1 PLL, те могат да се използват индивидуално или да се свързват каскадно (или верижно).

Вграденият PLL блок може да се използва за честотен синтезатор за широк диапазон от честоти и за филтър на трептения за входни тактови импулси в комбинация с DCM. Ядрото на PLL е генератор, управляван с напрежение (ГУН) с честотен обхват от 400 MHz до 1080 MHz.

ГУН има осем еднакво разположени изхода (0°, 45°, 90°, 135°, 180°, 225°, 270°, и 315°). Всеки може да бъде избран така, че да управлява един от шестте изходни делителя, O0 до O5 (всеки от тях може да се дели на коефициент в диапазона от 1 до 128). Шестте изходни сигнала на PLL са мултиплексирани и формират единичен тактов сигнал, който се използва за опорен от DCM. DCM не може да влезе в обратната връзка на PLL.

Към всеки тактов вход е включен програмируем брояч D. Всеки брояч може да бъде независимо програмиран за определено устройство. Освен това има и допълнителен специфичен брояч M. Той управлява сигнала в ОВ на PLL, позволявайки избора на широк обхват от синтезирани честоти.

8

PLL блокът, вграден в Spartan-6, съдържа специална обратна връзка, която се използва, за да сведе до минимум фазовия шум и да увеличи мощността на тактовите ресурси на PLL .

PLL блокът дава големи възможности за използване, но има някои ограни-чения, които трябва да се спазват. Като цяло, най-големите ограничения са работният диапазон на ГУН, входната честота, програмируемостта на коефи-циента на запълване и фазовото отместване. Работните обхвати на основните PLL параметри са:

FVCOMIN Minimum PLL VCO Frequency 400 MHz; FVCOMAX Maximum PLL VCO Frequency 1080 MHz; FINMAX Maximum Input Clock Frequency from I/O Clock 540MHz; FINMIN Minimum Input Clock Frequency LX devices 19 MHz; Възможно е задаването само на дискретни коефициенти на запълване за

работната честота на ГУН. 1.6. Цел и задачи на дисертационния труд Цел на дисертационния труд: Изследване и поведенческо моделиране на

основните видове електронни устройства със смесени сигнали, създаване на процедури за определяне на моделните параметри.

За изпълнение на поставената цел са формулирани следните задачи на изследването:

1. Критичен сравнителен анализ на основните видове монолитни елек-тронни устройства със смесени сигнали и избор на подходящи схемни варианти;

2. Създаване и изследване на VHDL-AMS – базирани модели за моно-литни програмируеми усилватели с цифрово управление, приложими за използ-ване в програмната система Mentor Graphics – SystemVision. Разработване на методики за определяне на числените стойности на характеристичните параметри;

3. Създаване и изследване на йерархични поведенчески модели за моно-литни фазово затворени вериги (PLL) с импулсен изход, приложими за използ-ване в програмните системи Cadence OrCAD и Mentor Graphics – SystemVision. Разработване на методики за определяне на характеристичните параметри на отделните йерархични блокове на ФД, НЧФ и ГУН;

4. Създаване и изследване на VHDL-AMS – базиран поведенчески модел на програмируем делител на честота с коефициент на запълване 50% и с възможност за задаване на произволен коефициент на делене, приложим за моделиране на синтезатори на честота, базирани на PLL вериги с цял и дробен коефициент на делене.

5. Създаване и изследване на компютърни поведенчески модели на анало-гово-цифрови преобразуватели от паралелен и преброителен тип, приложими за използване в програмната система Mentor Graphics – System Vision. Разработ-ване на методики за определяне на числените стойности на характеристичните параметри;

9

6. Синтезиране и изследване на прототипи на FPGA базирани елементи от PLL с импуслен изход върху програмируеми системи на Xilinx от серия Zynq 7000, подходящи за изграждане на честотни синтезатори и синхронизатори, и с възможности за независима настройка на динамичните параметри (честотна лента на захващане и честотна лента на задържане) в зависимост от параметрите на входния сигнал.

2. Поведенческо моделиране и симулация на монолитни програмируе-ми усилватели

2.1. Структура и принцип на работа на монолитен ПУ MCP6S21 и MCP6S22 – обект на изследване и моделиране

За създаване на поведенчески модел на ПУ са използвани монолитния едноканален MCP6S21 и двуканалния MCP6S22 цифрово управляеми усилватели на фирмата Microchip. Въз основа на анализ на различни монолитни програмируеми усилватели на фирми производители на интегрални схеми беше установено, че MCP6S21 и MCP6S22 са типични представители на програмируемите усилватели, управлявани чрез SPI™ интерфейс. С тях във вградените системи за управление се добавя управление чрез коефициента на усилване и избор на входен канал (за MCP6S22). Тези програмируеми усилватели са оптимизирани за постигане на висока скорост, ниско напрежение на отместване и еднополярно захранване, освен това са с максимален размах на входното и изходното напрежение.

2.2. Изграждане на поведенчески VHDL-AMS – базиран модел Поведенческите модели на двата програмируеми усилвателя са създадени,

използвайки резултатите, получени от анализите направени за интегралните схеми на MCP6S21 и MCP6S22. Еквивалентната схема на предложения модел на едноканалния усилвател MCP6S21 е показана на фиг. 2.1.

Предложеният поведенчески модел отразява параметрите: 1) входен импе-данс; 2) коефициент на усилване с дадените във фиг. 2.1 стойности, зависещ от управляващата цифрова величина; (3) предаване на управляващите данни чрез SPI интерфейс; (4) АЧХ и ФЧХ; (5) скорост на нарастване и спадане на изходния сигнал; (6) ток на консумация в режим на покой; (7) ограничение на изходния ток и на изходното напрежение и (8) изходно съпротивление. Изходното напрежение на усилвателя на може да се изрази по следния начин

(2.1) 00 )( VVVVs

GAINV ioinpi

piiamp +−−

ω+

ω= ,

където =iGAIN 1, 2, 4, 5, 8, 10, 16 и 32 са коефициентите на усилване, а =πω= 2/pipif 12, 6, 10, 7, 2,4, 2, 5 и MHz2 са полюсните честоти (на ниво

dB3− ) за коефициенти на усилване, съответно 1, 2, 4, 5, 8, 10, 16 и 32.

10

inv i ini

inr inC

inputi −

o v o

+

−

о r

ro i

p i max_ n i max_

int

dpdd vv −

snss vv −

outputo −

nvdd

nvss

inv ampv),('int npamp SRSRvv =

int − internal

scIpi

pii s

GAINω+

ω + +

∑

CSSISO

SCK

iGAIN

1=

2=4=

5=8=

πω= 2/pipif

12=

6=

10=7=

4,2=

SPI logic block

D000=

100=

100=110=

001=

for

10= 2=

16=32=

5=MHz2=

011=101=111=

refvref refi

refr

∑

refv

-

iov

+ iov

refv

Фиг. 2.1. Еквивалентна схема на предложения модел на ПУ тип MCP6S21.

На фиг. 2.2. е дадена част от VHDL-AMS кода, описваща предавателните функции за коефициент на усилване 2 и 8. elsif gain=2.0 and sh_down=0.0 use vamp==vin'ltf(NUM2,DEN2)‐v0'ltf(NUM2,DEN2)+v0 +v_io'ltf(NUM2,DEN2); elsif gain=8.0 and sh_down=0.0 use vamp==vin'ltf(NUM8,DEN8) ‐v0'ltf(NUM8,DEN8)+v0+v_io'ltf(NUM8,DEN8);

Фиг. 2.2. Описание на предавателни функции.

На фиг. 2.3. е дадена процедурата, описваща формирането на управля-ващите сигнали. procedure gain_change (signal SI_int1 : std_logic_vector(0 to 2); case SI_int1 (0 to 2) is when b"001" => s <=2.0; when b"100" => s <=8.0; end procedure gain_change; if ( SCK = '1' and SCK'event ) then SI_int(index) <= SI SI_int3(0)<= SI_int(29) ; SI_int3(1)<= SI_int(30) ; SI_int3(2)<= SI_int(31) ; SO_int(0 to 15) <="0000000000000000" ; SO_int(16 to 31)<=SI_int(0 to 15); if ( SI_int(16)= '0' and SI_int(17)= '0' and SI_int(18)= '1' ) then sh_down <= 1.0; elsif ( SI_int(16)= '0' and SI_int(17)= '1' and SI_int(18)= '0' ) then sh_down <= 0.0; if ( CS = '0') then gain_change(SI_int3,gain); end if; if ( SCK = '0') then SO <= SO_int (i1);

Фиг. 2.3. Формиране на управляващите сигнали.

Архитектурата на модела съдържа всички характеристични уравнение на модела. Тя е създадена чрез комбинация от структурни и поведенчески елементи.

В модела е отразена работата на регистъра задаващ режимите на работа и регистъра за определяне на коефициента на усилване на реалния ПУ.

11

Значещите битове за регистъра задаващ режимите на работа са bit16, bit17 и bit18 от входния сигнал SI, а за регистъра за коефициента на усилване са bit29, bit30 и bit31 от входния сигнал SI. В модела на двуканалния ПУ MCP6S22, е добавен и един адресен регистър, където значещите битове от сигнала SI са bit23 и bit28. Състоянията на тези битове определят и състоянието на цифровия сигнал addr. Той от своя страна определя от кой електрически извод се взима vamp, от ch0 или ch1. Изводите ch0 или ch1 заменят електрическия извод input в кода.

2.3 Проверка (верификация) на работоспособността на модела Проверката на създадения поведенчески модел на ПУ е извършена,

сравнявайки симулационните резултати за параметрите на отделните стъпала с каталожните данни на реалния усилвател MCP6S21.

С цел доказване на работоспособността моделът е изследван при верижно свързване на два ПУ. Този начин на свързване е реализиран, следвайки специфичния начин, показан в техническата документация. Получените симулационни резултати са дадени на фиг. 2.5. Входният синусоидален сигнал е с амплитуда V1.0 за първия усилвател MCP6S21 и V05.0 за втората ИС MCP6S22. И двата входни източника са с напрежение на отместване V5.2 и честота kHz100 . Опорното напрежение е зададено със стойност V5.2 . Сигналът SI за първото устройство задава коефициент на усилване равен на 10, а за второто устройство коефициентът е 2. Сигналът SI2 е всъщност сигналът SO на първия усилвател, който управлява втория усилвател във верижната конфигурация. Анализът на времедиаграмите и сравнението им с дадените в каталожните данни потвърждава коректната работа на създадения модел, което осигурява приложимостта в сравнително сложни електронни устройства.

Фиг. 2.5. Симулационни резултати във времева област на предложения модел, при верижно

свързване на два усилвателя с коефициенти на усилване , съответно равни на 10 и 2.

12

2.4. Валидация на създадения модел За целите на валидацията изследванията са базирани на развойна система

MCP6S2X, произведена от фирмата Microchip Tech. Задаването на коефициен-тите на усилване за MCP6S21 и MCP6S22 се осъществява от микроконтролер тип PIC16F676, посредством SPI интерфейс.

Изследванията са извършени при честоти kHz1 , kHz10 и kHz100 , както и при постояннотоково отместване на входния сигнал V5,2+ . За честота kHz1 е зададен входен сигнал със синусоидална форма и амплитуда mVUim 116= , а за честоти kHz10 и kHz100 е използван сигнал с амплитуда mVUim 124= . В таблица 2.1 са дадени симулационните и експерименталните резултати за коефициента на усилване при честота kHz1 и VUref 5,2= . Относителната грешка между измерената и изчислената стойност не е по-голяма от 5%. Същите резултати са постигнати и при честоти kHz10 и kHz100 .

Таблица 2.1. Сравнение на симулационни резултати и измерени стойности за mVU im 116= , kHzfi 1= и VU ref 5,2= .

Зададена стойност за AU

Измерена стойност за AU

Симулационна стойност за AU Грешка, δ, %

1. 1 0,97 1,01 4,61 2. 2 1,97 2,02 2,77 3. 4 3,97 4,03 1,63 4. 5 5,00 5,05 1,00 5. 8 7,97 8,06 1,08 6. 10 9,91 9,97 0,57 7. 16 15,95 16,03 0,51

Създаденият поведенчески модел на ПУ тип MCP6S21 е валидиран и чрез измерване на полюсните му честоти, при всички коефициенти на усилване. Полюсните честоти са определени като се снема точка по точка АЧХ, тъй като няма възможност за директно получаване на характеристиката, поради начина на постъпване на входната управляваща величина. Таблица 2.2. Сравнение на симулационни резултати и измерени стойности за полюсната чес-

тота при ppim mVU −= 50 и VU ref 5,2= .

Зададена стойност за AU

Стойност по каталог

MHzf p ,

Измерена стойност за

MHzf p ,

Симулационна стойност за

MHzf p , Грешка, δ, %

1. 1 12 12,8 12,15 5,08 2. 2 6 5,6 6,06 8,21 3. 4 10 9,5 10,03 5,58 4. 5 7 7,4 7,01 5,27 5. 8 2,4 2,2 2,4 9,09 6. 10 2 2 2,01 0,50 7. 16 5 4,9 5,02 2,45 8. 32 2 2,1 2 4,76 Анализът на резултатите в таблица 2.2 показва, че относителната грешка

между измерената и симулационната стойност не е по-голяма от 10%. Това

13

потвърждава приложимостта на създадения модел за предварителни анализи в процеса на проектиране на електронни устройства.

Освен изследване в честотна област е проведен и анализ на поведението на създадения модел и във времева област. За целта е изследвана преходната характеристика за голям сигнал като е измерена скоростта на нарастване и спадане при скок на входния сигнал за всички възможни коефициенти на усилване. Анализът на резултатите показва едно сравнително добро съвпадение между поведението на модела и реалния прибор като относителната грешка спрямо измерените стойности също не надвишава 10%. Физическият експеримент е изпълнен чрез развойната система, като на входа е подаден импулсен сигнал от еталонен импулсен генератор модел HP8112A с максимална работна честота MHz500 и минимално време на нарастване и спадане на импулса ns5,4 . Входният тестващ сигнал е с амплитуда VUim 5= и отместване VU ref 5,2= . Входните и изходните сигнали са анализирани с двука-нален цифров осцилоскоп тип TDS1012B с работна честотна лента MHz100 .

3. Поведенческо моделиране и симулация на PLL вериги 3.1. PSpice A/D – базиран модел на PLL верига с импулсен изход На фиг. 3.1 е дадена структурната схема на създадения от автора модел на

PLL с импулсен изход. Елементите са представени като йерархични блокове в средата на графичния редактор OrCAD Capture. Изведените извън блоковете моделни параметри са дадени без конкретни числени стойности. При моделирането на определена интегрална схема те се задават от потребителя в диалогов режим.

Фиг. 3.1. Структурна схема на поведенчески модел на PLL с йерархични блокове

3.1.1. Еквивалентни електрически схеми на йерархичните блокове – Генератор, управляван от напре-

жение (ГУН). Този блок реализира функциите (3.1) ))(2sin()( 0 ttfUtu VCOout ϕ+π= и

(3.2) ∫π+ϕ=ϕt

ctrl dttukt0

0 )(2)0()( ,

Еквивалентната му схема е предста-вена на фиг. 3.2.

– Фазов детектор (ФД). Най-често използвани схеми на цифрови фазови детектори в монолитните интегрални схеми на PLL с импулсен изход са логи-

Фиг. 3.2. Еквивалентна схема на предложения ГУН.

14

чески вентил – ИЗКЛЮЧВАЩО ИЛИ (XOR) и фазочестотен детектор за регулярни входни величини. За реализацията на първия тип може да се използват съответните двувходови елементи от стандартните библиотеки.

Фиг. 3.3. Еквивалентна схема на фазочестотен детектор – PD2 за регулярни входни

величини.

Еквивалентната схема на блока за моделиране на фазочестотен детектор (PD2) е показана на фиг. 3.3. В общия случай средната стойност на изходното напрежение outu има вида

(3.3) πϕ

=∆

=4CCCCout V

TtVU , като коефициентът на преобразуване се

изчислява по формулата π= 4/CCp Vk . – Нискочестотен филтър (НЧФ). Блокът за моделиране на нискочестотен филтър (НЧФ) реализира функциите: = еднополюсен филтър

(3.4) τ+

=p

HpH1

1)( 0 или

= за филтър с полюс и нула

(3.5) 1

20 1

1)(

τ+τ+

=pp

HpH ,

където 0H е коефициентът на предаване в лентата на пропускане, а τ ][s , 1τ ][s и 2τ ][s са съответните времеконстанти.

Въз основа на тези уравнения е изграден блокът HB_LPF (фиг. 3.4) за моделиране на поведението на нискочестотен филтър.

3.1.2. Верификация на PSpice A/D – базирания модел на PLL верига За проверка на работоспособността на PLL 2 е използван блокът за модели-

ране на ФД от фиг. 3.3 и е прието, че ГУН ще работи при централна честота kHzf 2500 = , за VUctrl 5,2= ( VVCC 5= ), коефициент на преобразуване

VkHzk /25,310 = и максимална честота в лентата на задържане kHzf 300max = . За илюстрация на работата на PLL 2 на фиг. 3.10 са показани времедиаграми на входен модулиран сигнал (gen) с правоъгълна форма (със стойности V5,2 и

Фиг. 3.4. Еквивалентна схема на предложения нискочестотен филтър с един полюс и нула.

15

V5,3 ) и управляващ сигнал на ГУН (ctrl). Освен това са показани и някои цифрови сигнали от вътрешните точки на PD2.

Освен за централна честота kHzf 2500 = на ГУН моделът на PLL е изследван в обхвата от kHz100 до MHz10 . Относителната грешка за лентата на захващане и на задържане се запазва в порядъка 2… 3%, като стойността й може да се увеличи, ако се намали времето за симулация. За проведените компютърни симулации стъпката на отпечатване е по-малка от крайното време разделено на 105.

Фиг. 3.5. Времедиаграми на входния модулиран сигнал (in), изходен сигнал (out), входен

модулиращ правоъгълен сигнал, управляващ сигнал на ГУН в режим на задържане и сигнали от вътрешните точки на ФД.

3.1.3. Валидация на PSpice A/D – базирания модел на PLL верига За проверка на работоспособността на предложения PSpice A/D базиран

поведенчески модел са показани примери за моделиране на PLL ИС CD74HC4046 на фирмата Texas Instruments. Симулационното изследване на електронните схеми е изпълнено в средата на Cadence OrCAD. За реализацията на опитни схеми е използван PLL 4046 в корпус DIP16 със захранващо напрежение V5+ и пасивни RC елементи за повърхностен монтаж. Тестови входни сигнали са подавани от импулсен генератор модел HP8112A. Входните и изходните сигнали са анализирани с двуканален осцилоскоп тип TDS1012B.

При изграждане на модела на ИС CD74HC4046 е прието, че изследвания PLL ще работи при централна честота на ГУН kHzf 100 = за VUctrl 5,2= , максимална работна честота в лентата на задържане kHzf 15max = , време на установяване stset µ= 200 до неравномерност %5,0≤ , максимален отскок

%20≤ на предавателната характеристика и захранващо напрежение V5+ . От техническата документация са определени параметрите на елементите за ГУН, НЧФ и ФД 2. От справочника за ИС е отчетено, че Ω= kR 101 и nFC 471 = за

16

kHzf 100 = и VVCC 5+= . Намира се стойността на sCR µ==τ 470.' 11 и от каталожните данни се отчита kHzfL 102 = (или kHzfL 5= ), като

kHzfff L 52maxmin =−= . За избрания честотен обхват kHzfL 102 = управляващото напрежение на ГУН според справочните данни се изменя от

VU 9,00 = до VVVU CCctrl 1,49,0 =−= . Тогава за коефициентите на предаване, съответно на ГУН и ФД се получава VkHzk /13,30 = и radVk p /8,0= , а за параметрите на НЧФ с един полюс и нула – nFC 4702 = , %115,23 ±Ω= kR и

%14994 ±Ω=R . При kHzf 100 = се определя от симулациите VUctrl 51,20 = , а от експеримент

с CD74HC4046 – VUctrl 56,20 = . След което за kHzf 5min = се отчитат от симу-лация и експеримент, съответно .07,1 симV и .04,1 измV . Определена е максимална работна честота на ГУН приблизително kHz30 , като за нея са отчетени

.42,4 симV и .48,4 измV . Стойностите са приблизителни поради неточност на отчи-тането. Освен това е измерена и лентата на задържане: kHzfL 22,102 = , която стойност е много близка до отчетената от данните в справочника ( kHzfL 102 = ).

Подобни проверки са направени и при още две стойности на централната честота – kHz100 ( VkHzk /25,310 = ; stau µ= 4,1251 ; stau µ= 2,232 ) и MHz1 ( VkHzk /3,4060 = ; mstau 63,11= ; stau µ= 352 ). При работа на честоти MHz1≥ се налага донастройка на централната честота 0f като резисторът 1R се заменя с многооборотен потенциометър средната точка (плъзгачът), на който заедно с единия край се свързват към маса. За честоти kHz100 и MHz1 съответните стойности на Lf2 са kHz3,102 и MHz036,1 . Грешката не надвишава 4% (в трите случая е съответно 2,2%, 2,3% и 3,6%), поради което може да се счита, че създаденият модел PLL2 е подходящ за предварителни изследвания при анализ и проектиране.

3.2. VHDL-AMS базиран модел на PLL верига с импулсен изход 3.2.1. Блокове за моделиране – ФД е изпълнен по схемата на PSpice модела (Фиг. 3.3). VHDL-AMS кодът

за единия процес и получаването на сигнала reset е даден на фиг. 3.6. architecture default of phase_detectror is begin reset <= QoutA nand QoutB ; data_in1 : process(In1, reset, D) is begin if In1 = '1' and In1'event then QoutA <= '1' ; QA <= '0'; elsif reset = '0' then QoutA <= '0' ; QA <= '1'; end if; end process data_in1; …process 2 …………………………………………………………… end architecture default;

17

Фиг. 3.6. Поведенчески модел на единия процес на разработения фазов детектор – PD.

а) б)

Фиг. 3.7. Входни и изходни сигнали на фазов детектор: а) при закъснение на IN1 спрямо IN2 (φ>0); б) при закъснение на IN2 спрямо IN1 (φ<0).

За потвърждаване на работоспособността на блока за моделиране на ФД са изпълнени компютърни симулации в средата на SystemVision като са използ-вани цифрови схеми с времена за превключване съответстващи на типичните стойности за комплементарните MOS логики. На фиг. 3.7а и фиг. 3.7б са представени симулационните резултати, съответно при 0>ϕ и 0<ϕ . В изхода на ФД се получават импулси с продължителност съответстваща на фазовата разлика като коефициентът на преобразуване съответства на формула (3.3).

– Делител на честота. За симулационно моделиране на синтезатори на честота е създаден поведенчески модел на делител на честота. Специфичното при него е, че коефициентът на делене е дефиниран като параметър N и може да е произволно цяло число и коефициентът на запълване е 50%. Във VHDL описанието на делителя са дефинирани два входни извода от тип std_logic clk (входен тактов сигнал) и reset (вход за нулиране) и един изходен от същия тип cout. При високо логическо ниво на reset делителя се нулира. В модела има процес, чрез който се управлява реалното делене на честотата на входния сигнал. Чрез инкрементирането на count се броят нарастващите и спадащите фронтове на входния тактов сигнал clk. При достигане на стойността на зада-дения параметър N, се получава изходния сигнал cout, който е с период, отго-варящ на коефициента на делене.

– VHDL-AMS модел на ГУН. За реализацията на ГУН, в схемата на PLL е използван съществуващият модел на аналогов ГУН в SystemVision. Моделът е с диференциален вход и диференциален изход. На неинвертиращия му вход се подава формираното от НЧФ постоянно напрежение. Инвертиращият му вход е свързан към маса. Моделът на ГУН, верижно свързан с компаратор с цифров изход, така както се използва в модела на PLL веригата е показана на фиг. 3.8.

18

++++-

AnalogVCO

in_pos

in_neg

out

in_p

in_n

Comparator

Фиг. 3.8. Еквивалентна схема на създадения VHDL-AMS – базиран ГУН, съставен от управляем генератор на синусоидален сигнал и компаратор с цифров изход – VCO2.

За потвърждаване на работоспособността на блока за моделиране на ГУН са изпълнени компютърни симулации в средата на SystemVision като пара-метрите са със следните стойности: централна честота kHzf 1000 = , управ-ляващо напрежение 2,5V за централната честота, амплитуда на синусоидалния сигнал V10 и коефициент на преобразуване на напрежение в честота VkHzk /1000 = . При това управляващото напрежение се изменя стъпално и заема стойности V5,2 , V3 , V4 и V1 .

На фиг. 3.9 е показана зави-симостта на изхония цифров сиг-нал на ГУН при стъпално изме-нение на входното управляващо напрежение. – VHDL-AMS базиран модел на НЧФ. Блокът за моделиране на НЧФ реализира предавателната функция, съгласно формула (3.5). Параметрите, формиращи модела на НЧФ, са: коефициент на предаване H0 в лентата на пропускане, полюсна честота Fp2 и честота на нулата Fp1.

3.2.2. Валидация на VHDL-AMS – базирания модел на PLL верига За проверка на работоспособността на предложения поведенчески VHDL-

AMS базиран модел, подобно на PSpice-модела са показани примери за моде-лиране на PLL ИС CD74HC4046. Симулационното изследване на електронните схеми е изпълнено в средата на системата SystemVision. За реализацията на опитните схеми е използван PLL 4046 със захранващо напрежение V5+ и пасивни RC елементи за повърхностен монтаж. Извършени са изследвания при централна честота на ГУН kHzf 100 = , kHz100 и MHz1 . Относителната грешка за лентата на задържане Lf2 , определена между измерената и симулационната стойност, не надвишава 5%.

Валидацията на предложения модел на PLL е извършена и чрез сравнителен анализ на симулационните резултати и физическата реализация на честотен синтезатор. Схемата е изпълнена чрез ИС CD74HC4046 и програмируем чес-тотен делител, свързан в отрицателната обратна връзка на PLL. Реализиран е, въз основа на микроконтролер MSP430G2553. Параметърът N е 9-битово двоично число, което се задава с помощта на 10 контактни DIP ключета.

Фиг. 3.9. Изходен цифров сигнал на блока за моделиране VCO при стъпално изменение на

входното управляващо напрежение.

19

Изходните честоти на ГУН, определени симулационно и чрез експери-ментално изследване са представени в таблица 3.1. Вижда се, че стойностите са много близки. Максималната стойност на грешката не надвишава 3%.

Таблица 3.1. Изходни честоти за програмируемия честотен синтезатор.

Параметър N

Зададена стойност

outf , kHz

Симулационни резултати

.,simoutf , kHz

Експериментални резултати

.,measoutf , kHz Грешка

%,δ

5 50 49,73 49,9 0,34 6 60 59,21 59,9 1,15 7 70 71,01 70,02 1,41 8 80 80,00 80,01 0,01 9 90 91,32 90,01 1,46 10 100 99,8 100,01 0,21 11 110 110,38 110,00 0,35 12 120 119,47 119,9 0,36 13 130 132,98 129,8 2,45 14 140 141,84 141,01 0,59 15 150 151,1 151,41 0,20

4. Поведенческо моделиране и симулация на АЦП 4.1. Модел на паралелен АЦП от конвейерен тип Обект на изследване и моделиране е 10-битовият монолитен АЦП AD9051

на фирмата Analog Devices. Вътрешната структура на 10-битовия АЦП е базирана на два 5-битови АЦП, един 5-битов ЦАП, сумиращ усилвател и усилвател с коефициент на усилване, равен на 32. Стандартните модели на ЦАП и усилвател с коефициент на усилване 1 от симулационните библиотеки на SystemVision са модифицирани, така че да може 10-битовият двустъпален преобразувател да работи правилно. За целта структурата на модела на ЦАП е променена като е получен преобразувател с разредност пет бита и е реализиран усилвател с коефициент на усилване равен на 32. На фиг. 4.1 е показано описанието на предложения VHDL-AMS модел на 5-битов паралелен АЦП. v_amplified == v_in * gain; adc : process is variable I,z: integer; variable t :real; variable ent, remr,p :integer; variable d_out: std_logic_vector(0 to 31); begin wait until clk’event and clk=’1’ and start =’1’; t:=0.0; for I in 0 to 31 loop if (V_amplified + ulsb/2.0) > ulsb *(t + (1.0/2.0)) then d_out(i):=’0’; else d_out(i):=’1’; end if; t := t + 1.0; end loop; temp(0 to 31)<= d_out(0 to 31); end process adc;

Фиг. 4.1. Поведенчески VHDL-AMS модел на 5-битов Flash АЦП.

20

За доказване на работо-способността на предложения модел са изпълнени симулации, при подаване на няколко стойности на входното напрежение. Напрежението е променяно в обхвата от V0 до

V5 . Симулационните резултати, показани на фиг. 4.3 се отнасят за входно напрежение V5,3+ . Периодът на тактовия сигнал е ms1 . Резултатът, който се очаква да се получи, е число - 8,716 в десетичен вид (1011001100 в двоичен вид). На фиг. 4.3 е показан тактовият сигнал и изходната цифрова стойност на АЦП. Добавен е паралелен регистър, с цел получаването на старшите и младшите битове да се случва на един такт. При това от изхода на регистъра се получават старшите пет бита, а от изхода на втория АЦП се формират младшите пет бита на изходната цифрова величина.

4.2. Модел на преброителен АЦП компенсационен тип Поведенческият модел на преброителен АЦП от компенсационен тип е

разработен, чрез комбинирано използване на структурни и математически описания. Моделът е синтезиран следвайки резултатите получени от анализите на известни симулационни модели на АЦП, публикувани в периодичния печат и чрез използване на класическата структура, известна в литературата. Струк-турата на предложения модел включва блокове на реверсивен брояч, умно-жителен ЦАП, схема за изваждане на изходното напрежение на ЦАП от вход-ното напрежение, аналоговите компаратори със съответните работни обхвати, логическите врати и изходен блок за присвояване на получените резултати на изходните сигнали. Според резултата, се присвоява изходна стойност логическа

'1' или логическа '0' . Създаденият модел включва външни (generic) параметри с числени стойности за опорното напрежение Vrefv 12,5_ = и разредността

12=Nbits . Тези два параметъра могат да бъдат променяни в зависимост от конкретните приложения. На фиг. 4.4 е показан кодът на VHDL-AMS модела на предложения АЦП. ‐‐Analog signals definition quantity v_out across i_out through dac_out to electrical_ref; quantity vin across ain to electrical_ref; quantity vsum across isum through sum_out to electrical_ref; quantity vctrl_pos, vctrl_neg : voltage; vctrl_pos == 0.5*(v_ref/2.0**Nbits); vctrl_neg == ‐0.5*(v_ref/2.0**Nbits); process(Vin'above(vctrl_pos), Vin'above(vctrl_neg), clk_up, clk_down, synch) begin ‐‐ define work modes of counter

Фиг. 4.3. Симулационни резултати при стойност на входното напрежение V5,3 .

21

if rising_edge(clk_up) and clk_down = '0' then counter := counter + '1'; elsif rising_edge(clk_down) and clk_up = '0' then counter := counter ‐ '1'; end if; dout <= counter; sum := 0; ‐‐ modelling DAC for i in counter'range loop sum := sum * 2 + boolean'pos(counter(i) = '1' or counter(i) = 'H' ); end loop; s_out <= v_ref * real(sum) / real(2**Nbits); ‐‐ comparing the sum_out with ranges of comparators if vsum'above(vctrl_pos) then out_plus <= '1' ; out_minus <= '0'; eoc <= '0'; elsif not vsum'above(vctrl_neg) then out_plus <= '0'; out_minus <= '1'; eoc <= '0'; elsif not vsum'above(vctrl_pos) and vsum'above(vctrl_neg) then out_plus <= '0'; out_minus <= '0'; eoc <= '1'; end if; if (stop = '0') ‐‐ stop signal, bans the work of counter then counter := (others=>'0'); end if; end process; ‐‐ assuming variables to output signals v_out == s_out'ramp(1.0E‐6); vsum == vin ‐ v_out; clk_up <= out_plus and clk; clk_down <= out_minus and clk; synch <= clk;

Фиг. 4.4. Поведенчески VHDL-AMS модел на 12-битов следящ АЦП.

Симулационното тестване е изпълнено като към входа на схемата е свързан отрезово-ли-неен източник на напрежение (piecewise linear voltage source). Този източник осигурява стъпал-но-изменящо се напрежение с времеви период ms50 . Стой-ностите на стъпалата, съответно са 5,0 , 1, 5,1 и V1 . Тактовият сигнал е избран с честота kHz100 . Сигналът стоп е избран с период

ms400 . Резултатите от симула-цията, които се получават в изхода на АЦП са дадени на фиг. 4.5. Анализът на резултатите

Фиг. 4.5. Симулационни резултати за четири стойности на входното напрежение.

22

показва, че цифровата величина следи променящия се аналогов входен сигнал. Според формулата за предавателната функция, изходните стойности, отгова-рящи на входните напрежения – 5,0 , 1, 5,1 и V1 са съответно 400 , 9,799 , 1200 и

9,799 . Представени в двоичен вид изходните величини са 110010000 , 1100100000 , 01001011000 и 1100100000 . Грешката за всички стойности на входното напрежение е в рамките на LSB1 .

4.3. Модел на двутактно-интегриращ АЦП За целите на симулационно изследване на електронни схеми със смесени сигнали е разработен и поведенчески VHDL-AMS модел на 12 битов двутактно-интегриращ АЦП. Обект на изследване и моделиране в тази част от труда е CMOS АЦП тип TLC7135C на фирмата Texas Instruments. За удобство при използването на модела и за известно опростяване на програмния код, струк-турата на поведенческото VHDL-AMS описание е разделено на две части. Пър-вата част включва поведенческо описание на инвертиращ интегратор, компа-ратор и брояч, а втората част на модела се състои от описание на блок за управление. Еквивалентна схема и кодът са представени на фиг.4.6.

outv _intr

intc

op amp

comparator

iU

intU

plusrefU _ usrefU min_

refU ref

input

output

comp_out

busy

sw_stateswitch_in

refr

counterclear

clk_up

rco_out

… counter_out

idrinv _

p

vols ω+α

/1

ref_mref_p

12

12

…

)(Z

begin ‐‐ process DetectState if ( switch_in = '1') then ‐‐ Close sig1, open sig2 r_sigin <= r_closed; r_sigrefp <= r_open; r_sigrefm <= r_open; ‐‐ Open sig1, close sig2 ‐‐ Open sig2, close sig1 if ( sw_state = '1') then r_sig <= r_open; elsif ( sw_state = '0') then r_sig <= r_closed; end if;

Фиг. 4.6. Структурна схема и VHDL-AMS код на модел на инвертиращ двувходов интегратор, компаратор и брояч.

run_hold clear

comp_out

clk

sw_state

clk_up

switch_inrco

clk_up_in

comprandc

process (run_hold, comp_out,comp) begin comp <= comp_out ; if run_hold = '1' and comp = '1' then randc <= '1' ; elsif run_hold = '1' and comp'event then randc <= '0' ; elsif run_hold = '0' and comp = '0' then randc <= '0' ; elsif run_hold'event and comp = '0' then randc <= '1' ; end if; end process; clk_up_in <= clk and comp_out after delay; clear <= run_hold; clk_up <= clk_up_in and run_hold after delay; switch_in <= not rco; sw_state <= randc;

Фиг. 4.7. Структурна схема и VHDL-AMS код на модела на блока за управление.

23

Поведенческият модел на блока за управление и част от кода, който го описва са дадени на фиг. 4.7. Този блок е изграден от четири логически елемента и електрическата връзка между тях. Симулационното изслед-ване е изпълнено само върху моделирания 12-битов двутактно-интегри-ращ АЦП без допълнителни елементи, като за целта към входа на схемата е свързан отсечково-линеен незави-сим източник на напре-жение. Този източник оси-гурява стъпално изменящо се напрежение с времеви период ms400 . Стойностите на напреженията на тези стъпала, съответно са 2,0 ,

5,0 и V4,0 , а времето през което всяко едно от тези напрежения действа на входа е ms90 . Времевият интервал от ms90 е достатъчен за завършване на процеса на преобразуване, дори за максимално входно напрежение. Избрана е типичната стойност на опорното напрежение refU , равна на + V1 , а тактовият сигнал е избран с честота kHz100 . Сигналът run_hold е избран с период ms143 и коефициент на запълване 7,0 . Времедиаграмите на изходните сигнали, получени от симулационното изследване са показани на фиг. 4.8.

Симулационните резултати показват как се променя изходното напрежение на интегратора и цифровата величина спрямо проме-нящото се входно напре-жение. Според формулата за предавателната функция –

)/)(1( max REFi VUZZ += , изходните стойности, отго-варящи на входните напре-жения – 2,0 , 5,0 и V4,0 съответно са 2,819 , 2048 и

4,1638 . След анализ на симу-лационните резултати и срав-нявайки ги с теоретичните изчисления по формула се определя, че относителната грешка, с която работи

0

Фиг. 4.8. Симулационни резултати за три стойности на входното напрежение.

409,60

819,1

1228,7

1638

2047,5

2457,1

2866,4

3276

3685,6

4095

0

512

1024

1536

2048

2560

3072

3584

4096

0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 10

0,05

0,1

0,15

0,2

0,25

0,3

refin VV /

Изчислена стойностСимулационна стойностINL

Изчислена стойностСимулационна стойностINL

Фиг. 4.9. Изследване на интегралната нелинейност на

двутактно-интегриращ АЦП.

24

преобразувателят не надвишава %01,0 , т.е. (½) LSBU на 12-разреден АЦП. Изследвана е и интегралната нелинейност на предложения модел. За целта

на една координатна система са показани идеализираната предавателна характеристика и реалната предавателна характеристика, получена от симу-лация на модела, както и разликата между преходните точки на цифровата величина и правата линия, като всички други грешки се пренебрегват (фиг. 4.9).

Стойностите на входното напрежение са зададени в интервала от 1,0 до V1 , като стъпката на изменение е mV100 и отговарящите им цифрови величини са представени в десетичен вид. Изчислената стойност за 1 LSB е mV24,0 , и върху тази стойност се основава анализът на INL. За малки входни напрежения LSB е под 1 LSB, за по-високи напрежения, грешката става до два пъти от 1 LSB и за напрежения, по-високи от V9,0 разликата е около mV1 .

4.4. Обобщение и изводи В точка 4 от труда вниманието на автора е фокусирано върху анализ и

поведенческо моделиране на аналогово-цифрови преобразуватели, използващи паралелен и преброителен метод. За създаването на поведенческите модели е използван езика VHDL-AMS, като описанието им е адаптирано за работа с VHDL-AMS симулатора към програмната система SystemVision 5.5 (от Mentor Graphics). Моделите са изградени въз основа на анализ на електрическите характеристики, дадени в информационни материали на реални интегрални схеми, както и анализ на симулационни резултати, изпълнени за типични представители на аналогово-цифрови преобразуватели. Основното предимство на VHDL-AMS пред езика на SPICE е възможността чрез стандартен език за описание, сходен на VHDL, да се моделира поведението на сложна схема или система, независимо от вътрешната му структура. При това създадените VHDL-AMS модели на аналогово-цифрови преобразуватели разширяват възможнос-тите на универсалните схемни симулатори за изследване на типичното поведе-ние на електронни схеми със смесено (аналогово-цифрово) действие.

5. Синтез и изследване на FPGA базирани елементи за PLL вериги, подходящи за изграждане на честотни синтезатори и синхронизатори

5.1. Прототип на FPGA-базиран ГУН Генераторите, управлявани с напрежение (ГУН), които имат цифров изход

са важно свързващо звено между аналоговата и цифровата част. Извършен е анализ на базата на който са определени двата основни типа ГУН: (1) с мулти-вибратор и (2) с уравновесяване на заряда (charge balanced). Преобразувателите напрежение-честота (VFC) с уравновесяване на заряда са по-точни и изходният им сигнал представлява поредица от импулси, а не единични правоъгълни им-пулси. Освен това по-лесно може да се задава продължителността на импулса. За целите на проектираните системи е създаден VFC – преобразувател. Струк-турната схема на създадения преобразувател с използване на елементи на пакета-инструменти System Generator е показана на фиг. 5.1. В нея двата входни блока – за входно напрежение (input_voltage) и за опорно напрежение

25

(reference_voltage) служат за подаване на входните напрежения – inV и refV към ГУН. Цифровите стойности за inV и refV се получават от два външно свързани 12-битови аналогово-цифрови преобразувателя дискретизиращи приблизително на 139 kSPS. С цел запазване на стойностите на входното и опорното напре-жение са включени блоковете ADC1 ULSB и ADC2 ULSB, които умножават числото, идващо от АЦП с LSBU на същия. Понеже ADCrefV , за тези АЦП е равен на 3.3V за LSBU се получава следното

(5.1) mVVU ADCrefLSB 8058,0)12/( 12, =−= .

Блокът mux_sw е реализиран с обикновен мултиплексор с два входа и един изход. Входното напрежение inV се прилага към първия вход – d0. Разликата между входното и опорното напрежение се прилага към втория вход – d1. В зависимост от логическото ниво, подадено на select на мултиплексора се определя кой от двата входа е активен. Изходният сигнал на мултиплексора mux_sw се прилага към входа на интегратора. Интегрирането се осъществява със стандартен акумулаторен блок – Integrator с предавателна функция от вида

(5.2)

=−+−=

='.0'),1()1(

'1',0)(

rstакоnbnqrstако

nq

Следващият блок за сравнение действа като компаратор, който следи изходния сигнал на интегратора. Ако този сигнал стане по-малък от нула, изходът на компаратора приема стойност логическа ‘1’. Нарастващият фронт на изходния сигнал на компаратора задейства моновибратор (one-shot timer), който произвежда импулс с продължителност, определена от стойността на блока coefficient. Моновибраторът е реализиран като „черна кутия” с входно-изходни портове и подходящо програмно осигуряване на VHDL.

Фиг. 5.1. Блокова схема на ГУН с импулсен изход, използващ SYSGEN блокове.

Дефинирани са четири изходни блока, които на практика са изходите на ГУН. Блоковете one-shot_out и comparator_out са свързани към цифровите В/И изводи на FPGA и могат да бъдат наблюдавани директно. За да е възможно наблюдаването на сигнала integrator_out с осцилоскоп, този сигнал първо се преобразува от 8-битов ЦАП в аналогов вид. Изразът за предавателната функция на ГУН има вида (5.3) )/( osrefinout tVVf =

26

където Sos Ttcoefficient ×= е периодът на моновибратора, outf е централната честота на ГУН, а SS fT /1= е периодът на основния тактов сигнал.

5.2. Прототип на FPGA-базиран програмируем делител на честота Синтезиран е прототип на делител на честота с произволен коефициент на

делене N и коефициент на запълване на изходния сигнал равен на 50%, при входен сигнал с δ = 50%. Делителят е създаден на VHDL и използва сравни-телно малко ресурси от FPGA ИС. Получената схема е симулирана, реализирана и тествана с помощта на интегралните схеми на Xilinx тип Zynq SoC.

За нечетните числа N, изходният сигнал трябва да се превключва и по двата фронта на входния сигнал. Проследявайки връзките в блоковата схема от фиг. 5.2 онагледи работата на дели-теля. Използвани са три брояча. Първият брояч even_cnt се използва, когато N е четно число. Този брояч, брои до N/2, след което се нулира. Другите два брояча rise_cnt и fall_cnt са необходими, когато N е нечетно число. Те работят съответно по нарастващ и по спадащ фронт на входния сигнал clk_in и броят до N. В зависимост от стойността на N са възможни два случая. Ако N е четно число, тогава ключът SW е в лява позиция и ако N е нечетно, ключът SW е в дясна позиция.

Работоспособността и функционалните параметри на предложения делител са симулационно и експериментално изследвани. При компютърна симулация, коефициентът на делене е избран да е със стойности 3 и 4. На фиг. 5.3а са показани времедиаграмите при нечетен коефициент на делене със стойност 3, а на фиг. 5.3б при четен, със стойност 4. Периодът на входния тактов сигнал clk_s е 10ns, изходният сигнал е q_out, а коефициента на делене N.

За същите стойности на N са проведени и експериментални изследвания, като е постигната относителна грешка по-малка от 0,1%, което потвърждава работоспособността на предложената схема.

а)

clk_in

N even N odd

Frequency divider Output

N

SW

clk N Counter - even_cnt

Counts on the rising edge to N/2 .

Counter - rise_cnt Counts on the rising edge

to N.

clk N Counter - fall_cnt

Counts on the falling edge to N .

clk N

Logical operations (rise_cnt XOR fall_cnt)

OR rise_cnt Reset circuit

Activates reset when new N is programed

R R R

N R

rise fall_out rise_out

Фиг. 5.2. Блокова схема на предложения честотен

делител.

27

б)

Фиг. 5.3. Симулационни резултати: а) при N=3; б) при N=4. 5.3. Експериментални резултати и анализи на PLL верига Експерименталното изследване е изпълнено като първоначално ГУН е

тестван самостоятелно. Получената от експериментално изследване зависимост на централната честота outf на ГУН от входното напрежение е показана на фиг. 5.4. Стойността на блока coefficient е зададена равна на 10, а опорното напре-жение refV е избрано равно на 2,5V. Избрана е тактова честота на системата равна на 1,562MHz.

При промяна на входното напрежение от 10mV до 1,5V чес-тотата на изходния сигнал се изменя от 606,5Hz до 93,561kHz . При това стойността на отно-сителната грешка

%100]./)[( calcalmeas fff −=δ (където measf е измерена стой-ност, а calf е изчислената стой-ност) не надвишава 1% за входни напрежения по-големи от 11mV. За напрежения по-малки от 11mV изходният сигнал е съизмерим с нивото на шумовете. Освен това за параметъра FOM (Figure Of Merit), дефиниран като отношение на коефициента на чувствителност (в MHz/V) към грешката, е постигната стойност равна на 12,5. Тази стойност осигурява възможност за промяна на коефициента на чувствителност на ГУН в сравнително широки граници при малки промени на относителната грешка.

Експерименталното изследване на PLL веригата включва тестване на ширината на честотната лента на захващане и задържане при избрани параметри на отделните части, както и изследване на PLL-базиран синтезатор на честота.

Схемата на PLL се състои от логически елемент изключващо ИЛИ (XOR), работещ като ФД, аналогов НЧФ и ГУК. Основният тактов сигнал е избран със стойност kHzfCLK 390= (получен от кварцовия генератор на развойната система ZedBoard, като основната честота 100MHz е разделена на 256). Коефи-циентът на предаване на ФД е π= /3,3 VKd . За да бъде получена максимална честотна лента на задържане на PLL, входните сигнали на ФД трябва да са с

0102030405060708090

100

0 0.5 1 1.5 2

1

2

3

4

5

6

VVin ,

measuredcalculatederror

Фиг. 5.4. Зависимост на честотата на ГУН от вход-ното управляващо напрежение при чувствителност

62.5kHz/V (tos равно на 6.4us).

28

коефициент на запълване 50%. НЧФ е от аналогов тип и се състои от RC верига. Избрана е гранична честота pf равна на 100Hz. За тази честота са използвани кондензатор с капацитет nFC 100= и резистор със съпротивление

Ω= kR 8.15 . За kHzfCLK 390= коефициентът на чувствителност на ГУК е bitHzK /980 = , което съотвества на VHz /640 .

НЧФ определя средната стойност на изходния сигнал от ФД и формира управляващото напрежение на ГУК. Аналоговото управляващо напрежение от НЧФ се преобразува в двоично число, чрез използване на 12-битов АЦП, присъединен към развойната система. Посредством допълнително пропор-ционално звено изходната величина на АЦП се нормализира така, че да се получи централната честота 0f за напрежение CCV5,0 . По този начин може да се получи максимално изменение на управляващото напрежение в посока на намаляване и в посока на увеличаване.

На фиг. 5.5а и фиг. 5.5б са показани времедиаграми на PLL веригата в режим на синхронизация. При това на канал 1 (CH1) е даден входният правоъгълен сигнал, а на канал 2 (CH2) – изходният сигнал. За фиг. 5.5а честотата на входния сигнал е равна на централната честота 0f . Освен това фазовата разлика между входния и изходния сигнал се поддържа с постоянна стойност, което показва че PLL схемата е в режим на синхронизация. Лентите на захващане и задържане, съответно са kHzfLOCK 7,1=∆ и HzfCAPTURE 750=∆ . На фиг 5.5б е показана работата на PLL при входен сигнал с честота 1,5 kHz, която е близка до максималната честота в лентата на задържане на PLL.

a) б) Фиг. 5.5. Входен и изходен сигнал на PLL при : a) централна честота 780Hz и б) честота приблизително равна на максималната работна стойност в лентатата на задържане.

Валидацията на предложения PLL - базиран синтезатор на честота е изпълнена чрез сравнителен анализ на експериментални резултати с теоретично изчислени стойности за определени честоти. Изследването е извършено на два етапа. В първия етап програмируем делител с коефициент N е свързан във веригата на обратна връзка, а входният сигнал от външен източник с честота

inf се подава директно към ФД. Изходните честоти на ГУН, определени аналитично и чрез експериментално

29

изследване са представени в таблица 5.1. Вижда се, че стойностите са много близки. Максималната стойност на относителната грешка не надвишава 1%.

Таблица 5.1. Изходни честоти за програмируемия честотен синтезатор.

Параметър N

Зададена стойност

outf , Hz

Измерена стойност

.,measoutf , Hz Грешка

%,δ

10 500 502 0,40 12 600 602 0,33 14 700 702 0,28 16 800 802 0,25 18 900 901 0,11 20 1000 1002 0,20 22 1100 1104 0,36 24 1200 1205 0,41 26 1300 1304 0,31 28 1400 1395 0,36 30 1500 1493 0,47

6. Приноси на дисертационния труд Научно-приложни приноси: 1. Създаден и изследван е поведенчески VHDL-AMS модел за монолитни

програмируеми усилватели с управление на коефициента на усилване (PGA) по SPI интерфейс, приложим за използване в средата на SystemVision 5.5 (от Mentor Graphics). Моделът отразява основните електрически параметри по постоянен и по променлив ток, както и действието на регистъра задаващ режимите на работа, регистъра за определяне на коефициента на усилване и адресния регистър в случай на многоканален усилвател и при верижно свързване на два или повече усилвателя.

2. Създадени и изследвани са компютърни поведенчески модели за интегрални фазово затворени вериги (PLL) с импулсен изход, приложими за използване в средите на Cadence OrCAD (от Cadence) и SystemVision 5.5 (от Mentor Graphics). За реализацията им са използвани примитивите от ABM библиотеката на PSpice A/D и езикът за поведенческо описание VHDL-AMS. Параметрите свързани с честотната лента на захващане и задържане за предложените компютърни модели могат да бъдат задавани чрез моделните параметри на ГУН, НЧФ и ФД.

3. Създаден и изследван e поведенчески VHDL-AMS модел на програ-мируем делител на честота с коефициент на запълване на изходния сигнал 50% и възможност за задаване на произволен коефициент на делене (с четна и нечетна стойност), приложим за моделиране на синтезатори и синхронизатори на честота, базирани на PLL вериги.

4. Създаден и изследван е VHDL-AMS – базиран поведенчески модел за 10-битови конвейерни аналогово-цифрови преобразуватели (Half-Flash ADC), приложим за използване в средата на SystemVision 5.5 (от Mentor Graphics). Предложеният модел включва описание на два 5-битови АЦП, един 5-битов

30

ЦАП, сумиращ усилвател и усилвател с коефициент на усилване по напрежение равен на 32.

5. Създаден и изследван e VHDL-AMS – базиран поведенчески модел за двутактно-интегриращи аналогово-цифрови преобразуватели, приложим за използване в средата на SystemVision 5.5 (от Mentor Graphics). Предложеният модел включва описание на двувходов ключ за определяне на поляритета на входното напрежение, инвертиращ интегратор, компаратор, брояч и блок за управление с входни и изходни сигнали за определяне на режимите и диапазона на работа. При това с възможност за разширяване на разредността без да се променя VHDL описанието.

6. Създаден и изследван е VHDL-AMS – базиран поведенчески модел за преброителни аналогово-цифрови преобразуватели от компенсационен тип, приложим за използване в средата на SystemVision 5.5 (от Mentor Graphics). Архитектурата на предложения модел е разделена на четири основни части, според функциите на различните елементи в основната структура: реверсивен брояч, ЦАП, субтрактор, прозоречен компаратор с три допълнителни логически елемента, два от които действат като логически врати, третият генериращ сигнала за край на преобразуването. Приложен принос: 7. Синтезирани и изследвани са приложни електронни устройства, базирани

на FPGA системи върху чип на Xilinx от серия Zynq 7000: – прототип на генератор, управляван с напрежение (ГУН) въз основа на

преобразувател напрежение-честота с уравновесяване на заряда; – прототип на генератор, управляван с код (ГУК);

– прототип на цифров PLL, включващ ГУК, XOR, ФД и аналогов нискочестотен филтър от първи ред;

– прототип на синтезатор на честота с цял и дробен коефициент на делене при коефициент на запълване 50%.

Приложимост Създадените VHDL и VHDL-AMS модели на електронни елементи и

устройства обогатяват симулационните библиотеки и разширяват възможнос-тите на универсалните схемни симулатори за изследване на типичното поведе-ние на електронни схеми със смесено (аналогово-цифрово) действие. Също така създадените модели могат да бъдат използвани в обучението на студентите от специалност „Електроника” в ТУ-София, като се илюстрира принципът на работа при различни стойности на моделните параметри.

Практическата значимост на създадените модели е потвърдена чрез моде-лиране работата на конкретни монолитни интегрални схеми и/или чрез синтези-рането на FPGA – базирани електронни устройства с възможности в динамичен (работен) режим да се извършва независима промяна на стойностите на пара-метрите по програмен път. Такава необходимост от настройка на електричес-ките параметри възниква в резултат от промяна, например на амплитудата, честотната лента или нивото на шумовете на входния сигнал.

31

Публикации по дисертационния труд – Статии в рецензирани научни списания в Р. България [1] Kovacheva, M., Pandiev, I. VHDL-AMS behavioral description of dual-slope

analog-to-digital converter. Elektrotechnica & Elektronica E+E, Monthly scientific and technical journal, vol. 48, No 7-8, pp. 2-7, 2013.

[2] Kovacheva, M. Behavioral modeling and simulation of digital phase-locked loops using VHDL-AMS. Elektrotechnica & Elektronica E+E, Monthly scientific and technical journal, vol. 49, No 1-2, pp. 45-50, 2014.

– Доклади на научни конференции в чужбина [3] Kovacheva, M., I. Pandiev. VHDL-AMS description of digitally programmable

gain amplifiers through SPI, ICEST 2013, Macedonia, Conference Proceedings, vol. 1, pp. 287-290, 2013.

[4] Kovacheva, M., E. Stoimenov, I. Pandiev. FPGA implementation of digital PLL-based frequency synthesizer with programmable frequency dividers, ICEST 2014, Serbia, Conference proceedings, vol. 2, pp. 535-538, 2014.

– Доклади на научни конференции в Р. България [5] Kovacheva, M., I. Pandiev. Behavioral VHDL-AMS model for half-flash

analog-to-digital converter. Annual journal of electronics, Bulgaria, vol. 5, No 1, pp. 39-42, 2011.

[6] Kovacheva, M., I. Pandiev. Tracking analog to digital converter modeling using VHDL-AMS, ICEST 2012, V. Turnovo, Bulgaria, Conference proceedings, vol. 1, pp. 224-227, 2012.

[7] Пандиев, И., М. Ковачева, Е. Стоименов. Поведенческо моделиране и симулация на цифрови фазово затворени вериги. XII Национална конференция с международно участие „Eлектроника 2014”, София, България, Сборник от доклади, стр. 160-165, 2014.

[8] Stoimenov, E., I. Pandiev. M. Kovacheva. Modeling and implementation of FPGA - based flexible voltage-to-frequency converter. Annual Journal of Electronics, Bulgaria, vol. 8, pp. 108-111, 2014.

[9] Kovacheva, M., E. Stoimenov, I. Pandiev. FPGA – based arbitrary frequency divider with 50% duty cycle of the output signal. Annual Journal of Electronics, Bulgaria, vol. 8, pp. 104-107, 2014.

Авторът изказва благодарност на всички колеги, които като съавтори в

общи научни публикации или със свои мнения допринесоха много за подо-бряването на първоначалния вариант на труда. Специално трябва да благодаря на преподавателите от учебно-научни направления „Аналогова схемотехника” и „Измервания в електрониката”, към катедра „Електронна техника”, както и на преподавателите към лаборатория „Автоматизирани системи за проектиране в микроелекторниката (ECAD – лаборатория) от катедра „Микроелектроника”, ТУ-София.

32

Investigation and behavioral modeling of mixed-signal electronic circuits and systems

mag. eng. Marieta Georgieva Kovacheva

Summary

Subject of research and development in the thesis are mixed-signal (analog and digital) devices made by monolithic integrated circuits (ICs) which are most commonly used. Based on analysis of various ICs and their operational principles, groups of VHDL-AMS – based models and procedures for determining the model parameters are suggested. The first group of mixed-signal circuits are monolithic digitally programmable amplifiers (PGAs) through SPI™ bus. The proposed models accurately describe the DC, AC and transient behavior of monolithic PGAs with binary voltage gains. The model parameters are extracted for the one-channel PGA MCP6S21 and the two-channel PGA MCP6S22 from Microchip. The verification check of the created PGA model is performed by comparing the simulation results with the experimental data, obtained by development board MCP6S2X. The second group are monolithic phase-locked loops (PLL) with pulse output. The created PSpice and VHDL-AMS models are developed as a hierarchical design, using hierarchical blocks representing the basic elements of a PLL. They consist of blocks, that simulate the behavior of the digital phase detector (PD), voltage-controlled oscillator (VCO) and low-pass filter (LPF). The model parameters are extracted for the monolithic PLL CD74HC4046 from Texas Instruments as a sample. Moreover, based on the model of the PLL, model structures of frequency synthesizers are created with: 1) duty cycle of the output signal of 50%; 2) ability to set arbitrary division factor (with odd and even value). The third group are VHDL-AMS models of parallel and counting analog-to-digital converters (ADCs). The proposed models accurately predict the circuits’ behavior for static and dynamic responses. The error between the behavior of the proposed ADC models and the theoretical predictions is within the 1LSB. The main advantages of the established models are: reducing the number of mathematical equations that describe electronic components, improvement in the convergence of computing process and reducing simulation time. Based on an analysis of the existing FPGA and the proposed models in the final part of the work, several prototypes of electronic devices are synthesized. Particularly, object of study and design are charge-balanced voltage-to-frequency converter, exclusive-OR – based PD, frequency divider with 50 % duty cycle for arbitrary value of the divider’s coefficient and analog LPF. Furthermore, using the development blocks a PLL – based frequency synthesizer is realized. The electrical parameters of the created synthesizer can be set by the functional blocks parameters without changing the structure or without adding external components. The functional elements of the PLL are implemented in FPGA Zynq-7020, using the Matlab Simulink® environment and the System Generator (SYSGEN) toolbox (from Xilinx Vivado® design suite). The experimental study is done on ZedBoard develop-ment board.