1 student: khinich fanny instructor: fiksman evgeny המעבדה למערכות ספרתיות...
Post on 19-Dec-2015
226 views
TRANSCRIPT
![Page 1: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/1.jpg)
1
Student: Khinich Fanny
Instructor: Fiksman Evgeny
ספרתיות למערכות המעבדהמהירות
High Speed Digital Systems Laboratory
הטכניון - מכון טכנולוגי לישראל
הפקולטה להנדסת חשמל
Technion - Israel institute of technologydepartment of Electrical Engineering
Final Stage Presentation
Virtex II Pro FPGADynamic Reconfiguration
Spring semester 2007
![Page 2: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/2.jpg)
2
Abstract
• Partial reconfiguration involves defining distinct portions of an FPGA design to be reconfigured while the rest of the device remains in active operation.
• Active partial reconfiguration is done when the device is active.
![Page 3: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/3.jpg)
3
Virtex II Pro Architecture
Configuration Data
Bits that directly define the state of programmable logic.
Configuration File
The internally stored file that controls the FPGA so that it performs the desired logic function.
![Page 4: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/4.jpg)
4
Configuration of Virtex II Pro
Configuration Frame The smallest number of
bits that can be read or written through the configuration interfaces is one frame.
Configuration Interface A logical interface
through which configuration commands and data can be read and written.
![Page 5: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/5.jpg)
5
Modular Design
![Page 6: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/6.jpg)
6
Module-based Partial Reconfiguration
Module-based Partial Reconfiguration is used when
communication is needed between modules.
![Page 7: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/7.jpg)
7
Physical Limitations
For current FPGA devices, data is loaded on a column-basis, with the smallest load unit being a configuration bitstream "frame".
![Page 8: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/8.jpg)
8
Physical Limitations
1. Height
2. Width
3. Horizontal placement
4. All logic encompassed by the width of the module are considered part of it’s "frame."
![Page 9: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/9.jpg)
9
Physical Limitations
5. Clocking logic.
6. IOBs immediately above and below reconfigurable module.
7. IOBs on the edge of a leftmost or rightmost slice reconfigurable module.
![Page 10: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/10.jpg)
10
Implementation details
The considered physical limitations are applied on the bitstream compilation stage:
ngdbuild –uc system.ucf
Partial bitstream:
bitgen -g ActiveReconfig:Yes …
![Page 11: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/11.jpg)
11
The flow of the project
• 1.Partial reconfiguration without processor.
• 2.Partial reconfiguration using PowerPC processor.
• 3. Partial reconfiguration using Microblaze processor
![Page 12: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/12.jpg)
12
1.System Architecture For No processor design
Register1 Bus Macro Logic block
Bus MacroRegister2
![Page 13: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/13.jpg)
13
1.Implementation
![Page 14: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/14.jpg)
14
1.Final Implementation
![Page 15: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/15.jpg)
15
2.System Architecture With PowerPC
PLB OPBControllerInterface
PPC405 BRAMUART
ReconfigurableLogic
RAM
![Page 16: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/16.jpg)
16
2.Implementation
• 1.Bulding the system in XPS.
• 2.Synthesis using Project Navigator for the top of full design.
![Page 17: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/17.jpg)
17
2.Implementation
• Implementation of full design
![Page 18: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/18.jpg)
18
2.Implementation
• 4.Generation of bitstream.
• 5.Initialization of Brams (memory)
• using command prompt :
• data2mem …
• 5.Download to the device.
![Page 19: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/19.jpg)
19
2.Modular design for system with Power PC
• There was no way to place and routed reconfigurable module into design since Xilinx Tools generated the follow error:
• FATAL_ERROR:Par:Portability/export/Port_Main.h:127:1.2 - This application has discovered an exceptional condition from which it cannot recover.
• Process will terminate. For more information on this error, please consult the Answers Database or open a WebCase with this project
attached at http://www.xilinx.com/support.
![Page 20: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/20.jpg)
20
3.System architecture and implementation with Microblaze
• The same flow was used to build system using Microblaze (soft-core processor) instead of PowerPC (hard-core processor)
![Page 21: 1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי](https://reader036.vdocuments.net/reader036/viewer/2022062421/56649d405503460f94a19c2f/html5/thumbnails/21.jpg)
21
Summary table
Achievements:
1.Partial reconfiguration of the system without processor.
Failures:
1.Partial modular reconfiguration for full system design.
2.Working Full system Design (with processor).