1ss 07 fakultät für informatik der technischen universität münchen vortrag: praktikum technische...

1SS 07

Fakultät für Informatik

der Technischen Universität München

Vortrag: Praktikum Technische Informatik

Von Jonas Zaddach, Johannes Kohl und Marco Volbracht

Gruppe 2

Thema: Multiplikations- und Divisionseinheit in VHDL


Sommersemester 2007

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Inhalt

• Vorstellung der Teilnehmer• Vorstellung der Aufgabe• Erläuterung Multiplizierer

– Grobe Übersicht

– Erläuterung der einzelnen Zustände

– Feine Übersicht

– Eckdaten

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Inhalt (2)

• Erläuterung Dividierer– Grobe Übersicht– Erläuterung ausgewählter Zustände– Feine Übersicht– Eckdaten

• Zeiteinteilung• Organisation• Probleme

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Vorstellung der Teilnehmer

• Marco Antonio Volbracht (Projektleiter)• Jonas Zaddach (Vortrag)• Johannes Michael Kohl (Dokumentation)

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Vorstellung der Aufgabe

• Es ist eine Multiplikations- und Divisionseinheit zu implementieren, welche Binärzahlen in einer vorgegebenen Zahlendarstellung miteinander verrechnen.

• Die Schaltung wird in VHDL realisiert und mit Hilfe des Programms Altera Quartus II entworfen und getestet.

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Grobe Funktionsweise des Multiplizierers

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Reset

• Warte darauf, dass ena = Reset auf High gesetzt wird

• Setze alle Flags und internen Signale zurück

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Einlesen

• Berechung des Vorzeichens• Prüfen, ob eine der

Eingabezahlen Null ist Setzen des Zero-Flags und Wechsel in Endzustand

• Speichern der Eingabewerte in internen Signalen (als positive Zahlen)

-- Hoechstwertiges Bit des -- ersten Einganges (Vorzeichen)in1_msb: IN std_logic;-- Vorkommastellen des ersten -- Einganges bis auf MSB in1_vk: IN std_logic_vector(14 downto 0);-- Nachkommastellen des ersten Eingangesin1_nk: IN std_logic_vector(7 downto 0);

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Multiplizieren

0 0 1 1 * 0 1 0 1 = 0 0 0 0

In1 In2 Ergebnis

0 0 0 00, , ,

Bit zur Überlauferkennung

Ergebnis ist doppelt so lang wie Eingabe

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Multiplizieren

0 0 1 1 * 0 1 0 1 =

In1 In2

•Wenn niedrigstes Bit von In2 gesetzt ist, addiere In1 zu Ergebnis (von links)

0 0 1 1

Ergebnis

0 0 0 00 ,,,

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Multiplizieren

0 0 1 1 * 0 0 1 0 =

In1 In2

•Verschiebe In2 nach rechts

•Verschiebe Ergebnis nach rechts

0 0 0 1

Ergebnis

1 0 0 0

Shift Logical Right Shift Logical Right

0, , ,

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Multiplizieren

0 0 1 1 * 0 0 1 0 =

In1 In2

•Fange wieder von vorne an (führe Addition hier 4 mal, bei VHDL-Einheit insgesamt 23 Mal aus)

•Keine Addition wenn In2(0) = 0

0 0 0 1

Ergebnis

1 0 0 00, , ,

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Multiplizieren

0 0 1 1 * 0 0 0 1 =

In1 In2

0 0 0 0

Ergebnis

1 1 0 0

Shift Logical Right

0

Shift Logical Right

, , ,

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Multiplizieren

0 0 1 1 * 0 0 0 1 =

In1 In2

0 0 1 1

Ergebnis

1 1 0 00, , ,

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Multiplizieren

0 0 1 1 * 0 0 0 0 =

In1 In2

0 0 0 1

Ergebnis

1 1 1 0

Shift Logical Right Shift Logical Right

0, , ,

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Multiplizieren

0 0 1 1 * 0 0 0 0 =

In1 In2

0 0 0 1

Ergebnis

1 1 1 00, , ,

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Multiplizieren

0 0 1 1 * 0 0 0 0 =

In1 In2

0 0 0 0

Ergebnis

1 1 1 1

Shift Logical Right

0

Shift Logical Right

, , ,

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Multiplizieren

0 0 1 1 * 0 0 0 0 =

In1 In2

0 0 0 0

Ergebnis

1 1 1 10, , ,

Effektive Ausgabe

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Ausgabe anpassen

• Falls Ergebnis negativ ist, Bildung des Zweierkomplements

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Ausgabe

• Anlegen des internen Ergebnissignals an äußere Pins

• Anlegen der Flagsignale (Overflow)• Setzen des Ready-Flags

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Eckdaten Multiplizieren

• Rechendauer– Genau 23 Takte für die eigentliche Multiplikation

– 2 Takte für Wechsel Reset-Zustand Einlesen und Multiplizieren Ausgabe

– 3 Takte für Einlesen, Ausgabe anpassen und Ausgabe Es werden genau 28 Takte benötigt (außer wenn In = 0 oder

In2 = 0) (≈ 280 ns bei Taktdauer von 10 ns)

• Es können Zahlen zwischen –32‘767,99609375 = -(215-2-8) und 32‘767,99609375 = 215-2-8 ein- und ausgegeben werden

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Eckdaten Multiplizieren (2)

• Flags– zero: Zeigt an, dass das Ergebnis echt Null ist (weil

eine der Eingabezahlen Null war)

– ovr: Ergebnis hat nicht in Ausgabevektor gepasst, es ist ein Überlauf aufgetreten

– rdy: Wird gesetzt, wenn Chip Rechnung beendet hat

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Divisionsbaustein

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Divisionsbaustein

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Nenner anpassen

• Sicherungskopie des ursprünglichen Nenners anlegen

• Nenner wird so lange nach links geschoben, bis es keine führenden Nullen mehr gibt

0 1 0 1

In2

,

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Nenner anpassen


0 1 0 1

In2

,Auf 1 testen

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Nenner anpassen


1 0 1 0

In2

,

Shift Logical Left

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Nenner anpassen


1 0 1 0

In2

,Test auf 1 erfolgreich, fertig

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Dividieren

1 1 1 0 / 0 1 0 1 =

In1 In2

0

Ergebnis

0 0 0, , ,0 0 0

1 0 1 0, 0-

In1 ist ein Bit länger, um festzustellenob Subtraktion Überlauf verursacht hat

In1 und In2 sind haben doppelt so viele Nachkommastellen,damit das Ergebnis bis in die letzte Stelle genau ist

0

Bei der Subtraktion wird eine0 an In2 angehängt, um gleicheBreite wie In1 zu haben

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Dividieren

1 1 1 0 / 0 1 0 1 =

In1 In2

0

Ergebnis

0 0 1, , ,0 0 0

1 0 1 0, 0- 0

0 1 0 0,0 0

Übertragsbit ist 0 Subtraktion erfolgreich

Ergebnisbit setzen

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Dividieren

0 1 0 0 / 0 1 0 1 =

In1 In2

0

Ergebnis

0 0 1, , ,0 0 0

1 0 1 0, 0- 0

0 1 0 1

Vergleichen von untersten Bitsvon In2 mit Original-EingabevektorIn2

Ungleich weiter machen

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Dividieren

0 1 0 0 / 0 1 0 1 =

In1 In2

0

Ergebnis

0 0 1, , ,0 0 0

0 1 0 1, 0- 0

In2 rechts schieben

Ergebnis links schieben

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Dividieren

0 1 0 0 / 0 1 0 1 =

In1 In2

0

Ergebnis

0 1 0, , ,0 0 0

0 1 0 1, 0- 0

1 1 1 1,1 0

Übertragsbit ist 1 Subtraktion nicht erfolgreich

Ergebnisbit löschen

In1 in ursprünglichem Zustand belassen

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Dividieren

0 1 0 0 / 0 1 0 1 =

In1 In2

0

Ergebnis

0 1 0, , ,0 0 0

0 1 0 1, 0- 0

0 1 0 1Vergleichen von untersten Bitsvon In2 mit Original-EingabevektorIn2

Ungleich Weiter machen

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Dividieren

0 1 0 0 / 0 1 0 1 =

In1 In2

0

Ergebnis

1 0 0, , ,0 0 0

0 0 1 0, 1- 0

In2 rechts schieben

Ergebnis links schieben

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Dividieren

0 1 0 0 / 0 1 0 1 =

In1 In2

0

Ergebnis

1 0 1, , ,0 0 0

0 0 1 0, 1- 0

0 0 0 1,0 1

Übertragsbit ist 0 Subtraktion erfolgreich

Ergebnisbit setzen

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Dividieren

0 1 0 0 / 0 1 0 1 =

In1 In2

0

Ergebnis

1 0 1, , ,0 0 0

0 0 1 0, 1- 0

0 1 0 1Vergleichen von untersten Bitsvon In2 mit Original-EingabevektorIn2

Gleich Fertig

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Eckdaten Dividieren

• Rechendauer– Max. 23 Takte um den Nenner nach links zu schieben

– Max. 3 * (22 + 8+1) Takte für die Subtraktionen und Vergleiche

– 4 Takte für Einlesen externer Signale und Ausgabe interner Signale

Es werden für die Division maximal 121 Takte benötigt (≈ 1,21 µs bei Taktdauer von 10 ns)

• Es können Zahlen zwischen –32‘767,99609375 = -(215-2-8) und 32‘767,99609375 = 215-2-8 ein- und ausgegeben werden

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Eckdaten Dividieren (2)

• Flags– zero: Zeigt an, dass das Ergebnis echt Null ist (weil

Zähler Null war)

– dze: Fehlerflag für Null im Nenner

– ovr: Ergebnis hat nicht in Ausgabevektor gepasst, es ist ein Überlauf aufgetreten (kann vorkommen, da mit Brüchen gerechnet wird)

– rdy: Wird gesetzt, wenn Chip Rechnung beendet hat

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Zeiteinteilung

• Grobanalyse

• Feinanalyse

• Pflichtenheft

• Spezifikation

• Implementierung Multiplikationseinheit

• Implementierung Divisionseinheit

• Testdokumentation

• Vortrag

• Ausarbeitung

15 Treffen

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Weitere Informationen

Titel und Datum

Kurze Erläuterung

Versionsverwaltung mittels CVS

Organisation mittels eigener Webseite

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Probleme

• Zahlendarstellung• Zero-Flag

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Fragen?

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