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製品特性を予測して製造パラメータをコントロールProcess control based on product performance

Copyright © Keirex Technology Inc., 2008-2009

2009年12月3日

ケイレックス・テクノロジー株式会社

札抜宣夫

Abstract

Modeling to link process parameters withproduct power and timing characteristics isdiscussed. Such a model would allow you toobtain optimal process parameters tomaximize production yield while satisfyingproduct performance requirements, and APC


product performance requirements, and APCusing such a model would enable you tocontrol the process based on the final productperformance.

2

APCの考え方

フィードバック、フィードフォワードによりプロセス性能（CD、OL等）の向上を目指すシステム。近

年は、データのサンプリングのための計測機器を装置内に組み込む取り組みが進められている。（SEAJ用語集より）

現在のAPCにおけるフィドフォワードは、製造工


現在のAPCにおけるフィドフォワードは、製造工

程で測定されるデータをもとに、次工程でターゲットからのずれを補正し、最終的にプロセスターゲットに合わせることを目指す。

製品の特性は、プロセス管理幅に基くワーストケースを考慮して、設計により保証。

3

APCと製品特性保証

プロセスターゲッ MOSFETの仕上り

積み上げ


APCでは、製造工程で測定されるデータをもとに、次工程をターゲットからのずれを補正するように制御し、最終的にプロセスターゲットに合わせる。

製品特性は、例えばMOSFETの飽和電流のプロセスターゲットに対して±3～6σのばらつきの範囲で定められるワーストケースを想定し、設計保証する。

4

プロセスターゲットのセンター値

MOSFETの仕上りの飽和電流の分布

何が問題か現実には、

製造部門は、定められた特性管理限界を維持するため、コストを掛けてAPCを導入。

設計部門は、定められた特性管理限界内のすべての範囲で製品が問題なく動作するように、コストを掛けて設計を行う。

• 特性管理限界内のすべての範囲で問題なく動作する


• 特性管理限界内のすべての範囲で問題なく動作する設計は、きわめて困難になっており、ワーストケース条件の緩和が求められている。

設計と製造とがそれぞれ部分最適化されており、一体化していない。

特性管理限界の考え方を、全体最適化の観点から見直す必要はないのか。

5

プロセスばらつきの増加は避けられない

プロセスばらつき（ローカルばらつき）の主な原因と影響

30

40 gate length (L)

/mean

(%)

50

30

40 gate length (L)

/mean

(%)

50

30

40 gate length (L)

/mean

(%)

50

世代が進むと悪化の一途

局所的ストレス LER（Line Edge Roughness）

レイアウトにも依存


これらは本質的、かつ制御困難（不能） LSIの設計生産性低下、歩留り低下、消費電力増加。

Technology node (nm)

0

10

20

250 180 130 90 65

wire (w, h, )

3/m

ean

Vth

Tox

[出典：ITRS、2005年]


0

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250 180 130 90 65

wire (w, h, )

3/m

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Vth

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0

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wire (w, h, )

3/m

ean

Vth

Tox

[出典：ITRS、2005年]

ローカルばらつきの90%の原因

［日経マイクロデバイス（2007年7月号）をもとに作成］

離散的不純物分布非平坦性によるポテンシャルの偏り

微細デバイス

ローカルばらつきとグローバルばらつき

Total variation

TraditionalSlow

Corner

TraditionalFast

Corner

Global variation

グローバルな特性シフト、DFMにより

工場での特性分布ローカル＋グローバル

観測される特性変動=


Local variationat global mean+3σ,at global mean andat global mean-3σ

[出典： STARC Forum 2006, STARC homepage, Jul 2006]

シフト、DFMにより制御可能

グローバルな変動の上に重畳するチップ上のローカルな変動

システマティックな変動

ランダムばらつき

+

特に問題は、ローカルばらつきの増加。

ワーストケース設計と統計的設計の観点

統計的設計検証は悲観性を排除

従来手法(決定論的）すべてのデバイスがワーストケース条件で動作するという前提

信号経路の遅延時間の統計分布


ばらつきを統計的に評価することにより、性能が向上したように見える。

設計のタイミング収束が容易になり、設計期間短縮に貢献。

統計的手法デバイスは確率的にワーストケース条件で動作するという前提

遅い速い

モチベーションの違い

設計部門における統計的タイミング解析（SSTA）導入は、設計における悲観性の排除が主目的。

コーナー条件を緩和し、設計収束を容易化。

製造部門の関心は歩留り。

統計的手法はタイミング収束を容易にするが、実際の性能は改善されていない。


実際の性能は改善されていない。

悲観性の排除により歩留りが低下しては逆効果。

問題は、設計部門が提案する統計的モデルを製造部門が受け入れるリスクと、それに見合う付加価値のバランス。

9

統計的設計技術の応用の現状

残念ながら、統計的タイミング検証（SSTA）を使用した設計サインオフを公式に認めている会社は少ない。

既存の "Golden" フローとの整合性、SSTA等の統計的設計ツールの性能にも課題。

従来のワーストケース条件を、あの手この手


従来のワーストケース条件を、あの手この手で緩和。なんとか設計サインオフしたチップが、とにかくシリコンで動作している。

統計的設計の価値がいまだに不明。

課題のひとつは、製造部門が納得できるような、モデルの精度。

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ケイレックス（アノーバ）の統計モデルアノーバ（Anova Solutions, Inc.）のばらつきモデル

はチップレベルのタイミングおよびリーク電力を正確に表現。

プロセス、電源電圧、動作温度、基板バイアス電圧の変動に対して、チップレベルのタイミング特性とリーク電力をモデル（応答局面）化高速、かつスケーラブル

統計的な解析を支援


統計的な解析を支援

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モデル

Lg

Vtp

Vtn

TOX…

VDD

VSUB

温度

チップレベルのタイミング

チップレベルの消費電力

Stochastic Analysis Process – SAP

入力パラメータの分布を正規分布に変換

正規化したパラメータと直行多項式を用いてフィッティング（応答局面を生成）サンプリングポイント数を大

幅に削減

フィッティング

Results

逆変換


幅に削減

フィッティング精度を高めるための重み付け

高速かつスケーラブルなモンテカルロシミュレーションが可能

対象システム

サンプリングポイント

パラメータ変換

デバイスレベルからチップレベルまでをカバーする独自の統計モデル

統合ばらつきモデル

（Unifie

dVaria

tion

Models

チップ設計

タイミング・消費電力ライブラリ

キャラクタライゼーション

SSTA& CA

上位階層の遅延時間やリーク電力がプロセスおよびデバイ

ス特性と密接に連携

チップレベルの性能と消費電力の変動を正確に予測


ばらつきモデル

Unifie

dVaria

tion

Models

）

プロセスデバイスTEGデータ分析

アノーバ独自の統計的モデル化技術SAP（Stochastic Analysis Process）

プロセスおよびデバイス特性にフィッティング

グローバルなプロセスばらつきと環境条件（動作温度、電

源電圧）を考慮

セル特性に対するフィッティング結果の精度

以下の変動要因を考慮して、種々のセルの遅延を評価

Lg, 各Vth

VDD, VSUB, Temp

変動の仮定


変動の仮定

グローバル変動

ランダムばらつき

3000万回のモンテカ

ルロシミュレーション（SPICE）と比較

Delay vs (Vdd, Temp)

• Condition:– inverter– Arc: Fr– Slew = 275ps– Load = 4fF

– Vdd in range:[0.8, 1.4]


[0.8, 1.4]– temperature in range:

[-40, 125]

• Accuracy:– Max absolute error

1.7ps– Max relative error 1.6%

Leakage vs (dLg, dVtp)

• Condition:– inverter– Arc: Rf– Vdd = 0.9– Temp = 125

– dLg range:[-3.6nm, 3.6nm]


[-3.6nm, 3.6nm]– dVtp range:

[-0.06, 0.06]

• Accuracy:– Max absolute error

1.6ps– Max relative error 5.7%

精度評価（コーナー条件の再現）

横軸ファウンドリーのコーナーSPICEモデルによる遅延値のシミュレーション結果

縦軸

65nmprocess


縦軸アノーバのばらつきモデル（ファウンドリーの標準SPICEモデルが基準）から導出したコーナー条件の遅延値

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45nmprocess

チップレベル特性ばらつきのモンテカルロシミュレーション

Setup Time SlackFF

SF


量産時の特性分布をシミュレーションしていることになる。

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Hold Time Slack

SS

FS

性能と消費電力の相関

FFCorner


SSCorner

Corner

What-If Analysis

製造・動作条件を変化させると、タイミングとリーク電力の分布をどのように変えられるかシミュレーション。プロセス条件（Vth、Lg）

• Vth: -3 ～ 3σ• Lg： 0 ～ 6σ （≒10nm）

電源電圧（固定、可変）• Vdd： 0.9v ～ 1.2v


• Vdd： 0.9v ～ 1.2v 基板バイアス

• Vsbn： Vss+0.85v ～ Vss+1.55v• Vsbp： Vss-0.55v ～ Vss+0.2v

上記の組合せ

応用例として、性能を維持したままリーク電力を最小化できる条件を導出。量産時の性能およびリーク電力の分布を予測。

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What-If Analysisの一例（条件に応じた消費電力分布の変化）


65nm、1.6M cells、動作温度=125℃、標準Vdd=1.05V

生産管理への応用例

製品毎に最適なプロセス条件の検討

性能の最適化

性能歩留りの最適化

工場間製品移転の際の性能および歩留り予測

試作から量産移管の容易化


試作から量産移管の容易化

マルチファブの活用

APCとの連携による歩留り向上

製品の特性に応じたプロセス管理

• 異常時のフィードフォワード・フィードバックを製品特性に応じて調整

デバイス特性モデルに基いたプロセス制御

リソグラフィ

エッチングイオン注入

CD測定 CD測定抵抗測定

次工程前工程


プロセスパラメータ

制御


制御


制御

フィードフォワードおよびフィードバック

特性分布予測特性分布予測特性分布予測

製造工程を通じて製品特性を保証

特性がターゲットに合うように、工程にフィードフォワード・フィードバックする。


設計時の特性ターゲットのセンター値

製造途中段階で予測される特性のセンター値

マスク検査データも活用可能

測長データ

測位データ

マスク検査結果を直接ウェハー工程にフィードフォワードすることが可能• 露光装置の位置補正、スキャンの

速度補正、等既存のフロー

マスク描画

マスク検査

露光RIE、

インプラ等


測位データ

欠陥データ

検査結果は、二重露光用のマスクを作成する場合、あるいは同じマスクを再版する場合に、描画にフィードバックすることは可能

チップレベル特性ばらつきモデル

マスクの寸法ズレ、位置ズレをシステマティックな変動要因としてチップの特性を予測し、ウェハー工程にフィードフォワードすることが可能• 露光装置のスキャン速度、インプラの不純物

濃度、等

チップデザイン

提案するフロー

マスクリペア

製品マスク

製造装置特性のライブラリ化

各種条件設定（条件振り）

・・・

寸法・位置ズレ測定データ

（マスクと一緒に提供）

露光条件補正データ

露光装置#1

露光装置#2

露光装置#n

検査マスク

チップ


露光装置特性ライブラリ

CDばらつき（平均、σ）



補正データ生成

露光装置#x

チップデザイン

まとめ

これからのAPCは、製造と設計を一体に考えるべき。

設計データとして、プロセスパラメータの変動と製品特性を関連付ける高精度のモデルがあれば、最終的な製品特性をターゲットとしたPCを実現できる。


できる。

そのようなモデル化技術もすでに確立されている。

モデルベースのPCシステムの下では、製造装置

の特性をライブラリ化すれば、ライン毎（装置毎）の特性管理も容易になる。

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