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  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-1

    Clase 20 1 - CMOS: El inversor

    22 de Junio de 2017

    Contenidos:

    1. Introduccion a la electronica digital: el inversor

    2. El inversor MOS complementario (CMOS)

    3. Principales cargas de un inversor CMOS

    4. Inversor CMOS: consumo de potencia

    5. Inversor CMOS: tiempo de propagacion

    Lectura recomendada:

    Pedro Julian, Intro a la Microelectronica, cap. 8

    1Esta clase es una traduccion y compilacion, realizada por los docentes del curso 66.25 - DispositivosSemiconductores - de la FIUBA, de las lectures 12, 13 y 14 hechas por el prof. Jesus A. de Alamo parael curso 6.012 - Microelectronic Devices and Circuits del MIT. Cualquier error debe adjudicarse a latraduccion.

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-2

    Preguntas disparadoras

    Cuales son los parametros fundamentales de un in-versor?

    Como funciona un inversor CMOS? Como puede estimarse la velocidad de un inversor

    CMOS?

    Cuanta potencia consume un inversor CMOS?

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-3

    1. Introduccion a la electronica digital: el in-versor

    En la electronica digital la informacion se representa me-diante dos rangos distintos de tension:

    0 logico: VMIN V < VOL 1 logico: VOH < V VMAX valor logico indefinido: VOL V VOH .

    Las operaciones logicas se realizan mediante compuertaslogicas: NOT, AND, OR, XOR, etc.

    La operacion mas elemental: inversion

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-4

    2 Inversor ideal:

    Representacion circuital y funcion ideal de transferencia:

    Definimos punto de conmutacion o umbral logico:

    VM tension de entrada para la cual VOUT = VIN

    - Para 0 VIN < VM VOUT = V +

    - Para VM < VIN V + VOUT = 0

    No existe zona de valor logico indefinido.

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-5

    Propiedad fundamental de un inversor: regeneracion dela senal

    Un inversor tiene dos estados logicos de salida bien definidos(0 o V +) incluso con ruido en VIN :

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-6

    2 Inversor Real:

    Rango de entrada valido para 0 o 1 logico:* VIL max. tension de entrada considerada 0 logico* VIH mn. tension de entrada considerada 1 logicoAmbos casos se definen en donde Av =

    dVOUTdVIN

    = 1 Rango de salida valido para 0 logico:

    * VMIN tension de salida para VIN = V +* VOL tension de salida para VIN = VIH

    Rango de salida valido para 1 logico:* VOH tension de salida para VIN = VIL* VMAX tension de salida para VIN = 0

    Clave para la regeneracion de senal: elevada |Av| enla region indefinida y baja fuera de ella.

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-7

    2. El inversor MOS complementario (CMOS)

    Circuito esquematico:

    Principio de funcionamiento:

    VIN = 0 VOUT = VDDVGSn = 0 < VTn NMOS OFF

    VSGp = VDD > VTp PMOS ON

    VIN = VDD VOUT = 0VGSn = VDD > VTn NMOS ONVSGp = 0 < VTp PMOS OFF

    Tratamos a los transistores como llaves controladas.

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-8

    Modelos utilizados para el inversor CMOS:

    Modelo con llaves (logico unicamente):

    Modelo con fuentes de corriente (dinamico/temporal):

    In = IDsat,n generalmente la max. kn(VDDVTn)2 = cte.Ip = IDsat,p generalmente la max. kp(VDD + VTp)

    2 = cte.

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-9

    Valores logicos fuertes y debiles (buffer)

    VIN = VDD VOUT = VDD VTn: prendo el N

    VIN = 0 VOUT = 0 VTp: prendo el P

    Conclusion: Para que funcione de manera eficiente se uti-lizan MOSN para imponer 0 y MOSP para imponer 1,sino pierdo las caractersticas.

    [Para mas detalles, ver el apunte de la pagina.]

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-10

    Caso simetrico

    Usualmente se desea el caso simetrico: kn = kp

    Entonces si elegimos VIN = VDD/2

    (VGSn VTn) = (VGSp VTp) IDp = IDnAl ver el modelo de corientes a la salida:

    no queda otra que Iron = Irop VOUT = VDD/2, y ahoraya conocemos 3 puntos.

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-11

    Caso simetrico: kn = kp VM = VDD2 , lo cual implica:

    kpkn

    = 1 =

    WpLppCox

    WnLnnCox

    'WpLpp

    WnLn

    2p Wp

    Lp' 2Wn

    Ln

    Depende de parametros constructivos W y L.

    En general para circuitos digitales L mnimo Wp = 2 Wn, es decir, los transistore P son masgrandes.

    Transferencia caracterstica de un inversor CMOS en elWebLab:

    Se parece al caso ideal tiene sus propiedades. Zona de valores no definidos muy pequena. Regeneracion de la senal de entrada: logica rail-to-rail,etc.

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-12

    3. Principal carga de la salida de un inversorCMOS

    compuertas logicas subsiguientes: debe considerarsela capacidad de entrada de cada transistor conectado

    capacidad del cable de interconexion que conecta lasalida con la entrada de las siguientes compuertas

    capacitancia Drain-Body propia

    CL = CG + Cwire + CDBn + CDBp

    [Ver detalles en Howe & Sodini 5.4.3]

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-13

    4. El inversor CMOS: Consumo de potencia

    No consume potencia cuando la salida estafija en un estado logico:0: VDSn = 0 V, IDp = 0 A.1: VSDp = 0 V, IDn = 0 A.

    Siempre hay corriente o tension igual a 0 en ambos tran-sistores.

    Pero que pasa cuando cambia de estado?, hay disi-pacion dinamica de potencia?

    Durante cada transicion completa:VIN = 0 VIN = VDD VIN = 0CL es cargado a VDD y luego descargado a 0

    Se disipa energia

    frecuencia de clock transiciones por segundo

    potencia disipada

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-14

    2 Disipacion dinamica de potencia al cargar CL

    La batera aporta energa (Ibateria 6= 0 A) El capacitor se carga PMOS disipa energa (IDp 6= 0 A y VDSp 6= 0 V) NMOS no disipa energa (IDn = 0 A)

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-15

    2 Disipacion dinamica de potencia al descargar CL

    La batera NO aporta energa (Ibateria = 0 A) El capacitor se descarga PMOS no disipa energa (IDp = 0 A) NMOS disipa energa (IDn 6= 0 A y VDSn 6= 0 V)

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-16

    2 Lo importante es la Energa Disipada en cada tran-sicion

    Transicion (salida)Energia LH HL

    aportada por la batera CLV2DD 0

    que se almacena en CL12CLV

    2DD -

    12CLV

    2DD

    disipada en el NMOS 0 12CLV2DD

    disipada en el PMOS 12CLV2DD 0

    2 La Energa Disipada en el ciclo completo es

    ED = EHL + ELH =1

    2CLV

    2DD +

    1

    2CLV

    2DD

    ED = CLV2DD

    2 La Disipacion de potencia

    Si el ciclo de conmutacion completo toma lugar f vecespor segundo:

    PD = fED = fCLV2DD

    Relacion de compromiso fundamental entre velocidad deconmutacion y consumo de potencia.

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-17

    Principales dependencias de la potencia dinamica:

    PD = fED = fCLV2DD

    f PD , carga y descarga de CL mas rapidamente CL PD , mas carga a distribuir VDD PD , mas carga a distribuir

    Para poder aumentar la frecuencia de trabajo, mante-niendo el consumo (temperatura), se requiere:

    Bajar CL, equivalente a achicar los transistores. Bajar VDD, tiene doble peso, por tener una dependen-

    cia cuadratica.

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-18

    5. El inversor CMOS: tiempo de propagacion

    Tiempo de propagacion: retraso entre las senales de en-trada y salida; figura de merito clave de la velocidad.

    Demora de propagacion tpica: tp < 1 ns (f > 1GHz).

    Los sistemas logicos complejos tienen 20-50 tiempos depropagacion por cada ciclo de clock (tp 20 50 ns) o(f 20 50MHz).Estimacion de tp: utilizamos una senal VIN cuadrada:

    Tiempo de propagacion promedio:

    tp ,1

    2(tPHL + tPLH)

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-19

    2 Tiempo de propagacion de alto a bajo (tPHL):

    Durante los primeros momentos de descarga

    el capacitor esta cargado a CLVDD, se descarga a travez de la fuente de corriente del NMOS,

    a corriente cte.

    Tiempo para descargar a la mitad a CL:

    tPHL '12 carga inicial de CL

    corriente de descarga=

    12CLVDD

    kn(VDD VTn)2 IDsat,n

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-20

    2 Tiempo de propagacion de bajo a alto (tPLH):

    Durante los primeros momentos de descarga:

    el capacitor esta descargado se carga a travez de la fuente de corriente del PMOS,

    a corriente cte.

    Tiempo para descargar a la mitad a CL:

    tPLH '12 carga final de CL

    corriente de carga=

    12CLVDD

    kp(VDD + VTp)2

    IDsat,p

  • 66.25 - Dispositivos Semiconductores - 2do Cuat. 2011 Clase 20-21

    Considerando que 2p = n, VTp ' VTn y el casosimetrico: kn = kp, entonces Lp = Ln, Wp = 2Wn yrecordando que tp =

    12(tPHL + tPLH), obtenemos:

    tp '2CLVDD

    32WnLnnCox(VDD VTn)2

    Dependencias fundamentales del tiempo de propagacion:

    VDD tp Motivacion para aumentar VDD. Se diferencia conel consumo, en donde se busca reducir VDD.

    L tp (tambien baja CL)Motivacio

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