4.5 系统存贮器接口
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4.5 系统存贮器接口. 存储器是计算机系统中用来存储信息的部件,它是计算机中的重要硬件资源。从存储程序式的冯 . 诺依曼经典结构而言,没有存储器,就无法构成现代计算机。 按存取速度和在计算机系统中的地位分类,存储器有两大类:内存(主存)和外存(辅存). 内存: CPU 可以通过系统总线直接访问的存储器,用以存储计算机当前正在使用的程序或数据。内存要有与 CPU 尽量匹配的工作速度,容量较小,价格较高。内存一般又分为 ROM 和 RAM 两部分。 - PowerPoint PPT PresentationTRANSCRIPT
4.5 系统存贮器接口
存储器是计算机系统中用来存储信息的部件,它是计算机中的重要硬件资源。从存储程序式的冯 . 诺依曼经典结构而言,没有存储器,就无法构成现代计算机。
按存取速度和在计算机系统中的地位分类,存储器有两大类:内存(主存)和外存(辅存)
内存: CPU 可以通过系统总线直接访问的存储器,用以存储计算机当前正在使用的程序或数据。内存要有与 CPU 尽量匹配的工作速度,容量较小,价格较高。内存一般又分为 ROM和 RAM 两部分。
外存:用来存放相对来说不经常使用的程序或者 数据或者需要长期保存的信息。包括各种存贮磁盘 / 光盘 /U 盘,磁带机等。外存只与内存交换信息,而不能被 CPU 直接访问。其访问速度比较低,但是容量比较大。
内存平均访问时间 ns 级SRAM Cache1~5nsSDRAM 内存 7~15nsEDO 内存 60~80nsEPROM 存储器 100~400ns
外存平均访问时间 ms 级硬盘 9~10ms光盘 80~120ms
• 金字塔结构:
半导体存储器
半导体存储器的分类
RAM静态 RAM ( SRAM )动态 RAM ( DRAM )
ROM
掩膜型 ROM可编程 ROM ( PROM )可擦除可编程 ROM ( EPROM )电可擦除可编程 ROM ( E2PROM)
容量为 256×4 的 RAM 存储矩阵
32根行选择线
Y 0 Y 1 Y 7
X 0
X 1
X 2
X3
X 31
¡
¡
8根列选择线
RAM
静态 RAM ( Static Random Access Memory) 由于采用了 CMOS ,故它的静态功耗极小。当它们的片选端加入无效电平时,立即进入微功耗保持数据状态,这时只需 2V的电源电压, 5 ~ 40 uA 的电流,就可以保存原存数据不丢失。
SRAM 特点: 速度快,接口简单,读写操作简便;但是
存储密度较低,存储容量小,价格也比较高。通常用在不需要太大 存储容量的小型计算机系统中使用,或者构成 Cache 存储器。
静态 RAM ( SRAM )
存储矩阵
地址译码器
地址寄存器
地址总线
读写放大
器 数据寄存
器 数据总
线
控制电路
OE WE CE
SRAM 芯片的结构
典型的静态 RAM 芯片有 6116 ( 2KB×8 位) 6264 ( 8KB×8 位) 62256 ( 32KB×8 位) 628128 ( 128KB×8 位)等
A12A11A10A9A8A7A6A5A4A3A2A1A0
D7D6D5D4D3D2D1D0
1918171615131211
6264
223212425345678910
22
2027
26
-OE
-CS1-WE
CS2
6264 8K×8 字节 SRAM
CS2 -OE -WE 数据线H
H
输出输入高阻
HLXH
X高阻L X
读
输出禁止写
HLH
非选非选
XXX
-CS1L
LL
XH 高阻
DRAM 是利用 MOS 管栅极电容的暂存作用来存储信息的,考虑电容器上的电荷不可避免地因漏电等因素而损失,为保持原存储信息不变,需要不间断地对存储信息的电容定时地进行充电(也称刷新)。
DRAM 比 SRAM 所用元件少、集成度高,适用于大容量存储器。主要用于充当计算机系统的主存,也就是通常所说的内存。
动态 RAM ( DRAM )
存储矩阵地址总
线
I/O缓冲
器 数据总
线
读写控制 / 动态刷新电路
RAS#
DRAM 芯片的结构
地址锁存
器
CAS# WE#
DRAM 的种类FPM DRAM
存取时间 80~100nsEDO DRAM
存取时间 50~70ns SDRAM
存取时间 6~10ns
SIMM——Single Inline Memory Module单列直插式内存模块72 线: 32 位数据、 12 位行列公用地址、 RAS# 、CAS# 等在 Pentium 微型机中必须成对使用FPM/EDO
DRAM 内存条的种类
DIMM——Dual Inline Memory Module双列直插式内存模块168 线: 64 位数据、 14 位行列公用地址、 RAS# 、CAS# 等,可单数使用FPM/EDO/SDRAM
典型的 DRAM 芯片有 HY51V18164 ( 1M X 16 EDO ) MT48LC1M16 ( 1M X 16 SDRAM ) HY57V641620 (4M X 16 SDRAM)
HY57V561620 (16M X 16 SDRAM) 等
ROM
• 只读存贮器( ROM )的信息在制造时或通过一定的编程方法写入,
• 在系统中通常只能读出不能写入;• 在断电时,其信息不会丢失;• 它用来存放固定的程序及数据,如监控程序、
数据表格等。
• 掩膜 ROM :这种 ROM 在制造时就把需要存储的信息用电路结构固定下来,使用中用户不能更改其存储内容,所以又称固定存储器。
ROM 的种类:
地址译码器
A1
A0
VCC
0单元
3单元
2单元
1单元
D3 D0D1D2
掩膜 R O M 示意图
• 可编程 ROM ( PROM ): PROM 存储的数据是由用户按自己的需求写入的,但只能写一次,一经写入就不能更改。
字选线
VCC
熔丝
位线
熔丝式 PROM 存储电路
• 可改写 ROM : 包括 EPROM 、 E2PROM 、 FlashMemory
等。这类 ROM 由用户写入数据(程序),当需要变动时还可以修改,使用较灵活。
A12A11A10A9A8A7A6A5A4A3A2A1A0
-OE
-CE-PGM
2
2124253456789
10
22
2027
1918171615131211
2764VPP1
O7O6O5O4O3O2O1O0
23
常用的 EPROM 有以 27打头的芯片。可以用紫外线进行擦除。
2764
8K X 8 字节
读
-CE -OE -PGM VPP 数据线
维持
编程
编程校验
编程禁止
L H VCCL
H
L
L
L
X
X
L
X X
H
X
L
VCC
VPP
VPP
VPP
输出
输出
输入
高阻
高阻
E2PROM
E2PROM 是近年来被广泛使用的一种只读存储器,被称为电擦除可编程只读存储器,有时也写作 EEP
ROM 。其主要特点是能在应用系统中进行在线改写,并能在断电的情况下保存数据而不需保护电源。特别是最近的 +5 V 电擦除 E2PROM ,通常不需单独的擦除操作,可在写入过程中自动擦除,使用非常方便。以 28打头的系列芯片都是 E2PROM 。
A12A11A10A9A8A7A6A5A4A3A2A1A0
-OE
-CE-WE
2232124253456789
10
22
2027
1918171615131211
AT28C256
A14A13
126
I/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0
-CE -OE -WE 数据线VIL
VIH
输出输入高阻
VIL
VIL
VILVIHX
VIH
高阻高阻VILVH
X VIL
读
写暂停禁止写
VIHVILX
写禁止写禁止输出禁止整片擦除
XXX
VIHX X
E2PROM
AT28C256
32K X 8 字节
Flash Memory
闪速存储器 Flash Memory 又称快速擦写存储器或快闪存储器,是由 Intel 公司首先发明,近年来较为流行的一种新型半导体存储器件。它在断电的情况下信息可以保留,在不加电的情况,信息可以保存 10年,可以在线进行擦除和改写。Flash Memory 是在 E2PROM 上发展起来的,属于 E2PROM 类型,其编程方法和 E2PROM 类似,但 Flash Memory 不能按字节擦除。
A12A11A10A9A8A7A6A5A4A3A2A1A0
-OE
-CE-WE
223212425
3456789
10
22
201
1918171615131211
AT29C256
A14A13
2726
I/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0
Flash Memory
AT29C256
32K X 8 字节
Ai
X
Ai
X
-CE -OE -WE 数据线VIL
VIH
输出输入
高阻
VIL
VIL
VILVIH
XVIH
高阻高阻VILVH
X VIL
读
写暂停禁止
编程VIHVIL
X写禁止写禁止输出禁止
高电压整片擦除
XXX
VIHX X
VIL VIL5V整片擦除 VIHAiAi
串行 E2PROM
对于二线制总线 E2PROM ,它用于需要 I2C
总线的应用中,目前较多的应用在单片机的设计中。器件型号以 24 或 85打头的芯片都是二线制I2C串行 E2PROM 。其基本的总线操作端只有两根:串行时钟端 SCL 和串行数据 / 地址端 DA 。在 SDA 端根据 I2C 总线协议串行传输地址信号和数据信号。串行 E2PROM 的优点是引线数目大大减少, 目前已被广泛使用。
PXA250/255 外部存贮器总线接口支持各种存贮器芯片,包括 SDRAM , FLASH , SMROM , SRAM , VLIO , 16 位PC卡和 CF卡存贮器。这些存贮器可分为三类: SDRAM 、静态存贮器和卡存贮器。SDRAM 有四块区域,静态存贮器有六块,卡空间有两块。
PXA250/255 外部存贮器总线接口
图 5-6 通用存贮器接口设置
表 5-15 存贮器接口控制寄存器
支持四个 16 或 32 位宽的 SDRAM 块( bank),每个块为 64M 字节存贮器空间,但每块的实际大小取决于 SDRAM设置。四个块可分为两对: 0/1对和 2/3对。一对中的两块的大小和设置必须相同,两对之间可不相同。
4.5.1 SDRAM 接口
• 方式寄存器集( MRS )• 块激活( ACT)• 读( READ)• 写(WRITE)• 所有块预充电( PALL)• 一个块预充电( PRE)• 自动刷新( CBR )• 掉电( PWRDN)• 进入自我刷新( SLFRSH)• 退出掉电( PWRDNX)• 空操作( NOP)
SDRAM 命令
• 4个块选择( nSDCS3~0)• 4个字节选择( DQM3~0)• 15 个多路区 /行 /列地址信号( MA24~10)。• 1 个写允许( nWE)• 1 个列地址选通( nSDCAS )• 1 个行地址选通( nSDRAS )• 1 个时钟允许( SDCKE1)• 2个时钟( SDCLK2,1)• 32 位数据( MD31~0)
SDRAM 控制器信号线
一、 MDCNFG寄存器 可读 /写,用于设置 SDRAM 。二、 MDMRS寄存器 MDMRS寄存器用于向 SDRAM发出方式寄存
器集( MRS )命令。 三、 MDREFR寄存器 MDREFR寄存器可读 /写,包含 SDRAM 的刷
新控制位
SDRAM 寄存器
初始化软件必须设置如下存贮器接口设置寄存器:
• SDRAM 定时• 数据总线宽度• 行、列数和块地址位• 寻址机制。• 数据锁存机制。
静态存贮器 /可变延迟 I/O 接口具有六根片选信号( nCS5~0)和 26根字节地址( MA25~0),可访问六个区的多至 64M 存贮器。每个片选可分别编程,支持下列静态存贮器类型之一:
4.5.2 静态存贮器接口
• nCS5~0 支持非成批 ROM 或 FLASH存贮器。• nCS5~0 支持成批 ROM 或 FLASH存贮器• nCS5~0 支持成批或非成批 SRAM 。• nCS5~0 支持可变延迟 I/O 。• nCS3~0 支持同步静态存贮器
同步静态存贮器接口支持 SMROM (同步掩膜 ROM )和非 SDRAM 类型 FLASH存贮器。同步静态存贮器可设置于 nCS3~0信号。片选 0( nCS0)必须用于启动存贮器。块对0/1或 2/3的同步静态存贮器必须设置为相同的时序。
1. 同步静态存贮器接口
一、 SXCNFG寄存器 SXCNFG寄存器可读 /写,是同步静态( SX)存贮器设置寄存器。
二、 SXMRS寄存器 SXMRS 为同步静态存贮器方式寄存器集 /设置寄存器。用于向 SMROM发出 MRS命令。
有关寄存器
2. 异步静态存贮器
异步静态存贮器控制寄存器 MSC0~2 可读 /写,它们用于设置对应于片选对 nCS1 - 0, nCS3 - 2,nCS5 - 4 的静态存贮器(或可变延迟 I/O )。每个寄存器的高半字和低半字分别对应一根片选信号。时间的单位为存贮器时钟周期。
1 ) ROM 接口
处理器可以为 burst或者 non-burst ROM编程设置时序, MSCx的 RDF域为 non-burst ROM 的数据延迟或 burst ROM 的第一次延迟。 RDN为 burst ROM 的后继数据延迟。RRR 为至下一个不同类型存贮器的延迟,以允许现行 ROM 数据总线变为三态。
应用处理机可与 16 位或 32 位异步 SRAM接口,使用 DQM脚作为写入时的字节选择,nCS5~0为 SRAM 块片选, nOE用于读出,nWE为写入。地址线 MA25~0 允许每块最大为 64M 字节。它的定时与 non-burst ROM 相同。 MSCx的 RDF选择读出延迟, RDN场控制 nWE有效时间, RRR 为从 nCS 无效至下一次访问其他存贮器区的时间。
2 ) SRAM 接口
VLIO 读访问与 SRAM 读访问的不同之处在于 burst读出的每一次均改变 nOE。第一个nOE在 nCSx有效后两个存贮器周期后有效。对 VLIO 写入使用 nPWE而不是 nWE,使执行 VLIO传送时可执行 SDRAM 刷新。
VLIO 的读和写与 SRAM 的最大不同之处在于应用处理机将采样数据准备的输入 RDY。RDY为电平控制。 RDY为高时, I/O 器件准备好数据传送。
3 )可变延迟 I/O ( VLIO )接口
处理器提供与 SRAM 类似的接口以访问FLASH 存贮器。
MSCx 的 RDF 为 non- burst FLASH 的读出延迟或 burst FLASH 的第一次读出延迟。RDF 也控制写入 FLASH 的 nWE 为低的时间。 RDN 控制 burst FLASH 的后继读出访问时间和写入 non- burst FLASH 的 nWE 为低的时间。 RRR 为 nCS 无效至下一次以不同存贮器读出的延迟。
4 ) FLASH 存贮器接口
PXA250应用处理机提供一个 16 位 PC卡插座,而 PSKTSEL脚可支持第二个插座。PXA250支持 8 、 16 位外围,处理公共存储器、 I/O 和特性有存储器的访问。每次访问的时间取决于 MCMEMx 、 MCATTx 和 MCIOx寄存器。
处理器的卡接口基于 PC卡标准 2.1和CF+和 CF 标准 1.4 。除了地址线( MA25~0)、数据线( MD15~0)外,它们包含支持两个卡插座的 16 位 PC卡 /CF 卡的控制信号:
4.5.3 16 位 PC 卡 /CF 接口
• nPREG :与 MA26 分路,选择寄存器空间( I/O或特性)。
• nPOE 和 nPWE :允许所有存贮器和特性读和写。• nPIOR 、 nPIOW 和 nIOIS16 :控制 I/O 读和写。• nWAIT :允许扩展访问时间。• nPCE2 和 nPCE1 为 16 位数据总线的高和低位字
节选择。• PSKTSEL :选择两个卡插座之一。
Expansion Card External Logic for a Two-Socket Configuration
一.扩展存储器定时设置寄存器 MCMEM0-1, MCATT0-1, MCIO0-1为可读/写寄存器,用于控制两个 16 位 PC卡 /CF 卡接口。
二.扩展存储器接口寄存器( MECR ) MECR 用于向存储器控制指出是否有卡插入插座,及系统支持的卡的数目。
寄存器
应用处理机退出复位时,它从对应于由 nCS0 的地址 0x00 取和执行指令。引导 ROM 必须位于此地址。 BOOT_SEL脚决定引导存贮器的类型。
4.5.4 启动存储器选项和设置
表 5-23 BOOT_SEL 定义
BOOT_DEF 寄存器只可读出,它包含三根 BOOT_SEL的启动值和一个处理机类型位。
位 3: PKG_TYPE——处理机类型。 0=PXA210 1=PXA250 位 2~0: BOOT_SEL——BOOT_SEL2~0的输
入值。
BOOT_DEF 寄存器
MSC0 SXCNFG MDREFR
32 位异步 ROM 7FFO7FF0 00040004 03CA4FFF
16 位异步 ROM 7FFO7FF8 00040004 03CA4FFF
32 位 SMROM ( 64Mbit)
7FFO7FF0 00044531 03CA7FFF
16 位 SMROM ( 64Mbit)
7FFO7FF8 00044931 03CA7FFF
双 16 位 SMROM ( 64Mbit)
7FFO7FF0 00044931 03CA7FFF
16 位 SMROM ( 32Mbit)
7FFO7FF8 00044531 03CA7FFF
不同启动设置时的 MSC0 、 SXCNFG 、 MDREFR 的初始值
4.6 串行口
PXA250/255 有多种串行口,包括同步串行口、异步串行口、 I2C 、 USB 、红外通道口等。
SSPC 是全双工同步串行接口,可与各种使用串行方式的外部 A/D转接器、声音和远程通讯编码解码器( CODEC )和其他器件接口。
SSPC支持 National 的 Microwire 、 Texas 、 Instruments 的同步串行协议( SSP )和Motorla 的串行外围接口( SPI )协议。数据从 7.2Kbps至 1.84Mbps ,串行数据格式为 4至 16 位。
4.6.1 同步串行口控制器( SSPC )
• SSPSCLK :输出,串行位速率时钟。• SSPSFRM :输出,帧指示标志。• SSPTXD :输出,串行数据输出。• SSPRXD :输入,串行数据输入。• SSPEXTCLK :输入,外部时钟,可选择来 驱动串行时钟( SSPCCLK )。
以上管脚在 SSP 被禁止的时候,可以做
为 GPIO 来使用
管脚描述
SSPC具有 16×16 位发送和接收数据 FIFO 。FIFO 可由 CPU 使用程控 I/O 、 DMA每次四或八个半字成批方式装入或读出。程控 I/O 直接在 CPU、发送 /接受 FIFO 和外设之间发送和接收数据。而 DMA 控制器在存储器、 FIFO 和外设之间发送和接收数据。
工作机制
SSPC支持三种格式:1. SSP格式( TI)2. SPI格式 ( Motorola )3. Microwire格式( National)
数据格式
位速率时钟由内部时钟( 3.6864MHz)分频得到。内部时钟先两分频,再通过一个可程控分频器产生 7.2K至 1.8432M 的内部串口时钟。置位外部时钟选择( ECS )位允许使用外部时钟( SSPEXTCLK )代替 3.6864MHz标准内部时钟。外部时钟也先两分频;再加至可程控分频器。
时钟
寄存器
表 5-25 SSPC寄存器
I2C 总线由 Philips 公司创建,是一种采用双线方式的串行总线。 SDA 数据 / 地址线用于输入 /输出功能, SCL 时钟线用于控制和采样 I2C 总线。
I2C单元允许应用处理机与 I2C外设和微控制器通讯以实现系统管理功能。 I2C总线只需很少的硬件可实现可靠的数据传送,支持 400kbit/s高速方式操作和 100kbit/s的标准方式。
4.6. 2 I2C 总线接口单元
I2C总线上的每一个器件有一个唯一的地址,可用作主机或从机方式的发送器或接收器。不管做为发送器或者接收器,数据传输总是由主机发起,主机产生时钟、启动和中止传输。 I2C总线允许多主机,即一条总线上可有多于一个主机。在多于一个主机同时试图控制总线时,采用仲裁方式以允许只有一个主机控制总线,且不破环数据。
I2C 总线连接示意图
寄存器
表 5-27 I2C寄存器
在 I2C单元为空闲时,它缺省为从机接收方式。这允许它监视总线,接收对应于应用处理机的从机地址。当 I2C单元接收到与从机地址寄存器( ISAR )的七位地址相符的地址或群呼地址时,就处于从机接收方式或切换至从机发送方式。从机地址的最低位是读 / 写位( R/nW),决定它进入那一种方式。如 R/nW为低,表示启动传送的主机打算写数据, I2C单元仍处于从机接收方式。如 R/nW为高,主机打算读数据, I2C单元转换至从机发送方式。
I2C总线标准定义 START条件用于传送的开始, STOP条件用于停止传送。在 SCL为高时 SDA 线发生从高至低的跳变为 START条件。在 SCL为高时, SDA 线发生从低至高的跳变为 STOP条件。这两个状态是由 ICR寄存器中的 START和 STOP比特位来控制。
启动和停止总线
I2C 总线 START 和 STOP指示
I2C单元以字节位单元进行数据传送,并按以下顺序进行:
1) START2) 7位从机地址3) R/nW位4) 应答脉冲5) 8 位数据6) ACK/NAK脉冲7) 重复步骤 5和 6至完成所需传送的全部字节8) 重复 START(返回步骤 1)或 STOP
I2C 总线操作
I2C总线的多主机能力需要 I2C总线仲裁。在两个或更多主机在一个最小的保持时间同时产生 START条件时进行仲裁。
如地址和 R/nW位相同,仲裁机构认为是正常数据。由于 I2C总线为“线与”方式,多主机发送相同数据,不会影响数据。在发生不同时,发出高电平的主机失去仲裁,并关闭它的数据驱动器,并置位 ISR 的 ACD位,返回从机接收方式。
仲裁
PXA250/210处理器有三个通用异步接收 /发送器( UART ):全功能 UART ( FFUART )、兰牙 UART ( BEUART )和标准 UART ( STURAT )。 PXA255还有一个硬件UART ( HWUART )。所有 UART 的编程控制方法都相同。
4.6.3 UART
特性
• 与 16550功能兼容• 支持在串行数据中加入或删去标准异步通讯
位(启始、停止和奇偶位)• 独立控制的发送、接收、线路状态和数据设备中断
• 可编程的波特率发生器,允许用内部时钟的1 至( 216-1)分频产生内部的 16倍时钟
• Modem控制脚,允许通过软件控制数据流。每个UART有不同的 Modem控制能力
• 全面的可程控串行接口: —5、 6 、 7或 8 位字符 —偶、奇和无奇偶校验 —1、 1.5或 2 位停止位产生 —BEUART和 HWUART 最高波特率为 921Kps,
其他UART 最高为 230Kps• 64 字节接收 FIFO 和 64 字节发送 FIFO• 完全的状态报告能力• 可产生和检测线路中止
• 内部诊断功能,包括: —断开通信线的反馈控制 —中止、奇偶和帧错误模拟• 全方位的中断系统优先级控制• 独立的发送和接收数据 DMA请求• 低速异步红外接口,符合 IrDA标准
1. 全功能 UART FFUART 支持 Modem控制功能。它的最高波
特率为 230.4Kbs。2.兰牙 UART BTUART为一个高速 UART,支持最高为 921.6Kps,可连接至兰牙模块。除了 RXD和 TXD外,它仅有 nCTS 和 nRTS Modem 控制脚。
3. 标准UART TUART不支持 Modem控制功能。它的最高波特率为 230.4Kps。
UART借口的管脚与 GPIO 相互复用,可以通过 GPIO 的控制寄存器来配置。当其设置为 UART 管脚的时候,就不能同时用于其它用途。
每个 UART 有 13个寄存器: 12个用于 UART ,一个用于低速红外设置。寄存器为 32位,但仅使用低 8 位。 12个 UART寄存器共享 I/O 地址空间的 9个地址单元,其中 6个寄存器通过 SLCR寄存器的 DLAB 位来共享 3个地址。
FFUART 的基地址为 0X4010000
BTUART 的基地址为 0X40000000
STUART 的基地址为 0X40700000
寄存器
表 -28 UART寄存器地址
HWUART 与其它 UART 功能大部分相同,仅有很少部分差别。它与 16550A和 16750UART规范兼容,还支持自动检测波特率以及自动数据流控制。
HWUART 接口
低速红外 (SIR)接口可以使 UART 支持使用红外传输设备进行双向(非双工)无线通讯。 SIR本身没有红外 LED的驱动和放大电路,只提供控制逻辑,提供发送编码器和接收解码器;支持 IrDAV1.1的物理链接。 SIR 接口支持最高 115.2Kbs。IrDA 的功能控制由红外选择寄存器 ISR来设置。
低速红外异步通讯接口
FICP 工作于半双工方式,可直接驱动市面上出售的符合 IrDA规定的红外 LED 器件。 FICP基于 4MHz IrDA标准,使用 4PPM调制方式,以及和专门为 IrDA开发的串行分组协议。
PXA255 FICP 接口包括以下模块:• 一个位编码 /译码器• 一个串 /并数据转换器• 一个 128×8 位发送 FIFO
• 一个 128×11 位接收 FIFO
4.6.4 高速红外通讯接口 FICP
FICP 与标准 UART共享发送和接收数据脚( IRTXD 和 IRRXD ),同时只能有一个接口有效。为支持各种 IrDA传送器,发送和接收数据脚可分别设置为高或低有效。
表 5-30 FICP寄存器
利用 PXA250/255处理器设计一个嵌入式最小系统,画出各模块的原理设计框图并加以说明。
要求: 1. 必须包含 1 ) 2M×16bit 的 SDRAM
接口; 2 ) 2M×16bit 的 FLASH 接
口; 以上两部分必须给出所选器件的具体型号,画出其管脚与处理器管脚连接的原理框图。
作业二 PXA250/255 接口设计
2. 另外再选择至少 2个非MEMORY 接口进行设计,选择合适的通信接口器件,画出其管脚与处理器管脚连接的原理框图。并加以说明。
3. 说明你的设计方案可以在哪些实际场合进行应用?具体有哪些优缺点。
该作业提交的截至日期为 4月 11日。大家把文件发到我的信箱。文件名里面最好加上自己的学号。
参考文献