7. coresightのデバッグおよびトレース...7‒2...

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Cyclone Vデバイス・ハンドブックVolume 3：ハード・プロセッサ・システムのテ2012 年 11 月

November 2012cv_54007-1.2

7. CoreSight のデバッグおよびトレース

ハード・プロセッサ・システム（HPS）のデバッグ基盤は、HPS モジュール、ARM® Cortex™-A9 のマイクロプロセッサ・ユニット（MPU）サブシステム、および FPGAファブリックに実装されているユーザー・ロジックを確認し制御します。デバッグ・

システム・デザインには ARM® CoreSight™ コンポーネントが組み込まれています。

HPS には、以下の ARM CoreSight デバッグ・コンポーネントが含まれています。

■ 7–4 ページの「デバッグ・アクセス・ポート（DAP）」

■ 7–4 ページの「システム・トレース・マクロセル（STM）」

■ 7–5 ページの「トレース漏斗」

■ 7–5 ページの「エンベデッド・トレース FIFO（ETF）」

■ 7–5 ページの「AMBA トレース・バス・レプリケータ（レプリケータ）」

■ 7–5 ページの「エンベデッド・トレース・ルータ（ETR）」

■ 7–6 ページの「トレース・ポート・インタフェース・ユニット（TPIU）」

■ 7–6 ページの「エンベデッド・クロス・トリガ（ECT）システム」

■ 7–10 ページの「プログラム・トレース・マクロセル（PTM）」

CoreSight のデバッグおよびトレースの機能CoreSight のデバッグおよびトレースのシステムは、以下の機能を提供します。

■ 各プロセッサ用の個別の PTM を経由したリアルタイムでのプログラム・フロー命

令トレース

■ ホスト・デバッガ JTAG インタフェース

■ トリガおよびシステム・トレース・メッセージのソフト IP 生成をイネーブルす

る、クロス・トリガおよび STM-to-FPGA のインタフェース間の接続

■ トレース解析ツール用の TPIU を経由した命令トレース・インタフェース

■ ホスト・デバッガへの配信用のトレース・ストリーム内への STM を経由したカス

タム・メッセージ・インジェクション

■ トレース漏斗を経由してシングル・ストリームにマルチプレクサ化された STM お

よび PTM のトレース・ソース

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

s reserved. ARM, the ARM Powered logo, AMBA, Jazelle, StrongARM, Thumb, and TrustZone are ARMulator, AHB, APB, ASB, ATB, AXI, CoreSight, Cortex, EmbeddedICE, ModelGen, MPCore, M9TDMI, ARM9E-S, ARM966E-S, ETM7, ETM9, TDMI and STRONG are trademarks of ARM e trademarks of their respective owners. Neither the whole nor any part of the information contained or reproduced in any material form except with the prior written permission of the copyright holder. s developments and improvements. All particulars of the product and its use contained in this nties implied or expressed, including but not limited to implied warranties of merchantability, or

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クニカル・リファレンス・マニュアル

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7‒2 第 7 章： CoreSight のデバッグおよびトレースARM CoreSight の資料

■ Level 3（L3）インタコネクトに接続された ETR AXI マスタにアクセス可能な任意の

スレーブにトレース・データを配線する機能

■ エンベデッド・クロス・トリガ・システムを通して以下の SoC モジュールが互い

にトリガするための機能

■ FPGA ファブリック

■ A9-0 プロセッサ

■ A9-1 プロセッサ

■ PTM-0

■ PTM-1

■ STM

■ ETF

■ ETR

■ TPIU

■ csCTI

■ CTI-0

■ CTI-1

■ FPGA-CTI

■ csCTM

■ CTM

ARM CoreSight の資料HPS デバッグ・システムの ARM CoreSight コンポーネントについて非常に詳しい説明

は、以下の ARM CoreSight に関する仕様および資料を参照してください。

■ CoreSight Technology, System Design Guide, ARM DGI 0012D

■ CoreSight Architecture Specification, ARM IHI 0029B

■ ARM Debug Interface v5, Architecture Specification, ARM IHI 0031A

■ Embedded Cross Trigger Technical Reference Manual, ARM DDI 0291A

■ CoreSight Components Technical Reference Manual, ARM DDI 0314H

■ CoreSight Program Flow Trace, Architecture Specification, ARM IHI 0035A

■ CoreSight PTM-A9 Technical Reference Manual, ARM DDI 0401B

■ CoreSight System Trace Macrocell Technical Reference Manual, ARM DDI 0444A

■ System Trace Macrocell, Programmers' Model Architecture Specification, ARM IHI 0054

■ CoreSight Trace Memory Controller Technical Reference Manual, ARM DDI 0461B

f これらの資料は ARM のウェブサイト（infocenter.arm.com）からダウンロードできま

す。

Cyclone Vデバイス・ハンドブック 2012年 11 月 Altera CorporationVolume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル

http://infocenter.arm.com/

第 7 章： CoreSight のデバッグおよびトレース 7‒3CoreSight のデバッグおよびトレースのブロック図およびシステム統合

CoreSight のデバッグおよびトレースのブロック図およびシステム統合図 7–1 に、HPS CoreSight のデバッグおよびトレースのシステム全体のブロック図を

示します。

図7‒1. デバッグ・システムのブロック図

Replicator

Funnel0123...7

CTI-0 CTI-1

A9-0 A9-1PTM-0 PTM-1

MPU DebugConfiguration

ROM

TimestampGenerator

On-ChipTrace RAM

ETF

STM

[31:4]

PTM-0 ATBPTM-1 ATB

To DMA

Hardware Events

L3 Interconnect Main Switch

ATB ATB

ATB ATB

ETR TPIU

To Trace Pins [7:0]

Output Trace [31:0]

To PinMultiplexer &Trace Pins

To FPGA

DAP

HPS DebugConfiguration ROM

csCTM FPGA-CTI

DebugAPB

I[3:2]O[1:0]

I[7:4]O[5:4]

O[3:2]

I[1:0]O[7:6]

csCTI

2

0

1Triggersto/fromFPGA

CTM 1

4

0

Eventsfrom FPGA

L3 Interconnect Master Peripheral Switch

System AHB

System APB

HPS JTAG Pins

Debug APB

PTM-0 ATB PTM-1 ATB

Debug APB

Hardware EventsCTI Triggers

[3:0]

To FPGA

MPU Debug Subsystem

HPS Debug System

2012 年 11 月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル

7‒4 第 7 章： CoreSight のデバッグおよびトレースCoreSight のデバッグおよびトレースの機能の説明

CoreSight のデバッグおよびトレースの機能の説明CoreSight システムは、完全な HPS デザインのパフォーマンスをデバッグし、モニタ

し、最適化する上で必要なすべての基盤を提供します。テクノロジは、プロセッサ・

コアを超えてシステム全体の高帯域幅を使用して、マルチコアのデバッグおよびト

レースのソリューションの要件に対応します。

CoreSight テクノロジは以下の機能を提供します。

■ SoC サブシステム間のクロス・トリガ・サポート

■ データの高圧縮

■ シングル・ストリーム内のマルチソース・トレース

■ スタンダード・ツール・サポートのためのスタンダード・プログラミング・モデ

ル

f CoreSight テクノロジについて詳しくは、ARM のウェブサイト（ infocenter.arm.com）

からダウンロードできる CoreSight Components Technical Reference Manual および

CoreSight Technology System Design Guide を参照してください。

以下の項では、HPS デバッグ・システムで提供される ARM CoreSight コンポーネント

について簡単に説明します。

デバッグ・アクセス・ポート（DAP）DAP は、FPGA 用に JTAG から独立している専用 HPS ピンに接続されている JTAG イン

タフェースを経由して、ホスト・デバッガが HPS と接続して通信するために必要な

ポートを提供します。DAP で提供される JTAG インタフェースは、ホスト・デバッガ

が HPS 内部のさまざまなモジュールにアクセスできるようにします。更に、どちら

か一方のプロセッサ上でのデバッグ・モニタの動作は、システムの Advanced Microcontroller Bus Architecture（AMBA®）Advanced Peripheral Bus（APB™）の DAP のス

レーブ・ポートと接続することにより、異なる HPS コンポーネントにアクセスでき

ます。システム APB スレーブ・ポートは、HPS のアドレス空間のうち 2 MB を占有し

ます。JTAG ポートおよびシステム APB ポートの両方は、DAP のデバッグ APB マス

タ・ポートへのアクセスを持っています。図 7–1 に示すように、すべての CoreSightコンポーネントはデバッグ APB に接続されています。

ホスト・デバッガは、DAP システムのマスタ・ポートを介してシステム内の任意の

HPS メモリ・マップド・リソースにアクセスできます。DAP システムのマスタ・

ポートを介したリクエストは、ペリフェラル・レジスタへの読み出しおよび書き込

みによって影響されます。

f 詳しくは、ARM のウェブサイト（infocenter.arm.com）からダウンロードできる

CoreSight Components Technical Reference Manual を参照してください。

システム・トレース・マクロセル（STM）STM によって、トレース・データを受信するホスト・デバッガへの配信のために、

メッセージがトレース・ストリーム内にインジェクトされるようにします。これら

のメッセージは、スティミュラス・ポートまたはハードウェアのイベント・インタ

フェースを介して送信できます。STM によってメッセージがタイム・スタンプされ

るようになります。




第 7 章： CoreSight のデバッグおよびトレース 7‒5CoreSight のデバッグおよびトレースの機能の説明

STM は、トレース・イベントを作成する上で使用される AMBA Advanced eXtensible Interface（AXI™）スレーブ・インタフェースを提供します。このインターフェース

は、MPU サブシステム、ダイレクト・メモリ・アクセス（DMA）コントローラ、お

よびソフト・ロジックとして FPGA ファブリック内に実装されているマスタによっ

て、FPGA-to-HPS ブリッジを介してアクセスできます。AXI スレーブ・インタフェー

スは、3 つのアドレス・セグメントをサポートしています。各アドレス・セグメント

は 16 MB で、各セグメントは最大 65536 チャネルをサポートしています。各チャネ

ルはアドレス空間の 256 バイトを占有します。

STM は、32 個のハードウェア・イベント・ピンを提供しています。28 個の高次のピ

ン（31:4）は FPGA ファブリックに接続されており、FPGA 内部のロジックがトレー

ス・ストリームにメッセージを挿入できるようにします。STM がイベント・ピン上

で立ち上がりエッジを検出する場合、そのイベントを識別するメッセージはスト

リーム内部に挿入されます。4 個の低次のピン（3:0）は csCTI に接続されています。


CoreSight System Trace Macrocell Technical Reference Manual を参照してください。

トレース漏斗トレース漏斗は、3 つのトレース・ソースを単一のトレース・ストリームにマルチプ

レクサ化します。トレース漏斗のポート 0 は CPU 0 用の PTM に接続されています。

トレース漏斗のポート 1 は CPU 1 用の PTM に接続されています。トレース漏斗の

ポート 3 は STM に接続されています。ポート 2 およびポート 4 ～ポート 7 は使用さ

れません。



エンベデッド・トレース FIFO（ETF）トレース漏斗の出力は ETF に送信されます。ETF は、トレース・ジェネレータ

（STM、PTM）およびトレース・デスティネーションの間でエラスティック・バッ

ファとして使用されます。ETF は、オンチップ・トレース RAM 内に最大 32 KB のト

レース・データを保存します。

AMBA トレース・バス・レプリケータ（レプリケータ）レプリケータは、ETF からエンベデッド・トレース・ルータ（ETR）およびトレー

ス・ポート・インタフェース・ユニット（TPIU）にトレース・データを配信します。



エンベデッド・トレース・ルータ（ETR）ETR は、HPS オンチップ RAM、HPS SDRAM、および HPS-to-FPGA ブリッジに接続し

ている FPGA ファブリックの任意のメモリにトレース・データを配線することができ

ます。ETR は、レプリケータからトレース・データを受信します。デフォルトでは、

トレース・データを受信するバッファはオフセット 0x00100000 の SDRAM にあり、

32 KB です。ETR のレジスタをプログラミングすることで、このデフォルトのコン

フィギュレーションをオーバーライドできます。






トレース・ポート・インタフェース・ユニット（TPIU）TPIU は、オンチップ・トレース・ソースおよびオフチップ・トレース・ポートの間

のブリッジです。TPIU は、レプリケータからトレース・データを受信して、トレー

ス・データをトレース・ポート・アナライザに駆動します。

TPIU からのトレース出力はソフトウェアでプログラム可能で、8 ビット幅または 32ビット幅のどちらかに設定できます。トレース出力は、8 ビットの HPSI/O インタ

フェースおよび FPGA ファブリックへの 32 ビット・インタフェースに配線されます。

FPGA ファブリックに送信されるトレース・データは、FPGA 内の使用可能なシリア

ライザ / デシリアライザ（SERDES）リソースを使用することによって伝送可能です。



エンベデッド・クロス・トリガ（ECT）システムECT システムは、HPS モジュールが互いにトリガするためのメカニズムを提供しま

す。ECT は以下のモジュールから構成されています。

■ クロス・トリガ・インタフェース（CTI）

■ クロス・トリガ・マトリックス（CTM）




図 7–2 に、一般的な ECT のセットアップでの CTI および CTM の使用方法を示します。

赤線は、他の CTI でトリガ出力を生成する 1 つの CTI へのトリガ入力を示していま

す。信号はチャネル 2 を経由しますが、コンフィギュレーションしたトリガ入力お

よびトリガ出力を通してのみ出入りします。

クロス・トリガ・インタフェース（CTI）CTI は、トリガの出入力が ECT と接続できるようにします。各 CTI は、最大 8 個のト

リガ入力と 8 個のトリガ出力をサポートしており、CTM に接続されています。

図 7–2 は、トリガ入力、トリガ出力、および CTI の CTM チャネルの関係を示してい

ます

図7‒2. 一般的な ECT システム

Trigger Inputs

Trigger Outputs

CTI

Channel 0Channel 1Channel 2Channel 3

CTI

CTI

CTI

CTM

TriggerInterface

TriggerInterface

TriggerInterface

ChannelInterface

ChannelInterface

ChannelInterface

ChannelInterface



図 7–3 に、トリガ入力およびトリガ出力の詳しい接続を示します。

HPS デバッグ・システムには、以下の 4 個の CTI が含まれています。

■ csCTI—STM、ETF、ETR、および TPIU の間のクロス・トリガを実行します。

■ FPGA-CTI—CTI— クロス・トリガ・システムを FPGA ファブリックに接続します。

■ CTI-0 および CTI-1—MPU デバッグ・サブシステムにあります。各 CTI はプロセッサ

とプロセッサに関連する PTM に対応しています。

クロス・トリガ・マトリックス（CTM）CTM は、1 つの CTI から 1 つ以上の CTI または CTM にトリガを送信するための伝送

メカニズムです。HPS には 2 つの CTM が含まれています。1 つの CTM は csCTI およ

び FPGA- CTI に接続しており、もう 1 つの CTM は CTI-0 および CTI-1 に接続していま

す。2 つの CTM は互いに接続しており、MPU デバッグ・サブシステム、デバッグ・

システム、および FPGA ファブリックの間をトリガが送信されるようになります。

各 CTM には 4 個のポートがあり、各ポートには 4 個のチャネルがあります。各 CTMポートは、CTI または他の CTM に接続することができます。

図 7–4 に、CTM チャネルの構造を示します。

図7‒3. CTI 接続

Trigger Inputs Trigger Outputs

ChannelConnection

CTI



CTM 内部のパスは純粋な組み合わせです。

各 CTI のトリガ入力は、デバッグの制御下で CTM を経由して 1 つ以上のトリガ出力

に接続できます。

図7‒4. CTMチャネルの構造

In Out

Channel 0



図 7–5 に、CTI トリガ接続の模式図を示します。赤線は、1 つのトリガ入力がシステ

ム全体に影響することを示しています。



プログラム・トレース・マクロセル（PTM）PTM はリアルタイムにプログラム・フロー命令のトレースを実行し、コードの特別

な部分をトレースするために使用されるさまざまなフィルタおよびトリガを提供し

ます。

HPS には 2 つの PTM が含まれています。PTM はそれぞれプロセッサおよび CTI とペ

アになっています。PTM から生成されるトレース・データは、HPS ピンを使用して

オフチップに送信されます。あるいは FPGA ファブリックに送信され、事前処理され

て高速 FPGA ピンを使用してオフチップに送信されます。

図7‒5. トリガ接続

Trigger Inputs

Trigger Outputs

CTI

Channel 0Channel 1Channel 2Channel 3

CTI

CTI

CTI

CTM

TriggerInterface

TriggerInterface

TriggerInterface

ChannelInterface

ChannelInterface

ChannelInterface

ChannelInterface



第 7 章： CoreSight のデバッグおよびトレース 7‒11CoreSight のデバッグおよびトレースのプログラミング・モデル


CoreSight PTM-A9 Technical Reference Manual を参照してください。

HPS デバッグの APB インタフェースHPS は、CoreSight デバッグ・コントロール・バスを FPGA ファブリック内部に拡張す

ることができます。デバッグ・インタフェースは、ビルトイン・クロック・クロッ

シングと APB 互換性のインタフェースです。

f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の HPS Component Interfaces の章

を参照してください。

CoreSight のデバッグおよびトレースのプログラミング・モデルこの項では、アルテラの ARM CoreSight テクノロジの実装に特別なプログラミング・

モデルの詳細を説明します。

f 各 CoreSight コンポーネントのプログラミング・インタフェースについて詳しくは、

ARM のウェブサイト（infocenter.arm.com）からダウンロードできる CoreSight Components Technical Reference Manual を参照してください。

デバッグ・コンポーネントは、特定のイベントが発生したときにトリガのきっかけ

としてコンフィギュレーションできます。例えば、FPGA ファブリックのソフト・ロ

ジックは、トレース・ストリーム内に STM メッセージ・インジェクションをトリガ

するイベントを送信できます。CoreSight コンポーネントは、CoreSight コンポーネン

トのベース・アドレスに相対的なオフセットに位置するメモリ・マップド・レジス

タを通してコンフィギュレーションされます。CoreSight コンポーネントのベース・

アドレスは、ROM テーブルを通してアクセス可能です。

ROMテーブル表 7–1 に、DAP の ROM テーブル部分の全体を示します。

表7‒1. DAP の ROM テーブル

ROM 入力オフセット [30:12] 説明0x0 0x00001 ETF

0x1 0x00002 CTI

0x2 0x00003 TPIU

0x3 0x00004 トレース漏斗

0x4 0x00005 STM

0x5 0x00006 ETR

0x6 0x00007 FPGA-CTI

0x7 0x00100 A9ROM

0x8 0x00080 FPGAROM

0x9 0x00000 ROM の終了



http://www.altera.com/literature/hb/cyclone-v/cv_54028.pdf


7‒12 第 7 章： CoreSight のデバッグおよびトレースCoreSight のデバッグおよびトレースのプログラミング・モデル

ホスト・デバッガは、DAP を通して 0x8000_0000 でこのテーブルにアクセスできま

す。HPS マスタは 0xFF00_0000 でこの ROM にアクセスできます。特定の CoreSight コンポーネント用のレジスタは、CoreSight コンポーネントのベース・アドレスにレジ

スタ・オフセットを追加することによってアクセスされ、また ROM テーブルのベー

ス・アドレスにその全体を追加することによってアクセスされます。

ROM テーブルのベース・アドレスは、デバッガによるアクセス（0x8000_0000）の場

合は HPS マスタによるアクセス（0xFF00_0000）の場合と異なります。例えば、CTI出力イネーブル・レジスタであるオフセット 0xA8 の CTIOUTEN[2]は、0x8000_20A8でホスト・デバッガにアクセスできます。その値を得るには、ホスト・デバッガの

アクセス・アドレスを 0x8000_0000 の ROM テーブル、0x0000_2000 の CTI コンポー

ネントのベース・アドレス、0xA8 の CTIOUTEN[2]レジスタ・オフセットに追加しま

す。

STM チャネルSTM AXI スレーブは、MPU、DMA、および FPGA-to-HPS ブリッジのマスタに接続され

ています。各マスタには最大 65536 個のチャネルがあり、各チャネルは 256 バイト

のアドレス空間を占有し、各マスタで合計 16 MB のアドレス空間が占有されます。

HPS のアドレス・マップは、連続した 48 MB のアドレス空間を 3 つの 16 MB のセグ

メントに分割して STM AXI スレーブ・ポートに割り当てます。

表 7–2 に、STM アドレス・セグメントのアドレス割り当てを示します。

3 個のそれぞれのマスタは、3 個のアドレス・セグメントのうち任意の 1 つにアクセ

スできます。ソフトウェア・デザインは、ライト・アドレスのビット 24 および 25の値の AWADDRS[25:24]に基づいて、どのマスタがどのセグメントを使用するか決定

します。ソフトウェアが 3 つのセグメントのうち 1 つのみを使用するように制約し

なければなりません。

表 7–3 に、STM アドレス・フィールドを示します。

表7‒2. STM AXI スレーブ・ポートのアドレス割り当て

セグメント開始アドレス終了アドレス0 0xFC00_0000 0xFCFF_FFFF

1 0xFD00_0000 0xFDFF_FFFF

2 0xFE00_0000 0xFEFF_FFFF

表7‒3. STM AXI のアドレス・フィールド

AXI 信号フィールド説明

AWADDRS[7:0]これらのビットは、スティミュラス・ポートの 256 バイトをインデックスします。詳しくは、ARM のウェブサイト（infocenter.arm.com）からダウンロードできる System Trace Macrocell, Programmers' Model Architecture Specification を参照してください。

AWADDRS[23:8] これらのビットは、マスタに関連付けられている 65536 個のスティミュラス・ポートを識別します。

AWADDRS[25:24] これらのビットは 3 個のマスタを識別します。0、1、および 2 のみがバリッド値です。

AWADDRS[31:26] 常に 0x3F です。ビット 24 ～ 31 は、0xFC00_0000 ～ 0xFEFF_FFFF にアクセスするために組み合わせられます。




各 STM メッセージには、メッセージに関連付けられているマスタをホスト・デバッ

ガに伝えるマスタ ID が含まれています。STM マスタ ID は、AWADDRS信号の部分と

AWPROT保護ビットを組み合わせることで決定されます。表 7–4 に、STM マスタ ID がど

のように計算されるか示します。

STM チャネルを経由するアクセスに加えて、32 個のイベント信号の高いオーダ 28（31:4）は FPGA-CTI を通して FPGA に接続されます。これらのイベント信号により、

STM を使用して FPGA ファブリックは追加メッセージを送信できるようになります。

デバッグ・システム外部への CTI トリガ接続HPS デバッグ・システムの以下の CTI は、デバッグ・システム外部と接続します。

■ csCTI

■ FPGA-CTI

csCTIこの項では、デバッグ・システムの csCTI に実装されているトリガ入力、出力、出力

確認ピンの接続を示します。トリガ入力確認信号はピンに接続されていません。

表 7–5 に、csCTI に実装されているトリガ入力ピンの接続を示します。

表 7–6 に、csCTI に実装されているトリガ出力ピンの接続を示します。

表7‒4. STMマスタ IDの計算

マスタ ID ビット AXI 信号ビット説明

Master ID[5:0] AWADDRS[29:24] マスタを決定する上では最低位の 2 つのビットで十分ですが、CoreSight は 7 ビットのマスタ ID を使用します。

Master ID[6] AWPROT[1] 0 はセキュアを意味し、1 はノンセキュアを意味します。

表7‒5. トリガ入力信号

番号信号ソース7 ASYNCOUT STM

6 TRIGOUTHETE STM

5 TRIGOUTSW STM

4 TRIGOUTSPTE STM

3 ACQCOMP ETR

2 FULL ETR

1 ACQCOMP ETF

0 FULL ETF

表7‒6. トリガ出力信号（その１）

番号信号デスティネーション7 TRIGIN ETF

6 FLUSHIN ETF

5 HWEVENTS[3:2] STM

4 HWEVENTS[1:0] STM



表 7–7 に、csCTI に実装されているトリガ出力確認ピンの接続を示します。

FPGA-CTIFPGA-CTI は、デバッグ・システムを FPGA ファブリックに接続します。FPGA-CTI には、FPGA ファブリックに使用可能なすべてのトリガがあります。

エンベデッド・クロス・トリガ接続のコンフィギュレーションCTI インタフェースは、メモリ・マップド・レジスタ・インタフェースを通してプロ

グラム可能です。

f 特別なレジスタについて詳しくは、ARM のウェブサイト（infocenter.arm.com）から

ダウンロードできる CoreSight Components Technical Reference Manual を参照してくださ

い。

デバッガを通して CoreSight コンポーネントのレジスタにアクセスするには、レジス

タ・オフセットが CoreSight コンポーネントのベース・アドレスに追加されている必

要があります。その組み合わせ値は、ROM テーブルがデバッガ（0x80000000）を確

認できるアドレスに追加される必要があります。

各 CTI には、トリガ・インタフェースおよびチャネル・インタフェースの 2 つのイ

ンタフェースがあります。トリガ・インタフェースは CTI および他のコンポーネン

トの間のインタフェースです。このインタフェースには 8 個のトリガ信号があり、

他のコンポーネントに固定接続されています。チャネル・インタフェースは CTI およびその CTM の間のインタフェースであり、4 個の双方向チャネルを持っています。

CTI のチャネル・インタフェースへのトリガ・インタフェース（およびその逆方向）

のマッピングは、ダイナミックにコンフィギュレーションされます。各 CTI トリガ

出力および CTI トリガ入力の接続はそれぞれ個別にイネーブル / ディセーブルできま

す。

3 TRIGIN TPIU

2 FLUSHIN TPIU

1 TRIGIN ETR

0 FLUSHIN ETR

表7‒7. トリガ出力確認信号

番号信号ソース7 0 —

6 0 —

5 0 —

4 0 —

3 TRIGINACK TPIU

2 FLUSHINACK TPIU

1 0 —

0 0 —

表7‒6. トリガ出力信号（その２）

番号信号デスティネーション




例えば、FPGA-CTI のトリガ入力 0 をチャネル 3 に配線してコンフィギュレーション

し、FPGA-CTI のトリガ出力 3 および MPU デバッグ・システムの CTI-0 のトリガ出力

7 をチャネル 3 から配線してコンフィギュレーションできます。このコンフィギュ

レーションによって FPGA-CTI のトリガ入力 0 でトリガされ、FPGA-CTI の出力 3 およ

び CTI-0 のトリガ出力 7 に伝播します。伝播は、シングルからシングル、シングルか

ら複数、複数からシングル、および複数から複数となります。

FPGA-CTI のトリガ入力に接続されている FPGA の特定のソフト・ロジック信号は、

TPIU へのトレース・データのフラッシュをトリガするためにコンフィギュレーショ

ンできます。例えば、csCTI の出力 2 をトリガするためにチャネル 0 をコンフィギュ

レーションすることができます。そして、トリガ入力 T3 を FPGA-CTI のチャネル 0にコンフィギュレーションします。トレース・データは、csCTI のトリガ出力 2 でト

リガが受信されるときに TPIU にフラッシュされます。

FPGA-CTI のトリガ入力 T2 に接続されている FPGA のもう 1 つのソフト・ロジック信

号は、STM メッセージをトリガするためにコンフィギュレーションできます。csCTI出力トリガ 4 および 5 は、HPS の STM CoreSight コンポーネントに配線されていま

す。例えば、csCTI のトリガ出力 4 にチャネル 1 をコンフィギュレーションします。

そして FPGA-CTI のチャネル 1 にトリガ入力 T2 をコンフィギュレーションします。

図 7–1 を参照してください。

FPGA-CTI のトリガ入力 T1 に接続されている FPGA ファブリックのもう 1 つのソフ

ト・ロジック信号は、CPU1 のブレークポイントをトリガするためにコンフィギュ

レーションできます。CTI-1 のトリガ出力 1 は、CPU-1 のデバッグ・リクエスト

（EDBGRQ）信号に配線されています。例えば、CTI-1 のトリガ出力 1 にチャネル 2 を

コンフィギュレーションします。そして FPGA-CTI のチャネル 2 にトリガ入力 T1 を

コンフィギュレーションします。

デバッグ・クロックCoreSight システムはいくつかのクロックを使用します。表 7–8 にそれらのクロック

を示します。ポート名は、個々の CoreSight デバッグ・コンポーネント用として ARMの資料で表記されているクロック信号入力の名前です。信号名は、他の HPS コン

ポーネントで使用されるクロック信号の名前です。

表7‒8. CoreSight のクロック（その１）

ポート名クロック・ソース信号名説明

ATCLK クロック・マネージャ

dbg_at_clk トレース・バス・クロックです。

CTICLK（csCTI 用）クロック・マネージャ

dbg_at_clk csCTI 用のクロス・トリガ・インタフェース・クロックです。CTMCLKに同期または非同期にできます。

CTICLK（FPGA-CTI 用）FPGA ファブリック

fpga_cti_clk FPGA-CTI 用のクロス・トリガ・インタフェース・クロックです。

CTICLK（CTI-0 およびCTI-1 用）

クロック・マネージャ

mpu_clkCTI-0 および CTI-1 用のクロス・トリガ・インタフェース・クロックです。CTMCLK に同期または非同期にできます。

CTMCLK（csCTM 用）クロック・マネージャ

dbg_clk csCTM 用のクロス・トリガ・マトリックス・クロックです。CTICLK に同期または非同期にできます。

CTMCLK（CTM 用）クロック・マネージャ

mpu_clk CTM 用のクロス・トリガ・マトリックス・クロックです。CTICLK に同期または非同期にできます。



f CoreSight のポート名について詳しくは、ARM のウェブサイト（infocenter.arm.com）か

らダウンロードできる CoreSight Technology System Design Guide の表 6-2 を参照してく

ださい。

デバッグ・リセットCoreSight システムはいくつかのリセットを使用します。表 7–9 にそれらのリセット

を示します。ポート名は、個々の CoreSight デバッグ・コンポーネント用として ARMの資料で表記されているクロック信号入力の名前です。信号名は、他の HPS コン

ポーネントで使用されるクロック信号の名前です。

DAPCLK クロック・マネージャ

dbg_clk DAP の内部クロックです。PCLKDBG に等価である必要があります。

PCLKDBG クロック・マネージャ

dbg_clk デバッグ APB（DAPB）クロックです。

HCLK クロック・マネージャ

dbg_clkDAP 内部の AHB-Lite マスタによって使用されます。DAPCLK に非同期です。HPS では、AHB-Lite ポートはDAPCLK と同じクロックを使用します。

PCLKSYS クロック・マネージャ

l4_mp_clk DAP 内部の APB スレーブ・ポートによって使用されます。DAPCLK に非同期です。

SWCLKTCK

JTAG インタフェース

dap_tck JTAG インタフェースまたは FPGA ファブリックのどちらか一方を通して外部デバッガによって駆動されるSWJ-DP クロックです。DAPCLK に非同期です。JTAG インタフェースを経由する場合、このクロックは JTAGインタフェースの TCK と同じになります。

FPGA ファブリック

tpiu_traceclkin

TRACECLKIN クロック・マネージャ

dbg_trace_clk

TPIU トレース・クロック入力です。ATCLK に非同期です。HPS では、クロック・マネージャまたは FPGAファブリックからこのクロックを供給することができます。

表7‒8. CoreSight のクロック（その２）


表7‒9. CoreSight のリセット（その１）


ATRESETn リセット・マネージャ

dbg_rst_n トレース・バス・リセットです。ATCLK ドメイン内のすべてのレジスタをリセットします。

nCTIRESET リセット・マネージャ

dbg_rst_n

CTI リセット信号です。CTICLKドメイン内のすべてのレジスタをリセットします。HPS では、CTI の 4 本のインタフェースがあります。これら 4 本は同じリセット信号を使用します。

DAPRESETn リセット・マネージャ

dbg_rst_n DAP 内部リセットです。PRESETDBGn に接続されています。

PRESETDBGn リセット・マネージャ

dbg_rst_n デバッグ APB リセットです。PCLKDBG でクロックされるすべてのレジスタをリセットします。

HRESETn リセット・マネージャ

sys_dbg_rst_nすべての AMBA オンチップ・インタコネクトをリセットする SoC 提供のリセット信号です。DAP の AHB-Lite マスタ・ポートをリセットするためにこの信号を使用します。



第 7 章： CoreSight のデバッグおよびトレース 7‒17CoreSight のデバッグおよびトレースのアドレス・マップおよびレジスタの定義

f CoreSight のポート名について詳しくは、ARM のウェブサイト（infocenter.arm.com）か

らダウンロードできる CoreSight Technology System Design Guide の表 6-3 を参照してく

ださい。

リセット・マネージャ内の ctrlレジスタの ETR ストール・イネーブル・フィールド

（etrstallen）は、ウォーム・リセットまたはデバッグ・リセットの前に、L3 イン

タコネクトへの AXI マスタ・インタフェースを停止するために ETR が要求されるか

どうか制御します。

f リセット・ハンドシェイキングについて詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Reset Manager の章を参照してください。

ブレークポイントでプロセッサ停止中のリセットを回避するために、Level 4（L4）の

ウォッチドッグ・タイマをデバッグ中に停止することができます。

f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Watchdog Timer の章を参照し

てください。

CoreSight のデバッグおよびトレースのアドレス・マップおよびレジスタの定義

f アドレス・マップおよびレジスタの定義は、このハンドブックの volume に付属の hps.html ファイルにあります。レジスタの定義は ARM の資料にもあります。ファイ

ルを開くにはリンクをクリックします。

モジュールの説明およびベース・アドレスを見るには、スクロールして以下のモ

ジュール・インスタンスのリンクをクリックします。

■ stm

■ dap

■ dmanonsecure

■ dmasecure

PRESETSYSn リセット・マネージャ

sys_dbg_rst_n DAP のシステム APB スレーブ・ポートをリセットします。

nCTMRESET リセット・マネージャ

dbg_rst_n CTM リセット信号です。CTMCLK によってクロックされるすべての信号をリセットします。

nPOTRST リセット・マネージャ

tap_cold_rst_nDAP SWJ-DP に対するトゥルー・パワー・オン・リセット信号です。このリセットはパワー・オン時のみである必要があります。

nTRST JTAG インタフェース

nTRST ピンSWJ-DP 内部の DAP TAP コントローラをリセットします。この信号は JTAG コネクタを使用するホストによって駆動されます。

TRESETn リセット・マネージャ

dbg_rst_n TPIU 用のリセット信号です。TRACECLKIN ドメインのすべてのレジスタをリセットします。

表7‒9. CoreSight のリセット（その２）



hps.html




7‒18 第 7 章： CoreSight のデバッグおよびトレース改訂履歴

■ mpuscu

■ mpul2

そしてレジスタおよびフィールドの説明を見るには、モジュールの説明のリンクを

クリックして適切な ARM の資料にアクセスします。レジスタのアドレスは、各モ

ジュール・インスタンスのベース・アドレスに相対的なオフセットです。

f すべてのモジュールのベース・アドレスは、Cyclone V デバイス・ハンドブックvolume 3 の Introduction to the Hard Processor System の章にも示されています。

改訂履歴表 7–10 に、本資料の改訂履歴を示します。

表7‒10. 改訂履歴

日付バージョン変更内容

2012 年 11 月 1.2 マイナーな更新。

2012 年 6 月 1.1 機能の説明、プログラミング・モデル、アドレス・マップおよびレジスタ定義に関する各項の追加。

2012 年 1 月 1.0 初版。



7. coresightのデバッグおよびトレース...7‒2...

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