1

7. 플립-플롭

목표§ 조합논리회로와순서논리회로

§ R-S 플립-플롭

§ 클록이있는R-S 플립-플롭

§ D 플립-플롭

§ J-K 플립-플롭

§ IC 래치 (단순메모리장치)

§ 슈미트트리거

논리회로는두 가지로나뉜다.

§ 조합 논리회로(combinational logic circuits)

§ 순서 논리회로(sequential logic circuits)

기본 구성요소:논리게이트

기본 구성요소:논리게이트+플립플롭

논리회로기본적인 플립플롭

§ 플립플롭(flip-flop)과 래치(latch)는 두 개의 안정된(bi-stable) 상태중 하나를 가지는 1비트 기억소자

§ 플립플롭과 래치도 게이트로 구성되지만 조합논리회로와 달리궤환(feed back)이 있다.

§ 래치 회로는 근본적으로는 플립플롭과 유사한 기능을 수행

NOR 래치회로 NAND 래치회로

QR

S G2

G1

Q

G1 QS

R QG2

2

트리거링 플립-플롭§ 레벨 트리거링(Level-triggering) - 클록 펄스가 High일 때언제든지 데이터를 플립플롭의 입력에서 출력으로 전송

§ 모서리 트리거링(edge-trigering) - 클록 펄스가 상승하는모서리(positive-edge)와 하강하는 모서리(negative-edge) 에서데이터가 플립-플롭의 입력에서 출력으로 전송

§ 마스터 슬레이브 트리거링(Master-Slave triggering) –플립플롭을 트리거하는데 펄스 전체(상승모서리와하강모서리)를 사용

레벨 트리거링(Level triggering)

Positive-edge triggering상승모서리트리거링 Negative-edge triggering

하강모서리 트리거링H

Ltime

R-S 플립-플롭기호:

진리표:

세트(Set)

리셋(Reset)

S

R

Q

Q

정상(Normal)

보수(Complementary)FF

동작모드 입력 출력S R Q Q’

금지 0 0 1 1세트 0 1 1 0리셋 1 0 0 1유지 1 1 Q Q’

주의: active –LOW 입력에서 동작

S

R

1 2 3 4 5 6 7 8 9

Q

시 간

NOR 게이트로 구성된 S-R 래치

(1) 일 때

S R Q(t+1)0 00 11 01 1

Q(t)(불변) 01

(부정)

진리표

QR

S G2

G1

Q

0

10

0

0

1QR

S G2

G1

Q

0

00

1

1

0

F 출력은 현재상태 유지

0,0 == RS

(2) 일 때

(4) 일 때

QR

S G2

G1

Q

1

10

0

0

1QR

S G2

G1

Q

0

01

1

1

0

QR

S G2

G1

Q

1

01

0

0

0

F 출력 : Q =0 F 출력 : Q =1

(3) 일 때

F 출력 : 부정 (Q =0, )0=Q

1,0 == RS 0,1 == RS

1,1 == RS

3

NAND 게이트로 구성된 S-R 래치

(1) 일 때

S R Q(t+1)0 00 11 01 1

(부정) 10

Q(t)(불변)

QS

R Q

0

10

1

1

1G1

G2

진리표

0,0 == RS

F 출력 : 부정 ( )1,1 == QQ

(2) 일 때

(4) 일 때

QS

R Q

1

11

0

0

1G1

G2

QS

R Q

1

01

1

1

0G1

G2

1,0 == RS

QS

R Q

0

01

1

1

0G1

G2

(3) 일 때0,1 == RS

QS

R Q

1

10

0

0

1G1

G2

1,1 == RS

F 출력은 현재상태 유지

F 출력 : Q =0F 출력 : Q =1

클록이있는 S-R 플립-플롭기호:

진리표: 동작모드 입력 출력CLK S R Q Q’

유지 + pulse 0 0 no change리셋 + pulse 0 1 0 1세트 + pulse 1 0 1 0금지 1 1 1 1

주의 : active – High 입력에서동작

세트(Set)

리셋(Reset)

S

R

Q

Q

정상(Normal)

보수(Complementary)

FF

클록(Clock) CP or CLK

CP S R Q(t+1)1 0 0 Q(t)1 0 1 0

1 1 0 1

1 1 1 (부정)

클록형 S-R 플립플롭의 진리표

Q(t) S R Q(t+1)0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 (부정)

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 (부정)

X 1

1 X 1

QSR

00 01 11 100

1

0,)1( =+=+ SRQRStQ

S-R 플립플롭의 특성표

특성 방정식(characteristic equation)

4

QS

RQ

CP

S

CP

R

Q

Q

• S-R 플립플롭의 상태도

• 클록형 S-R 플립플롭(NAND형)

0 10001

10

01

0010S R

CP=0이면동작하지

않음

다음 그림과 같은 파형을 클록형 S-R 플립플롭에 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

S

R

Q

CP

2. 에지 트리거 S-R 플립플롭

v 클록형 S-R 플립플롭은 기본적으로 궤환(feedback)이 존재하는회로이고 클록펄스가 1인 상태에서 모든 동작이 수행된다.

v 플립플롭의 동작시간보다도 클록펄스의 지속시간이 길게 되면플립플롭은 여러 차례의 동작이 수행될 수 있기 때문에 예측치 못한

동작을 할 여지가 충분하다.

v 에지 트리거(edge trigger)를 이용

v 트리거 종류

• 레벨(level) 트리거, 에지(edge) 트리거

v 클록형 플립플롭은 레벨 트리거로 동작.

v 에지 트리거는 플립플롭의 내부 구조를 바꾸어 클록이 0에서 1로변하거나 1에서 0으로 변할 때의 순간에만 입력을 받아들이게 하는 방법

트리거(trigger):입력신호의순간적인 변화

플립플롭 : 에지 트리거를 하는 것.래치 : 레벨 트리거를 하거나 클록을 사용하지 않는 것. 그러나 총괄해서 플립플롭으로 부르기도 한다.

• 에지 트리거링

v S와 R입력을 동기입력(synchronous input)이라 함.

0

1

상승 에지(positive edge)

하강 에지(negative edge)

QR

SQ

CP펄스전이검출기

CP

CP

XF

X

F

펄스 전이 검출기 회로에지 트리거 S-R 플립플롭

5

• 에지 트리거 S-R 플립플롭의 논리기호와 진리표

S R CP Q(t+1)

0 0 ­ Q(t)

0 1 ­ 0

1 0 ­ 1

1 1 ­ (부정)

상승 에지 트리거 S-R 플립플롭의 논리기호 및 진리표

S R CP Q(t+1)

0 0 ¯ Q(t)

0 1 ¯ 0

1 0 ¯ 1

1 1 ¯ (부정)

하강 에지 트리거 S-R 플립플롭의 논리기호 및 진리표

3. 주종형 S-R 플립플롭

v 주종형(master-slave) 플립플롭 : 레벨 트리거링의 문제점을 해결하기위한 Another Solution.

CP=0 : 종 플립플롭은 동작하여 Q=Y,

주 플립플롭은 CP=0이므로 동작하지 않음.

CP=1 : 외부의 R과 S의 입력이 주 플립플롭에 전달

종 플립플롭은 동작하지 않음.

YQ =

QS

RQ

CP

Master Slave

Y

Y

주종형 S-R 플립플롭의 파형도

S

CP

R

Y

Q

D 플립-플롭기호:(비동기PS & CLR)

동작상태 입력 출력PS CLR CLK D Q Q’

비동기 세트 0 1 X X 1 0비동기 리셋 1 0 X X 0 1---------------------------------------------------------------------금지 1 1 X X 1 1세트 1 1 ^ 1 1 0리셋 1 1 ^ 0 0 1

X = 무관^ = 클록 펄스에서 L에서 H까지의 변화

진리표:

• 클록형 S-R 플립플롭에서 원하지않는 상태(S=R=1)를 제거하는 한가지 방법

• 클록형 D 플립플롭(Clocked D Flip-Flop) 은 클 록 형 S-R 플립 플 롭을변형한 것

• 입력신호 D가 CP에 동기되어 그대로출력에 전달되는 특성을 가지고 있음

• D 플 립 플 롭 이 라 는 이 름 은데 이 터 ( Data) 를 전 달 하 는 것 과지연(Delay)하는 역할에서 유래

6

• 동작

v CP=1, D=1이면 G3의 출력은 0, G4의 출력은 1이 된다. 따라서 NAND 게이트로 구성된 S-R 래치의 입력은 S=0, R=1이 되므로 결과적으로Q=1을 얻는다.

v CP=1, D=0이면 G3의 출력은 1, G4의 출력은 0이 된다. 따라서 S-R 래치의 입력은 S=1, R=0이 되므로 결과적으로 Q=0을 얻는다.

D

CP

Q

Q

클록형 D 플립플롭CP=0이면동작하지

않음

QD

Q

G3

G4

CP

G2

G1

G5

CP D Q(t+1)1 0 0

1 1 1

D 플립플롭의 진리표

Q(t) D Q(t+1)0 0 0

0 1 1

1 0 0

1 1 1

D 플립플롭의 특성표

1

1

QD

0 10

1DtQ =+ )1( 특성 방정식

(characteristic equation)

0 10

1

0

1D

D 플립플롭의 상태도

아래 그림과 같은 파형을 클록형 D 플립플롭에 인가하였을 때, 출력Q의 파형을 그려 보아라. 단, Q는 1로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

CP

D

Q

1 2 3 4 5 6 7 8 9시 간 10 11 12 13 14 15

에지 트리거 D 플립플롭

v 클록형 D 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여 구성

D

CP

Q

Q

D

CP

Q

Q

D CP Q(t+1)

0 ­ 0

1 ­ 1

D CP Q(t+1)

0 ¯ 0

1 ¯ 1

상승 에지 트리거 D 플립플롭의 논리기호 및 진리표

하강 에지 트리거 D 플립플롭의 논리기호 및 진리표

7

• 7474(Dual 상승 에지 트리거 D 플립플롭)

v 과 은 active low이며 =0이면 입력 D나 CP에 관계없이 Q=1로되고 또한 =0이면 D나 CP에 관계없이 Q=0이 된다.PR CLR PR

CLR

7474의 핀 배치도

주종형 D 플립플롭

v Master 플립플롭의 클록입력은 클록펄스가 그대로 입력되고, Slave플립플롭 부분의 클록입력에는 반전된 클록펄스가 입력되도록 구성

CP=0 : Slave 플립플롭은 동작하여 Q=Y,

Master 플립플롭은 CP=0이므로 동작하지 않음.

CP=1 : 외부의 D 입력이 Master 플립플롭에 전달

Slave 플립플롭은 동작하지 않음.

QD

Q

CP

Master Slave

Y

Y

J-K 플립-플롭기호:

동작모드 입력 출력

PS Clr Clk J K Q Q’

비동기 세트 0 1 x x x 1 0

비동기 리셋 1 0 x x x 0 1금지 0 0 x x x 1 1-------------------------------------------------------------------------유지 1 1 ^ 0 0 변화없음리셋 1 1 ^ 0 1 0 1세트 1 1 ^ 1 0 1 0토글(Toggle) 1 1 ^ 1 1 반전

x = 무관^ = 클록 펄스에서 H에서 L까지의 변화

진리표:

• J-K 플립플롭은 S-R 플립플롭에서 S=1, R=1인경우 출력이 불안정한 상태가 되는 문제점을개선하여 S=1, R=1에서도 동작하도록 개선한 회로

• J-K 플립플롭의 J는 S(set)에, K는 R(reset)에대응하는 입력

• J=1, K=1인 경우 J-K 플립플롭의 출력은 이전출력의 보수 상태로 변화

• J-K 플립플롭은 플립플롭 중에서 가장 많이사용되는 플립플롭이다.

• 동작

v J=0, K=0 : G3과G4의 출력이 모두 0이므로 G1과 G2로 구성된 S-R 래치는 출력이변하지 않는다.

v J=0, K=1 : G4의 출력은 0이 되고 G3의 출력은 인데 K=1, CP=1이므로Q(t)가 된다.

v J=1, K=0 : G3의 출력은 0이 되고 G4의 출력은 인데 J=1, CP=1이므로.가 된다.

v J=1, K=1 : G3의 출력은 인데 K=1, CP=1이므로 Q(t)가 된다. 또한 G4의출력은 인데 J=1, CP=1이므로 가 된다. Q(t)=0인 경우 S-R 래치의S=1, R=0인 경우와 같으므로 출력은 Q(t+1)=1이 된다. 마찬가지로 Q(t)=1인 경우S-R 래치의 S=0, R=1인 경우와 같으므로 출력은 Q(t+1)=0이 된다. 따라서 출력은보수가 된다.

클록형 J-K 플립플롭

CP=0이면동작하지

않음

J

CP

K

Q

Q

QK

J G2

G1

Q

G3

G4

CP

CPKtQ ××)(

)(tQ

CPKtQ ××)(

CPJtQ ××)(

CPJtQ ××)( )(tQ

8

CP J K Q(t+1)1 0 0 Q(t) (불변)

1 0 1 0

1 1 0 1

1 1 1 (toggle)

클록형 J-K 플립플롭의 진리표

Q(t) J K Q(t+1)0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 1

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 0

QKQJtQ +=+ )1(

J-K 플립플롭의 특성표

특성 방정식(characteristic equation)

)(tQ

1 1

1 1

QJK

00 01 11 100

1

QJ

K Q

CP

J

CP

K

Q

Q

클록형 J-K 플립플롭(NAND 게이트형)

0 10001

0010J K

0111

1011

J-K 플립플롭의 상태도

아래 그림과 같은 파형을 클록형 J-K 플립플롭에 인가하였을 때, 출력Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며,

게이트에서의 전파지연은 없는 것으로 가정한다.

1 2 3 4 5 6 7 8시 간

J

K

Q

CP9

에지 트리거 J-K 플립플롭

v 클록형 J-K 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여구성

QJ

K Q

CP펄스전이검출기

에지 트리거 J-K 플립플롭의 구조

9

• 에지 트리거 J-K 플립플롭의 논리기호와 진리표

J K CP Q(t+1)

0 0 ­ Q(t)(불변)

0 1 ­ 0

1 0 ­ 1

1 1 ­ (toggle)

상승 에지 트리거 J-K 플립플롭의 논리기호 및 진리표

J K CP Q(t+1)

0 0 ¯ Q(t)(불변)

0 1 ¯ 0

1 0 ¯ 1

1 1 ¯ (toggle)

하강 에지 트리거 J-K 플립플롭의 논리기호 및 진리표

J

CP

K

Q

Q

J

CP

K

Q

Q

)(tQ

)(tQ

• 74112(Dual 하강에지 트리거 J-K 플립플롭)

v 과 은 active low이며 =0으로 하면 입력 J, K,CP에 관계없이

Q=1로 되고 또한 =0로 하면 J, K,CP에 관계없이 Q=0이 된다.

PR CLR PRCLR

주종형 J-K 플립플롭

v Master 플립플롭의 클록입력은 클록펄스가 그대로 입력되고, Slave플립플롭 부분의 클록입력에는 반전된 클록펄스가 입력되도록 구성

CP=0 : Slave 플립플롭은 동작하여 Q=Y,

Master 플립플롭은 CP=0이므로 동작하지 않음.

CP=1 : 외부의 J와 K 입력이 Master 플립플롭에 전달

Slave 플립플롭은 동작하지 않음.

QJ

K Q

CP

Master Slave

Y

Y

주종형 J-K 플립플롭의 파형도

J

CP

K

Y

Q

10

• 7476(Dual 하강에지 트리거 주종형 J-K 플립플롭)

v 카운터 등에서 가장 널리 쓰이는 하강에지 트리거 주종형 J-K

플립플롭이며, 2개가 하나의 패키지 안에 들어있다. 7474와 마찬가지로

비동기 입력인 과 단자가 있다.PR CLR

7476의 핀 배치도

T 플립플롭• J-K 플립플롭의 J와 K 입력을 묶어서 하나의 입력신호 T로 동작시키는

플립플롭

• J-K 플립플롭의 동작 중에서 입력이 모두 0이거나 1인 경우만을 이용하는플립플롭

• T 플립플롭의 입력 T=0이면, T 플립플롭은 J=0, K=0인 J-K 플립플롭과같이 동작하므로 출력은 변하지 않는다. T=1이면, J=1, K=1인 J-K플립플롭과 같이 동작하므로 출력은 보수가 된다.

QT

Q

CP

T

CP

Q

Q

클록형 T 플립플롭의 회로도 및 블록도

CP T Q(t+1)1 0 Q(t)1 1

T 플립플롭의 진리표

Q(t) T Q(t+1)0 0 00 1 11 0 11 1 0

T 플립플롭의 특성표

QTQTtQ +=+ )1(

특성 방정식(characteristic equation)

1

1

QT

0 10

1

)(tQ

0 10

1

1

0T

T 플립플롭의 상태도

아래 그림과 같은 파형을 클록형 T 플립플롭에 인가하였을 때, 출력Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

T

Q

CP

t1 t2 t3 t4

11

에지 트리거 T 플립플롭

v 클록형 T 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여 구성

T CP Q(t+1)

0 ­ Q(t)

1 ­

T CP Q(t+1)

0 ¯ Q(t)

1 ¯

상승 에지 트리거 T 플립플롭

하강 에지 트리거 T 플립플롭

T

CP

Q

Q

T

CP

Q

Q

)(tQ

)(tQ

v 에지 트리거 T 플립플롭은 T 입력은 논리 1 상태로 고정하고 CP에클록펄스를 트리거 입력으로 사용하기도 한다. 이러한 경우 T-플립플롭은클록펄스가 들어올 때마다 상태가 바뀌어지는 회로이다.

T

Q

QQ

T

q T 플립플롭을 얻는 방법

J

CP

K

Q

Q

+VCC

T

D 플립플롭을 이용 J-K 플립플롭을 이용

D

CP

Q

QT

비동기 입력• 대부분의 플립플롭은 클록펄스에 의해서 플립플롭의 상태를 변화시킬 수

있는 동기입력이 있고, 클록펄스와 관계없이 비동기적으로 변화시킬 수있는 비동기 입력인 preset( ) 입력과 clear( ) 입력이 있다.

• 비동기 입력들은 플립플롭의 초기조건을 결정하는 등 다방면으로 유용하게사용

PR CLR

J

CP

K

Q

Q

PR

CLR

CP J K Q0 1 ´ ´ ´ 1 01 0 ´ ´ ´ 0 11 1 ¯ 0 0 변화 없음

1 1 ¯ 0 1 0 11 1 ¯ 1 0 1 01 1 ¯ 1 1 toggle

PR CLR Q

J-K플립플롭의 블록도와 진리표(비동기 입력을 가진 에지 트리거링)

Active low

preset 입력과 clear 입력에 있는 J-K 플립플롭의 논리회로

QJ

K Q

CP

PR

CLR

12

IC 래치(latch)§ 기본적인 디지털 저장장치§ 임시 메모리 버퍼처럼 동작하는 장치§ R-S 플립-플롭은 래치의 한 예이다.§ D 플립-플롭은 래치와 같은 기능을 수행한다.§ IC 형식(예: 4-bit, 8-bit, 9-bit, 10 bit)§ 복잡한 IC들 내부에 포함된다.

상승 임계

하강 임계

입력

출력

슈미트트리거는

입력을구형파로만든다

슈미트 트리거