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9장 순차 논리 회로

한국기술교육대학교정보기술공학부 장 영조

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순차 논리 회로 개요

현재의 입력과 이전의 출력 상태에 의해 현재 출력이 결정되는 회로

현재 상태가 다음 상태의 출력에 영향을 미치는 논리 회로

순차 논리 회로의 구성도

Combination

Logic

Timing delay device

Clock

Y(t)X(t)

Y(t-1)Memory

element


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9.1 동기식 순차논리 회로와 비동기식 순차회로

동기식 순차회로

모든 논리회로의 동작이 일정한 신호에 의해 동작하는 회로

클럭 펄스에 의해 모든 논리회로가 일정하게 동작하므로 안정된 동작

비동기식 순차회로

입력신호의 변화에 따라 동작하는 회로

동작이 신호의 내부전파지연에 의해 순차적으로 이루어진다.

궤환을 가진 조합 논리회로

출력의 상태 변화를 일으키는 클럭 천이 파형

PGT (positive-going transition) : ↑, 0에서 1로 변화, rising edge, leading edge

NGT (negative-going transition) : ↓, 1에서 0으로 변화falling edge, trailing edge


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9.2 플립플롭

플립플롭 : 0이나 1 중에서 한 비트를 기억하는 소자

Q(정상출력)과 Q'(반전출력)으로 정의

기억 소자는 입력 신호에 의해 상태가 전환되기 전까지 현재 상태를 유지하며, 이는 컴퓨터 내에서 제어 신호들을 순차적으로 발생하기 위해 제어상태를 기억하기 위한 기억 회로가 필요

플립플롭 안정된 상태를 갖는 회로

Q=1

Q=0

< 1의 상태 > < 0의 상태>

Q=0

Q=1


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NAND 게이트 래치( S'-R' latch)

기본적인 플립플롭 : 2개의 NAND 또는 2개의 NOR로 구성

QS(set)

G1

R(reset)QG2

NAND래치회로

S R state

1 1

0 1

1 0

0 0

hold, no change

set , Q=1

reset(clear), Q=0

forbidden, invalid

NAND래치 등가 부호 동작파형


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NOR 게이트 래치 (S-R 래치)

기본적인 플립플롭 : 2개의 NAND 또는 2개의 NOR로 구성

QG1

QG2S(set)

R(reset)S R state

0 0

0 1

1 0

1 1

hold, no change

reset(clear), Q=0

set , Q=1

forbidden, invalid


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제어 입력을 갖는 R-S 래치

NAND 게이트로 구성된 R-S 래치 회로에 NAND 게이트를 추가하고, NOR 게이트로 구성된 R-S 래치 회로에는 AND 게이트를 추가하여 추가된 게이트에 클럭 펄스를 동시에 입력하도록 구성된 비동기식 순차 논리 회로.

NAND 게이트로 구성된 R-S 래치 회로

S

CP

QG1 G3

S1

RQG2

G4

R1

S

R

Q

CP

P


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제어 입력을 갖는 D 래치

R-S 래치의 금지 상태를 제거, 하나의 D (data, delay) 입력

D=0이면 출력은 Q=0 , D=1이면 출력은 Q=1

C

CP

G2G5 D2

D G1

D1

G4

QG3

Q

D Q

CP

CP


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제어 입력을 갖는 J-K 래치

J-K 래치의 특성- 금지상태 입력이 없다.

J 입력은 세트, K 입력은 리셋,

입력 J=K=1은 출력을 이전값에 대하여 반대 상태(toggle)로 변화

J

CP

K

Q

Q

G1

G2

G3

G4

J1

K1

J

K

Q

CP

CP J K state

0 X X

1 0 0

1 0 1

1 1 0

1 1 1

no change

hold, no change

reset, Q=0

set , Q=1

toggle, Q(t+1)=Q'(t)

- J-K 래치의 단점클럭 펄스의 지속 시간을 입력 신호가플립플롭을 통과하는 전파 지연 시간보다 짧은 지속 시간을 가져야 한다. –multiple transition 발생 가능- 마스터-슬레이브 플립플롭(master-slave flip flop) 또는 에지 트리거(edge trigger) 구조에 의해 해결


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제어 입력을 갖는 T 래치

JK의 두입력을 묶어서 한 개의 T 입력으로 사용

T=0 이 입력되면 현재 상태 유지

T=1 이 입력되면 토글 상태

토글상태를 사용하여 이진카운터 회로에 많이 사용

QG3

T1

QG4

T2

T G1

CP

G2

T Q

CP

CP T state

0 x

1 0

1 1

no change

hold

Q(t+1)=Q'(t)


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9.3 에지트리거 플립플롭

클럭이 1에서 0으로 또는 0에서 1로 변화될 때(edge에서)만 동작되고 그외에는 동작 않는 플립플롭.

플립플롭의 트리거링

트리거 : 플립플롭의 상태는 입력신호의 순간적인 변화에 따라 출력상태가변화되며, 이 순간적인 변화를 말함.

비동기식 S-R래치는 입력 신호의 변화에 의해 트리거 되어 출력이 바뀐다.

클럭이 있는 R-S플립플롭, J-K, D, T 등은 클럭 펄스가 입력될 때만 트리거 되어 플립플롭 상태가 결정.

클럭 입력 : CLK, CK 또는 CP

edge triggered : dynamic indicator(삼각형) 표시

제어입력 : 기능에 영향, 클럭에 동기되어 출력의 상태 결정


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에지트리거 S-R 플립플롭

플립플롭의 특성표와 블록 기호

에지 트리거 S-R 플립플롭의 동작

S

R

Q

CP

1

0

1

0S

R

Q

1

01

0S

R

Q 0 S

R

Q

0

Qt


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플립플롭 파형

상승에지 트리거 S-R F/F

하강에지 트리거 S-R F/F


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에지트리거 회로 구성

에지 트리거 S-R 플립플롭의 구조와 특성

일반적인 S-R 플립플롭의 클럭 펄스 입력에 펄스 전이 검출기를 추가

펄스 전이 검출기 : 플립플롭에 입력되는 펄스가 상승 에지에서 짧은 전이만 일어나도록 하는 짧은 전이만 일어나도록 하는 것

S

CP펄스전이

검출기

R

Q

Q

게이트 지연시간 (수 ns 정도)을 이용하여 좁은 폭의 펄스를생성


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Setup and Hold times

플립플롭의 안정 동작을 위한 타이밍 조건 : tS, tHsetup time, tS : CLK의 에지 변화가 일어나기 전 입력의 레벨이 안정되

어 있어야 하는 최소시간

hold time, tH : CLK의 에지 변화가 일어난 후 입력이 일정 레벨로 유지되

어야 하는 최소시간

tS는 5～50 ns, tH는 0～10 ns 범위


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S-R플립플롭의 동작

S=0

R=0

CP=1

펄 스 전이검출기

G1

G2

Q=0G3

G4 Q=1

S1

R1

S=1

R=0

CP=1

G1

G2

Q=1G3

G4 Q=0

S1

R1

펄 스 전 이 검 출 기

S=0

R=1

CP=1


G1

G2

Q=0G3

G4 Q=1

S1

R1

S=1

R=1

CP=1


G1

G2

Q=1G3

G4 Q=1

S1

R1

< Q=Q=1이므로 불능상태 >

< 리셋상태 그대로 유지 > < 리셋에서 세트상태로 전이 >

< 세트에서 리셋상태로 전이 >


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Clocked J-K F/F

금지 상태가 없다.

J, K입력은 S-C 플립플롭의 S, C 입력에 해당

J = K = 1 일 때 : 토글 (toggle) 모드, 출력을 반전

J-K 플립플롭은 토글 동작이 있어 2진(binary) 카운터로 사용


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에지 트리거 D 플립플롭

입력 : D (Data, Delayed)

출력은 클럭의 에지에 동기되어 입력을 그대로 따른다.

SR F/F로 D F/F 구현

JK F/F 로 D F/F 구현


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에지 트리거 T플립플롭

1-입력인 T와 2-출력인 Q와 Q’로 구성

에지 트리거 T플립플롭의 특성표와 블록 기호

에지 트리거 T플립플롭 동작

T=0 일 때 : CP에 짧은 클록 펄스를 입력되면, 출력 Q는 현재의 상태를그대로 유지

T=1 일 때 : CP에 짧은 클록 펄스를 입력되면, 출력 Q는 현재의 상태에서 보수 상태로 바뀌어 토글이 된다.

T Q

CP


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플립플롭 타이밍 문제

대부분의 디지틀회로에서 플립플롭의 출력은 직접 또는 논리게이트를통하여 다른 플립플롭의 입력에 연결되며, 이 플립플롭들은 같은 클럭신호에 동기되어 트리거- Q1은 클럭펄스의 NGT에서 변화하므로,

Q2의 입력인 J2도 Q2가 같은 NGT를 받는

동안 변하게 되므로 tH값을 만족하지

못하므로 Q2의 출력은 불안정

- 초기값으로 Q1=1, Q2=0라면, CLK의

하강에지 전 Q1은 J1=K1=1,

Q2는 J2=Q1=1, K2=0 이다.

- 하강 에지에서 Q1은 전달지연시간 tPHL 뒤에

0가 된다. 이때 tPHL 이 Q2의 홀드시간 보다

길지 않다면, Q2의 응답은 예측할 수 없게 된다.

최근의 에지 트리거 플립플롭의 tH 는 5 ns ~ 0인

경우가 많아 이런 문제가 발생하지 않는다.


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플립 플롭 출력천이

플립플롭의 출력은 클럭의 천이 이전에 그 동기 제어 입력들에 나타나는 현재의 논리 레벨에 의하여 결정된다.

다음 파형을 NGT J-K 플립플롭에 인가하였을 경우 출력 Q를 구하라.

단, tH= 0, 초기값은 Q = 0

t2에서 hold로 Q=0

t4에서 set으로 Q=1

t6에서 clear로 Q=0

t8에서 toggle로 Q=1

그외 시간에서는 F/F 출력은

no change (hold)

* F/F 출력은 clk의 NGT 바로 이전에 인가된 입력에 의하여 결정


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9.4 마스터 슬레이브 플립플롭

두 개의 F/F을 master와 slave로 연결

에지 트리거형으로 동작함

마스터-슬레이브형 SR F/F

Q=0으로 초기화, S=1, R=0인가- 마스터/슬레이브 F/F는 NGT F/F와 유사

[단점] CLK이 HIGH인 동안 제어 입력은 안정되게 유지할 것

S

R

Q

CP

마스터

YS

R

Q

슬레이브

CP

S

R

Y

Q

마스터 F-F 출력

슬레이브 F-F 출력

CP

1 2 3 4


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마스터 슬레이브 J-K플립플롭

마스터 슬레이브 J-K플립플롭 구조와 동작

특성표와 블록 기호

CP

마스터

Y슬레이브

J

K

Q J

K

Q

Y

마스터

G3

G4

슬레이브

G5

G6

QG7

G8 Q

J

K

CP

G1

G2

Y

J1

K1 K2

J2

CP

J

K

Y

Q

마스터 F-F 출력

슬레이브 F-F 출력

CP

1 2 3 4 5 6 7 8 9


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9.5 제어입력을 갖는 비동기 회로

동기형 입력 : 입력 데이터가 클럭펄스에 동기되어 동작

플립플롭에는 클럭 펄스와는 관계없이 플립플롭을 세트하거나 클리어 할수 있는 비동기적인 입력이 제공되는데 이를 비동기 프리셋(PR, preset)과비동기클리어(CLR, clear) 또는 직접 세트와 직접 리셋이라고 한다.

클럭이나 다른 입력에 상관없이 출력을 set 혹은 clear 플립플롭의 초

기상태를 결정하는데 사용

preset clear 출력

1

0

1

0

1

1

0

0

clocked 동작Q=1

Q=0

Not used

J,K입력이 모두 1로 연결- 토글모드로 동작CLK의 NGT에서 출력 반전(토글)preset 이나 clear 입력은 clk에 상관없이 출력 결정

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