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Basic MOS Device Physics (Ch. 2)y
김 영 석김 영 석
충북대학교 전자정보대학
2013.3.1. .
Email: [email protected]
전자정보대학 김영석 1
2.1 General Considerations
2.1.1 MOSFET as a Switch
VG High, Connects S/D (ON)
VG Low, Isolates S/D (OFF)
Hi h/L 판정 문턱전압High/Low 판정: 문턱전압
2.1.2 MOSFET Structure
Leff=Ldrawn-2*LDLeff Ldrawn 2 LD
중요 파라미터: Leff(0.2um), tox(50A)
기판: 회로에서 가장 낮은 전압(NMOS), 높은 전압(PMOS)
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General Considerations (cont.)
Simple NMOS PMOS
CMOS (NMOS+PMOS)CMOS (NMOS PMOS)
MOSFET S b lMOSFET Symbols
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2.2 MOS I/V Char.2.2.1 Threshold Voltage
VG<VTH
• p-sub의 정공을 밀어내어Negative Ion 형성(DepletionNegative Ion 형성(Depletion Region)
• 이 상황은 마치 Cox와 Cd의 직렬연결로 생각할 수 있음[Vint=VG*Cox/(Cox+Cdep)]
VG>VTH
• Source-Interface Barrier 감소하여 소스(혹 드레인) 전자들이주입되어 Inversion Channel주입되어 Inversion Channel 형성
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Threshold Voltage (cont.)VTH 정의: 채널의 전자갯수가 p-sub 도핑 농도와 같아지는 VG
Band전압Flatwhere :
2 Fox
depMSTH C
QV
Φ
Φ++Φ=
전압 걸린 게이트산화막에
Band전압Flat where
:
:
ox
dep
MS
CQ
−Φ
Potential) ce전압(Interfa 걸린 실레콘에:2 F
ox
Φ
VTH-Adjust Implant: 문턱전압을 만들기 위해 채널 표면에 I/I 도핑함 (P+)
2)( Idep qNQV Φ+++Φ
Dose Implant where :
2)(
I
Fox
I
ox
pMSTH
NCq
CV Φ+++Φ=
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2.2.2 Derivation of I-V Char.Triode Region (VDS<=VGS-VTH) I-V
)( THGSoxn VVWCQ −=
))(()( THGSoxn VxVVWCxQ −−=
vQI n ⋅= ID = −WCox[VGS − V(x) − VTH]v
Given v = μE and E(x) = −dV (x)
dID = WCox[VGS − V (x) − VTH]μn
dV(x)d
IDdxx=0
L
∫ = WCoxμn[VGS − V(x) − VTH]dVV= 0
VDS
∫
μ ( )dx
[ ( ) ]μdx
ID = μnCoxWL [(VGS − VTH)VDS −
12
VDS2 ]
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Triode Region I-V (cont.)On Resistance
ID = μnCoxWL [(VGS − VTH)VDS −
12
VDS2 ]
ID = μnCoxWL (VGS − VTH)VDS, VDS << 2(VGS − VTH)
RON =1
μnCoxWL (VGS − VTH)
MOSFET As a Controlled Linear Resistor
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Active (Saturation) Region I-VPinch-Off
W 1 2ID = μnCoxWL [(VGS − VTH)VDS −
12
VDS2 ]
V 'DS = VGS − VTH (Pinch − off )
ID =μnCox
2WL
(VGS − VTH)2
Why ID Nearly Constant?
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Saturation Region I-V (cont.)Saturation Region MOSFET
=> Current Source
Transconductance, g
IWWI∂
Transconductance, gm
회로 설계에서 가장 중요한 변수임, Saturation Region
2/)(2)(
constant THGS
DDoxnTHGSoxn
VDSGS
Dm
VVII
LWCVV
LWC
VIg
−==−== μμ
∂∂
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2.3 Second-Order EffectsBody Effect
VB<0이면, 소스/p-sub사이 역방향바이어스 증가하여 Depletion Region 증가 => 채널 만들기위해 더 많은 게이트 전압 인가 => VTH 증가
수식2 N
VTH = VTH0 +γ 2ΦF + VSB − 2ΦF( ) , γ =2qεsiNsub
Cox
No Body Effect With Body Effect
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Second-Order Effects (cont.)Channel Length Modulation
L’L
L' = L − ΔL 1/ L' =1L
(1 + ΔL / L)L
1/ L' =1L
(1 + λVDS), λVDS = ΔL / L
ID =μnCox
2WL
(VGS − VTH)2 (1 + λVDS)
왜? VDS증가분 모두 pinch-off영역에 걸림(High E-field). pinch-off시작점은 전압은 일정하며 길이가 조금씩 감소 => ID 증가(전류는 채널에 의해 좌우. Pinch off영역은 전류를 방해하지 못함)
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Pinch-off영역은 전류를 방해하지 못함)
Second-Order Effects (cont.)Subthreshold Conduction
VGS~VTH, Weak Inversion => Subthreshold
BJT와 유사
Sl 보통 80 V/dSlope= 보통 80mV/dec
/1GSGSox
GSsurfaceV
CCV
CCCVV ===
)exp()exp(
/1
GSo
surfaceoD
oxdepdepoxGSsurface
VVI
VV
II
CCCC ς
==
++
)p()p(T
oT
oD VV ς
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2.4 MOS Device Models
2.4.1 MOS Layout
설계시 W/L 조절 가능 W로 gm 조절
예) Design Rule = 0.35um => 기본 MOS W/L=3.2/0.8um
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MOS Device Models (cont.)2.4.2 Device Capacitances
siFsip x
WLCqN
x εφε== 2,)2(2
pSUB xqN
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MOS Device Models (cont.)Layout for Low Capacitance
(a)
(b) Folded Structure
Junction Cap 현저히 감소
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MOS Device Models (cont.)G-S and G-D Capacitance
Cutoff: CGD=CGS=Cov*W
Linear: CGD=CGS≈ (W*L*COX)/2+Cov*W
S t CGS 2W*L ff*COX/3+W*CSat: CGS=2W*Leff*COX/3+W*Cov
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MOS Device Models (cont.)2.4.3 MOS Small Signal Models
기본 Small-Signal 모델
Transconductance gm
∂VDS 1 1 1Channel Length Modulation고려
ro =∂ID
=∂ID / ∂VDS
= μnCox
2WL
(VGS − VTH)2 λ=
λID
Body Effect 고려
gmb =∂ID
∂VBS=
μnCox
2WL
(VGS − VTH)−∂VTH
∂VBS
⎛ ⎝
⎞ ⎠
AlsoAlso,∂VTH
∂VBS=
−∂VTH
∂VSB= −
γ2
(2ΦF + VSB)−1/ 2
gmb = gmγ
2 2ΦF +VSB= ηgm
∂VBS ∂VSB 2
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MOS Device Models (cont.)Capacitance 고려: Complete Small-Signal Model
Gate Resistance 감소
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MOS Device Models (cont.)
2.4.4 MOS SPICE Models
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