歩留り改善 -...

歩留り改善スコープ

歩留り改善の章は 4 つの話題に焦点を当てている。即ち、歩留りモデルと装置許容欠陥数、欠陥

検出と特徴付け、歩留り習熟とウェーハ環境汚染管理である。半導体ビジネスの重要な成功指標は、

歩留りの垂直立上げを達成し、この焦点を当てた 4 つの話題で如何に優位性を示すかである。この

優位性は、全てのプロセス技術と施設インフラ、デバイス設計、プロセスインテグレーションのすべてを

横断的に網羅したものである。そのために鍵となるのは、プロセスや装置の発生する欠陥をより一層

低減し、成熟製品に要求される歩留りを実現するための欠陥目標を達成することである。システマチ

ックなメカニズムによる歩留り損失を、安定させ、低減し、制御するためには、多大な努力が必要であ

る。欠陥と不良、不良と欠陥の対応付け、欠陥のキル率を求める技術、欠陥の同定技術は、物理的

なデバイス寸法が縮小し、対応する欠陥寸法も縮小するので、同じように重要な技術的課題である。

高い感度と処理能力を必要とする欠陥を検出し、レビューし分類分けする技術の開発に新たな資

金が必要である。施設、設計、プロセス、テストと仕掛かりデータを相関付ける人工知能化された解

析と欠陥低減のアルゴリズムは、早期の歩留り習熟を可能とするために、開発しなければならない。ラ

インを管理し歩留り改善を確実なものとするために、標準モニター・ウェーハの準備方法や、検出レ

シピー、エッジ除外、テスト構造、長／短ループ実験、サンプリングのやり方に間して具体的な勧告

が必要である。プロセス必須薬液やガスの不純物レベルを一桁以上改善することは、90nm 以下の

領域に至るまで必要ないであろう。供給される純度に必要な管理システムを明確にするために、供給

ポイントからユースポイントの間にある潜在的な汚染を明らかにすることが必要である。新誘電材料の

塗布膜は予め評価が必要である。この章の名を欠陥低減から歩留り改善に変更したのは、従来気になっていた記述していない分野

へ領域を拡大したからである。たとえば、これからはパラメータテスト、回路プローブテスト、パッケージ

テストでの欠陥によらない歩留り損失も扱う。エッジ部のチップの救済といった分野もこの章で取り上

げる。これらの問題はこれからの改版で扱われる。

困難なチャレンジ

歩留り改善技術の困難なチャレンジ（挑戦）は表 88 に纏めてある。許容欠陥数は将来のプロセス

技術情報が入手できるようになったら、その都度再検証し、更新する必要がある。歩留りモデルは、

将来の技術ノードに対して、システム起因の歩留り（パラメータ起因歩留り損失、回路起因歩留り損

失等）ばかりではなく、ランダム欠陥起因の歩留りにどのような影響があるのかの観点で、複雑なイン

テグレーションの課題をよりよく考慮する必要がある。将来の欠陥モデルは光学的欠陥検査や分析

よりも、電気的特性の情報をもっと取り入れるべきである。高アスペクト比のコンタクト、デュアルダマシ

ン構造の溝やビアの組み合わせ部の欠陥検出は引き続き困難な欠陥検出の挑戦課題となるだろう。

さらに言えば、100 億個にも上る同様な構造を持つプロセス層中の一つの高アスペクト比構造中の

ビア欠陥を検出することは引き続きこの分野における大きな挑戦であろう。この挑戦は高感度と高処

理能力両方を要求されることから、複雑なものとなっている。今日、高感度と高処理能力はトレードオ

フの関係にあり、基礎歩留り（ベースライン歩留り）習熟のためか、量産のためのライン監視かで装置

性能を最適化してしのいでいる。不良同定作業の複雑さは、指数関数的に増大し、水平面内と垂

直に層（スタック）に跨る欠陥の位置の次元を定義するという非常に困難な仕事を抱えている。検出

できる物理的痕跡を残さない回路不良を解析することは非常に困難な仕事である。増加数が 0 に近

いが、頻繁に高い変動係数を示す欠陥を正確に扱う統計的手段は基本的にデータ量削減手法へ

の挑戦である。最新のテスト構造とモデル技術を駆使して、不純物濃度とデバイスの歩留り、信頼性、

性能との間の相関を理解することは、重要プロセス材料の分野で基本的な挑戦である。この相関に

より、益々厳しくなる汚染基準への要求が本当に必要なのか、ただ厳しい仕様が必要だという早期

警報を与えているだけなのかが判明する。プロセス装置は歩留りの急低下、失敗、不良を自動的に

自己監視する能力を有し、直ちに是正措置を開始する能力を持たなければならない。

表 88 歩留り改善の困難なチャレンジ困難なチャレンジ 65NM／2007 年以前課題のまとめ

システマチック歩留りモデルの開発と検証 ― プロセス起因

の欠陥、装置の発塵、製品やプロセスの測定デー

タ、設計やレイアウトの感度などは全て歩留りと相関

付けられなければならない。

装置起因欠陥(PID)数、ウェーハ移動ごとのパーティクル(PWP)数、製品検査をその場測定のデータと相関付けること。

パラメータ不良やプロセスが設計に合っていないことに

よる歩留り損失モデルの開発。非常に小さい数のデー

タを扱う上での抜き取りと統計処理の問題。歩留りモデ

ルの精度向上。

高アスペクト比パターン検査 ― 高速で低価格な装置が開

発されなければならない。この検査装置では、高ア

スペクト比のコンタクト／ビア／溝に伴う欠陥を高速

に検出し、特に底や底付近の欠陥を検出する。

ビアの底にエネルギーが届きにくいことと検出系へ情報が戻って

こないこと。ウェーハあたりのコンタクトとビア数が多いこ

と。

歩留り垂直立上げのための欠陥／不良源究明 ― 自動化さ

れた高度な解析および建屋・設計・プロセス・テス

ト・仕掛かりデータを相関付ける欠陥低減アルゴリズ

ムを開発し、歩留りを阻害している条件の迅速な根

本原因解析を可能にする必要がある。

回路の複雑さは指数関数的に増加し、非アレイチップの不良を

迅速に同定する能力が必要である。自動的データマイ

ニング／イメージマイニングとデータ量低減アルゴリズ

ムを開発し、多くのデータ源(建屋、設計、プロセス、テ

スト)から欠陥源を究明する必要がある。

不純物量と歩留りの相関 ― 使用方法および液体／気体ん

お種類と標準テスト構造／製品歩留りとの相関。各材料ごとに使用方法を確立すること。歩留り／パラメータに及

ぼす影響を調べるための標準検査方法を決定するこ

と。

困難なチャレンジ 65NM／2007 年より先課題のまとめ

新材料とインテグレーションを考慮した歩留りモデル ― モ

デルはパラメータに対する感度の向上、複雑なイン

テグレーションの問題、超薄膜の品質、回路設計の

影響、搭載トランジスタ数の増加等を考慮に入れる

必要がある。

新しい技術ノードのためのテスト構造開発。複雑なインテグレー

ション問題への取組み。超薄膜の信頼性モデル。増大

するトランジスター搭載密度を考慮に入れてフロントエ

ンドプロセス（FEP）のスケーリング方法を改善すること。

欠陥検出 ― 検出と同時に多種類のキラー欠陥を区別する

ことが、高い欠陥捕捉率と処理速度達成のために

必要である。

現存技術は感度のために処理速度を犠牲にしているが、予想さ

れる欠陥レベルでは処理速度と感度を両立させること

が統計的有意性を確保するために必要。問題となる寸

法でパーティクルを検出する能力は無いかもしれない。

見えない欠陥の原因究明と製造／テストのための設計－不良解析装置・技術には、物理的痕跡が見つから

ない欠陥の位置を特定できることが必要とされる。

加えて、IC 設計では、与えられた工程能力（訳者

注：Ck または Cpk）に最適であり、かつテスト／診断

能力をもつように設計しなければならない。

電気的な不良になる多くの欠陥はインラインでは検出できない。

適正な歩留りを得るためには設計とプロセスを整合させ

る手法が必要である。加えて、電気的な不良原因を素

早く特定するために、テスト／診断能力を IC 内に組込

むように設計しなければならない。

新材料のための原料 ― 供給されている誘電膜用原料に必

要とされる純度水準は知られていないか、あるいは

十分理解が進んでいない。

新誘電体用の原料に関して、純度標準規格を定めるための方法

を確立する必要がある。

α

α

+==

01

1** ADYYYY SRS

必要な研究

歩留りモデル、許容欠陥数と歩留り習熟に関して、可能性のある解に到達するまでの研究と道程

は下の図にうまく描かれている。半導体メーカからの協力を引き続き得ることで正確な歩留りモデル

の検証ができる。欠陥源究明の革新的アルゴリズムが早期の歩留り習熟に必要だろう。特に電気的

不良が光学顕微鏡や電子顕微鏡で観察できる痕跡を残さない場合には必要である。直径が 100ｎｍ以下の欠陥寸法に高アスペクト比検査（HARI；High Aspect Ratio Inspection）

を適用する場合、検査装置の処理能力が低く CoO（Cost of Ownership）が高いために欠陥検出

や特徴付けができなくなっている。仕掛中の製品のリスクを回避するためには経済性ある解が必要で

ある。ウェーハ環境汚染管理は現実的生産コストを守るため、ユースポイントでの純度に注意すべきであ

る。再利用可能なプロセスガス／薬液から不要な汚染だけを取り除く局所フィルタといった革新的ア

イデアが研究される必要がある。新誘電材料の原材料のベンダは標準化された手法を用いて純度

要求を調べる必要がある。

技術的要求

歩留りモデルと装置許容欠陥数

プロセスの総合的な歩留りは、大きくシステムによって決まる歩留り

（グロス歩留り、Ys）とランダム欠陥によって決まる歩留り（Yr）の積と

して表現される。表 90 と表 91 に負の二項分布モデルに基づく装置

許容欠陥数の要求値を示す。ここで Yr はランダム歩留り、A はデバ

イスの面積、D0 は欠陥密度、αはクラスタ係数である。本改訂での装置許容欠陥数の要求値の計

算に際して用いた仮定を表 89 に示す。インターナショナル・セマテックの参加企業で行った PWP（particle per wafer pass）の 3 つの研究結果（1997、1999、2000 年）を用いて、2001 年 ITRSの目標値を設定した。この目標値は一般的プロセス装置ごとの PWP メデイアン値からが外挿し

MPU（micro-processor unit）あるいは DRAM（dynamic random access memory）を製造する

ための一般的工程フローに個々に合わせたものである。全てのプロセス工程の装置許容欠陥数目

標にはその装置のウェーハ搬送に伴う欠陥数も入れてある。加えて、検査と測定のためにはロットあ

たり 10％のウェーハ・サンプリングを仮定している。

この PWP 外挿式は技術ノード間の PWP 許容数を計算するた

めに使われている。外挿にあたっては、チップ寸法の増大、複雑

さの増加、パターン寸法の縮小を考慮した。外挿式において、

PWP は 1m2 あたりのウェーハ処理 1 回ごとのパーティクル欠陥

密度、F は（ランダムな電気的故障密度（D0）を与えられた技術ノードのマスク数で割って決定され

る）露光層あたりの平均不良数、S は問題となる最小の欠陥寸法、n は技術ノードである。問題となる

2

11

1

×=

−−

−

n

nn

nnn

SSF

FPWPPWP

最小の欠陥寸法を 75nm として、全ての PWP 許容欠陥数を定義した。表 90、91 の PWP の各欄

に MPU や DRAM のプロセス工程で用いられる一般的な製造装置を示す。将来の実際の製造装

置やプロセスは分からないので、本ロードマップではいかなる新プロセス、新材料、新装置も前世代

技術を超える PWP 値は許容されないと仮定した。この仮定に対しては、定期的に検証を行う必要が

ある。この欠陥目標設定方法はワーストケースモデルとなる。なぜなら全プロセス工程が最小デバイス

寸法を使っていると仮定しているためである。実際には多くのプロセスはより緩い寸法のプロセス領域

（訳注：日本では大工程などと呼ばれる）から成り立っている。しかし最小ルール寸法の工程と緩い

寸法の工程の両方に同じ装置が使用される場合がある。歩留りを低く見積るコスト（使わない処理能

力のコスト）は小さく、歩留りが低くて追加製造をしなければならない場合よりましである。歩留りを高く

見積って余計にかかるコストの主なものはウェーハ没のコストである。このように、ワーストケース（最悪

の場合）を許容欠陥数モデルに設定する方が確実である。表 89 に MPU、または DRAM における電気的不良密度と PWP 許容欠陥数を導出するための、

歩留り、製品成熟度の仮定を示す。大部分のこれらの仮定は ORTC の章で定義されている。表 90は ORTC の表 1a で定義された、低価格 MPU に対する仮定を満たすために必要なランダムな PWP許容欠陥数を示す。この MPU は小規模の L1 キャッシュを持つが、基本的にはロジックトランジスタ

ブロックで構成されると仮定する。MPU に関しては、プロセス／設計向上目標指数（ORTC 表 1b）

が各技術ノードで満足されていると仮定して、解析を行った。（訳注：ORTC 表 1 ではプロセス／設計

向上目標指数は市場、つまりコストとタイミングで決まり、1999 年が 2000 年 1.0、2001 年から 2014年までが 0.93 となっている。同様に、表 91 は表 89 に記載された DRAM 歩留り目標を満たすため

に必要なランダム PWP 許容欠陥数を示す。マスク 1 枚あたりの不良数を計算する際に用いられるラ

ンダムな電気的不良密度は（これは PWP 外挿式に対する入力値として使用されるのだが）、DRAMチップの周辺回路（ロジック／デコーダ）の領域のみに基づく。この周辺回路の面積は ORTC におい

て当該の製品成熟度でチップ面積の 45%と設定されている。周辺回路には冗長回路がないので、

チップのこの部分はランダム欠陥によって決まる 89.5%の歩留りを達成しなければならない。DRAMのコア（アレイ）部には冗長性があり全体として 85％の目標歩留りが達成できると仮定している。この

ITRS の改訂版では表 92 に、表 90、91 の内容をユーザ独自の歩留り、技術、チップ寸法に合わせ

て計算する計算機が含まれている。

表 89 装置許容欠陥数の到達レベル導出のための仮定 PRODUCT MPU DRAM

YIELD RAMP PHASE VOLUME PRODUCTION VOLUME PRODUCTION YOVERALL 75% 85% YRANDOM 83% 89.5% YSYSTEMATIC 90% 95% Cluster Parameter 5 5

表 90 MPU 欠陥モデルと装置許容欠陥数

YEAR OF PRODUCTION 2001

130nm

2002

115nm

2003

100nm

2004

90nm

2005

80nm

2006

70nm

2007

65nm

2010

45nm

2013

32nm

2016

22nmMPU MPU ½ METAL ONE PITCH (nm) (A) 150 130 107 90 80 70 65 45 32 22 CRITICAL DEFECT SIZE (nm) 75 65 54 45 40 35 33 23 16 11 CHIP SIZE (mm2) (B) 140 140 140 140 140 140 140 140 140 140

OVERALL ELECTRICAL D0 (FAULTS/m2) AT CRITICAL DEFECT SIZE OR GREATER (C)

2115 2115 2115 2115 2115 2115 2115 2115 2115 2115

RANDOM D0 (FAULTS/m2) (D) 1356 1356 1356 1356 1356 1356 1356 1356 1356 1356# MASK LEVELS (E) 25 25 25 25 25 27 27 27 29 29 RANDOM FAULTS/MASK 54 54 54 54 54 50 50 50 47 47 MPU Random Particles per Wafer pass (PWP) Budget (defects/m2) for Generic Tool Type scaled to 75nm critical defect size or greater (F)

CMP Clean 448 337 228 161 127 90 78 37 18 8 CMP Insulator 1084 814 552 390 308 219 189 90 43 20

CMP Metal 1225 920 623 441 348 247 213 102 48 23Coat/Develop/Bake 196 147 100 70 56 39 34 16 8 4

CVD Insulator 963 772 523 370 292 207 179 86 40 19CVD Oxide Mask 1267 950 644 455 360 255 220 105 50 23

Dielectric Track 308 232 157 111 88 62 54 26 12 6 Furnace CVD 549 412 279 198 156 111 95 46 22 10

Furnace Fast Ramp 497 373 253 179 141 100 86 41 19 9 Furnace Oxide/Anneal 321 241 164 116 91 65 56 27 13 6 Implant High Current 430 323 219 155 122 87 75 36 17 8

Implant Low/Med Current 392 295 200 141 112 79 68 33 15 7 Inspect PLY 400 300 203 144 114 81 70 33 16 7

Inspect Visual 429 323 219 155 122 87 75 36 17 8 Litho Cell 332 250 169 120 95 67 58 28 13 6

Litho Stepper 315 237 160 113 90 64 55 26 12 6 Measure CD 374 281 190 135 106 75 65 31 15 7

Measure Film 321 241 164 116 91 65 56 27 13 6 Measure Overlay 298 224 152 107 85 60 52 25 12 6

Metal CVD 585 439 298 211 166 118 102 49 23 11Metal Electroplate 302 227 154 109 86 61 52 25 12 6

Metal Etch 1300 976 661 468 370 262 226 108 51 24Metal PVD 667 501 339 240 190 135 116 56 26 12

Plasma Etch 1183 889 602 426 336 239 206 99 46 22Plasma Strip 547 411 278 197 156 110 95 46 21 10

RTP CVD 357 268 181 128 101 72 62 30 14 7 RTP Oxide/Anneal 234 175 119 84 66 47 41 19 9 4

Test 91 69 47 33 26 18 16 8 4 2 Vapor Phase Clean 822 617 418 296 234 166 143 68 32 15

Wafer Handling 37 28 19 13 10 7 6 3 1 1 Wet Bench 535 402 272 192 152 108 93 45 21 10

White–Manufacturable Solutions Exist, and Are Being Optimized Optimized Yellow–Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known

[A] As defined in the ORTC Table 1a

[B] As defined in the ORTC Table 2a

[C] As defined in the ORTC Table 5a

[D] Based on assumption of 83% Random Defect Limited Yield (RDLY)

[E] As defined in the ORTC Table 5a

表 91 DRAM 欠陥モデルと装置許容欠陥数


130nm

2002

115nm

2003

100nm

2004

90nm

2005

80nm

2006

70nm

2007

65nm

2010

45nm

2013

32nm

2016

22nmDRAM DRAM / ASIC ½ PITCH (nm) (A) 130 115 100 90 80 70 65 45 32 22 CRITICAL DEFECT SIZE (nm) 65 58 50 45 40 35 33 23 16 11 CHIP SIZE (mm2) (B) 127 100 118 93 147 116 183 181 240 238 CELL ARRAY AREA (%) @ PRODUCTION 55% 55% 56% 56% 56% 57% 57% 58% 58% 58% NON-CORE AREA (mm2) 57 45 52 41 64 50 79 77 101 99 OVERALL ELECTRICAL D0 (FAULTS/m2) AT CRITICAL DEFECT SIZE OR GREATER (C)

2890 3671 3163 4047 2580 3293 2100 2155 1643 1670

RANDOM D0 (FAULTS/m2) (D) 1963 2493 2148 2748 1752 2236 1426 1464 1116 1134 # MASK LEVELS (E) 21 22 24 24 24 24 24 26 26 26 RANDOM FAULTS/MASK 93 113 89 115 73 93 59 56 43 44 DRAM Random Paritcle per Wafer pass (PWP) Budget (defects/m2) for Generic Tool Type scaled to 75nm critical defect size or greater (F)

CMP Clean 1076 1021 610 632 318 311 171 78 30 14 CMP Insulator 833 790 472 489 246 241 132 60 23 11

CMP Metal 1276 1211 723 750 378 369 203 92 36 17 Coat/Develop/Bake 333 316 188 195 98 96 53 24 9 4

CVD Insulator 923 876 523 542 273 267 147 67 26 12 CVD Oxide Mask 1133 1075 642 665 335 327 180 82 32 15

Dielectric Track 467 443 264 274 138 135 74 34 13 6 Furnace CVD 638 605 361 374 189 184 101 46 18 9

Furnace Fast Ramp 601 571 341 353 178 174 96 43 17 8 Furnace Oxide/Anneal 481 456 272 282 142 139 76 35 13 6 Implant High Current 559 530 316 328 165 161 89 40 16 7

Implant Low/Med Current 533 506 302 313 158 154 85 38 15 7 Inspect PLY 729 691 413 428 216 211 116 53 20 10

Inspect Visual 752 713 426 441 222 217 119 54 21 10 Litho Cell 624 592 354 367 185 180 99 45 17 8

Litho Stepper 415 394 235 244 123 120 66 30 12 6 Measure CD 623 591 353 366 184 180 99 45 17 8

Measure Film 586 556 332 344 173 169 93 42 16 8 Measure Overlay 570 541 323 335 169 165 91 41 16 8

Metal CVD 587 557 333 345 174 170 93 42 16 8 Metal Electroplate 446 423 253 262 132 129 71 32 12 6

Metal Etch 1080 1025 612 634 320 312 172 78 30 14 Metal PVD 644 611 365 378 191 186 102 46 18 9

Plasma Etch 1144 1085 648 672 338 331 182 83 32 15 Plasma Strip 878 833 497 516 260 254 140 63 24 12

RTP CVD 574 545 325 337 170 166 91 41 16 8 RTP Oxide/Anneal 420 398 238 247 124 121 67 30 12 6

Test 82 78 46 48 24 24 13 6 2 1 Vapor Phase Clean 1215 1152 688 713 359 351 193 88 34 16

Wafer Handling 34 33 20 20 10 10 5 2 1 0 Wet Bench 870 825 493 511 257 251 138 63 24 12


[A] As defined in the ORTC Table 1a [B] As defined in the ORTC Table 2a [C] As defined in the ORTC Table 5a [D] Based on assumption of 89.5% Random Defect Limited Yield (RDLY)

欠陥目標計算機

表 90，91 のランダム欠陥目標は、30 の一

般的な装置種類に分類される 164 の実際の

装置に関してインターナショオナル・セマテッ

クの参加企業によって収集されたデータを用

いて、決められた技術ノードごとに纏めたもの

である。メモリやロジックの目標であっても、実

際のユーザの回路線幅や面積が ITRS の技

術ノードの仮定と合致することはまずない。そ

こで Wright Williams & Kelly は半導体

の装置ベンダやメーカがロードマップの目標

と彼らの現在、また計画中の要求とを比較で

きるように欠陥目標計算機を開発した 1。指示表 92 に例示してあるように、欠陥目標計算

機にユーザは鍵となるパラメータを入力し独

自にチップの欠陥目標を見積ることができ

る。

この計算機を使うためにはここをクリックする

か、右クリックしてファイルをダウンロードする。

必要とされるパラメータは問題とする最小欠

陥寸法、ランダム欠陥歩留り、チップ寸法、

マスク層数である。この計算機はロードマップ

の表と同じ外挿式を用いている。定義問題とする最小欠陥寸法 ----ユーザの興味

のある技術のメタル 1 ピッチの半分（nm 単

位）ランダム欠陥歩留り ---ランダム欠陥により失

われる歩留りの割合、総合歩留りを計算するためにはシステム歩留りを掛けなければならない（％）チップ寸法 ---ユーザのデバイス面積（問題となる部分か全体）（ｍｍ2）マスク層数 ---ユーザの使用する技術のマスク層数周辺回路（ロジック）のチップ面積 ---冗長がないレイアウトの面積、チップ面積引くセル面積（％）、

DRAM の計算のみに使用

MPU DRAM USER INPUT

Minimum Critical Defect Size (nm) 75 65 75

Random Defect limited Yield (%) 83.0% 89.5% 83.0%

Chip Size (mm2) 140 127 140

Number of Mask Levels 25 21 25

Peripheral (Logic) Chip Area (%) NA 45.0% 100.0%

Random D0 (faults/m2) 1356 1963 1356 1356

Random Faults/Mask 54 93 54 54

User Targets

MPU DRAM

CMP Clean 448 1072 448 828

CMP Insulator 1084 830 1084 641

CMP Metal 1225 1272 1225 983

Coat/Develop/Bake 196 331 196 256

CVD Insulator 963 920 963 711

CVD Oxide Mask 1267 1129 1267 872

Dielectric Track 308 465 308 359

Furnace CVD 549 635 549 491

Furnace Fast Ramp 497 599 497 463

Furnace Oxide/Anneal 321 479 321 370

Implant High Current 430 557 430 430

Implant Low/Medium Current 392 531 392 410

Inspect PLY 400 726 400 561

Inspect Visual 429 749 429 579

Lithography Cell 332 622 332 481

Lithography Stepper 315 413 315 319

Measure CD 374 620 374 479

Measure Film 321 584 321 451

Measure Overlay 298 568 298 439

Metal CVD 585 585 585 452

Metal Electroplate 302 445 302 343

Metal Etch 1300 1077 1300 832

Metal PVD 667 642 667 496

Plasma Etch 1183 1140 1183 881

Plasma Strip 547 875 547 676

RTP CVD 357 572 357 442

RTP Oxide/Anneal 234 418 234 323

Test 91 82 91 63

Vapor Phase Clean 822 1210 822 935

Wafer Handling 37 34 37 27

Wet Bench 535 866 535 669

表 92 欠陥目標計算機

1 Developed by Darren Dance, Wright, Williams, and Kelly. 1999.

欠陥検出と特徴付け

欠陥検出に対してまず第一に要求されていることは、歩留りに影響を及ぼす欠陥を特定のプロセス

層においてインラインで検出できる能力を得ることである。また、プロセスの研究開発段階、歩留り立

上げの段階、そして量産の様々なフェーズに対応して処理能力を向上させていくことが要求されてい

る。欠陥検出技術の適用範囲の拡大は検査感度の向上と処理能力の向上の両立を要求しており、

その解決策を示すことは極めて難しい状況にある。プロセスの完成度において様々な成熟度にある

複数の製品が同じ欠陥検査装置で検査され、量産され始めるにつれ、このことはより重要な問題に

なって来ている。多額の投資が必要な欠陥検出装置には、投資に見合う効果を出すことが要求され

ている。プロセスの開発から量産の各フェーズに対応した性能を持つ装置が、デバイスメーカに対してジャ

ストインタイムで供給されなければならない。とりわけプロセスの研究開発に必要な装置は新しい世代

のデバイス技術が導入されるのに先行して必要とされている。また歩留り立上げのフェーズで必要な

装置は量産が始まる数ヶ月前に準備できていなければならない。最後の量産段階、即ち高い製品

歩留りを追求している段階においては、その技術世代の製造プロセスの異常をモニタリングできる能

力が必要である。技術上の要求項目は、パターン無しウェーハ検査、パターン付きウェーハ検査、並びに高アスペク

ト比パターン検査に分けられる（表 93 参照）。この中で CMP（chemical mechanical polishing:化学機械研磨）後のレーザ散乱を用いたパターン付きウェーハ検査は、パターンが絶縁膜に埋まっ

ているため、寧ろ装置管理を目的として使用されるパターン無しウェーハ検査に近いものとなり、この

ロードマップに適切なものとなっている。装置管理に広く利用されているパターン無しウェーハ検査は欠陥レビューにも用いられ、ここ数年そ

の重要性が増している。高アスペクト比パターン検査というのは、パターンの幅に対し深さの比が 3 以

上の深いパターンの底の部分に存在する欠陥を検出する技術であり、通常のパターン付きウェーハ

検査とは分けて考えられる。これは困難なチャレンジ課題の項と表 93 の脚注 C でも述べられている

ように、検出能力に特殊な要素が求められているからである。 HARI （ High Aspect Ratio Inspection；高アスペクト比パターン検査）欠陥検査装置には技術ノードの 0.3 倍程度の欠陥として、

コンタクト、VIA 形状（パターンの底の部分の形状）、寸法、および残留物を検出する能力が要求さ

れている。現状の表 93 は現状のボルテージコントラスト法により検出を行うものとして 1ｘ倍の欠陥寸

法を示しているが、デバイス製造の観点からは有害な抵抗の影響のため技術ノードの 0.3 倍程度の

欠陥を検出することが要求されている。パターン無しウェーハ検査における要求技術項目はウェーハそのものとデポ膜の種類に依存して

いる。また、ウェーハ裏面の欠陥検出の際にはウェーハ表面に何らコンタミネーションや物理的な接

触をもたらさないことが望まれる。このウェーハ裏面に関する要求項目は、リソグラフィプロセスにおけ

る焦点深度への影響を排除する目的から設けている。さらに、フロントエンドプロセスにおけるシリコン

ウェーハ、および表面前処理への影響をも排除する必要から規定されている。

他にも幾つかの欠陥モードが検査装置で検出可能であることが必要となっている。見えない欠陥

（従来の光学的手法で検出できない欠陥）に対する知見の獲得についても、電子ビーム技術を用い

た検出技術の適用拡大と合わせて必要性が高まってきている。上述の大半の欠陥は表面下の位置

に存在し、デバイスの縦構造に対し無視できない大きさを持つ傾向がある。今の所これらの欠陥の検

出すべき最小寸法の定義は明確になっていない。多くの欠陥はデバイス性能に電気的な影響を強

く及ぼし、それはフロントエンドプロセス（コンタクト酸化膜形成プロセス以前のプロセス）にもバックエン

ドプロセスにも同様に影響を及ぼす。また、以下で規定されるようなサブミクロンの欠陥検出を急ぐあ

まり、ウェーハの広い領域に影響を及ぼすマクロ欠陥が見落とされることがあってはならない。マクロ

検査のスキャンスピードはすべての技術ノードにおけるリソグラフィおよび時には CMP の処理能力

（検査時間を含む）に合致するよう、継続して向上されなければならない。一方、半導体デバイスメーカは急速な歩留り立上げと歩留り損失のリスクを避けるために十分な頻

度の自動検査を行うが、それにかかるコストと得られる利益とのバランスを取ることが重要である。欠

陥検査装置の価格と占有面積、そして処理能力が CoO（コストオブオーナーシップ）に響く主要な要

素である。現在の所、この CoO の高さのため多くの半導体デバイスメーカが僅かな検査装置の配備

しかできない状況を生み出している。歩留りの習熟曲線を最大限高めるためには理想的には統計的

に最適化したサンプリングアルゴリズムが必要であり、そのためにも検査装置がフルに活用されなけれ

ばならない。もし将来、検査感度は向上するものの処理能力が低下したとすると、その装置の CoOは上昇し、半導体デバイスメーカはさらに僅かなサンプリングしかできず、結果として歩留り損失と歩

留り習熟の速度の低下を招くことになる。表 93 に示された検査感度に対する要求値は、テストウェーハあるいは校正用ウェーハ上に付けら

れたポリスチレンラテックス（PSL）に対する検出感度で規定されている。しかし、実際には新規の装

置はプロセス開発の間に発生する実際の欠陥に対する検出能力で評価されることが多い。このよう

な欠陥は高解像度光学系を持つ装置で検出される。これらの欠陥にはパーティクル、パターン流れ、

並びにスクラッチが含まれている。また、様々な工程において様々な欠陥タイプが増えてきており、新

旧の欠陥検査装置においてこれらの欠陥をどの程度検出できるかその能力を評価するため、標準

欠陥ウェーハを開発することが急務となっている。将来の技術世代においては欠陥レビューを行う顕微鏡により高い分解能が要求される。SEM の

利用技術が急速に開発されることにより、今や上述のような欠陥の素早いレビューと分類が可能とな

っている。SEM レビューの速度を向上させることは、現状に比べより多くの欠陥情報を収集する機会

を増やすことになり、結果として歩留り立上げの習熟速度を向上させることにつながる。

表 93a 欠陥検査に対する要求―短期


130nm

2002

115nm

2003

100nm

2004

90nm

2005

80nm

2006

70nm

2007

65nm Driver

Patterned Wafer Inspection, PSL* Spheres at 90% Capture, Equivalent Sensitivity (nm) [A, B] Process R&D at 300 cm2/hr (1 wafer/hr) 78 72 66 54 48 42 39 0.6xDR Yield ramp at 1200 cm2/hr (4 wafer/hr) 104 96 88 72 65 56 52 0.8xDR Volume production at 3000 cm2/hr (10 wafer/hr) 130 120 110 90 80 70 66 1.0xDR High Aspect Ratio Feature Inspection: Defects other than Residue, Equivalent Sensitivity in PSL Diameter (nm) at 90% Capture Rate *[C] All stages of manufacturing 130 120 110 90 80 70 65 1.0xDR Process verification (1 wafer/hr) 130 120 110 90 80 70 65 1.0xDR Volume manufacturing (4 wafer/hr) 130 120 110 90 80 70 65 1.0xDR Cost of Ownership :volume manufacturing, non-HARI ($/wafer scanned, 10/hr) 2–5 2–5 2–5 3–7 3–7 3–7 3–7

CoO HARI 20–50 20–50 20–50 20–50 20–50 20–50 20–50 Unpatterned, PSL Spheres at 90% Capture, Equivalent Sensitivity (nm) *[D, E, I] Metal film 91 85 77 32 56 35 33 0.5xDR Nonmetal films 70 65 59 49 43 35 33 0.5xDR Bare silicon 70 65 59 49 43 35 33 0.5xDR Wafer backside 200mm (# events flip method) 2500 2000 2000 2000 2000 2000 1000 Wafer backside 200mm (defect size nm) 200 200 200 200 100 100 100 Defect Review (Patterned wafer) Resolution (nm) *[F] 7 7 6 5 5 4 3 0.05xDRCoordinate accuracy (µm) at resolution 2 2 1 1 1 1 1 (J) Coordinate accuracy (µm) at size 15 12 12 10 10 7 7 Automatic Defect Classification at Defect Review Platform *[G, H] Redetection: minimum defect size (nm) 52 48 44 36 30 28 26 0.4xDR Number of defect types 10 10 10 15 15 15 15 [K] Speed (seconds/defect) 7 5 5 5 5 5 5 Speed w/elemental (seconds/defect) 20 15 13 10 10 10 10

*polystyrene latex ; spheres utilized to simulate defects of known size during sizing calibration.


表 93b 欠陥検査に対する要求―長期

YEAR OF PRODUCTION 2010 45nm

2013 32nm

2016 22nm Driver

Patterned Wafer Inspection, PSL Spheres at 90% Capture Process R&D at 300 cm2/hr (1 wafer/hr) 27 19 13 0.6xDR

Yield ramp at 1200 cm2/hr (4wafer/hr) 36 26 18 0.8xDR

Volume production at 3000 cm2/hr (10wafer/hr) 46 32 22 1.0xDR High Aspect Ratio Feature Inspection: Defects other than Residue All stages of manufacturing 45 32 22 1.0xDR Process verification (1 wafer/hr) 45 32 22 1.0xDR Volume manufacturing (4 wafer/hr) 45 32 22 1.0xDR Cost of Ownership volume manufacturing, non-HARI ($/wafer scanned, 10 /hr)

3-7 3-5 3-5

CoO HARI 20-50 20-50 20-50 Unpatterned, PSL Spheres at 90% Capture, Equivalent Sensitivity (nm) [D, E] Metal film 23 16 11 0.5xDR Nonmetal films 23 16 11 0.5xDR Bare silicon 23 16 11 0.5xDR Wafer backside 200mm (# events flip method) 1000 1000 500 Wafer backside 200mm (defect size nm) 100 60 50 Defect Review (Patterned wafer) Resolution (nm) *[F] 3 2 2 0.05xDR Coordinate accuracy (µm) at resolution 0.5 0.5 0.5 [J] Coordinate accuracy (µm) at size 5 5 5 Automatic Defect Classification at Defect Review Platform Re-detection minimum defect size (nm) 18 13 9 0.4xDR Number of defect types 20 20 25 [K] Speed (seconds/defect) 5 5 5 Speed w/elemental (seconds/defect) 10 10 10

White–Manufacturable Solutions Exist, and Are Being Optimized Optimized Yellow–Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known Notes for Table 93a and b:

[A] Patterned wafer scan speed is required to be at least 300 cm2 /hour for process R&D mode, 1,200 cm2 /hour for yield ramp mode, and, at least , 3,000 cm2 /hour for volume production mode. Exist ing solutions do not achieve these targets at the above mentioned sensit ivi ty requirement. The table indicates the approximate number of 200 mm wafers per hour. To obtain the approximate 300 mm wafers per hour, multiple the wafers/hour rate by .435. (Example-- 3000 cm2 /hr is about 10, 200 mm wafers and 4.3, 300 mm wafers).

[B] Patterned wafer nuisance defect rate shall be lower than 5% in all process phases. False counts in the R&D phase less than 5%, and less than 1% in the yield ramp and volume production phase. Nuisance is defined as an event indicated and a defect is present, just not the type of in terest . These maybe signif icant and could be studied at a later date. The defect c lassi f ier must consider the defect type and assign s igni f icance. False is def ined at an event is indicated, but no defect can be seen using the review optics path of the detection tool, which supports recipe setup validation.

[C] HARI defects are already considered “kil lers” at any process stage, but defined at the contact/via levels for full feature size capture. Hence, minimum defect sensit ivi ty was st ipulated as 1.0× technology node at all s tages of production. Physically uninterrupted coverage of the bottom of a contact by a monolayer of material or more is the model to be detected. If in the future, detection tools can determine size, shape, or remaining material on the order of 0.3× technology node, this wil l more adequately match known experience for resistance changes. Scan speed for HARi tools have been broken out into process verif ication and volume production types. Process verif ication usually refers to SEM-type tools (but not necessarily in the future) and includes voltage contrast capabil i ty. The table indicates the approximate number of 200 mm wafers per hour. To obtain the approximate 300 mm wafers per hour, multiple the wafers/hour rate by .435.

Cost of Ownership is derived from the elements found in the International SEMATECH Metrology Tool Model.

[D] Unpatterned wafer defect detection tools wil l be required to scan 150 (200 mm or equivalent) wafers per hour at nuisance and false defect rates lower than 5%, for each individually.

[E] Metal f i lms inspection tools must detect defects greater than half the minimum contacted pitch (Interconnect chapter technology requirements) × 0.6 (process R&D requirement for patterned wafer defects) for non-grainy f i lms and × 0.6 for rough or grainy f i lms. Nonmetal f i lms and bare Si detection sensit ivi ty must be at least as good as that for patterned wafer inspection to justi fy monitor wafer usage.

Backside wafer particles are specif ied as events found at the size indicated. The yellow indication is due to only some inspection tools being capabil i ty of meeting this added particle spec.

[F] Resolution corresponds to 10% of patterned wafer detection sensit ivi ty for volume production.

[G] ADC: Detectabil i ty, as % of defects redetected, should be greater than 95; Accuracy, as the % of defects correctly classif ied as per a human expert , should be greater than 95; Repeatabil i ty should be greater than 95%; and Reproducibil i ty, as COV%, should be no greater than 5%.

[H] Assumptions: 5,000 wafer starts per month, defects per wafer based on surface preparation at FEOL, leading to defects per hour

that need review, 100% ADC.

[I] Backside defects for 300 mm wafers is approximated by multiplying the 200 mm table values by 2.373. The defect sizes remain the same.

[J] Driver is redetection by SEM ADC instrument at a 5000× f ield of view.

[K] The trend of increasing numbers of defect types, read across the table, is also to indicate decreasing defect size.

歩留り習熟

統合データ管理技術を活用し欠陥と不良源を迅速に特定することが迅速な歩留り習熟の本質で

ある。表 94 は歩留り習熟に焦点をあてた項目に関する技術的要求である。回路の複雑さやウェーハ

ロットから得られる情報量は増加するにもかかわらず、歩留り習熟を加速させ、導入から成熟までの

歩留り上昇期を期待される期間内に保つようにしなければならない。IC 製造プロセスが複雑さを増

すに伴い、データ収集速度、記憶速度、検索速度は指数関数的に増加させる必要がある。将来の

技術ノードにおいても、製造に関する問題を特定する期間は、歩留り上昇期の平均として、プロセ

ス・サイクルタイムの約 50%に少なくとも保持される必要がある。複雑さが増加する中で、統合データ

管理（IDM；Integrated Data Management）のための方法論とそれを実現するソフトウェアは生

産性維持にとって重要であると認識されてきた。IDM システムは、歩留り低下メカニズムを迅速に特

定することを容易にするために、回路設計データ、見える欠陥および見えない欠陥のデータ、特性

（パラメータ）データ、電気テスト結果を含み、プロセスの傾向と逸脱を認識する必要がある。IDM シ

ステムには、歩留り低下メカニズムがひとたび特定されれば問題発生箇所を明確にできる機能が必

要である。問題発生箇所はプロセス装置であったり設計やテストの問題、あるいはプロセスインテグレ

ーションの問題であったりするが、それらが結果として欠陥、特性の問題、あるいは電気的不良となっ

て現れる。IDM システムには、製造ラインで保持されている多種類のデータをマージできる機能も必

要である。このデータの統合化は現在は相互の関連無く存在する物理的あるいは仮想的データをマ

ージすることにより達成できる。多種多様なデータソースが活用でき、さらに自動欠陥分類（ADC）や

空間分布分析（SSA）などの自動解析技術の革新が、欠陥、特性（パラメータ）データ、電気的テスト

データなどの基礎データを有用な製造プロセス情報に変換することが可能になる。様々なタイプの欠

陥に対する技術的要求を以下に述べる。見える欠陥（Visible Defects）装置は検出、レビュー、分類、それに原因究明のための解析が要求され、技術ノードの進展に伴

って見える欠陥サイズは小さくなっている。見えない欠陥（Non-visual Defects）見えない欠陥とは、電気的不良の原因になるが、今日の検査技術では物理的痕跡程度しか検出

できない欠陥と定義する。回路設計がより複雑になると、物理的痕跡すら残さない欠陥が原因で生

ずる回路不良が増える。こうした不良の一部は、たとえばウェーハ間やチップ間での抵抗や容量の変

動の様に、系統的かつパラメトリック（特性規格はずれなど）な形で顕在化する。あるいは、応力起因

の転位や局所的な結晶欠陥／原子結合不良（訳注：原子レベルでの結合が無いもの。たとえば界

面準位）のような、偶発的かつパラメトリックではない形で顕在化する。後者の迅速な原因究明は、よ

り挑戦的課題になると考えられている。開発が必要な技術は、不良を迅速に特定する技術および、

特定された不良の原因を見える欠陥、見えない欠陥、それにパラメトリック欠陥に分類する技術であ

る。パラメトリック欠陥（Parametric Defects）最小寸法が小さくなるに伴って、システマチック欠陥が規定する歩留り（Ys）も同様に減少する。ウ

ェーハ内およびウェーハ間の特性変動（parametric variation）がシステマチック成分の主要素と

なっている。パラメトリック欠陥は歴史的に見えない欠陥とされてきた。しかしながら迅速な欠陥原因

究明のためには、見えない欠陥とは分離して扱う必要が出てきている。電気的欠陥（Electrical Faults）プロセス層数の増加、チップ内トランジスタ数の増加、回路密度の増加、問題となる欠陥寸法の縮

小が進んでいるが、それに伴って生ずる欠陥数の増加は電気的不良としてしか検知されない。電気

的不良には、点状欠陥やパラメータ値を変えるプロセス変動による不良も含まれている。欠陥発生

原因を特定するためには電気的不良がチップのどこで生じているかを明らかにしなければならない。

この作業の複雑さは単位面積（mm2）あたりのトランジスタ数×総プロセス数にほぼ比例するため、表

94 にはその数値を欠陥特定の複雑度として表示してある。複雑さが増す状況にあっても欠陥発生

原因を特定する時間を一定に保つため、チップ内での電気的不良が発生している位置を特定する

ための時間を増加させない様にする必要がある。データ管理システム（Data Managemenｔ System）現存するデータ管理システムは数種類の独立したデータベースを持ち、歩留り解析に携わる幾つ

かの技術者グループが利用できるようになっている。このデータはベースライン歩留り解析、突発的

歩留り低下の抑制、傾向確認、プロセス設計、歩留り予測などに用いられている。 IDM の有効性を阻害する主要因は、システム間の情報伝達、データ仕様、データベース間の共

通ソフトウェアインターフェースが基準とするデータの標準規格が無いことである。使いやすい標準規

格を作ることは自動化を促進するためにも必要である。現在の技術的解析手法は人による操作が必

要であり、発見的性格の域を出ていない。SPC（Statistical Process Control）チャートや他のシス

テムのアラームをキューにして、多様なデータベースからの自動的にデータを収集する能力は、デー

タの山からプロセスに関連した情報をタイムリーに引き出すために必要である。欠陥源究明を閉じた

ループ作業とするためには、DMS、特に市販の DMS がプロセス管理情報や装置管理情報（たとえ

ば WIP データ）を扱えるようにする必要がある。こうした情報処理が特に重要になると予想されるのは、

装置が異常と判断された時に装置を停止するという単純な機能に留まらず、別の装置への自動的

な迂回や装置の異常内容の診断といった先端プロセス制御／装置制御の導入を考えた場合であ

る。 DMS は今の所、その場（In-situ）センサ－出力、装置の正常／異常出力、装置のログデ－タとい

った装置の時系列データを扱うに留まっている。ロットあるいはウェーハベースのデータと関連付けて

装置の時系列データを記録できる方法が必要である。今日の DMS で扱える製造データは非常に多様であるにもかかわらず、歩留り予測のためのハード

やソフトは少数の専門家にしか扱えない状況が続いている。こうした解析手法を広範な技術者グル

ープが使えるようになれば、優先して解決すべき欠陥発生メカニズムを迅速に明確化でき、その結果、

最も重要な問題にすばやく対応できるようになるであろう。

表 94a 歩留り習熟に関する技術的要求―短期

YEAR OF PRODUCTION 2001 2002 2003 2004 2005 2006 2007

DRAM ½ Pitch 130nm 115nm 100nm 90nm 80nm 70nm 65nm

MPU Printed Gate Length 90nm 75nm 65nm 53nm 45nm 40nm 35nm

Wafer size (mm) 300 300 300 300 300 300 300 Number of mask levels 25 25 25 27 27 27 29 Number of processing steps 490 503 516 530 543 556 570 Cycle time during ramp (# days) 25 25 25 27 27 27 29 Defect/Fault Sourcing Complexity [A], [G]

Logic transistor density/cm2 (1E6) 14 19 26 35 47 63 85

Defect sourcing complexity factor (1E9) [B] 7 10 13 18 25 35 49 Defect sourcing complexity trend [C] 1 1 2 3 4 5 7 Data Analysis for Rapid Defect/Fault Sourcing

Patterned wafer inspection sensitivity (nm) during yield ramp 104 96 88 72 64 56 52 Average # of inspections/wafer during full flow 5 5 5 5.4 5.4 5.4 5.8 Defect data volume (DV) (# data items/wafer) (1E13) [D] 5.5 7.1 9.4 12.5 15.8 20.7 25.7 Defect data volume (DV) trend [E] 1 1 2 2 3 4 5 Yield Learning During Ramp from 30% to 80% Sort Yield [F]

# of yield learning cycles/year based on full flow cycle time 14.6 14.6 14.6 13.5 13.5 13.5 12.6 Required yield improvement rate per learning cycle 3.4 3.4 3.4 3.7 3.7 3.7 4.0 Time to identify and fix new defect/fault source during ramp 12.5 12.5 12.5 13.5 13.5 13.5 14.5

# of learning cycles/year for 1 defect/fault source/month 8.6 8.6 8.6 7.5 7.5 7.5 6.6 Required yield improvement rate/learning cycle for 1 defect/fault source/month

5.8 5.8 5.8 6.7 6.7 6.7 7.6

Excursion Control

Time to recognize defect trend TRT = f(TMP, N, TC, V) [H] * * * * * * *

Time to recognize electrical fault signature * * * * * * *

Time to identify defect mechanism TID = f(TRT, N, M, R) [H] * * * * * * *

Time to fix defect mechanism * * * * * * *

* = to be updated in 2002


表 94b 歩留り習熟に関する技術的要求―長期

YEAR OF PRODUCTION 2010 2013 2016 DRAM ½ PITCH 45nm 32nm 22nm MPU PRINTED GATE LENGTH 25 18 13 Wafer size (mm) 450 450 450 Number of mask levels 31 33 35 Number of processing steps 610 650 690 Cycle time during ramp (# days) 31 33 35 Defect/Fault Sourcing Complexity [A], [G] Logic transistor density/cm2 (1E6) 210 519 1279 Defect sourcing complexity factor (1E9) [B] 128 337 883 Defect sourcing complexity trend [C] 18 48 126 Data Analysis for Rapid Defect/Fault Sourcing Patterned wafer inspection sensitivity (nm) during yield ramp 18 13 9 Average # of inspections/wafer during full flow 6.2 6.6 7 (# data items/wafer) (1E13) [D] 57.4 120.8 271.2 Defect data volume (DV) trend [E] 10 22 49 Yield Learning During Ramp from 30% to 80% sort yield [F] # of yield learning cycles/year based on full flow cycle time 11.8 11.1 10.4 Required yield improvement rate per learning cycle 4.2 4.5 4.8 Time to identify and fix new defect/fault source during ramp 15.5 16.5 17.5 # of learning cycles/year for 1 defect/fault source/month 5.8 5.1 4.4 Required yield improvement rate/learning cycle for 1 defect/fault source/month 8.7 9.9 11.3

Excursion Control During Manufacturing Time to recognize defect trend TRT = f(TMP, N, TC, V) [H] * * * Time to recognize electrical fault signature * * *

Time to identify defect mechanism TID = f(TRT, N, M, R) [H] * * * Time to fix defect mechanism * * *

* = to be updated in 2002


Notes for Table 94a and b

[A] Defect/Fault sourcing means identifying the point of occurrence (identify process tool, design, test or process integration issue causing a visible or non-visual defect, parametric problem or electrical fault).

[B] Defect sourcing complexity factor = (logic transistor density #/ cm2)× (# processing steps)

[C] Defect sourcing complexity trend is normalized to 130nm technology node.

[D] Defect data volume (DV) = (# of inspection/wafer in process flow)(wafer area)/patterned wafer sensitivity during ramp Assumes 20% of wafers are inspected on average at each mask step during ramp.

[E] DV trend is normalized to 130nm technology node.

[F] Assumes cycle time of one day per mask level. Also, assumes linear reduction in yield learning time based on time to identify and fix each defect/fault source.

[G] Rapid defect sourcing and yield learning assumptions as follows

Keep yield ramp constant (30% intro yield to 80% mature yield) for successive technology nodes.

Keep time to source new yield detractors to 50% of process cycle time.

New material introduction should not increase defect/fault sourcing time.

Focus defect/fault sourcing on ramp portion of yield learning curve.

Data collection, retention and retrieval will go up exponentially and significant improvement will be required in the IDM tools to enable the above assumptions.

[H] TMP, N, TC, V, M and R, respectively represent time between measurement points, number of process steps, cycle time, process variability, number of possible defect mechanisms and resources.

ウェーハ環境汚染制御（Wafer Environmental Contamination Control）

ウェーハ環境汚染制御に関する要求は、表 95 に示すように、製造に用いる材料や環境によって分

類される。ウェーハ環境制御 ― サイズ 90nm 以降のデバイスに対して、ウェーハ隔離が有効な技術になると

いうコンセンサスができている。今後は非パーティクル性汚染や分子汚染によって影響を受けるプロ

セス工程の比率が増加すると予想される。半導体プロセスへの Cu 配線やその他の新材料の使用は、

新たな汚染物質を導入する可能性がある。この様な動向に対して、装置のミニエンバイロメント化や

クローズドキャリア（例．FOUPs；Front Opening Unified Pods）など、ウェーハを隔離できる技術

が必要とされている。FOUPs の採用によって工場の自動搬送もやりやすくなる。ウェーハ環境汚染

制御 (WECC）技術の要求は、特定の工程における雰囲気中の酸性物質、アルカリ物質、凝縮性有

機物質、ドーパント、金属などの目標レベルを決める。大気暴露時間と付着係数の影響は線形と考

えられるであろう。気中分子汚染（AMC；Airborne Molecular Contamination）－クリーンルーム、プロセス装

置、ウェーハポッドなどの構成部材からの脱ガスは、プロセスで使用する化学薬品からの蒸発物と並

んで、気中分子汚染（AMC）の 2 大ソースである。酸素と水蒸気と低濃度汚染物（例．一酸化炭素）

も気中分子汚染と考えることができる。空気中にある酸の蒸気によって HEPA（High Efficiency Particulate Air）フィルターからホウ素が出てくる現象やアミンが DUV（Deep Ultraviolet）光露

光用レジスト解像度に影響する現象は、気中分子汚染がウェーハプロセスに悪影響を与える良く知

られた例である。デバイスサイズが小さくなるほど、気中分子汚染の影響はより深刻になると考えられ

る。クリーンルーム雰囲気中の濃度として ppt レベルをモニターできるような、より良い気中分子汚染

モニター装置が必要である。SAW（Scanning Acoustic Wave）デバイスと APIMS（Atmospheric Pressure Ionization Mass Spectroscopy）は、低濃度の気中分子汚染物質の測定に用いられ

てきたが、デバイスが分子サイズに近づくにつれて、低価格で定常的に使えるモニター法が必要にな

ると思われる。数原子層程度の炭化水素膜によってプロセスの制御性が無くなることがある。特に、フ

ロントエンドプロセスではその可能性が高い。ポッドや FOUPs の構成材からの気中分子汚染物の脱

ガスに関しては多くの研究がなされ、材料選択のガイドラインとして使われたが、重要な工程に関して

は、さらにポッド内を窒素パージする必要が有るかどうかを明らかにする必要がある。全ての工程が気

中分子汚染の影響を受けるわけではない。たとえば、将来の露光システムは真空プロセスになる可

能性が有り、その場合にはクリーンルーム雰囲気に関して新たな分子汚染制御の対象から外れる。

新しいプロセスに対する気中分子汚染の影響に関しては、インテグレーションの観点から検討する必

要がある。プロセス影響を与える材料 ― スパッタターゲット、メッキ溶液、CMP スラリー、CVD 用原料、 high／ lowκ材料のような新規材料に対する不純物制御レベルはほとんど理解されておらず、さら

に実験での検討が必要である。一定体積あたりのパーティクル数の要求レベルは、問題となる最小

のパーティクル寸法で一定としてきた。このことは、パーティクル密度が X－3 則（X：パーティクル寸法）

の仮定に従うことを考慮すると、技術ノードごとに約 2 倍のクリーン化が必要なことを意味する。問題と

なる最小寸法のパーティクルの測定が望ましい。しかし、最小寸法より大きな寸法のパーティクルをモ

ニターし、推定されるパーティクルサイズ分布を用いて問題となる最小サイズでのパーティクル濃度に

換算すれば同じことである。超純水（UPW；Ultra Pure Water） ― 一般に超純水に対しては 18.1 MΩ以上の比抵抗が要

求され、さらにイオン化合物（陽イオン、陰イオン、金属）、TOC（Total Organic Carbon、融解また

はコロイド状）、パーティクル、バクテリアの含有量が 1ppb 以下であることも要求される。表 95 は現状

から外挿した技術要求レベルを示す。プロセスニーズが各メーカで一致しない限り、現在の先端技

術水準より緩い基準にするつもりはない。パーティクル計数器で測れる超純水中のサイズは 50nm ま

でである。しかし、パーティクルサイズ分布を仮定することによって、10nm 径のパーティクルの濃度を

推定することができる。超純水に関する重要なトレンドの一つとして、汚染よりはプロセスに影響するパラメータを考えるべき

であり、その絶対値よりは安定性に注目すべきというものがある。幾つかの半導体メーカでは、溶存

酸素をそのような対象として扱い、それ以外の項目を汚染物質として扱っている。温度や圧力の安

定性もより重要な因子となりつつある。超純水の汚染品質はに関しては、品質が必要とされる場所は

どこかと品質が計測される場所はどこかという視点を忘れてはならない。測定個所は、供給ポイント

（POD：Point of Distribution）・接続ポイント（POC：Point of Connection）・ユースポイント

（POU：Point of Use）との関係で論じられる。供給ポイントは最後の計測の直後であり、接続ポイン

トは装置の後ろ、ユースポイントは装置の内部になる。超純水の品質は、他の重要な液体に比べても、

上記の 3 つのポイント間での変化が大きく、品質の管理には特に注意が必要である。供給ポイントか

らユースポイントに焦点を移すと、計測法はより困難に、またより高価格になる。大量の水資源や排水処理の要求は深刻な影響を環境に与えるため、水資源の保全は必要であ

る。水の品質を保つための技術が必要であり、より多くの水が超純水用にリサイクルされるようになる

必要がある。適切な処理方法と計測方法の開発が必要である。良く考えられたリサイクルプログラム

では、超純水供給用に清浄化ラインを用いることによって最終の水の品質を改善できる。超純水中の汚染物質をモニターする計測方法を図 56 に示す。超純水に関わるより複雑な処理方

法は、この章の補足資料で触れている。

PARAMETER MEASURED (POD/POC) TEST METHOD

Resistivity Online Electric cell

Viable bacteria

EPI Bacteria

Scan RDI

Lab

Lab

Lab

Incubation

Stained samples w/ Fluorescent Microscopy

Laser-scanning Cytometry

TOC Online Resistivity / CO2

Reactive Silica Online or Lab Colormetric

Colloidal Silica Calculation Total minus Reactive

Total Silica Lab ICP/MS

Particle Monitoring Online Light scatter

Particle Count Lab SEM – Capture filter at various pore sizes

Cations, anions, metals Lab Ion chromatography, ICP/MS

Dissolved O2 Online Electric Cell

図 56 超純水の一般的な計測方法

液体化学薬品 ― プロセス化学薬品に対しては、拡散熱処理前洗浄工程で要求される不純物レ

ベルが、最も厳しい値となる。液体化学薬品の純度レベルは、2001 年から次の技術ノードまで変わ

らないと予測される。より希釈した化学薬品を使う傾向に有るので、薬品の純度を上げなくてもプロセ

スで使われるレベルが向上するためである。その結果、今後 15 年間に必要とされる改善は、10 倍程度で済む。一方、液体パーテイクル測定

技術に関しては、90nm 以下のパーテイクルを検出することが重要な課題となる。HF 最終洗浄また

は SC-1 最終洗浄においては、表面処理の要求を満たすために、新規な化学薬品（たとえば、錯体

や pH 調整体）の導入が必要となろう。CMP 工程の増加により、凝集性や除去容易さのようなパラメ

ータに対する仕様の決定を含め、スラリーの純度要求のさらなる理解が必要となる。反応性の高い化

学薬品中のパーティクルに関しては、現在計測できるのは 100nm くらいまでである。しかし、パーティ

クルサイズ分布を仮定することによって、20nm 径のパーティクルの濃度を推定することができる。一般ガス／特殊ガス ― 表 80 で不純物や化学薬品の一般的なガイドラインが分かるが、特定の

ニーズにより、各個々のガスに対して値は変わる。窒素、酸素、アルゴン、および、水素のようなバルク

雰囲気ガスには大きな変更は必要とされない。不純物減少の改善要求の一部は将来のノードに伸

ばされている。しかし、一般ガス／特殊ガスに対して問題となる寸法でのガスの流れを乱さないような

インラインパーティクル計測は重要な課題である｡現在の技術を改良すれば、必要とされる検出感

度で、ユースポイント（POU）での測定を行うことが可能になる。現在の技術は、ユースポイントでの計

測要求に対応できるが、各特殊ガスラインごとの継続的なパーティクル監視は工場のインフラ整備に

相当なコストがかかるであろう。特殊ガス中汚染の影響の程度は、プロセスによって大きく変わるかも

しれない。たとえば、ある成膜ガスにおける特定の汚染レベルは、エッチングガスにおける同レベルの

汚染物質よりはるかにより多くの影響があるかもしれない。最も厳しい要求に応えるためには、ユース

ポイントにおいてフィルタ、場合によってはピュリファイアやジェネレータを用いる。安価で速い応答速

度の不純物分子検出が必要である。lowκや Cu プロセスに関連するガスの純度要求は、今後の課

題である。新規材料 ― プロセスに使われる新規材料の不純物仕様は、ますます重要になるであろう。メタル

酸化物、CMP スラリー、低／高誘電体材料、バリアメタル用原料（CVD やめっき液）、配線金属

（Cu,Ta）のような問題となる材料の仕様は、あまり研究されていない。これらの材料が技術要求を満

たす不純物仕様によって生産されるために、新規測定技術や影響研究が必要となる。設計とプロセスの相互作用 ― 欠陥源やメカニズムを決定する際重要となる標準的なテスト構造

が必要とされる。いったん、設計とプロセスの相互作用を解明できれば、プロセス感度が低いデバイス

設計の基本ルールを確立できるであろう。プロセス感度分析やプロセス感度を鈍感化させるためのサ

イクル時間は、デバイス設計と歩留りの向上に重要となる。その上、様々な層のランダム欠陥に対す

る設計感度は、設計プロセスにおいて考察される必要がある。プロセスとプロセスの相互作用 ― プロセス工程間の欠陥形成（レジスト膜厚とコンタクト密度がビ

ア／コンタクト内の残渣レベルに影響するような）の相互作用は、対象の装置やプロセスに必ずしも

密接な関連がないような前後の工程の装置やプロセスに特別な要求を与えるかもしれない。隣接モ

ジュールの性能を劣化させるあらゆる汚染物質が移送されないように、クラスタ装置や洗浄槽等は、

注意深く設計されなければならない。不要なプロセス相互作用を検出し、理解し、なくすために、プロ

セスモニタと制御は重要な役割を果たす。適切なセンサとデータは、上流・下流のプロセスパラメータ

や歩留りにすばやく反映させるための適切な情報管理システムとともに、装置間や装置内の統計的

プロセス制御（SPC）を可能にしなければならない。

表 95a ウェーハ環境汚染制御の技術的要求 ― 短期


2002 115nm

2003 100nm

2004 90nm

2005 80nm

2006 70nm

2007 65nm

Wafer Environment Control Critical particle size (nm) [A] 65 58 52 45 38 35 33

# Particles > critical size (/m3) [B] 5 4 3 2 2 1 1 Airborne Molecular Contaminants (ppt)) [C] Lithography—bases (as amine, amide, or NH3) 750 750 750 750 750 <750 <750

Gate—metals (as Cu, E=2×10-5) [C] 0.2 0.2 0.15 0.1 0.1 0.07 <0.07 Gate—organics (as molecular weight greater than or equal to 250, E=1×10-3) [D] 100 90 80 70 60 60 50

Organics (as CH4) 1800 1620 1440 1260 1100 900 <900

Salicidation contact—acids (as Cl-, E=1×10-5) 10 10 10 10 10 <10 <10

Salicidation contact—bases (as NH3, E=1×10-6) 20 16 12 10 8 4 <4 Dopants (P or B) [E] <10 <10 <10 <10 <10 <10 <10 Process Critical Materials Critical particle size (nm) [A] 65 58 52 45 38 35 33 Ultrapure Water Total oxidizable carbon (ppb) 1 1 <1 <1 <1 <1 <1 Bacteria (CFU/liter) <1 <1 <1 <1 <1 <1 <1 Total silica (ppb) 0.1 0.1 0.1 0.1 0.05 0.05 0.05 # Particles>critical size (/ml) <0.2 <0.2 <0.2 <0.2 <0.2 <0.2 <0.2 Critical cation, anion, metals (ppt, each) <20 <20 <20 10 10 10 10 Liquid Chemicals [F] Particles—critical size (ml) <10 <10 <10 <10 <1 <1 <1

HF-, H2O2, NH4OH: Fe, Cu (ppt, each) <150 <135 <110 <100 <90 <50 <50 Critical cation, anion, metals (ppt, each) <10 <10 <10 <5 <5 <5 <1 HF-only, TOC (ppb) <30 <30 <25 <20 <15 <10 <10

HCl, H2SO4: All impurities (ppt) <1000 <1000 <1000 <1000 <1000 <1000 <1000BEOL Solvents, Strippers K, Li, Na, (ppt, each) <1000 <1000 <1000 <1000 <1000 <1000 <1000ILD CVD Precursors (e.g., TEOS) Metals (ppb) <1 <1 <1 <0.1 <0.1 <0.1 <0.1

H2O (ppmV) <10 <10 <10 <5 <5 <5 <1 Bulk Gases

N2, O2, Ar, H2: H2O, O2, CO2, CH4 (ppt, each) <1000 <1000 <1000 <1000 <1000 <100 <100 # Particles > critical size (/liter) <0.1 <0.1 <0.1 <0.1 <0.1 <0.1 <0.1 Specialty Gases # POU particles > critical size (/liter) [F] 2 2 2 2 2 2 2 Inerts—Oxide/Photoresist Etchants/Strippers

O2 (ppbV) <1000 <1000 <1000 <500 <500 <500 <100

H2O (ppbV) <1000 <1000 <1000 <500 <500 <500 <100 Individual specified metails (ppbWT) <10 <10 <10 <10 <10 <1 <1


表 95b ウェーハ環境汚染制御の技術的要求 ― 長期


2013 32nm

2016 22nm

Wafer Environment Control Critical particle size (nm) [A] 23 16 11

# Particles > critical size (/m3) [B] 1 <1 <1 Airborne Molecular Contaminants (ppt) [C]

Lithography—bases (as amine, amide, or NH3) <750 <750 <750

Gate—metals (as Cu, E=2 × 10-5) [C] <0.07 <0.07 <0.07 Gate—organics (as molecular weight greater than or equal to 250, E=1 × 10-3) [D] 40 30 20

Organics (as CH4) <900 <900 <900

Salicidation contact—acids (as Cl-, E=1 × 10-5) <10 <10 <10

Salicidation contact—bases (as NH3, E=1 × 10-6) <4 <4 <4 Dopants (P or B) [E] <10 <10 <10 Process Critical Materials Critical particle size (nm) [A] 23 16 11 Ultrapure Water Total oxidizable carbon (ppb) <1 <1 <1 Bacteria (CFU/liter) <1 <1 <1 Total silica (ppb) 0.01 <0.01 <0.01 Particles—critical size (ml) <0.2 <0.2 <0.2 Critical cation, anion, metals (ppt, each) <10 <10 <10 Liquid Chemicals [F] # Particles > critical size (/ml) <1 <1 <1

HF-, H2O2, NH4OH: Fe, Cu (ppt, each) <50 <40 <40 Critical cation, anion, metals (ppt, each) <1 <1 <1 HF-only, TOC (ppb) <8 <6 <4

HCl, H2SO4: All impurities (ppt) <1000 <1000 <1000 BEOL Solvents, Strippers K, Li, Na, (ppt, each) <1000 <1000 <1000 ILD CVD Precursors (e.g., TEOS) Metals (ppb) <0.1 <0.1 <0.1

H2O (ppmV) <1 <1 <1 Bulk Gases

N2, O2, Ar, H2: H2O, O2, CO2, CH4 (ppt, each) <100 <100 <100 # Particles > critical size (/liter) <0.1 <0.1 <0.1 Specialty Gases # POU particles > critical size (/liter) [F] 2 2 2 Inerts—Oxide/Photoresist Etchants/Strippers

O2 (ppbV) <100 <50 <50

H2O (ppbV) <100 <50 <50 Individual specified metails (ppbWT) <1 <1 <1


Notes for Table 95a and b

[A] Critical particle size is based on ½ design rule. All defect densities are “normalized” to critical particle size. Critical particle size does not necessarily mean “killer” particles. For UPW water and liquid chemicals (see text), particle measurements at critical particle size is not possible with existing metrology, but is inferred from assumed particle size distributions and measurements of particles at sizes greater than critical particle dimension.

[B] Airborne particle requirements are based on an assumed value for deposition velocity of 0.01 cm/second, resulting in 1 particle/m2/hr. for a ambient concentration of 3 particles/m3. (This value represents an approximate value at atmospheric conditions.

[C] Ion indicated is basis for calculation. Exposure time is 60 minutes with starting surface concentration of zero. Basis for lithography is defined by lithography roadmap. Gate metals and organics scale as surface preparation roadmap metallics and organics. All airborne molecular contaminants calculated as S=E*(N*V/4); where S is the arrival rate (molecules/second/cm2), E is the sticking coefficient (between 0 and 1, N is the concentration in air (molecules/cm3); and V is the average thermal velocity (cm/second)

[D] The sticking coefficients for organics vary greatly with molecular structure and are also dependent on surface termination. In general molecular weights < 250 not considered detrimental due to the higher volatility of these compounds.

[E] Includes P, B, As, Sb

[F] Particle targets apply at POU, not incoming chemical. Point-of-tool connection chemical metallic targets are based on Epi starting material, sub-ppb contribution from bulk distribution system, 1:1:5 standard clean 1 (SC-1) and elevated temperature 1:1:5 standard clean 2 (SC-2) final clean step. “HF last” or “APM last” cleans would require ~10× and ~100× improved purity HF (mostly Cu) and APM chemicals, respectively.

[G] Critical metals and ions include: Ca, Co, Cu, Cr, Fe, Mo, Mn, Na, Ni, W

[H] TOC values are based on best available technology and are not necessarily supported by yield data.

解決策候補

歩留りモデルと装置許容欠陥数

1997 年、および 1999 年版の ITRS でインターナショナル・セマテックが行った装置許容欠陥数の

妥当性検証は 2001 年度版でも継続された。ロードマップにおける目標許容欠陥数が適切であるこ

とを絶えず確認するため、モデルの検証を定期的に行わなければならない。今後も歩留りモデルに

係わる課題に取り組むためには、モデル化技術を高度化するための研究が必要である。システマチック欠陥起因歩留り（SDLY；systematic defect limited yield）を決めている要因を

モデル化することが、益々、歩留り向上専門家の関心を引くようになっている。この傾向は、SDLY が

歩留り立上げ時期における際立った問題であり、また歩留り立上げの期間が短くなり続けていること

により、拍車がかけられている。さらに、パラメータ起因歩留り（parametric limited yield）の問題と

設計・プロセス間のミスマッチが立上げ初期初期段階での歩留りを制限している。今後、見えない欠陥の占める割合が増加するため、歩留りのモデリングと許容欠陥数の見積りは

複雑になっていく。従って、欠陥モデルは電気的特性評価からの情報をより重視し、視覚的な解析

への依存度を低くする必要がある。このため、新しい評価デバイスと方法の探求が要求される。配線

間接続層は特に大きな課題であり、技術的な要求の中でもそのように認識されてきた。極薄膜の信頼性、プロセスの複雑さ、配線速度、伝送特性、および、欠陥になるかならないかは別

として波長に依存したレチクル上欠陥の歩留りへの影響をモデル化することが課題となる。大学やそ

の他の研究機関には最先端プロセス用の設備が無いために、この分野での研究を面倒なものにして

いる。図 57 は解決策の候補を示している。

図 57 欠陥モデルと許容欠陥数に関する解決策候補

2003 2005 20072001 2011 2013 20152009 2017

Research Required Development Underway Qualification/Pre-Production

This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.

First Year of IC Production

2004 2006 20082002 2012 2014 20162010

2003 2005 20072001 2011 2013 20152009 2017



First Year of IC Production 2003 2005 20072001 2011 2013 20152009 2017



2003 2005 20072001 2011 2013 20152009 20172003 2005 20072001 2011 2013 20152009 20172003 2005 20072001 2011 2013 20152009 20172003 2005 20072001 2011 2013 20152009 20172003 2005 20072001 2011 2013 20152009 2017






2004 2006 20082002 2012 2014 201620102004 2006 20082002 2012 2014 20162010

YIELD MODEL

Defect Budget node-by-node validation

Circuit lim ited yield model

Statistics for ultra small population

Scaling FEOL complexity

Parametric limited yield model

DEFECT BUDGETING

Ultra-thin film integrity

Advanced test structures for non visual defects

Low defect surface preparation.

欠陥検出と特徴付け

欠陥検出装置に対する技術的要求を満たすためには、多大な研究と開発が今すぐに必要である。

エッチング工程で形成された高アスペクト比（HAR；high aspect ratio）構造での検出（図 58）は現

在十分ではない。量産時期での光散乱方式および光学画像比較方式による解決は、2005 年に限

界となる。孤立した高アスペクト比構造の底部に生じた非常に薄い残渣を検出する有効な解決法を

探るために、ホログラフィー画像比較、電子ビーム（散乱、または画像形成）、音響画像技術、および

X 線画像形成などの新手法の早期開発が望まれる。新たな検出システムの開発には適切な部品技術が不足している。経済的な光学技術の開発を継

続するために、短波長化、連続波長レーザ、高い量子効率と高速捕捉、適当な低損失で低収差レ

ンズ、波長板、偏光子、および安定した機械的、音響 -光学走査装置が今すぐに必要である。ロードマップで要求される感度を満たした上での歩留り立上げ時期および量産時期の目標処理能

力を達成するためには大きなブレークスルーが要求されている。ウェーハ上の大面積領域からの並

列データ取得のためにはアレイ検出が開発されるべきである。ソフトウェアのアルゴリズムの改良により

SN 比を向上できれば、光学的検出技術を延命させることができるであろう。解決策は、莫大な量の欠陥に関連した組成、形状、欠陥分類などに関するデータ、および、迅速

な意志決定の必要性を含まなければならない（この領域における必要性についての補完的説明は

次節の歩留り向上を参照）。自動欠陥分類、空間分布解析、動的サンプリング、歩留りへの影響評

価、およびその他のアルゴリズム技術はすでに意思決定までの時間と、リスクを負った製造を減少さ

せている。欠陥検出と特徴付けのための評価・解析装置はこれらの技術を分析するためにより多くの情報を

生み出すことが必要である。より小さい欠陥を検出するために感度を上げようとする課題は、分解能

を上げるために特徴付けのためのプラットフォームをインラインに移した。処理能力と情報量のどちら

を優先するかは重要な課題である。このため、欠陥検出は欠陥の発生源により近い所で行われてい

る。欠陥検出機能をプロセス装置に集積するための開発は自動プロセス制御を導入するために加

速する必要がある。

図 58 欠陥検出と特徴づけに関する解決策候補

First Year of IC Production 2001 2002 2003 2004 2005 2006 2007 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017

Bare WaferLight scattering

Novel

Non-metal FilmsLight scattering

Novel

Patterned Wafer

Poly or LI LayersLight scattering

Optical imaging

E-beam imaging

Novel

ADI MacroOptical Imaging

Novel

ADI MicroLight scattering

Optical imaging

Post CMPLight scattering

Optical imaging

E-beam imaging

Novel

Post EtchLight scattering

Optical imaging

E-beam imaging

Novel

This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution. Research Required Development Underway Qualification / Pre-Production

歩留り習熟

歩留り習熟の技術的要求の表の yellow と red の領域で示されているように、着目されなければな

らない 2 つの技術分野は、データ管理と欠陥／不良の原因究明である。デバイスメーカの関係者、メ

トロロジーと情報技術のサプライアそれと大学、研究機関関係者の協力した努力が迅速な歩留り習

熟に関連した全てのデータを管理するための戦略的な計画を立案し実行するために必要である。こ

のような協同ワークなしにはデータ管理と不良原因探求のための解析分野においては多くの非効率

が存在し続けるであろう。下のデータ管理システムの所で他の解決策候補を示す。これまで指摘してきたように、欠陥／不良の原因がなければ歩留り習熟は毎月 5%以上の受容され

る速度で改善が進むと期待できる。しかしながら、我々の半導体工業の過去の技術移転の歴史を考

えると、プロセス技術がプロセス R&D グループから生産ラインに手渡された後も数多くの欠陥／不良

原因が予想されるであろう。要求されている 1 年以内に 30%から 80%への歩留り向上を達成するに

は 2 つの方法がある:1.原因やメカニズムの究明が必要な新たな欠陥／不良の数を減らす。2.新たな

欠陥／不良の原因やメカニズムの究明とその確定に要する時間を減らす。第一のアプローチはそれ

ぞれの企業の事情に依存する一方、第二のアプローチは以下に示すような急速な欠陥／不良の原

因の究明のためには多くのツールや技術を必要とする。さらに設計と製造工程の複雑さがますます増大することに伴って、歩留りに影響を与える傾向や突

発的な不良を検出しタイムリーに反応することができる能力は、パッシブデータへ大きく依存している。

このことは、そこでは最大の生産性と利益が得られる歩留り立上げ（yield ramp）の期間において特

に真実になる。パッシブデータとは、適切な抜き取り戦術によって製品からインラインで収集された欠

陥、パラメトリックそして電気的テストデータであると定義できる。短ループ試験のような実験のための

時間的余裕は将来の技術ノードでは簡単には手に入らないであろう。潜在的な問題を傾向づけたり、

プロセスの突発不良を明確にするために許される時間の要求から、測定データ固有の SN 比を最大

にする抜き取り技術の開発が必要である。統合データ管理（IDM）のゴールは可能な限り少ない試

料でプロセスの問題点を明確にすることである。製造プロセスに関連づけて製品データを整頓する解

析手法はより強力な信号をもたらし、そして、それらは様々なレベルのプロセス履歴や人間の経験

（学習した知識）を理解しているので、測定ノイズの影響をほとんど受けなくなりそうである。それ故に、

歩留り習熟への有望解は、製品データや装置の健康状態あるいはその他のその場（in-situ）プロセ

ス測定から情報を発生させる技術の開発を含んでいる。データ・マイニングとも呼ばれる、製品情報

を製造プロセスとを相関付ける自動化の方法もまた要求されている。新しい手法や技術をうまく統合

する基本は、仮想的なあるいは物理的に組み合わされたデータベース環境でデータコミュニケーショ

ンを促進する規格を作成することである。見える欠陥（Visible Defects）見ることができる欠陥源をつきとめる装置（光学方式あるいは SEM 方式による検出、そして欠陥レ

ビュー、SSA, ADC, EDX, FIB）はよく整備されているが、背景の擬似欠陥から真の欠陥を弁別す

るための十分な信号対雑音比を達成し、ますます小さくなっていく見える欠陥の元素組成を測定評

価するために、新しい装置や手法が開発されなければならない。

見えない欠陥（Non-visual Defects）光学顕微鏡技術の次に、処理能力を犠牲にしないで高い分解能を提供できる適正価格の検査

技術が必要とされる。見えない欠陥源をつきとめるために、不良解析装置の分解能が改善されること

を要求している。90nm 以下の技術ノードは、原子レベルの欠陥領域まで検出可能な拡張性のある

不良解析技術の開発を要求している。さらに、個々の回路やトランジスターを特性評価し、あるいはリ

ーク経路を同定するために、内部回路用 DC マイクロプロービングの分解能が向上されることが必要

である。局所的な検出の難しい構造欠陥をひきおこす設計とプロセスの相互作用を研究してモデル

化しなければならない。テスト容易化手法および診断容易化設計は、欠陥原因箇所を同定する能

力を向上させるために、これらのモデルを必要としている。パラメトリック欠陥（Parametric Defects）回路テスターでの測定中により多くのパラメトリックデータを保存しておくことは、パラメトリック起因の

欠陥の原因を突き止める助けになるであろう。この情報は、空間分布解析（SSA）を含む各種の技術

を使って、プロセスデータとの相関を可能とするであろう。"パラメトリック欠陥 "を引き起こす可能性の

ある項目の確率をモデル化することで、原因まで遡るのに費やす時間を減らすこともできる。BIST（Built In Self Test）技術は、パラメータの変動やミスマッチによって起こるレース条件や不良モード

を明確にするために開発されるべきである。電気的欠陥（Eklectrical Faults）現在、メモリアレーテストチップやマイクロプロセッサ中のメモリアレーが迅速に欠陥を同定するため

に用いられており、ノンアレーデバイスにも引き続き使われるであろう。将来の製品はテスト工程で不

良を同定するように設計されていなければならない。テストのための設計（DFT）と組込みセルフテスト

（BIST）は欠陥を同定することを助けることができる 2 つの方法である。DFT と BIST の両者の不良

パターンは回路中の物理的な位置を表示しなければならない。正確な不良と欠陥の対応づけモデ

ルも将来の欠陥位置の同定作業を助けるために開発されなければならない。その他、テストプログラ

ムには不良パターンの情報を保存し、あらかじめ規定された（モデル化された）不良モードの可能性

に基づいて解析できることが必要である。これらの技術は全ての歩留り技術者に、回路不良の位置

と原因をより迅速かつ精密に突き止めることを提供する。データ管理システム（Data Management System）次の分野が時期 DMS の挑戦を実現するために必要な研究開発投資の対象である。これはセマテ

ックが後援した DMS 調査研究の一部として Oak Ridge National Lab.（ORNL）による報告で指

摘されている。・データファイルフォーマットと座標系の標準化・ DMS／WIP の統合・データ収集、保管、記録と破棄についての DMS の方法論・ツール／プロセスの先行コントロール（APC）のための DMS この調査研究の追加情報は本ロードマップの補足資料中に提供してある。

図 59 歩留り習熟の解決策候補

2003 2005 20072001 2011 2013 2015 2009 2017

Research Required Development Underway Qualification/Pre - Production This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.


Integrated Management For Rapid Defect Sourcing

Standard data formats Universal wafer coordinates Automated data reduction algorithm Auto methods to correlate design, process, and test

Electrical Fault Sourcing BIST Design for diagnosis

Failure probability modeling Fault to defect mapping

BIST Design/process interaction modeling Improved micro - analytical resolution

Parametric Disturbance Sourcing

Process capability analysis Auto revision of test structure with design revision Predictive parametric disturbance modeling

Non - visual Defect Sourcing

2003 2005 20072001 2011 2013 2015 2009 2017



2003 2005 20072001 2011 2013 2015 2009 2017


First Year of IC Production 2003 2005 20072001 2011 2013 2015 2009 2017


2003 2005 20072001 2011 2013 2015 2009 2017 2003 2005 20072001 2011 2013 2015 2009 2017 2003 2005 20072001 2011 2013 2015 2009 2017 2003 2005 20072001 2011 2013 2015 2009 2017 2003 2005 20072001 2011 2013 2015 2009 2017



First Year of IC Production 2004 2006 20082002 2012 2014 2016 20102004 2006 20082002 2012 2014 2016 2010

Integrated Data Management for Rapid Defect Sourcing

Standard data formats Universal wafer coordinates Automated data reduction algorithm Auto methods to correlate design, process, and test

Electrical Fault Sourcing BIST Design for diagnosis

Failure probability modeling Fault to defect mapping

BIST Design/process interaction modeling Improved micro - analytical resolution

Parametric Disturbance Sourcing

Process capability analysis Auto revision of test structure with design revision Predictive parametric disturbance modeling

Non - visual Defect Sourcing

ウェーハ環境汚染制御（Wafer Environmental Contamination Control）プロセス装置 ― プロセス装置の欠陥を低減することは、欠陥密度ターゲットを達成するための最

大の課題である。次の 15 年に能力の大きな増進をもたらし、また、130-100nm およびそれ以降のデ

バイスのコスト効率的な大量生産を実現するため、解決策および技術の発展が期待される。図 60 参

照。装置の欠陥目標は、主に水平方向のスケーリングに基づく。しかし、縦方向の欠陥、特にゲート

積層構造を問題にした時、金属、その他の見えない汚染、そしてデバイスパラメータへの影響を理解

する必要がある。新しい洗浄技術、その場（ in-situ）チャンバーモニタリング、材料開発、そして部

品クリーニング技術の改善を含む他の技術は、ウェーハ処理ごとのチャンバー清浄度の維持および

チャンバーのウェットクリーニング頻度の大幅低減に役立つ。こうした技術の発展は、装置の稼働率

も向上させる。ウェーハ裏面の汚染を減らす要求は、計測技術および装置の根本的改善を促すだ

ろう。ウェーハ裏面から隣のウェーハ表面への金属／パーティクルのクロス汚染、リソグラフィにおける

焦点深度／ホットスポット、静電チャック上でのパンチスルーなどは、すべて今後の装置開発に向け

ての課題である。パーティクル防止技術（O リングの材料選択、ガス流量／温度管理、ウェーハチャッ

ク最適化）は欠陥密度低減のためのキーテクノロジであり続けるであろう。現在の装置およびプロセス

設計を高度化するために、また、その場（ in-situ）センサーからのデータ解釈やセンサー配置最適

化のため、リアクターの汚染形成、輸送、堆積メカニズムなどの更なる原理的な理解が求められてくる

であろう。こうした基本的な物理的モデル、化学的モデル、プラズマリアクターの汚染モデルが採用さ

れるべきである。その場（in-situ）プロセス制御は、プロセス誘起欠陥を低減させることはもちろんのこ

と、プロセス後の測定を削減にするためにも、ますます重要になってくるだろう。装置における知的プ

ロセス制御のために、装置パラメータがデバイス性能にどのように影響するのか原理的理解が必要で

ある。新しいセンサーと新しい制御ソフトを装置メーカやユーザーが簡単に取りつけられるようなオー

プンな制御システムは、知的プロセス制御を可能にするために必要となるだろう。

AMC—Airborne Molecular Contamination

図 60 ウェーハ環境汚染制御の解決策候補




2003 2005 20072001 2011 2013 20152009 2017

2004 2006 20082002 2012 2014 20162010

PROCESS CRITICAL MATERIALS –WAFER ENVIRONMENT CONTROLSDevice correlation

AMC mechanisms, test structures

AMC insensitive processes

AnalyticalInline, AMC analytical tools

Standard methods and sampling schemes

Standardized reference libraries of spectra

Contaminant elimination

Particle/AMC removal

Chemical and surface interaction models

Materials of construction wafer isolation technology

Inert atmosphere

Sealing and contaminant removal/trapping

Inert environments to control surface states

CMP slurry / pads – purity and monitoring

Chemicals – POU generate / purify / dilute

Gases – specialty gas purity and monitoring

New materials – impurity monitoring for new targets, low k dielectrics

Ultrapure waterBacteria, silica, anions, bed regeneration sensorsClosed environment oxygen concentration control

Conservation / recycling / reclaim water

GeneralFluid purity impact on device yield / perform

Correlation / validation test structures

Rapid response inline trace impurity detection

Cost-effective realtime detection of critical size particles

PROCESS CRITICAL MATERIALS




2003 2005 20072001 2011 2013 20152009 2017

2004 2006 20082002 2012 2014 20162010








2003 2005 20072001 2011 2013 20152009 2017

2004 2006 20082002 2012 2014 20162010

2003 2005 20072001 2011 2013 20152009 20172003 2005 20072001 2011 2013 20152009 2017

2004 2006 20082002 2012 2014 201620102004 2006 20082002 2012 2014 20162010

PROCESS CRITICAL MATERIALS –WAFER ENVIRONMENT CONTROLSDevice correlation

AMC mechanisms, test structures


Device correlationAMC mechanisms, test structures


AMC mechanisms, test structuresAMC mechanisms, test structures

AMC insensitive processesAMC insensitive processes







Inline, AMC analytical tools



Inline, AMC analytical toolsInline, AMC analytical tools

Standard methods and sampling schemesStandard methods and sampling schemes

Standardized reference libraries of spectraStandardized reference libraries of spectra







Particle/AMC removalParticle/AMC removal

Chemical and surface interaction modelsChemical and surface interaction models


Inert atmosphere




Inert atmosphere



Inert atmosphereInert atmosphere

Sealing and contaminant removal/trappingSealing and contaminant removal/trapping

Inert environments to control surface statesInert environments to control surface states

CMP slurry / pads – purity and monitoringCMP slurry / pads – purity and monitoring

Chemicals – POU generate / purify / dilute

Gases – specialty gas purity and monitoring

New materials – impurity monitoring for new targets, low k dielectricsNew materials – impurity monitoring for new targets, low k dielectrics





Bacteria, silica, anions, bed regeneration sensorsBacteria, silica, anions, bed regeneration sensorsClosed environment oxygen concentration controlClosed environment oxygen concentration control

Conservation / recycling / reclaim waterConservation / recycling / reclaim water









Fluid purity impact on device yield / performFluid purity impact on device yield / perform

Correlation / validation test structuresCorrelation / validation test structures

Rapid response inline trace impurity detectionRapid response inline trace impurity detection

Cost-effective realtime detection of critical size particlesCost-effective realtime detection of critical size particles

PROCESS CRITICAL MATERIALS

プロセスに致命的影響を与える材料 ― 欠陥の発生防止および排除に対する一連の解決策の

候補技術を図 60 に示す。更なる清浄化の必要性を明らかにするために、不純物汚染のデバイスへ

の影響について引き続き研究する必要がある。たとえば腐食のようにシステム的な懸念がある場合に

は、より高純度な材料を探すという様な形でプロセスの問題に繋がる場合もある。超純水の品質はユ

ースポインに注目する必要がある。水の品質は一般的には製造ポイントで測定されているのであって、

ユースポイントでもウェーハでもない。装置の水質への影響、特にパーティクル、シリカ、溶存酸素の

影響を理解することは、水質を保証するために必要である。プロセスに影響を与える材料に対するイ

ンライン微量不純物分析技術は、ユースポイントでの清浄度レベルをさらに理解するために必要であ

る。超純水のパーティクルレベルの目標値は、現在の設計、フィルタリングの実施、市販のオフライン

パーティクル計測を用いた確認によって、容易に達成できる。0.1μm 以下のパーティクルの乱高下

をリアルタイムで検出するためには、オンラインモニタリング技術を改善しなければならない。また、極

微量レベルのシリカを解析するために、分析技術の改善が必要である。超純水の再生と再利用を推

進するためには、ユースポイントにおいて再生された超純水の水質がシングルパス水と同等以上であ

ることを保証する必要があり、高速オンライン分析技術、特に有機物検出の改善が必要である。特

殊ガス用パーティクルフィルタに関して、連続モニター無しにフィルタが適切に機能することが期待さ

れており、フィルタの信頼性を向上させるために、有効性と効率の実証が必要である。特殊ガスのユ

ースポイントにおける 90nm 以下のパーティクル測定技術の開発は、インライン核凝縮カウンター

（CNC；Condensation Nucleus Counter）と同等の技術開発が必要であり、それは酸化性、腐食

性、発火性および毒性のガスに対応できる必要がある。新材料に対する仕様、標準評価法の確立

が求められるだろう。ウェーハ環境制御（Wafer Environment Control） ― 環境雰囲気中の制御すべき汚染物質

の種類が増加するにつれ、測定能力も拡大しなければならない。粒子性ではない汚染に対して、実

用的で精度が良く、再現性も有るリアルタイムセンサーの必要性が高まっている。プロセスの敏感性

が高まるにつれ、不活性ガス中でのウェーハ保管技術と搬送技術への期待が高まっている。ゲート

酸化前の洗浄、コンタクト形成前の洗浄、サリサイド工程は、真っ先にこの技術が必要となる工程で

ある。加えて、不活性雰囲気の採用は、真空ロードロック装置への水分混入を低減し、それによって

汚染とロードロックの真空引き時間を低減する効果ももたらす。密閉式キャリアパージシステムが現存

し進化している中で、ウェットステーションのような装置での雰囲気不活性化も必要であり、一つの挑

戦課題である。ウェーハ隔離技術の進化とともにキャリアおよびポッドの設計や材料選択は重要性を

増すだろう。それは雰囲気からウェーハを隔離するためと、隔離雰囲気自体の汚染を避けるためであ

る。加えて、プロセス間のクロス汚染を助長しない材料および設計が必要となる。密閉技術、低アウト

ガス、非吸着性の材料開発が、効果的なウェーハ隔離技術開発の鍵である。

歩留り改善 -...

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