V . 1

CAPITOLO V

DISPOSITIVI AD EFFETTO DI CAMPO

5.1. - Introduzione.

I transistori ad effetto di campo o FET (Field Effect Transistor) sono dei dispositivi a semiconduttore il cui funzionamento dipende dallazione di controllo operata da un campo elettrico sulla corrente che li attraversa. Pi precisamente, l'intensit della corrente che scorre nel semiconduttore tra due terminali (source e drain) viene controllata dalla tensione applicata su un terzo terminale (gate). In base alla modalit con cui viene realizzato l'elettrodo di controllo, i transistori ad effetto di campo in silicio possono raggrupparsi in tre grandi famiglie:

1) FET a giunzione p-n o JFET (Junction Field Effect Transistor), in cui il gate realizzato con una giunzione p-n polarizzata inversamente;

2) FET a giunzione metallo-semiconduttore o MESFET (MEtal-Semiconductor Field Effect Transistor), in cui il gate realizzato con una giunzione rettificante metallo-semiconduttore polarizzata inversamente;

3) FET a struttura metallo-ossido-semiconduttore o MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor), anche detti IGFET (Insulated Gate Field Effect Transistor) per la loro struttura in cui il gate metallico isolato dal semiconduttore da un sottile film di biossido di silicio; quest'ultimo il dispositivo maggiormente impiegato per la realizzazione di circuiti ad alto livello di integrazione (VLSI), come i microprocessori e le memorie a semiconduttore.

In breve, i transistori ad effetto di campo presentano le seguenti caratteristiche: a) il loro funzionamento dipende dal flusso dei soli portatori maggioritari e pertanto sono

dei dispositivi unipolari; b) sono pi semplici da realizzare rispetto i transistori bipolari a giunzione (BJT) e nella

forma integrata occupano meno spazio; c) presentano una elevata impedenza di ingresso (M); d) sono affetti da un rumore inferiore a quello presentato dai transistori a giunzione; e) non presentano una tensione residua diversa da zero per correnti di drain prossima a

zero e quindi possono funzionare bene come interruttore.

(5.3 - Gennaio 2005)

V . 2

Il principale svantaggio dei FET consiste nel fatto che il valore del prodotto "amplificazione-larghezza di banda" per questi dispositivi in genere pi basso di quello che tipicamente si ottiene nei transistori bipolari.

5.2. - Dispositivi JFET.

La struttura in sezione di un JFET a canale n, realizzato in tecnologia planare, illustrata in Fig.1. Uno strato n accresciuto epitassialmente su un substrato di tipo p. Una ulteriore zona di tipo p+ viene ottenuta per diffusione e in essa realizzato il contatto metallico corrispondente al terminale di gate. Al di fuori di tale zona sono poste altre due zone drogate n+ corrispondenti ai contatti di source e drain.

Una differenza di potenziale applicata tra i due contatti estremi provoca un flusso di corrente che percorre il canale nel senso della sua lunghezza. Si tratta di una corrente di portatori maggioritari e cio, in questo caso, di elettroni. Per la presenza della zona di svuotamento a ridosso della giunzione canale-substrato, che nel funzionamento normale per lo pi polarizzata inversamente, il canale stesso risulta isolato rispetto il substrato.

Per il JFET mostrato in Fig.1 si impiega la seguente nomenclatura convenzionale, valida anche per tutti gli altri dispositivi FET: - il source S (emettitore - sorgente) il terminale attraverso cui i portatori maggioritari

entrano nel dispositivo; la corrente che entra in S viene indicata con IS ;

- il drain D (collettore - pozzo) il terminale attraverso cui i portatori maggioritari escono dal dispositivo; tra drain e source viene applicata una tensione VDS che nel seguito verr

indicata brevemente come VD ; la corrente che entra in D viene indicata con ID ed in

modulo praticamente coincidente con IS (a meno della corrente inversa della giunzione di gate e se VD non prossima al valore di rottura);

n+

Source (VS) S

Gate (VG) G

Drain (VD) D

zone di svuotamento

substrato di tipo p

strato epitassiale di tipo n

c a n a l e

Fig. 1 - Sezione di un JFET a canale n

n+ p+

IS ID IG

V . 3

- il canale, cio la regione di tipo n attraverso la quale i portatori maggioritari si muovono tra i due terminali di source e drain;

- il gate G (base - porta) il terminale di controllo che consente la variazione dello spessore del canale; tra gate e source viene applicata una tensione VGS , indicata

brevemente come VG , in modo da polarizzare inversamente la giunzione p+-n; la

corrente (molto piccola o nulla) che entra in G viene indicata con IG .

I simboli comunemente impiegati per rappresentare negli schemi elettrici i dispositivi JFET, sia a canale n sia p, sono riportati in Fig.2. La freccia del terminale di gate indica il verso della possibile corrente di conduzione sulla giunzione di gate. Riguardo i segni delle tensioni e delle correnti, in un JFET a canale n si ha che ID e VD sono positive mentre VG , IS

e IG sono negative; in un JFET a canale p invece ID e VD sono negative mentre VG , IS e IG

sono positive (le tensioni, come detto, sono riferite al source). I dispositivi di uso pi comune sono i JFET a canale n, che vengono preferiti poich

risultano pi veloci dei dispositivi a canale p, nei quali la conduzione affidata alle lacune. Ci risulta in quanto il tempo di transito dei portatori nel canale inversamente proporzionale alla loro mobilit e come noto, a parit di drogaggio, la mobilit degli elettroni n risulta maggiore di quella delle lacune p .

Nel seguito ci si riferir a dispositivi realizzati in silicio, tranne che diversamente specificato.

5.3. Funzionamento del JFET e sue caratteristiche corrente-tensione.

Nel seguito riportato un procedimento per ricavare, con buona approssimazione, l'espressione che lega la corrente di drain ID alla tensione di drain VD ed alla tensione di gate

VG in un JFET a canale n. Tale espressione permette di tracciare le curve caratteristiche di

uscita dei JFET (nel seguito indicate per brevit come caratteristiche ID - VD , riportate nel paragrafo 5.4), in funzione della tensione di gate VG. Al fine di semplificare l'analisi, per il JFET si considerer la struttura a barretta riportata in Fig.3, simmetrica rispetto lasse

S

G

D

JFET a canale n

S

G

D

JFET a canale p

Fig. 2 - Simboli circuitali dei dispositivi JFET

V . 4

orizzontale. Tale struttura idealizzata pu pensarsi derivata da quella planare, rappresentata in Fig.1, considerando come tratto utile soltanto la porzione di canale che in Fig.1 posta immediatamente al di sotto del terminale di gate e supponendo che il gate ed il substrato di tipo p siano collegati insieme. Nel modello considerato si supporr inoltre che i drogaggi delle due zone p siano eguali e che le giunzioni siano a gradino.

Con queste ipotesi, per il calcolo della "resistenza del canale" nel JFET, possibile considerare il canale stesso come un semplice parallelepipedo di silicio la cui resistenza R = L / S, avendo indicato con L la lunghezza del canale, con S la sua sezione e con la sua conducibilit. In tal caso, se 2a la larghezza complessiva del canale (distanza tra le giunzioni metallurgiche), W l'ampiezza di ciascuna delle due zone di svuotamento e Z la dimensione del dispositivo in direzione normale al piano del disegno, si pu scrivere:

ZWaL

R )-2

1(=

dove W dipende dalla tensione di polarizzazione data al gate e la conducibilit vale q n ND , avendo indicato con ND il drogaggio del canale. Se il gate polarizzato

inversamente, si ha:

)12

GiD

VNq

W s = (

Questo risulta vero fin quando il valore della tensione VD tra source e drain inferiore a 1 V, per cui si pu trascurare la caduta di potenziale lungo il canale e considerare costante il valore di W lungo tutto il canale. In tal caso si ottiene:

Source

Gate (VG 0)

Drain (VD 0)

zone di svuotamento

Fig. 3 - Struttura semplificata di un JFET a canale n per piccoli valori di VD

L

W

2a canale n

p+

p+

V . 5

( )GGi

D

sDnVR

(q

aZ

LNq

R

VN

=

=

)1

122

Quindi, in presenza di una piccola tensione applicata VD la barretta di tipo n si comporta come una semplice resistenza a semiconduttore nella quale, per assegnato valore di VG , la

corrente ID cresce proporzionalmente a VD. Ne consegue che la caratteristica ID - VD , al

variare di VG e per valori di VD prossimi allo zero, assume la forma di una stella di rette

passanti per lorigine degli assi e ciascuna avente pendenza pari a 1/R (Fig.4-a). In tale zona di funzionamento il JFET si comporta come una resistenza il cui valore controllabile da una tensione: esso pu essere pertanto impiegato, ad esempio, nei circuiti di controllo automatico del guadagno (CAG) per amplificatori.

Fig. 4 - Funzionamento di un JFET in zona lineare (a), in condizione di strozzamento (b), in zona di saturazione (c).

VD = VDsat

b)

ID

VD

VG

VDsat

IDsat

VG

VD > 0

a)

ID

VD

c)

ID

VD

VD > VDsat

VG

VDsat

IDsat

VD

V . 6

All'aumentare di VD cresce la corrente ID lungo il canale e di conseguenza la caduta

resistiva di tensione tra il source e drain. Per VG costante, tale tensione contribuisce ad

aumentare la polarizzazione inversa della giunzione tra gate e canale, per cui la zona neutra del canale inizia a restringersi. Linfluenza di VD comincia a farsi sentire quando il valore

della VD stessa diventa comparabile al potenziale di barriera i tra gate e source. Inoltre,

poich il potenziale non risulta costante lungo il canale (a causa appunto della caduta resistiva), il restringimento non pu risultare uniforme ma pi pronunciato nelle regioni vicine al drain. Quando ci accade, le caratteristiche ID - VD iniziano ad incurvarsi verso lasse positivo delle ascisse.

Aumentando ulteriormente VD , la corrente ID raggiunge un valore massimo pari a IDsat e

poi resta pressoch costante. Tale condizione di "saturazione" nelle caratteristiche si verifica quando la zona svuotata si espansa a tal punto da annullare la zona neutra del canale. Si suole dire che si raggiunta la condizione di "strozzamento" del canale (pinch-off) per una tensione pari a VDsat (Fig.4-b).

Naturalmente non possibile che il canale si chiuda completamente e, di conseguenza, la corrente ID si riduca a zero. Se infatti si verificasse tale situazione, verrebbe meno anche

la caduta ohmica che consente di sostenere la necessaria polarizzazione inversa, per cui il canale tenderebbe ad aprirsi. Aumentando la tensione VD oltre il valore VDsat , l'effetto

complessivo allora un accorciamento della zona neutra del canale (visto che nella zona strozzata la zona neutra ha gi ampiezza nulla) ed un allungamento della zona strozzata, restando per la ID pressoch costante e pari al valore di saturazione (Fig.4-c). Questo comportamento soddisfa sia la tendenza della zona di svuotamento ad espandersi all'aumentare della polarizzazione inversa del canale, sia la necessit di avere una corrente che scorre nel canale per mantenere la caduta ohmica. Tale fenomeno viene indicato con il nome di modulazione della lunghezza di canale.

Source

Gate (VG 0)

Drain (VD 0) 2a

canale n

zone di svuotamento

p+

Fig. 5 - Modello di un JFET a canale n per VD < VDsat

p+

W

L

dy

y 0

x

y+dy y

V . 7

Per ricavare l'espressione della caratteristica ID - VD, in condizioni prossime allo

strozzamento del canale, si pu considerare una fetta di canale di lunghezza dy (Fig.5). La caduta di tensione dV ai capi di dy :

dV = ID dR

essendo:

[ ])(-2 yWaZNqdydR

Dn=

La larghezza della zona di svuotamento W(y), variabile con la distanza y dal source, si pu esprimere come:

)](12

)( yVVNq

yW Gi

D

s += [

dove V(y) rappresenta il termine additivo di potenziale alla sezione di ascissa y, dovuto alla caduta di tensione lungo il canale.

Si giunge cos all'espressione in forma differenziale:

dVyVVNq

aZNqdyI Gi

DDD

sn

+= )](1

2-2 [

che va integrata lungo tutto il canale di lunghezza L. Si noti che il termine ID non varia con y.

Per ricavare in maniera semplice l'espressione di VD si pu ricorrere al seguente

stratagemma. Partendo dall'espressione di W(y) ed elevandola al quadrato, si ottiene:

)](12

)( 2 yVVNq

yW Gi

D

s += [

da cui, differenziando (si omette, per semplicit, l'indicazione della dipendenza da y):

dVNq

dWW

D

s 122 =

Utilizzando le espressioni di dV e dR sopra riportate, si giunge alla:

[ ]WaZNqdyIdW

NqW

DD

D

ns-2

=

e quindi alla:

[ ] dyIdWWWa

ZNqD

D

s

n=-

2 22

Integrando entrambi i membri tra 0 ed L lungo il canale, essendo ID costante con y, si ha:

[ ] LIdWWWaZNq

DL

0s

nDW

W= -2 22

V . 8

dove l'integrale presente a primo membro pu essere agevolmente risolto. Il risultato di tale integrazione dato dall'espressione:

(1)

+

=

23

23

32

P

Gi

P

DGi

P

DPD V

VV

VVVVII

avendo posto:

s

DP

s

DnP

aNqVL

aNqZI2

e2322

==

L'espressione (1) della ID sopra ricavata vale per il JFET nella regione che va dall'inizio della zona lineare fino al raggiungimento della saturazione. Questultima situazione si ottiene allorch la ID raggiunge il valore massimo IDsat . Per valori di VD superiori a VDsat

lespressione appena trovata prevederebbe che la ID inizi a diminuire, come indicato dalla

curva tratteggiata in Fig.4-c; ci non si verifica in quanto sarebbe in contrasto con le considerazioni relative al fenomeno della modulazione della lunghezza del canale.

La quantit VP viene detta "tensione di strozzamento" (pinch-off), pari alla tensione totale di polarizzazione inversa (i -VG + VD) , sulla giunzione tra gate e canale, per la quale W = a. Infatti, imponendo questa condizione nell'espressione di W(y), si ottiene:

]122 DsatGiD

s VVNq

a += [

da cui:

iGPiGs

DDsat VVV

NaqV +=+=2

2

Questo valore VDsat , sostituito nell'espressione di ID, permette di ricavare IDsat.

Esercizio: Ricavare la (1) e dimostrare che, in tale espressione, il valore massimo di ID si ottiene per VD = VDsat .

E' possibile infine ottenere l'espressione della ID per bassi valori di VD effettuando

qualche semplificazione all'espressione completa di ID sopra riportata. Infatti, per VD

V . 9

21

23

23

232

32

32

3

)(231

231

1)(1

GiP

D

Gi

D

P

Gi

Gi

D

P

Gi

P

Gi

P

DGi

VV

VV

VV

V

VV

VV

VV

VVV

=

+

+

=

+

da cui:

DP

Gi

P

PGi

P

D

P

DPD VV

VVIV

V

VVVII

=

=

21

21

23 1-)(2

332

quindi la ID funzione lineare della VD. Sostituendo le espressioni di IP e VP ed effettuando il

rapporto VD / ID si ottiene l'espressione della resistenza di canale R ricavata

precedentemente per bassi valori di VD.

5.4. Caratteristiche corrente-tensione del JFET al variare di VG.

Ricapitolando, lungo ogni curva caratteristica per VG = cost (Fig.6) si possono osservare tre zone: una regione a comportamento resistivo per piccoli valori di VD , in cui ID

direttamente proporzionale a VD e la curva un segmento di retta (zona lineare); una zona di transizione dove la curva inizia a piegarsi fino a diventare parallela all'asse delle ascisse; una regione a corrente costante per valori elevati di VD in cui ID varia molto lentamente con VD

(zona di saturazione).

VD

ID VDsat

VG = 0V

- 0,5V

- 1V

- 1,5V

- 2V

Fig. 6 - Caratteristiche corrente-tensione di un JFET a canale n.

10 mA

4V 20V

V . 10

Si osservi che, nel caso del transistore bipolare a giunzione (BJT) e per motivi che verranno chiariti in seguito, il tratto iniziale delle caratteristiche (per bassi valori di tensione) ad essere denominato zona di saturazione. Ci pu dar luogo a malintesi se non viene specificato il tipo di dispositivo a cui si fa riferimento.

Per il JFET si pu considerare una quarta zona di funzionamento, la zona di interdizione, che si ha quando la VG tale da svuotare completamente il canale. Infatti, se si applica al

gate una tensione VG via via maggiore e con polarit tale da aumentare la polarizzazione

inversa tra gate e canale, il fenomeno della strozzatura si manifesta per valori di VD sempre

pi bassi e quindi pi piccola sar lintensit massima della corrente di drain. Quando VG raggiunge un valore indicato con VC (cut-off voltage), si giunge alla condizione per cui W = a anche a bassissime tensioni di drain. In tal caso, la ID si mantiene pressoch nulla anche per

VD > 0 e la VC vale:

s

DiC

NaqV2

2=

Si noti che nelle caratteristiche talvolta presente, al di sopra della curva a VG = 0 V,

anche una curva a VG = +0,5 V, tensione alla quale la giunzione polarizzata direttamente.

Occorre notare tuttavia che in tali condizioni la corrente attraverso la giunzione di gate sar molto piccola dato che una tensione di +0,5 V risulta, per le giunzioni p-n in silicio, al di sotto della tensione di soglia V .

Quando impiegato negli amplificatori, il JFET viene quasi sempre fatto funzionare nella regione in cui si verifica lo strozzamento, detta anche regione del pentodo. Risulta allora

VG

VD > VDsat

Fig. 7 - Transcaratteristica di un JFET a canale n.

ID

10 mA

0V - 1V - 2V - 3V - 4V

V . 11

talvolta utile considerare la cosiddetta transcaratteristica, ottenuta tracciando landamento della ID al variare VG per un valore costante di VD (Fig.7). Nellipotesi di considerare perfettamente orizzontali i tratti delle caratteristiche di uscita relativi alla condizione di strozzamento e di considerare solo punti appartenenti a tale zona, tutte le transcaratteristiche risultano sovrapposte ed quindi possibile considerarne una soltanto.

Il JFET pu anche essere impiegato in circuiti a commutazione. In tali applicazioni esso viene fatto lavorare alternativamente o in interdizione, imponendo VG < VC in modo che ID sia

nulla, oppure in piena conduzione, impiegando una VG quanto pi elevata possibile (purch sempre inferiore alla V.) in modo da portare il dispositivo a lavorare nella regione lineare a bassi valori di VD . La resistenza di canale che si ottiene nelle condizioni di massima

conduzione viene spesso indicato come RON ed una delle grandezze caratteristiche del

JFET, in quanto rappresenta un indice della bont del dispositivo nel funzionamento in commutazione: minore il suo valore, tanto meglio il JFET in grado di approssimare un interruttore chiuso. I valori tipici per la RON di un JFET sono compresi tra qualche decina ed

alcune migliaia di Ohm. Per quanto riguarda la presenza di effetti capacitivi nel JFET, bisogna notare che in tale

dispositivo la concentrazione dei portatori lungo il canale uniforme e la corrente dovuta soltanto al drift dei portatori maggioritari, non alla loro diffusione. Di conseguenza non si ha accumulo di cariche, per cui non esiste capacit di diffusione. Gli unici effetti capacitivi sono pertanto dovuti alle regioni di svuotamento o alle capacit interelettrodiche del contenitore del dispositivo.

5.5. - Rottura del JFET.

Ad alti valori della tensione di drain VD possibile considerare una quinta regione di

funzionamento, nella quale si ha la rottura della giunzione gate-drain, con conseguente forte aumento della corrente ID . Infatti, la massima tensione che si pu applicare tra due terminali

qualsiasi del JFET la pi bassa tensione che provoca il breakdown a valanga della giunzione di gate. Si nota dalla Fig.6 che, quando il gate polarizzato inversamente, la valanga si manifesta per valori di VD pi bassi di quello per la curva a VG = 0. In tal caso,

infatti, la tensione di polarizzazione inversa del gate si aggiunge alla tensione applicata al drain e quindi incrementa la tensione complessiva gate-drain. Quando si innesca la condizione di rottura, la corrente di source IS non varia, visto che VD costante, ma aumenta

notevolmente la corrente di drain ID , alla quale contribuisce; in tali condizioni, lincremento

della corrente IG che assume valori confrontabili con le correnti IS ed ID .

V . 12

5.6. - Polarizzazione del JFET.

Per limpiego nei circuiti amplificatori il JFET viene tipicamente polarizzato con punto di riposo allinterno della zona di saturazione, nella quale il dispositivo si comporta come un generatore quasi ideale di corrente la cui intensit funzione della tensione di gate.

Una volta scelto il punto di riposo (I*D , V*G , V*D) basandosi su considerazioni relative allamplificazione dello stadio, alla dinamica del segnale in uscita ed alla dissipazione termica, si dovranno scegliere i valori dei componenti presenti nella rete di polarizzazione in modo da soddisfare, per quanto possibile, le specifiche richieste e le condizioni limite di funzionamento fornite dal costruttore.

Il JFET affetto da minori problemi di deriva termica rispetto, come si vedr in seguito, ai transistori a giunzione. Infatti allaumentare della temperatura del dispositivo la corrente di drain tende a diminuire, dato che la mobilit dei portatori nel canale diminuisce, per cui i rischi di fuga termica sono ridotti. La dispersione delle caratteristiche , invece, molto pronunciata ed i costruttori in genere forniscono, oltre ai valori tipici dei parametri del dispositivo, anche quelli minimi e massimi.

Come indicato in Fig.3, per la corretta polarizzazione del JFET a canale n sono necessari due generatori di tensione, il primo collegato tra gate e source in grado di imporre una VG negativa, il secondo collegato tra drain e source per imporre una VD positiva. Al fine

di impiegare un unico generatore di tensione per alimentare tutto il circuito, lo schema di polarizzazione pi comunemente impiegato quello ad autopolarizzazione riportato in Fig.8-a. Nel seguito viene considerato un JFET a canale n. Per quelli a canale p basta invertire il segno delle tensioni.

RD

+ E

RS RG

VG VD

Fig. 8 (a) Circuito di autopolarizzazione per un JFET. (b) Caratteristiche di uscita del JFET sulle quali riportata la retta di carico.

VD

ID

V*G

V*D E

I*D

E/(RS + RD)

a) b)

V . 13

Per un JFET a canale n la tensione VG tra gate e source deve essere negativa. Inoltre la

corrente di gate IG si pu considerare praticamente nulla, essendo pari alla corrente inversa

di saturazione di un diodo. Per tale motivo, nonostante la presenza del resistore RG , il

potenziale del gate coincide con quello di massa. Con tale considerazione possibile applicare la legge di Kirchhoff alla maglia di ingresso, che fornisce:

VG + RS ID = 0

dalla quale si ricava che la tensione VG tra gate e source negativa e pari in modulo alla

caduta di tensione presente ai capi di RS . Applicando la legge di Kirchhoff alla maglia di

uscita, si ottiene invece: E = VD + ( RS + RD ) ID

Nel caso in cui si debba effettuare lanalisi del circuito e supponendo di possedere in forma grafica le caratteristiche di uscita del dispositivo, lequazione alla maglia di uscita consente di tracciare su di esse la retta di carico (Fig.8-b). Lequazione alla maglia di ingresso permette invece di tracciare, sempre sulle caratteristiche di uscita, la curva di polarizzazione (a causa della scarsa pendenza delle caratteristiche, spesso possibile determinare solo alcuni punti appartenenti a tale curva). Lintersezione di questa con la retta di carico dar il punto di lavoro del dispositivo (I*D , V*G , V*D). Se invece si in possesso della transcaratteristica del dispositivo (Fig.7), la curva di polarizzazione rappresentata su tale piano da una retta che interseca la transcaratteristica proprio nel punto di lavoro.

Dovendo affrontare un problema di progetto possibile risalire, a partire dalla conoscenza di VG o di ID ed usando le caratteristiche di uscita in zona di saturazione, al

corrispondente valore ID o di VG , rispettivamente. Dallequazione alla maglia di ingresso si

ricava il valore di RS . Essendo noti la tensione di drain VD e quella di alimentazione E ,

dallequazione alla maglia di uscita possibile ricavare RD . Alternativamente, se nota VD e

lamplificazione di tensione dello stadio, che per il circuito di figura risulta prossima a RD / RS , si possono calcolare RD ed E.

Qualora non si possiedano le caratteristiche di uscita del dispositivo in forma grafica, possibile procedere in maniera analitica sfruttando lespressione della caratteristica ID - VD

ricavata in precedenza. Spesso tuttavia si considera una semplice espressione verificata sperimentalmente, valida in regime di saturazione, che esprime la corrente di drain in funzione della tensione di gate e che approssima abbastanza bene la transcaratteristica di Fig.7:

2 - 1

=

P

GDSSD V

VII

V . 14

dove IDSS rappresenta la corrente di drain per VG = 0, cio il gate cortocircuitato al source. In

tal caso i valori di IDSS e di VP vengono forniti dal costruttore. Nei problemi di analisi

lespressione semplificata di ID pu essere impiegata sostituendo - RS ID al posto di VG , in

base allequazione alla maglia di ingresso. Si ottiene cos una equazione di secondo grado in ID che permette di determinarne il valore (si osservi che si ottengono due valori di ID , ma soltanto uno verifica la condizione |VG| < |VP| ).

La semplice rete di autopolarizzazione riportata in Fig.8-a presenta lo svantaggio che il valore di RS determinato dalla VG che si vuole applicare al gate. Tuttavia, come si vedr

nel caso dei transistori a giunzione, se si vuole migliorare la stabilizzazione del punto di riposo o aumentare la banda passante dello stadio amplificatore, bisogna elevare il valore della RS . Per rendere la RS indipendente dalla VG si pu utilizzare la rete a quattro

resistenze di Fig.9-a, in cui la tensione di gate viene determinata anche dal partitore R1 - R2

.

Per analizzare il circuito conviene dapprima trasformare il partitore di ingresso nel generatore equivalente secondo Thevenin, determinando Eeq ed Req (Fig.9-b). Poich il partitore di ingresso non caricato, essendo IG = 0, il potenziale a cui si trova il gate rispetto

massa pari ad Eeq . Lequazione della maglia di ingresso allora diventa:

VG + RS ID = Eeq

mentre lequazione della maglia duscita rimane: E = VD + ( RS + RD ) ID

A partire da queste due equazioni possibile applicare il metodo grafico o quello analitico gi descritti per il circuito di autopolarizzazione. Si osservi che, affinch il JFET funzioni

Fig. 9 (a) Circuito di polarizzazione a quattro resistenze per un JFET. (b) Lo stesso circuito con generatore equivalente di Thevenin in ingresso.

RD

E

RS R2

VG VD

R1 RD

E

RS

Req

VG VD

Eeq +

a) b)

V . 15

correttamente, bisogna scegliere R1 ed R2 in modo che la tensione di gate risulti comunque

negativa, quindi Eeq < RS ID .

5.7. - Modello dinamico del JFET per piccoli segnali.

Per ricavare il modello equivalente lineare per piccoli segnali del JFET basta considerare che, formalmente, possibile esprimere la corrente di drain ID in funzione della tensione VG

e della tensione VD :

ID = f (VG ,VD) Una volta fissato il punto di riposo del dispositivo (I*D , V*G , V*D), sviluppando la funzione sopra riportata in serie di Taylor nellintorno di tale punto, si pu esprimere una variazione della corrente di drain in funzione delle corrispondenti variazioni della VG e della VD :

( ) DGD

DG

DG

D*D

*

G*

DD*

D dVVI

dVVI

V,VIdII.tcosV.tcosV ==

+

+=+

nella quale sono stati trascurati i termini contenenti derivate di ordine superiore al primo, avendo supposto piccole le variazioni imposte. Derivando l'espressione analitica della ID

rispetto a VG e considerando VD = cost. , si ottiene il parametro transconduttanza gm :

+

=

=

=

21

21

-

P

Gi

P

DGi

P

P

DG

Dm V

VV

VVVI

VIg

costV

valida nella zona lineare di funzionamento del JFET fino al limite della saturazione. Particolarizzando questa espressione al caso limite VD = VDsat = VP + VG - i si ottiene la

gm relativa alla zona di saturazione:

=

21

-1P

Gi

P

Pm V

VVIg

La curva (a) di Fig.10 rappresenta landamento teorico di gm in zona di saturazione, normalizzato al rapporto IP / VP , in funzione della tensione di gate normalizzata. Si pu

osservare come la transconduttanza si annulli quando si giunge in condizioni di strozzamento, cio per i - VG = VP . Il massimo valore di transconduttanza si dovrebbe

invece ottenere per VG = i , valore per il quale si ha la scomparsa della zona di

svuotamento. Tale condizione di forte polarizzazione diretta, come ben noto dalla teoria sui diodi a semiconduttore, non fisicamente realizzabile. La curva (b) di Fig.10 rappresenta invece landamento della transconduttanza che si pu rilevare su dispositivi reali:

V . 16

allaumentare del valore di VG , poich si ha un aumento della corrente di drain ID , gli effetti

delle resistenze delle zone neutre di source e drain non sono pi trascurabili e la transconduttanza assume valori inferiori a quelli teorici.

Nella Fig.11-a illustrato un modello semplificato del JFET per piccolo segnale. Tale modello presenta in uscita un circuito equivalente di Norton, con un generatore di corrente pilotato la cui intensit proporzionale, tramite il fattore gm, alla tensione tra gate e source.

La conduttanza di uscita go , pari a :

dGD

Do rV

IgcostV

1=

=

=

e posta in parallelo al generatore pilotato, rappresenta la pendenza delle caratteristiche di uscita. Essa dovuta al fenomeno della modulazione della lunghezza del canale, cio al fatto che ID cresce leggermente, al crescere di VD oltre la VDsat , perch la lunghezza della

strozzatura del canale aumenta e lintegrale relativo al calcolo di VD va esteso alla lunghezza

della zona neutra del canale, che minore della lunghezza del canale Assumendo che attraverso la giunzione di gate polarizzata inversamente non scorre

corrente, si ha che la resistenza di ingresso rGS tra il gate e il source ha un valore infinito. Per

lo stesso motivo anche la resistenza rGD tra il gate e il drain si suppone infinita. Le due

resistenze non vengono allora indicate nei modelli di Fig.11.

Fig. 10 Andamento normalizzato della transconduttanza nella zona di saturazione in funzione della tensione di gate normalizzata: (a) curva teorica; (b) curva sperimentale.

(i VG ) / VP

( gm VP ) / IP

0,2 0,4 0,6 0,8 1 0

1

0,5

(a)

(b)

V . 17

gm 0,1 - 10 mA/V

rd = 1/go 0,01 - 1 M CDS 0,1 - 1 pF

CGS, CGD 1 - 10 pF

rGS, rGD > 108

rS , rD 1 - 10

Con riferimento alle trasformazioni che possibile effettuare su circuiti lineari, per il JFET possibile considerare un modello per piccolo segnale in cui compare un circuito equivalente di Thevenin, comprendente un generatore di tensione pilotato con in serie un resistore il cui valore rd ottenuto in base alla definizione sopra riportata. La tensione del

generatore legata alla tensione tra gate e source tramite un fattore di amplificazione definito come:

costIDGD

VV

=

=

Si dimostra che valida la relazione = gm rd = gm / go

In Fig.11-b riportato un modello per il JFET che risulta valido fino alle alte frequenze. A differenza del modello valido per basse frequenze, in questo caso gli effetti delle tre capacit interelettrodiche non sono pi trascurabili. In figura vengono pure riportate le due resistenze

rD

go

CDS gm vG vG vD

rS

CGD

CGS

D

S

G

b)

go gm vG vG vD

D

S

G

S

a)

Fig. 11 Modelli per piccolo segnale di un JFET: (a) schema semplificato valido a basse frequenze; (b) modello completo valido anche ad alte frequenze. Essendo modelli dinamici, le tensioni vG e vD rappresentano le variazioni dei valori statici (VG e VD) e sono pertanto indicate con caratteri minuscoli. In tabella sono riportati i valori tipici dei parametri considerati.

V . 18

rS ed rD che tengono conto delle zone neutre presenti rispettivamente in prossimit del

source e del drain. Considerando lo schema equivalente del JFET alle alte frequenze, si definisce come

massima frequenza di lavoro la frequenza di taglio fT , per la quale la corrente dingresso

del dispositivo uguale alla corrente di drain quando questo elettrodo cortocircuitato sul source. Trascurando le due resistenze in serie rS ed rD , la corrente di ingresso si pu

esprimere come:

[ ] [ ] gGDGSgGDGSin vCCf2vCCi +=+= pi La corrente di uscita in condizioni di cortocircuito vale, con piccole approssimazioni:

gmout vgi =

Di conseguenza, la frequenza alla quale le due correnti sono eguali data da:

( )GDGSm

T CC2gf

+=

pi

Dallespressione di gm ottenuta in precedenza, si ricava che il valore massimo teorico che

tale parametro pu assumere pari a IP / VP . Inoltre, con riferimento alla struttura planare di

Fig.1e supponendo un canale completamente svuotato di spessore 2a, si pu impiegare la seguente relazione per esprimere le due capacit di gate:

a2ZLCC SGDGS =+

Semplificando lespressione di IP / VP si ottiene:

LaNqZ2

2aNqL

aNqZVI Dn

S

2D

S

32D

2n

P

P

==

e pertanto:

S2

2Dn

SDn

TL

aNq2

a2ZLL2

aNqZ2f

pi

pi

==

dalla quale si vede che per avere un JFET che raggiunga alte frequenze di lavoro, necessario che la lunghezza L del canale sia piccola (canale corto) e che il materiale abbia n elevata, come nel caso dellarseniuro di gallio (GaAs).

5.8. Dispositivi MESFET.

La struttura in sezione di un MESFET a canale n, realizzato in tecnologia planare, rappresentata in Fig.12. Come si pu notare, tale struttura molto simile a quella del JFET.

V . 19

La principale differenza consiste nel fatto che la giunzione di gate non pi di tipo p-n ma una giunzione metallo-semiconduttore (giunzione Schottky).

La tecnologia MESFET, sviluppata a partire dal 1966, viene comunemente impiegata per la realizzazione di dispositivi ad effetto di campo su materiali semiconduttori realizzati con elementi appartenenti ai gruppi III - V, quali GaAs, InP e loro composti. Tali materiali risultano interessanti per la realizzazione di dispositivi in quanto caratterizzati da valori di mobilit elettronica notevolmente superiori a quelli del Si. Tuttavia, a causa della difficolt nel produrre dei composti isolanti basati su tali materiali, da un punto di vista tecnologico difficile realizzare su di essi delle interfacce isolante-semiconduttore della qualit necessaria al funzionamento di un dispositivo FET. Possono essere invece ottenute delle giunzioni Schottky di elevata qualit.

Un altro vantaggio derivante dall'impiego di semiconduttori III - V la disponibilit di substrati cosiddetti "semi-isolanti", sui quali accrescere epitassialmente lo strato ad alta mobilit che costituisce il canale. Tali substrati vengono realizzati drogando il materiale con impurit (ad es. ferro) che generano dei livelli localizzati al centro della banda proibita. In tale modo il livello di Fermi EF resta bloccato (pinned) in prossimit del livello intrinseco Ei e la concentrazione dei portatori liberi, sia p sia n, paragonabile a ni, facendo s che la

resistivit del materiale raggiunga valori elevatissimi. Ne consegue che gli effetti delle capacit presenti tra substrato ed elettrodi e tra substrato e canale risultano minimizzati (le capacit risultano collegate in serie tra loro tramite delle resistenze di valore elevatissimo).

Una ulteriore possibilit consiste nel realizzare dispositivi ad "eterogiunzione", cos detti perch la struttura impiegata costituita da un certo numero di strati di semiconduttori diversi, composti sempre con elementi appartenenti ai gruppi III - V. In tal modo possibile scegliere opportunamente il materiale che costituisce il canale, che deve avere elevata mobilit, ottenendo anche degli effetti di confinamento dei portatori, sfruttando le diverse

Fig. 12 - Sezione di un MESFET a canale n in assenza di polarizzazione

Source (VS) Gate (VG) Drain (VD)

zona di svuotamento

substrato semi-isolante

strato epitassiale di tipo n c a n a l e

n+ n+

V . 20

ampiezze della banda proibita nei diversi materiali. A questa famiglia di dispositivi appartengono ad esempio gli HEMT (High Electron Mobility Transistors).

Si vuol infine far notare che, basandosi sull'opportuna scelta dei materiali e sullo spessore del canale, oltre ai dispositivi a canale normalmente aperto (in cui, come per i JFET, a VG = 0 presente un canale conduttore), sono possibili dei dispositivi a canale normalmente chiuso. In tali dispositivi il canale risulta strozzato gi con tensione di gate nulla. Il loro funzionamento avverr allora rendendo positiva la tensione di gate (nel caso di canale n), pur mantenendola al di sotto della tensione di soglia V della giunzione.

Per ogni altro aspetto dei dispositivi MESFET, ed in particolare per le reti di polarizzazione, resta valido quanto gi detto a proposito dei JFET.

5.9. - Sistemi M.O.S.

I sistemi MOS (Metal-Oxide-Semiconductor), cui appartengono i dispositivi MOSFET che verranno descritti in seguito, hanno un ruolo fondamentale nella moderna tecnologia microelettronica. La comprensione del loro funzionamento ha reso possibile il miglioramento della progettazione dei circuiti integrati, delle loro prestazioni e soprattutto il raggiungimento dell'integrazione a larghissima scala (VLSI, Very Large Scale of Integration).

Affronteremo lo studio del dispositivo MOSFET richiamando i diagrammi a bande dei tre materiali, il metallo, l'isolante ed il semiconduttore, che compongono la struttura MOS, impiegata per realizzare lelettrodo di controllo (gate).

EF

E0 E0 EC

EV

E0

EC

EV EF

q m q s

q s q

Eg=8eV

metallo

SiO2

Fig. 13 - Diagramma a bande per l'alluminio, il biossido ed il silicio.

silicio (tipo p)

V . 21

I materiali comunemente impiegati nella tecnologia MOS sono l'alluminio (metallo), il biossido di silicio (dielettrico) ed il silicio (semiconduttore). In tempi recenti lalluminio stato quasi completamente sostituito da polisilicio ad alto drogaggio. In Fig.13 sono riportati separatamente i diagrammi a bande per ciascuno dei tre materiali costituenti la giunzione.

Per l'alluminio il lavoro di estrazione qm vale 4,1 eV. Per il silicio drogato p un valore

tipico di qs 5 eV. Laffinit elettronica qs per il silicio di 4,15 eV, mentre per l'SiO2

q vale 0,95 eV. Si consideri adesso cosa succede in seguito alla formazione del sistema MOS, ottenuto

accostando idealmente i tre materiali. Per poter giungere ad un modello sufficientemente semplice della giunzione MOS, conveniente assumere le seguenti ipotesi: a) E0 una funzione continua del punto; b) la struttura del reticolo cristallino non viene alterata dalle discontinuit, per cui non sono

presenti stati energetici localizzati alle interfacce e possono usarsi i diagrammi a bande validi allinterno dei materiali;

c) anche se il biossido di silicio (ottenuto per ossidazione termica esponendo la faccia di Si ad un flusso di O2 in ambiente ad alta temperatura) allo stato amorfo, si assume valido per esso il diagramma a bande relativo al SiO2 cristallino.

Allequilibrio il livello di Fermi tender ad allinearsi in tutto il sistema, con il trasferimento di elettroni dal materiale con minore valore del lavoro di estrazione a quello con il maggiore e pi precisamente, in questo caso, dal metallo (M) al semiconduttore (S). Dato che impossibile che tale trasferimento avvenga attraverso l'SiO2 (ottimo isolante), ne consegue che le condizioni di equilibrio si possono raggiungere solo se M ed S sono collegati elettricamente dallesterno, come in Fig.14.

Dopo l'iniziale passaggio di elettroni dal metallo al semiconduttore, allequilibrio nel metallo si former, in prossimit dellinterfaccia M/SiO2, uno strato superficiale di cariche

M O S (Al) (SiO2) (Si)

p

Fig. 14 - Sistema MOS in condizioni di cortocircuito

+ - + - + - + - + -

cariche fisse

V . 22

positive (allinterno il metallo equipotenziale). Di conseguenza nel semiconduttore si avr la formazione, in prossimit dell'interfaccia SiO2/Si, di una zona svuotata in cui sono presenti

un egual numero di cariche fisse negative. Tali cariche sono costituite da ioni accettori NA non pi saturati da altrettante lacune, essendosi queste ricombinate nel semiconduttore con gli elettroni provenienti dal metallo in prossimit del contatto esterno.

In tali condizioni lo strato di SiO2, al cui interno non presente alcuna carica mobile,

sostiene una caduta di potenziale V=Q/COX , dove con COX si indicata la capacit dello strato di dielettrico SiO2 di spessore dOX . Tale caduta ha un valore tipico pari a 0,6 V, che

una parte del salto di potenziale m - s = 0,9 V dovuto ai differenti lavori di estrazione del

metallo e del semiconduttore prescelti. I restanti 0,3 V si ritroveranno nel semiconduttore e precisamente ai capi della zona svuotata di cariche mobili affacciata al SiO2. E' quindi

possibile tracciare, nelle ipotesi assunte, il diagramma a bande del sistema MOS in assenza di polarizzazione esterna (Fig.15). Come si pu notare, il diagramma a bande simile a quello incontrato nelle giunzioni M-S. Tuttavia, in questo caso, la presenza dellossido causa una diminuzione del campo elettrico nel semiconduttore, in quanto aumentata la distanza tra le cariche superficiali. Inoltre, mentre nelle giunzioni M-S gli elettroni possono passare attraverso la giunzione, nei sistemi MOS lisolante non permette lo scorrimento degli elettroni attraverso il sistema. Le barriere che gli elettroni incontrano nelle due direzioni sono rispettivamente di 3,15 eV (M S) e 3,2 eV (S M).

EF

E0

EC

EV EF

0,6eV

metallo silicio (tipo p)

SiO2

E0

3,15eV 3,2eV

0,3eV

zona svuotata

dox

Fig. 15 - Diagramma a bande del sistema MOS in assenza di polarizzazione.

V . 23

5.10. - Sistema MOS in presenza di polarizzazione esterna.

Come si visto in Fig.15, il sistema MOS forma un condensatore le cui armature sono costituite una dal metallo e l'altra dal semiconduttore, separate dallo strato dielettrico di SiO2.

Tale condensatore, che tiene conto delle due capacit in serie, COX e C (capacit di barriera), carico ad una tensione pari alla differenza tra i lavori di estrazione qm e qs .

Se si applica una tensione dallesterno il sistema non pi in equilibrio, per cui i livelli di Fermi in M ed S si disallineano. Nel caso esaminato, se si applica una differenza di potenziale con il segno negativo su M ed il segno positivo su S, tale tensione contrasta quella che nasce allequilibrio per effetto della differenza dei lavori di estrazione. In questo modo si riduce la carica scoperta presente nel semiconduttore in condizioni di equilibrio.

Esiste un particolare valore VFB (flat band) che compensa esattamente la differenza m - s. Con la scelta dei materiali effettuata, VFB = 0.9 V con il polo negativo su M (Fig.16). In tal caso non c carica immagazzinata nel condensatore e quindi non c campo elettrico al suo interno; in queste condizioni il diagramma a bande piatto. Ovviamente VFB dipende,

a parit di coppia M-S, soltanto dal drogaggio del semiconduttore. Continuando ad aumentare la d.d.p. (con il - su M), per |V|> VFB i livelli energetici in S si

abbassano ulteriormente e nel diagramma si genera una concavit verso l'alto (Fig.17). Infatti il condensatore MOS inizier ad immagazzinare carica positiva alla superficie del silicio. Tale carica costituita da un aumento di concentrazione delle lacune che vengono generate in questa zona per effetto termico (gli elettroni sono subito allontanati dalla presenza del campo elettrico, per cui la probabilit di ricombinazione bassa). In queste condizioni, la superficie del S ha una densit di lacune p superiore a NA; questa condizione

detta di accumulazione superficiale e lo spessore del semiconduttore che contiene laumento di lacune detto strato di accumulazione.

Fig. 16 - Sistema MOS in condizioni di bande piatte.

silicio (p)

EC

EV EF

SiO2

E0

EF

E0

metallo

3,15eV 3,2eV

0,9eV M SiO2 S

0,9 V

p

V . 24

Poich la regione di accumulazione una regione di carica spaziale composta da portatori liberi, lequazione di Poisson pu essere risolta in maniera analoga a quanto gi visto per i contatti ohmici di tipo Schottky. Anche in questo caso possibile collegare la lunghezza di Debye LD allo spessore dello strato di accumulazione. Ad esempio, imponendo

p = 10 NA si ottiene un valore tipico per LD di circa 400 . Si ricordi che met della carica spaziale dovuta ai portatori liberi contenuta entro 2 volte la lunghezza di Debye a partire dalla superficie di separazione tra SiO2 e Si.

5.11. - Condizioni di svuotamento e di arricchimento con inversione.

Si visto che con tensione nulla applicata dall'esterno tra M ed S, il MOS immagazzina una carica negativa sulla superficie del Si affacciata allSiO2 e carica positiva sulla superficie

del M. Questo fenomeno spiegato dalla presenza di una tensione positiva interna tra M ed S dovuta ai differenti valori del lavoro di estrazione.

Applicando dallesterno una tensione con il positivo su M ed il negativo su S, la tensione positiva complessiva ai capi del condensatore MOS aumenta. Cresce la carica positiva su M e quella negativa nel S. Il semiconduttore, in prossimit della interfaccia con l'SiO2, si svuota

sempre di pi di cariche maggioritarie. Cresce quindi lo spessore xp della zona di

svuotamento.

Continuando ad aumentare in modulo la tensione applicata, il campo alla interfaccia ossido-semiconduttore cresce; lo strato di semiconduttore, gi svuotato delle cariche maggioritarie in prossimit dell'interfaccia con l'ossido, si popola in tale zona di elettroni generati termicamente ovvero richiamati dalle zone di source e di drain dal potenziale

Fig. 17 - Sistema MOS in condizioni di accumulazione superficiale.

M SiO2 S

V > 0,9 V

-

-

-

-

-

-

-

-

-

-

+ + + + + + + + + + EF

E0

EC

EV EF

metallo

silicio (tipo p) SiO2

E0

strato di accumulazione

(lacune)

qV

V . 25

negativo indotto sotto lo strato di SiO2 . In tal caso, l'equilibrio all'interno del Si comporta che

il livello di Fermi EF intersechi il livello intrinseco Ei e si avvicini ad EC, creando uno "strato

invertito" di cariche mobili, cio arricchito di elettroni liberi (Fig.18). Lo strato invertito, creato dalla tensione, detto cos in quanto contiene pi elettroni che lacune ed posto in una zona di semiconduttore drogato con atomi accettori. La conseguenza dell'inversione la creazione di una giunzione n-p all'interno del semiconduttore, posta in prossimit dell'interfaccia con il SiO2.

Riassumendo, anche se il comportamento del sistema MOS quello di un condensatore (non lineare), le varie forme in cui pu trovarsi lo strato di semiconduttore a contatto con l'ossido, al variare della tensione applicata tra M ed S, influenzano molto le caratteristiche elettriche di questo strato. Nella condizione di accumulazione, lo strato di semicondutore ad alta conducibilit di tipo p ed connesso elettricamente con il substrato sottostante. Nella condizione di svuotamento, lo strato praticamente non conduce. Nella condizione di arricchimento con inversione, esso nuovamente ad alta conducibilit (di tipo n), ma isolato elettricamente dal sottostante substrato.

Misure della capacit presentata dalla struttura MOS, per piccoli segnali ed al variare della polarizzazione, fanno luce sui tre tipi di funzionamento descritti.

Fig. 18 - Sistema MOS in condizioni di inversione.

EF

E0

EC

EV EF

metallo

silicio (tipo p)

SiO2

E0

zona svuotata

strato di inversione (elettroni)

Ei qV

M SiO2 S

-

-

-

-

-

+ + + + + ++

-

-

-

-

-

regione di svuotamento (ioni fissi NA )

strato a conducibilit di tipo n (cariche mobili)

V

V . 26

5.12. - Dispositivi MOSFET.

I dispositivi MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) sono spesso chiamati IGFET (Insulated Gate FET), per distinguerli dai JFET (Junction FET). L'idea alla base del MOSFET nata prima ( 1932) del transistore bipolare, ma stata realizzata successivamente solo per difficolt tecnologiche relative alla fabbricazione di interfacce di alta qualit.

I simboli circuitali dei dispositivi MOSFET, per i due tipi a canale n e p, sono riportati in Fig.19. In essi presente un quarto elettrodo B connesso al substrato (bulk). Dal drogaggio di questultimo dipende lorientamento della freccia posta sullelettrodo.

La struttura base per un dispositivo NMOS planare riportata in sezione in Fig.20. Le regioni n+ di source e di drain, realizzate per diffusione o per impiantazione ionica nel substrato di tipo p, risultano elettricamente isolate tra di loro, a meno che non si crei una situazione di inversione nello strato di materiale di tipo p al di sotto del contatto di gate. In tal caso si ottiene un canale indotto di tipo n tra source e drain, la cui conducibilit dipende della tensione tra gate e substrato. La distanza L tra le regioni di source e di drain lungo la direzione y viene detta "lunghezza del canale" ed in genere dell'ordine del micron (oggi anche inferiore al micron). La "larghezza del canale" Z, nella direzione ortogonale al foglio, viene scelta in modo da avere una data conduttanza. Lo spessore dello strato di SiO2

dell'ordine di 100 nm. Poich il dispositivo simmetrico, si pu distinguere il terminale di source da quello di drain soltanto in presenza di corrente.

S

G B

D

MOSFET a canale n (NMOS) S

G B

D

MOSFET a canale p (PMOS)

Fig. 19 - Simboli circuitali dei dispositivi MOSFET.

Fig. 20 Sezione della struttura base di un dispositivo NMOS.

Source (VS) Gate (VG)

Drain (VD)

Bulk (VB)

SiO2

substrato (bulk) di tipo p

L

y

x n+ n+

V . 27

Se, con una opportuna scelta dei materiali e dei drogaggi, la condizione di inversione raggiunta con tensione nulla tra gate e bulk, il MOSFET del tipo cosiddetto a svuotamento (depletion), nel senso che per controllare la conducibilit del canale il MOSFET viene polarizzato in modo da passare da una condizione di inversione ad una di svuotamento del canale stesso. Nella maggior parte dei casi di impiego dei dispositivi MOSFET nei circuiti integrati invece necessario applicare una opportuna tensione tra gate e bulk per indurre una condizione di inversione, formando cos un canale di tipo n nel semiconduttore; in tal caso il MOSFET del tipo ad arricchimento (enhancement). Ci occuperemo pi in dettaglio di questo ultimo tipo che appunto il pi usato.

Si noti che, in entrambi i casi, il canale indotto totalmente isolato dal substrato, a causa della presenza della zona svuotata. Non occorrono quindi diffusioni di isolamento per separare elettricamente tra di loro i vari dispositivi, il che consente di avvicinarli e di raggiungere un elevato numero di dispositivi per unit di superficie.

Si osservi infine che la principale differenza tra un dispositivo JFET ed uno MOSFET consiste nel fatto che nel primo il canale tra source e drain sempre fisicamente presente grazie alla particolare struttura del dispositivo; nel secondo invece il canale viene indotto dalla applicazione di una tensione all'elettrodo di gate.

5.13. Caratteristica ID - VD del MOSFET.

Come indicato nel disegno relativo alla sezione della sua struttura base (Fig.20), il MOSFET un dispositivo a 4 terminali, per cui possibile imporre indipendentemente l'una dall'altra le tensioni applicate tra i vari terminali. Tuttavia, nella maggior parte delle applicazioni, i terminali di source e di substrato (bulk) sono collegati assieme e posti ad un potenziale di riferimento che pu essere il potenziale di massa ( VS = VB = 0 ). Per il corretto funzionamento del MOSFET, il substrato deve formare con le regioni di source e di drain delle giunzioni polarizzate inversamente. Il drain viene polarizzato positivamente rispetto al source ( VD > 0 ), in modo che la giunzione substrato-drain risulti fortemente polarizzata inversamente. Nel caso della giunzione substrato-source, una tensione di polarizzazione nulla rappresenta una condizione limite di polarizzazione inversa perfettamente tollerabile, essendo comunque nulla la corrente che percorre tale giunzione.

Come accennato in precedenza, il funzionamento del MOSFET si basa sulla capacit di indurre una condizione di inversione al di sotto del gate. Un'analisi dettagliata sulla struttura MOS mostra che, affinch si verifichi l'inizio di una forte inversione (condizione definita da ns = NA , dove ns la concentrazione di carica indotta nella zona di inversione) necessario che VG raggiunga un certo valore VT, detta "tensione di soglia", il cui valore dipende da vari

V . 28

contributi; tra questi vi sono sicuramente VFB, VD (tensione di drain), l'incurvamento delle bande e la tensione che cade nella zona svuotata di cariche mobili. Tale valore varia tra 0,5V ed 1,5V per gli NMOS, tra -0,5V e -1,5V per i PMOS.

Si supponga, come nel JFET, che VD sia molto piccola, cosicch la carica nel canale non

vari sensibilmente con la tensione applicata tra gli elettrodi di source e drain. Se VG > VT , si

hanno le situazioni rappresentate nelle sezioni del dispositivo riportate in Fig.21.

Nel caso di Fig.21-a, in cui VD = 0, la regione di inversione e quella di svuotamento

hanno ampiezza uniforme lungo y. Nel caso di Fig.21-b, in cui 0 < VD < VG - VT ,

l'allargamento della zona svuotata ed il restringimento del canale sono dovuti agli effetti del potenziale positivo del drain, che si oppone allinversione.

Per ricavare quantitativamente una relazione che leghi la corrente di drain ID alla

tensione di gate VG, indichiamo con Qn la carica dovuta agli elettroni indotti nello strato di inversione; la corrente ID tra drain e source vale:

ID = - Qn / Ttr ove Ttr il tempo di transito degli elettroni, cio il tempo impiegato dagli elettroni per andare

dal source al drain. Dato che la corrente trasportata per drift (campo elettrico) e non per diffusione, Ttr sar pari alla lunghezza del canale L diviso per la velocit di drift vdrift , che

vale, con buona approssimazione: vdrift = - n E = n VD / L

Si ottiene allora:

Dndrifttr V

Lv

LT2

==

VG

VD

n+ n+

p

Source

Bulk

zona svuotata zona invertita

VG

VD

n+ n+

p

Source

Bulk

a) VD = 0 b) 0 < VD < VG - VT

Fig. 21 - Dispositivo NMOS in cui applicata una VG > VT.

V . 29

Si noti che il valore di n da considerare nella formula di sopra circa il 50 % del valore tipico

di n , a causa della presenza, in prossimit della superficie, di una elevata densit di difetti

reticolari. Si dimostra che la carica indotta : )V(VCQ TGOXn =

cio la concentrazione di elettroni nello strato di inversione varia linearmente con la differenza tra la tensione VG e la tensione di soglia VT. Nella formula, COX rappresenta la

capacit offerta dallo strato di biossido di silicio, che vale evidentemente:

OXOXOX d

ZLC =

essendo dOX lo spessore dello strato, L Z l'area della struttura MOS e OX la costante

dielettrica del biossido di silicio. Combinando le formule sopra riportate, possibile ricavare un'espressione di ID in funzione delle tensioni applicate al MOSFET, valida per bassi valori di

ID:

DTGOX

nOXDn

TGOXD V-VVdL

ZVL

)-V(VCI )(2

==

quindi, a basse correnti, ID risulta proporzionale a VD, essendo la costante di proporzionalit

data dalla conduttanza GD pari a:

)( TGOX

nOXD -VVdL

ZG =

che dipende, come si gi visto nel JFET, dalla tensione di gate VG.

All'aumentare di VD non pi lecito trascurare la sua influenza sul valore di VT. Si pu

intuire che un aumento di VD contrasta la condizione di inversione nella zona del canale

prossima al terminale di drain e causa invece un allargamento dello strato di svuotamento tra canale e bulk. La VG quindi non pi in grado di mantenere lo strato di inversione vicino al

drain ed il canale si strozza, analogamente a quanto gi visto nel JFET. In tali condizioni di VD elevata, che si abbinano al passaggio di una ID non pi trascurabile, si ha un

accorciamento della lunghezza del canale L che si riduce ad L' (Fig.22).

VG

VD

n+ n+

p

Source

Bulk

L' L

Fig. 22 - Dispositivo NMOS in condizioni di saturazione.

V . 30

Un'analisi approssimata pu farsi assumendo che tra l'elettrodo gate ed il canale vi sia una differenza di potenziale media applicata pari a VG - VD/2. Allora l'espressione della

carica Qn pu essere riscritta come:

)TDGOXn VV(VCQ = /2 e la corrente ID diventa:

DDGOX

nOXD VV-VVdL

ZI )-/2( T=

Le caratteristiche di uscita (curve a VG = cost.), riportate in Fig.23, sono delle rette passanti per l'origine per valori di VD molto bassi, con pendenza data dall'espressione di GD.

Al crescere di VD esse assumono invece l'andamento parabolico descritto dalla espressione

di ID sopra riportata, valida per correnti non trascurabili.

Per VD = VG - VT inizia la "condizione di saturazione", cio di riduzione della lunghezza

del canale; contemporaneamente la parabola raggiunge il suo vertice. Per VD > VG - VT

l'espressione di ID sopra riportata non pi applicabile, in quanto essa prevederebbe una

ID / VD negativa. Per spiegare qualitativamente l'andamento delle caratteristiche in questa regione, si pu

osservare che gli elettroni che si muovono nel canale invertito non vedono alcuna barriera a mano a mano che si avvicinano alla zona di svuotamento in prossimit del drain; viceversa, quando essi entrano nella zona di svuotamento vi trovano una regione interessata da un elevato campo elettrico, per cui vengono accelerati. La corrente ID quindi determinata dalla

VD

ID VDsat

VG-VT = 6 V

5 V

4 V

3 V

2 V

Fig. 23 - Caratteristiche di uscita di un NMOS ad arricchimento.

20 mA

4V 20V

1 V

V . 31

velocit con cui gli elettroni incidono sul bordo della regione di svuotamento. Questa velocit risulta, in prima approssimazione, indipendente da VD. La corrente ID diviene quindi costante,

ovvero "satura", per VD > VG - VT. Quindi i massimi delle caratteristiche si hanno in corrispondenza di una tensione VDsat , oltre la quale le caratteristiche diventano delle rette

parallele all'asse delle ascisse. Riassumendo, si pu ottenere il luogo dei punti sulle caratteristiche a VG = cost., corrispondenti all'inizio della saturazione, nonch le correnti di

saturazione: VDsat = VG - VT

2)(2 TGOX

nOXDsat -VVdL

ZI =

Analogamente a quanto gi osservato nel JFET, anche nel MOSFET si assiste, ad alti valori della tensione di drain VD, ad un fenomeno di rottura, come testimoniato

dall'improvviso impennarsi delle curve caratteristiche di Fig.23. Dalle stesse si osserva per che la rottura si ha ad un prefissato valore di tensione VD e che tale tensione indipendente

dal valore di tensione di gate VG. Infatti, a differenza del JFET, dove la massima tensione

che si pu applicare tra due terminali qualsiasi la pi bassa tensione che provoca il breakdown a valanga della giunzione di gate, nel caso del MOSFET la rottura si verifica alla giunzione tra il drain ed il substrato, polarizzata inversamente (il gate isolato da uno strato di ossido la cui tensione di perforazione in genere di gran lunga superiore). Quando si innesca la condizione di rottura, la corrente di source IS non varia visto che VD costante,

ma aumenta notevolmente la corrente di drain ID che, in questo caso, scorre per lo pi

attraverso il substrato ed esce dal suo terminale. Per quanto riguarda il comportamento dinamico per piccoli segnali del MOSFET, si

possono usare degli schemi equivalenti uguali a quelli gi visti per il JFET (Fig.9). Possono anche farsi analoghe considerazioni per quanto riguarda le semplificazioni effettuabili. I valori di alcuni parametri differenziali nel MOSFET sono diversi da quelli del JFET. In particolare: la transconduttanza gm raggiunge valori di 20 mA/V ed oltre; la resistenza dinamica rd invece si

riduce a valori di circa 1 - 50 k; aumentano infine notevolmente i valori di resistenza tra gate e source (rGS > 1010 ) e tra gate e drain (rGD > 1014 ), ci grazie alla presenza dello strato di ossido di gate.

5.14. Polarizzazione del MOSFET.

Le reti di polarizzazione per i MOSFET sono molto simili a quelle gi esaminate per i JFET. Inoltre continuano a valere tutte le considerazioni fatte in quella sede relativamente ai

V . 32

criteri di scelta del punto di riposo, al suo posizionamento in zona di saturazione ed alle ridotte problematiche di fuga termica. In particolare, nel caso dei MOSFET a svuotamento, dati i versi delle tensioni in gioco e tenendo conto delle corrispondenti polarit dei dispositivi (a canale n o p), esse sono del tutto identiche.

Qualche differenza presentano invece i circuiti di polarizzazione per MOSFET ad arricchimento. Il tipo pi semplice di circuito riportato in Fig. 24-a. Il gate viene polarizzato tramite la resistenza RG connessa verso il drain. Poich la corrente di gate praticamente

nulla, il gate risulta alla stessa tensione di drain (VG = VD). Lazione stabilizzatrice nei confronti della ID assicurata dalla resistenza RG ; infatti se la ID aumenta, diminuisce la VD

e quindi diminuisce della stessa quantit la VG , il che induce una riduzione della ID .

Applicando la legge di Kirchhoff alla maglia di uscita si ottiene lespressione della retta di carico:

E = VD + RD ID

Dovendo procedere per via analitica, si pu considerare lespressione ricavata in precedenza che forniva per il MOSFET i valori di ID in funzione di VD allinterno della regione di

saturazione:

2)(2 TGOX

nOXDsat -VVdL

ZI =

Imponendo in questa la condizione VG = VD e ponendola a sistema con lequazione alla

maglia di uscita, possibile ricavare il punto di riposo in termini di ID e VD .

Fig. 24 (a) Semplice circuito di polarizzazione per un MOSFET ad arricchimento a canale n. (b) Caratteristiche di uscita del MOSFET con retta di carico e curva VD =VG.

VD

ID

V*G

V*D E

I*D

E/RD

b)

VDsat = VG - VT

VD = VG RD

R2

RG

VG

VD

a)

S GB D

V . 33

Seguendo invece lapproccio grafico, possibile determinare il punto di riposo con qualche semplice considerazione. Come prima cosa si traccia sulle caratteristiche ID - VD la

retta di carico (Fig. 24-b). Si pu poi notare che la condizione VG = VD descritta sul piano delle caratteristiche da una curva ottenuta traslando verso destra, di una quantit pari a VT ,

la curva che rappresenta la condizione di saturazione VD = VG - VT . Il punto di intersezione

tra la retta di carico e la curva per VG = VD identifica il punto di riposo del MOSFET (I*D , V*G , V*D).

In Fig.25-a riportata una versione migliorata del circuito sopra considerato, nella quale possibile scegliere il valore della VG mediante il partitore RG - R . Poich il gate non

assorbe corrente, la VG data da:

GDG RR

RVV+

=

Scegliendo per RG ed R dei valori elevati (dellordine dei M), il partitore praticamente non assorbe corrente per cui si pu ancora ritenere valida la:

E = VD + RD ID

Sul piano delle caratteristiche lintersezione tra la retta di carico e la curva che lega VG a VD

sar posizionata pi a destra che nel circuito precedente, essendo infatti VG < VD .

Infine in Fig.25-b riportata la rete di polarizzazione a quattro resistenze, che consente una maggiore libert nella scelta dei valori della tensione applicabile allelettrodo di controllo VG ed una migliore stabilizzazione nei confronti delle variazioni di ID . A differenza di quanto

visto nell'analogo circuito di polarizzazione dei JFET, lavorando con i MOSFET ad

RD

E

R

RG

VG

VD

a)

S GB D

RD

E

RS

R1

VG

VD

b)

S GB D

R2

Fig. 25 (a) Versione migliorata del circuito di polarizzazione per MOSFET. (b) Circuito di polarizzazione a quattro resistenze per MOSFET.

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arricchimento a canale n bisogna verificare che la tensione di gate risulti positiva, il che si traduce nella condizione:

SD21

2G RIRR

REV >+

=

Inoltre, poich in un circuito amplificatore il MOSFET deve lavorare nella zona di saturazione, bisogna verificare che risulti:

VD > VG - VT

L'analisi del circuito si effettua considerando l'equazione alla maglia d'uscita (che rappresenta la retta di carico):

E = VD + (RD + RS) ID e quella alla maglia di ingresso:

SDG21

2 RIVRR

RE +=+

Si potr quindi procedere con la risoluzione grafica utilizzando la curva di polarizzazione, o con quella analitica impiegando l'espressione della ID in funzione della VD .

5.15. - La tecnologia C-MOS (Complementary MOS).

La tecnologia C-MOS rappresenta la tecnologia in assoluto pi diffusa per la realizzazione di dispositivi integrati digitali. L'unit base che si considera costituita da un semplice circuito invertitore logico, ottenuto a partire da una coppia di dispositivi PMOS e NMOS opportunamente accoppiati. In particolare i due dispositivi hanno rispettivamente in comune i due gate ed i due drain. Lo schema elettrico dell'invertitore riportato in Fig.26-a, dove sono pure indicati i valori tipici per le tensioni di soglia VT dei due dispositivi.

Il funzionamento del circuito molto semplice: se la tensione di ingresso Vin nulla

(livello logico 0), la tensione gate-bulk dell'NMOS al di sotto della tensione di soglia VTn, per cui esso non conduce (Fig.26-b). Per quanto riguarda il PMOS, invece, la tensione negativa gate-bulk risulta pari a -VDD e quindi, in modulo, superiore alla VTp, Ci significa che

il PMOS conduce e la tensione d'uscita Vout risulta pari a VDD (livello logico 1). La situazione si inverte quando Vin viene portata a VDD (livello logico 1): l'NMOS passa in

conduzione (Fig.26-c), mentre il PMOS interdetto. Di conseguenza la Vout si porta a 0V (livello logico 0).

Si vede cos che, in entrambi gli stati stazionari, la corrente che fluisce attraverso il circuito virtualmente nulla, dato che i due canali sono in serie e che comunque uno dei due dispositivi all'interdizione. La corrente risulta diversa da zero durante la fase di

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commutazione tra i due stati logici, tuttavia i tempi di commutazione sono abbastanza ridotti (10 100 nsec) per cui la potenza media dissipata dell'ordine dei nW per ogni porta logica.

Una sezione estremamente semplificata relativa alla struttura di un C-MOS integrato riportata in Fig.27. Si vuol far notare la presenza, nella struttura in esame, di uno strato profondo di biossido di silicio posto sotto il contatto comune ai due drain. Tale strato in effetti costituito da una trincea, scavata per attacco chimico anisotropo in fase gassosa (dry-etching), che viene in seguito riempita con biossido di silicio. La funzione della trincea quella di realizzare un isolamento tra le zone a vario drogaggio che costituiscono il dispositivo NMOS e quelle che costituiscono il PMOS. La ragione di tale precauzione nasce dall'osservazione che, procedendo ad esempio dal source dell'NMOS (zona di tipo n+), passando dal suo canale (zona di tipo p), giungendo al substrato-canale del PMOS (zona di tipo n) ed infine al source del PMOS (zona di tipo p+), si viene a realizzare un dispositivo p-n-p-n parassita. Tale dispositivo pu, sotto opportune condizioni, dare luogo ad un innesco (latch-up) che causa il passaggio di una elevata corrente tra il source dell'NMOS e quello del PMOS, dato che ai suoi capi applicata una tensione complessiva pari a VDD-VSS, con la

possibile distruzione del circuito. Per evitare l'innesco assolutamente necessario ridurre di molto il guadagno dei due transistori che costituiscono il dispositivo p-n-p-n parassita. Un modo per ottenere ci appunto quello di allungare il percorso che i portatori devono effettuare per dar luogo all'effetto transistorico.

Fig. 26 (a) Schema elettrico di un circuito invertitore C-MOS. (b), (c) Modelli semplificati dello stesso circuito nei due possibili stati di commutazione.

VDD

D

GB S

PMOS

S GB D

NMOS

Vout Vin

VSS VTn= (0,51) V

VTp= - (0,51) V

a)

VDD

Vout= VDD

Vin= 0

b)

Vout= 0

Vin= VDD

c)

VDD

V . 36

Si noti infine che la diffusione di tipo n+ presente alla sinistra del contatto di source del PMOS permette di collegare il substrato di tipo n (bulk) allo stesso terminale di source. Analoga funzione svolge la diffusione p+ , presente alla destra del contatto di source dellNMOS, nei confronti dellisola di tipo p (detta anche vasca o p-tub) che funge da bulk per lNMOS.

VDD

PMOS

Vout

p+ p+

substrato di tipo n

n+ n+

Vin

isola di tipo p

n+ p+

VSS

= SiO2

NMOS

Fig. 27 - Sezione di un circuito invertitore C-MOS integrato.