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página >>1 Diseño de Circuitos IntegraIntroducción al Diseño de C

Introducción al Diseño de CIsIntroducción al Diseño de CIs

Universitat Autònoma de Barcelona

Curso académico 2009-10

Elena Valderrama

Carles Ferrer

Ingeniería Informática

ados I página >>1CIs

Conceptos BásicosCapítulo 9 : Conceptos Básicos del Test de CIs

Capítulo 9 :


En los últimos años se haintegrados, como consecherramientas de CAD ("Cescala de integración debdesarrollo de mejores her

Capítulo 9: Conceptos básicos del test de CIs

Elena Valderrama; Carles Ferrer

desarrollo de mejores hersistemas VLSI (Very Lartiempo para su diseño.

No obstante, no basta conprecisa que funcione deComo consecuencia, el cir

Capítulos

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para garantizar su buen fu

La mayor parte de las vecea cualquier otra fase de sincremento del coste del tlos circuitos se han ido raumento en la densidad d

Introducción

Conceptos Básicos

Sistemas de test de CIsaumento en la densidad dde los circuitos cada año,

Este aumento de la complnúmero de entradas /salaccesibles ahora queden

Integración diseño-test

Test funcional y test estructural

Modelo de fallos

Reducción del número de fallos accesibles, ahora quedenfrecuencia de funcionamieimplica la necesidad detecnológico.

El coste total de producfabricación y encapsulado

Simuladores de fallos

Resumen

Determinación de vectores de test

Reducción del número de fallos

Ingeniería Informáticahttp://oaid.uab.es/cvit Universidad Autónoma de B


Introducción

a asistido a un crecimiento espectacular en la complejidad de los circuitoscuencia tanto de las mejoras tecnológicas como de los avances en lasComputer Aided-Design"), que han permitido alcanzar un aumento en labido a la reducción en las dimensiones del transistor. Por otro lado, elramientas de ayuda al diseño ha traído consigo la integración de grandesramientas de ayuda al diseño ha traído consigo la integración de grandes

rge Scale Integration) y ULSI (Ultra Large), necesitando mucho menos

n diseñar y construir un determinado circuito integrado sino que además seacuerdo con unas prestaciones preestablecidas desde su concepción.

rcuito una vez fabricado debe ser sometido a una serie de comprobacionesuncionamiento, es decir lo que constituye la fase de verificación o test.

es el coste de comprobación de circuitos VLSI-ULSI es netamente superiorsu fabricación, como así refleja la tabla de la figura 1 donde aparece elest. En la tabla de la figura 1 se puede observar como las dimensiones dereduciendo drásticamente en los últimos años. De acuerdo con esto, ele integración ha comportado la duplicación en promedio de la complejidade integración ha comportado la duplicación en promedio de la complejidadcambiando la escala de integración cada cinco.

figura>>01

lejidad de los circuitos no ha ido acompañada por un aumento similar en ellidas, lo que ha provocado partes clave del sistema, antes fácilmenten inmersas en el interior del circuito Finalmente el incremento en lan inmersas en el interior del circuito. Finalmente, el incremento en laento de los circuitos dificulta aun más si cabe su comprobación ya que esto

desarrollar nuevos sistemas de test que se adapten a este cambio

cción de un sistema comprende básicamente (1) los costes de diseño,de los circuitos, (2) los costes de montaje sobre placas

Barcelona


de circuito impreso y (3tarjetas (placas y circuitoCAD y el aumento de lapuertas diseñadas por houbicar) los costes de ve



ubicar), los costes de vevez un porcentaje más e

El coste de verificaciónsiguiente; es decir, un ep.e.), contribuye en un cplaca, p.e.). En consecu

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antes mejor, en las etareducir costes y mejorarimagen.

Introducción

Conceptos Básicos

Sistemas de test de CIs



Modelo de fallos



Resumen





Introducción

) los costes de verificación tanto de los circuitos integrados como de Iasos) como del sistema completo. Mientras que el desarrollo de herramientas

densidad de integración han disminuido los costes de diseño (número deombre*año), fabricación, encapsulado y montaje en placas (menos chips aerificación y test son los únicos que han aumentado representando cadaerificación y test son los únicos que han aumentado, representando cada

elevado del coste total del sistema.

se multiplica por un factor 10 al pasar de una etapa de producción a larror, cuya detección lleve implícito un coste c en una etapa t (nivel de CI,oste 10*c al coste total del sistema si se detecta en un nivel (t+1) (nivel de

uencia, el objetivo del test debe ser detectar los posibles defectos cuantoapas más tempranas de la producción del sistema. Sólo así se consiguer la fiabilidad de los productos fabricados por la empresa y por tanto su

Barcelona


Fases del test.

El ASIC debe ir comprodurante su vida activa.

A grandes rasgos las co



A grandes rasgos, las co

1- Durante el diseño del

Desde el inicio de la copara garantizar las carac

Para ello se utilizan un c(ló i lé t i híb id

Capítulos

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(lógicos, eléctricos, híbridEl diseñador ha de aseespecificadas en la fase

2- Fabricación del circui

Una vez fabricada cadala correcta realización

Introducción

Conceptos Básicos

Sistemas de test de CIsla correcta realización(conductividades, movilconcebidos y incorporadcomportamiento similar euna misma oblea.

A continuación y sobre



Modelo de fallos

Reducción del número de fallosuno de ellos se comprupuntas que conecta losmarcan con tinta y se deseparados.

Los dados que si han pa


Resumen





Conceptos básicosp

obándose a lo largo de todo el proceso de diseño, fabricación e incluso

omprobaciones se pueden subdividir en tres fases:omprobaciones se pueden subdividir en tres fases:

circuito:

ncepción del circuito integrado éstos pasan por una etapa de verificacióncterísticas que habrán de cumplir durante su funcionamiento.

conjunto de herramientas CAD como son: simuladores a diferentes nivelesd ) ifi d d l d di ñ t t d á t tdos, ...), verificadores de reglas de diseño, extractores de parámetros, etc..

egurar, en todo momento, que el circuito cumple con las característicasinicial de concepción.

to:

oblea, ésta se somete a diferentes tipos de comprobaciones que asegurende los procesos tecnológicos Se miden ciertos parámetros eléctricosde los procesos tecnológicos. Se miden ciertos parámetros eléctricosidades, ...) sobre una circuitos o "motivos de test", especialmenteos en la oblea, fuera de los propios circuitos. De esta forma se asegura unentre circuitos fabricados en diferentes obleas y/o en zonas diferentes de

cada oblea se realiza una comprobación dado a dado del circuito. Cadaueba funcionalmente desde los "pads" mediante el uso de una mesa depads del circuito con el sistema de test. Los dados que no pasan el test seesechan después de que la oblea haya sido cortada y los dados (ASICs)

asado las pruebas anteriores se encapsulan individualmente;

Barcelona


pero el mismo proceso dcomo buenos, los chipsayuda de un sistema aut

3- Durante la vida activa



Una vez comprobadosimpreso (PCBs). Estasintroduciendo señales enencuentran los puntos de

Finalmente, estas placas

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de poder dar el visto brealizar comprobacionesacuerdo a unas prestacio

Test concurrente y no c

En cierto tipo de entornoiti l i t f

Introducción

Conceptos Básicos

Sistemas de test de CIspermitir que el sistema fprovocaría. En estosautocomprobabilidadfuncionamientos incorrecprestaciones del equipo.

Dentro de estas técnicas



Modelo de fallos


(1) Se incluye en el CATE externo. Elfunciona normalmseñal externa qucircuito es necesf i i t


Resumen




funcionamiento re


Conceptos básicosp

de encapsulado puede introducir nuevos defectos. Antes de su aceptaciónya encapsulados son sometidos a una última comprobación unitaria con latomático de test (ATE: Automatic Test Equipment).

del circuito:

los circuitos integrados, éstos se montan sobre las placas de circuitoplacas se testean con sistemas especialmente concebidos para ello,

n determinados puntos de la placa y comparando el estado lógico a que see test.

s o tarjetas formarán partes de un sistema, el cual debe ser revisado antesueno para su comercialización. Asimismo cabe señalar la necesidad des periódicas de cualquier sistema para garantizar su funcionamiento deones predeterminadas.

concurrente.

os en los que se prive la seguridad (espacio, medicina, ...), no se puedef i l i ú t l i t t ófifuncione mal en ningún momento por las consecuencias catastróficas que

casos, los circuitos integrados pueden incorporar técnicas dey tolerancia de fallos que permiten detectar la presencia de

ctos a la vez que permiten (hasta un cierto nivel) subsanarlos sin alterar las

s existen dos aproximaciones, con niveles de dificultad crecientes:p ,

CI circuitería adicional que permite testear el mismo sin necesidad de unachip posee dos formas de funcionamiento, en modo sistema (el circuito

mente) y en modo test (el circuito se auto-comprueba), controlados por unaue le indica el modo de funcionamiento en cada instante. Para testear elsario “sacarlo del modo sistema” y ponerlo en modo test => este tipo de

ib l b d t t t t t “ ff li ”

Barcelona

ecibe el nombre de test no concurrente o test “off-line”.


(2) Se incluye en el Csistema se vayan compr(p.e., dando una señal dcomprobación reciben el



Aunque esto induciría apregunta es .... la circuitadicional?. La aproximconvencional de ASICcircuitería adicional compcircuitería adicional aume

Capítulos

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Test de prototipos vs. t

Una vez el chip ha salidsituaciones diferentes:

1 T t d t ti

Introducción

Conceptos Básicos

Sistemas de test de CIs1- Test de prototipos:

Este tipo de test viene ca

Hay que testeacada muestra no

Normalmente s



Modelo de fallos

Reducción del número de fallossimple comproba(i) si funciona elde que funcione,

Finalmente hastinformación adici


Resumen





Conceptos básicosp

I circuitería adicional que permite que los resultados generados por elrobando mientras se están obteniendo, iniciándose acciones determinadasde aviso) cuando el resultado no coincide con el esperado. Este tipo denombre de test no concurrente o test “off-line”.

pensar que con estos tipos de test no es necesario el uso de los ATEs, latería adicional testea al “circuito-propio”, pero ¿quién testea esta circuitería

mación más frecuente es realizar de todas maneras un primer testutilizando un ATE, antes de ser montado en el equipo, y dejar que lapruebe el funcionamiento de éste durante su vida activa. Evidentemente, laenta el área del circuito y por ende si coste.

test industrial

do de la fábrica y ha llegado a nuestras manos, nos encontramos con dos

aracterizado por los siguientes aspecto

ar pocas unidades, lo cual implica que el tiempo que se dedica al test deserá un factor crítico.

se tiene más interés en realizar una caracterización del circuito que unaación de su funcionamiento. Dicho de otra manera, se pretende comprobarcircuito o no funciona, (ii) ¿por qué?; ¿dónde está el error?, y (iii) en casohasta que límites.

ta es permisible que el test sea destructivo si con ello se consiga extraeronal sobre el funcionamiento correcto o incorrecto del circuito.

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Si el test de los prototipode la serie. Por otra parprototipos debe elaboratodos los circuitos que se



2- Test industrial:

El test de la serie por pa“Test de entrada”. Aunqconsidera una buena prálos ha diseñado por dosminimizar el riesgo de m

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minimizar el riesgo de mimagen o económicas cun cierto porcentaje de la

De nuevo, éste tipo de co

Hay que testear mtest es muy crític

Introducción

Conceptos Básicos

Sistemas de test de CIstest es muy crític

Habitualmente esfunciona). En cas

Por razones obvi

Solamente los circuitos qsistemas electrónicos D



Modelo de fallos

Reducción del número de fallos sistemas electrónicos. Dmás avanzadas de la falguno de sus compon(reparaciones, equiposempresa que fabrica esto


Resumen





Conceptos básicosp

os da resultados satisfactorios, entonces se puede empezar la fabricaciónrte el diseñador o el fabricante, a partir de la información obtenida de losar un catálogo de especificaciones que han de cumplir obligatoriamentee fabriquen.

arte de la industria recibe diferentes nombres como el de “Test industrial” oque el fabricante garantiza que los chips de la serie se han testeado, seáctica realizar de nuevo un test a la llegada de los ASICs a la industria querazones (1) para comprobar que el fabricante cumple el contrato y (2) para

montar en los equipos chips defectuosos con las consecuentes pérdidas demontar en los equipos chips defectuosos, con las consecuentes pérdidas deuando así sucede. Muy frecuentemente se realizan test aleatorios sobreas unidades recibidas en vez de pasar el test a todas las unidades.

omprobaciones se caracteriza por:

muchas unidades (100.000, 500.000, ... ), lo cual implica que el tiempo deo y tendrá una repercusión clara en el coste final del producto.o y tendrá una repercusión clara en el coste final del producto.

suficiente con una respuesta binaria "go / no go" (el circuito funciona o noso de que no funcione el circuito es rechazado.

as el test nunca debe ser destructivo.

que pasan todas las comprobaciones se utilizan en la construcción de losDe esta manera se reduce notablemente la aparición de errores en fasesDe esta manera se reduce notablemente la aparición de errores en fasesfabricación de un equipo provocadas por un funcionamiento erróneo denentes, y se reduce el coste implícito que introducen estos erroresdesechados, etc.); a la vez que se mejora la imagen de calidad de laos equipos.

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El objetivo del "test" dentrando un poco más en

1- El comportamientobtenidos a la sa



de funcionamient

2- Las salidas alcespecificaciones

3- El comportamienencuentran dentr

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¿Cómo podemos comp

Las comprobaciones seocurrir se basa en dispoforzar valores concretos

Introducción

Conceptos Básicos


alimentación, generador(tester, osciloscopio, etc.

Evidentemente esta esCuanto mayor sea la comque el número de entrainstrumentos) y por otro



Modelo de fallos

Reducción del número de fallos instrumentos) y por otrotambién mayor.

Actualmente los CIs de a5.000 unidades), lo quesistemas automáticos de


Resumen






e CIs digitales es comprobar su correcto funcionamiento. Ahora bien,n detalle se puede decir que el objetivo del test de CIs es verificar que:

to lógico del circuito sea el esperado; esto es, que los valores lógicosalida para cada secuencia de entrada, coincidan con los especificados (testto)..

canzan los valores de tensión e intensidad previstos en las hojas de(test estático o test DC).

nto dinámico (p.e. tiempos de subida, de bajada y de propagación) sero de los márgenes previstos (test dinámico o test AC).

probar el circuito?

e puede realizar de muchas maneras. La más simple que se nos puedeoner de un sistema formado por un conjunto de instrumentos que permitans de tensión e intensidad a las entradas del CI, (pueden ser fuentes de(res de formas de ondas, etc.) y medir los valores obtenidos a la salida.).

una aproximación que sólo se puede realizar en circuitos pequeños.mplejidad del circuito, más larga y tediosa será su comprobación, debido adas y de salidas será mucho mayor (esto requiere un mayor número delado el número de combinaciones de entrada que habrá que probar serálado el número de combinaciones de entrada que habrá que probar será

aplicación industrial suelen involucrar a grandes series (por encima de lashace imprescindible un cierto grado de automatización del test y el uso de

e test o ATEs (Automatic Test Equipment).

ver figura>>02

Barcelona

ver figura>>02


Sistemas automáticos

Un sistema automático dcomprobaciones básicasmesa de test donde se



serie de recursos de test(habitualmente un procecondiciones bajo las que(discos, ...) donde almac

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Funciones básicas de u

El sistema de test debe

1- Almacenar los patroneCada vector lleva informesperada en las salidas

t t l

Introducción

Conceptos Básicos

Sistemas de test de CIspotentes para la generac

Definición_1 : Un patrónvalores que se fuerzan eque salgan por los pinepatrón de test tiene el sig



Modelo de fallos


valores


Resumen






de test (descripción básica)

de test está concebido de forma que permita automatizar los tres tipos des descritas anteriormente. Estos sistemas están constituidos por (1) unacoloca el chip a testear o “DUT” (Device Under Test) y que contiene unat (generadores de estímulos, drivers, comparadores, ...), (2) un controladoresador) encargado de gobernar estos recursos para poder establecer lase se realizarán las comprobaciones, y (3) una cierta cantidad de memoriacenar los patrones de test que se pasarán al circuito.

ver figura >> 03

un ATE

realizar las siguientes funciones:

es de test o "patterns" (conjuntos de vectores de test a aplicar al circuito).mación de los valores que se han de forzar a las entradas y la respuestas. Según la categoría de la máquina se incluyen ayudas más o menosió di ió d l i d t tción y edición de las secuencias de test.

n de entrada (también llamado vector de test) consiste en el conjunto deen los pines de entrada del circuito y el conjunto de valores que se esperas de salida si el circuito funciona bien, en un ciclo de reloj concreto. Unguiente aspecto (en azul) :

Entradas Salidas

x1 x2 x3 x4 ............. xn y1 y2 y3 ………….. yk

0 1 1 1 ............. 0 0 0 1 ................. 1

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Definición_2 : Un conjutest como los definidosfuncionamiento. Se dicepatrón de test aplicado,patrón Un conjunto de p



patrón. Un conjunto de p

patrón 1patrón 2

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Suministrar las señales

ppatrón 3………

patrón rIntroducción

Conceptos Básicos


entrada/salida del circuitcorrespondiente. El sistevectores de test de entra

Reconocer las salidas yfuncionales o por simulac



Modelo de fallos

Reducción del número de fallosEl sistema de test comprevisto. La comparaciósalida que son capaces d0 o 1 lógico coincide con

La figura 4 muestra el siscanal (pin del ASIC) exis


Resumen




canal (pin del ASIC) exis



nto de patrones de test (o vectores de test) es el conjunto de patrones deanteriormente que se pasan secuencialmente al circuito para verificar su

e que un circuito pasa el conjunto de patrones de test cuando, para cadalas salidas que se obtiene coinciden con las salidas especificadas en el

patrones de test tiene el siguiente aspecto:patrones de test tiene el siguiente aspecto:

Entradas Salidas

x1 x2 x3 x4 ............. xn y1 y2 y3 ………….. yk

0 0 1 1 ............. 0 0 0 1 ................. 11 0 1 0 ............. 0 1 0 1 ................. 0

a las entradas del circuito (generar los estímulos). Para cada entrada o

0 1 0 0 ............. 1 0 0 0 ................. 1

0 1 0 1 ............. 0 0 1 1 ................. 0

o se conecta uno o varios "drivers" encargados de forzar la forma de ondaema de test es capaz de generar los estímulos a partir de la secuencia deada y los valores temporales programados.

compararlas con las respuestas esperadas obtenidas a partir de modelosción del circuito.

mpara los valores obtenidos para cada una de las salidas con su valorón se realiza gracias a unos comparadores asociados a cada señal dede (1) convertir el nivel de tensión en una señal digital y (2) compara si ese

n el valor esperado.

stema driver/comparador (D/C) asociado a cada pin del circuito. Para cadaste una pareja D/C que se conecta de la siguiente manera:

Barcelona

ste una pareja D/C que se conecta de la siguiente manera:


- Pines de entrada :

- Pines de salida : s



- Pines de entrada/s

Test funcional

El comportamiento lógicPara ello, se generan lo

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para cada ciclo de test fuse desea.Introducción

Conceptos Básicos


Las máquinas de test mde la propia máquina) yentradas o E/S del circudefinir formatos; esto esmás usuales de estas se



Modelo de fallos

Reducción del número de fallos6: RZ (retorno a cero), RDNRZ (no retorno a cero


Resumen






: se conecta sólo el driver.

se conecta sólo el comparador.

salida : se conectan ambos.

ver figura >> 04

co se comprueba aplicando un patrón de test a las entradas del circuito.os estímulos de entrada mediante un driver de entrada (figura 5), el cualuerza sobre la entrada un nivel de tensión en función del estado lógico que

ver figura >> 05

más sencillas dividen todo el tiempo de test en ciclos (definidos por el relojson capaces sólo de forzar un nivel 0 o 1 estable sobre cada una de las

uito. Las máquinas más complejas (y por supuesto más caras) permitens, señales capaces de cambiar de 0-1 o 1-0 durante un mismo ciclo. Laseñales reciben los nombres especiales como los que aparecen en la figuraRl (retorno a uno), RH (retorno a la inhibición), NRZ(no retorno a cero) yo desplazado).

ver figura >> 06

Barcelona


Todos estos formatos vrespecto al origen de cicvalores pueden ser igual

Por otro lado, la compa



circuitería que consta(principalmente XORs) y

Nótese que el comparaduna cierta señal de refer

Capítulos

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que define una ventanadebe ser estable (w enfigura 9). Durante el inteencima de Vh (=1-lógicoCualquier “pico” que apa9).

Introducción

Conceptos Básicos


Test de parámetros est

Para este tipo de test squiere efectuar la medid



Modelo de fallos

Reducción del número de fallos quiere efectuar la mediddiseñador, con lo que nosólo puede introducir los

- Medida de tensión, con

- Medida de corriente, co


Resumen






vienen caracterizados por dos parámetros: d (delay) que es el retardoclo (llamado frontera de ciclo) y w (witdh) que es la anchura de pulso. Estoses o diferentes para cada ciclo de test, en función de la máquina de test.

aración de las salidas con la respuesta esperada se hace mediante unade (1) un comparador analógico, (2) circuitería de comparación

y (3) un biestable de error, tal como muestra la figura 7.

ver figura >> 07

dor sólo comprueba si la señal de salida está por encima o por debajo derencia. Si se desea más precisión se puede utilizar el circuito de la figura 8,de comprobación especificando el intervalo de tiempo en el cual la salidala figura 8) y los valores de referencia del 0 y del 1 lógico (Vh y Vl de laervalo de la ventana, el comparador mira si la tensión de salida está poro) o por debajo de Vl. (=0-lógico), y la compara con el valor esperado.

areciera en la ventana de test se interpreta como una salida errónea (figura

ver figura >> 08 ver figura >> 09

táticos (Test DC)

se conecta una circuitería adicional a la patilla correspondiente donde sea del parámetro (Esta tarea es más propia del “ingeniero de test” que dela del parámetro. (Esta tarea es más propia del ingeniero de test que delo vamos a insistir por salirse un poco de los objetivos de un capítulo queconceptos más básicos).

n la corriente de salida fija (figura 10). ver figura >>10

on la tensión fija (figura 11).

Barcelona

ver figura >> 11


Test de parámetros din

La medida de tiempos dla señal IN pasa a 1, la sestado alto al bajo de la



- Se define un nivel dela figura 12).

- El tiempo de propagtensión a la que este lleg

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Cuando A=1, S1 se ciercierra, e I desaparece coel punto X es proporcion

Del mismo modo pero v

Introducción

Conceptos Básicos

Sistemas de test de CIsDel mismo modo, pero vse puede realizar cualquIntegración diseño-test


Modelo de fallos



Resumen






námicos (Test AC)

e propagación se realiza de la siguiente forma: (supongamos que cuandoseñal OUT pasa a 0, y que nos interesa medir el tiempo de propagación delseñal OUT con respecto a IN). Se hace lo siguiente:

e referencia en los comparadores asociados a las señales IN y OUT (Vc en

gación t2-t1, se mide cargando parcialmente un condensador y midiendo laga (figura 12).

ver figura >> 12g

rra, y la intensidad I comienza a cargar e condensador. Cuando B1, S2 seon lo que el condensador no recibe ya más carga. La tensión alcanzada enal a t2-t1.

variando los niveles de comparación y las señales sobre las que se aplicavariando los niveles de comparación y las señales sobre las que se aplica,ier medida tanto de tiempos de propagación como de subida y de bajada.

Barcelona


Clásicamente la tarea dprototipos una vez fabriAhora bien, esta forma da los valores actuales (ve



Como ya dijimos, la comaumentando al mismo rsegundo solo lo ha hectestabilidad del circuito (m

Definiciones_3 : Para polos valores que deseem

Capítulos

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los valores que deseemfácilmente los valores qutrata de un valor correcto

Se llama controlabilidadde los nodos internos de

Se llama observabilida

Introducción

Conceptos Básicos

Sistemas de test de CIsSe llama observabilidavalores lógicos que toma

Un circuito se dice quecircuito de alta controlab

Sólo se puede consegucuenta desde las primer



Modelo de fallos

Reducción del número de fallos pCI si fuera preciso.

Así pues, el diseñador setest a partir, normalmentlo que ocurre con una sicumplir con todos y cadaCK d t t ñ l


Resumen




CK de test, señales cum


Integración diseño-testg

de verificación de circuitos integrados se relegaba a la comprobación decados, sin ninguna relación con las fases previas de diseño del circuito.de trabajar era aceptable cuando la escala de integración no había llegadoer figura 01).

mplejidad de los circuitos y el número de entradas y de salidas no han idoritmo; mientras que el primer factor ha aumentado geométricamente, elcho de forma lineal. Esto ha traído consigo una notable reducción de lamedida en una disminución de la controlabilidad y de la observabilidad).

oder testar bien un circuito se requiere que (1) podamos forzar fácilmenteos sobre cualquier nodo interno del circuito y (2) que podamos observaros sobre cualquier nodo interno del circuito, y (2) que podamos observar

ue toman cada uno de los nodos internos del circuito para comprobar si seo o erróneo.

d del circuito a la facilidad con la que podemos forzar valores en cada unoel circuito.

d del circuito a la facilidad con la que podemos ver desde el exterior losd del circuito a la facilidad con la que podemos ver desde el exterior losan cada uno de los nodos internos del circuito.

es fácilmente testeable, o que tiene una testabilidad alta cuando es unilidad y de alta observabilidad.

uir una buena testabilidad si la estrategia del test se define y se tiene enras etapas de diseño del ASIC; desde la misma fase de concepción de unp ; p

e tendrá que responsabilizar de la elaboración del conjunto de patrones dete, de los resultados obtenidos en la simulación del circuito. A diferencia demulación lógica o eléctrica, la simulación de los patrones de test tendrá dea uno de los requerimientos propios de la máquina de test (frecuencia del

li d l f t it l á i t )

Barcelona

pliendo los formatos que permita la máquina, etc.)


¿Cómo se testea un cir

Una manera conceptualcombinaciones de entradllamamos un test exhaus



como un multiplicador de264 combinaciones de ellevaría del orden de 1 m

¡Y el problema se compllos chips es totalmente im

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A lo largo de este temafuncional vs. test estrusecuencias de test, etcfácilmente testable o incl

El segundo problema espuede resumirse en el s

Introducción

Conceptos Básicos

Sistemas de test de CIspuede resumirse en el stiempo de respuesta denanosegundo. Si el chiputilizar elementos bipoltecnología más rápida deutilizar técnicas de autote

E l d



Modelo de fallos

Reducción del número de fallos En lo que resta de estedel conjunto de patronenociones de lo que se co


Resumen





Integración diseño-testg

rcuito?

lmente fácil de testear un circuito consiste en aplicar todas las posiblesdas y de salidas y medir los valores de salida que se obtienen (es lo questivo: testear en un 100% el circuito). Pero si pensamos en algo tan simplee 32 bits, veremos que un test exhaustivo requeriría comprobar al menos

entradas; suponiendo que aplicáramos un patrón de test por ns., el test nosmillón de días, o lo que es lo mismo más de 500 años.

lica si el circuito es secuencial!. Resulta evidente que el test exhaustivo demposible cuando se trata de chips LSI o VLSI.

veremos como se ha intentado y se intenta resolver este problema (testuctural, generadores pseudo aleatorios, generadores automáticos de

c.), pero una consecuencia parece clara: si se quiere llegar a circuitosluso autotestables, es necesario diseñar “pensando en el test”.

el de la precisión y rapidez necesarias en la máquina de test. El problemasiguiente razonamiento: Para testar un chip cuyos componentes tengan unsiguiente razonamiento: Para testar un chip cuyos componentes tengan un

(por ejemplo) 1ns, es necesario que la precisión del ATE sea inferior alp está fabricado con una tecnología CMOS, la máquina de test podríalares más rápidos, pero ...¿Cómo testamos un chip realizado en lael momento?. Una posible respuesta es prescindir de la máquina de test, yestabilidad.

í l l bl d ó f l iócapítulo nos centraremos en el problema de cómo enfocar la generaciónes de test, mientras que en el capítulo siguiente daremos unas brevesonoce con el nombre de Diseño para la Testabilidad.

Barcelona


Como ya se dijo, una foentrada, y verificar queexhaustivo de la funciónpequeño (SSI) o medio (



Otra alternativa es la dedurante el proceso deespecificada en la fase dlógica es competencia d(layout) suministrada porproblema de la generac

Capítulos

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vectores capaces de dsupuestamente introduci

Hemos de ir con cuidaposible de fallos" es pocopueden presentarse en uTODOS los imaginables

Introducción

Conceptos Básicos

Sistemas de test de CIsTODOS los imaginablesotros. Parece razonablevez de intentar detectar t

DEFINICIÓN

Un MODELO de FALLimportantes para el circu



Modelo de fallos

Reducción del número de fallos importantes para el circu

"estamos trabajando covamos a tener en cuentase va a trabajar dependde la tecnología en la qu


Resumen





Test funcional frente a test estructural

orma de testar un circuito es aplicar todas las posibles combinaciones delas salidas son las deseadas. Como también se dijo, este tipo de testlógica que el circuito debe realizar sólo es posible en circuitos de tamaño

(MSI).

tratar de asegurar que la estructura del circuito lógico no ha sido alteradafabricación o durante la vida activa del circuito, y que coincide con lade diseño. Se supone entonces que la correspondencia estructura-función

del diseñador. El objetivo del test estructural es asegurar que la estructurar el diseñador ha sido materializada correctamente y está libre de fallos. Elción de las secuencias de test se centra en seleccionar un conjunto dedetectar el mayor número posible (idealmente, todos) de estos fallosdos durante la fabricación y encapsulado del ASIC.

do con las definiciones imprecisas; la frase "detectar el mayor númeroo específica. En primer lugar, habrá que explicitar cuales son los fallos queun circuito dado... que, de acuerdo con la ley de Murphy, son simplementes Sin embargo algunos de los posibles fallos serán más probables ques. Sin embargo, algunos de los posibles fallos serán más probables que

restringir los esfuerzos a la detección de éstos fallos más probables entodos los fallos.

OS es simplemente un conjunto de fallos seleccionados como los másuito de modo que cuando se dice queuito, de modo que cuando se dice que

n el modelo de fallos X" estamos significando que los únicos fallos quea son los especificados en X. La definición del modelo de fallos con el queerá, entre otras cosas, del nivel al que nos movamos (lógico, eléctrico...),e se trabaje, y de la seguridad que se desee alcanzar con el test.

Barcelona


En segundo lugar, hay qen la frase a la que hacíafallos, definir vectores delugar porque no todos los



DEFINICIÓN

Decimos que un fallo esmenos una salida distinta

.... y en segundo lugar ppor cuestiones de dispon

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DEFINICIÓN

Se define la COBERTUporcentaje de fallos deldamos una idea de los v98% es habitualmente c( t h

Introducción

Conceptos Básicos

Sistemas de test de CIs(por supuesto hay excep



Modelo de fallos



Resumen





Test funcional frente a test estructural

que concretar un poco más lo que quiere decir "el mayor número posible"amos referencia anteriormente. Aún habiendo seleccionado un conjunto dee test capaces de detectarlos todos es muchas veces imposible: En primers fallos son detectables ....

s detectable cuando existe una combinación de entradas que produce ala si el fallo está presente que si no lo está.

porque el tiempo dedicado al test del circuito viene habitualmente limitadonibilidad de la máquina de test o de otra índole.

URA DE FALLOS de un cierto conjunto de vectores de test como elmodelo escogido que se detectan al aplicar dichos vectores de test. Paravalores que comúnmente se barajan, una cobertura por debajo del 95% aconsiderada como mala y el fabricante se negará a entrar en fabricación

i )pciones).

Barcelona


Para abordar la tarea dedefectos se van a confotolitográficos, deficientcircuito. Parece pues sembargo conforme el sis



embargo, conforme el sisposibles fallos a nivel físresulta útil describir los fincluso funcional).

Para que un modelo de f

- Sea preciso; es dec

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Sea preciso; es decrealidad, y que

- Sea tratable; esto es, q

Ambos requerimientos sevidentemente los modecompromiso que se toma

Introducción

Conceptos Básicos

Sistemas de test de CIscompromiso que se tomaposible los fallos en los n

Existen multitud de modDado el limitado tiempoaquí nos limitaremos a (interés en el modelo de f“ k ”



Modelo de fallos

Reducción del número de fallos “stuck-at”.

Modelos a nivel de tran

Los modelos de fallos pr


Resumen





Modelo de fallos

e la detección de defectos, es necesario conocer previamente qué tipos densiderar. Los fallos que se introducen durante la fabricación (defectoste calidad del proceso, etc.) afectan directamente a la geometría delensato que se baje a este nivel para tratar de modelar los fallos; sinstema crece en complejidad crece también extremadamente el número destema crece en complejidad, crece también extremadamente el número desico, con los cual la tarea de detección resulta intratable. En este punto,fallos en función de su efecto a niveles más altos (nivel eléctrico, lógico, o

fallos sea válido es necesario que:

cir que los fallos modelados se acerquen tanto como sea posible a lacir, que los fallos modelados se acerquen tanto como sea posible a la

que dichos fallos puedan detectarse aunque el circuito sea grande.

son contradictorios. Los modelos que más se acercan a la realidad sonelos a nivel de físico; pero estos a su vez son los más intratables. Ela es el de utilizar modelos a niveles más altos que reflejen lo más fielmentea es el de utilizar modelos a niveles más altos que reflejen lo más fielmenteniveles más bajos.

delos de fallos en la literatura que no podemos abordar en estos apuntes.del que disponemos para tratar estos temas y su carácter introductorio,

(1) esbozar brevemente algunos de estos modelos y a (2) centrar nuestrofallos más frecuentemente utilizado en el test de CIs digitales, el modelo de

nsistor o interruptor

ropuesto a nivel de transistor incorporan algunos de los siguientes fallos:

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1) Cortocircuitos (shorts)

2) Retardos.

3) AcopIos entre nodos.



4) Degradación de eleme

Estos modelos reflejantransistores sobre el esta

Modelos de fallos a niv

Estos modelos depende

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de que se trate, el circuestructura funcional (tran

Los fallos correspondienestos elementos en presel cual existen muchas hque este fue uno de los p

Introducción

Conceptos Básicos

Sistemas de test de CIsque este fue uno de los p

Para bloques funcionalede modelos que describloques más complejos.tienen sentido para circusea relativamente reduci



Modelo de fallos

Reducción del número de fallosModelos a nivel lógico

A nivel lógico, los modelo

1) Stuck-at (bloqueos) :

2) Bridges (puenteos)


Resumen





Modelo de fallos

) y circuitos abiertos (opens) de transistores o líneas de interconexión.

entos.

el efecto que producen los defectos en la conducción o no de losado lógico de la salida.

vel funcional

del nivel al que se haya descrito el circuito. Así según el nivel jerárquicouito se puede describir con puertas lógicas, bloques funcionales o por sunsferencia de registros p.ej.).

ntes a estos modelos simulan el comportamiento funcional de cada uno desencia de defectos. Para puertas lógicas existe un modelo muy simple paraherramientas de generación de vectores de test desarrollados al efecto, yaprimeros modelos de fallos propuestosprimeros modelos de fallos propuestos.

s más complejos, los modelos de fallos se obtienen por inferencia a partirben el mal funcionamiento sobre los elementos que constituyen estosEste esfuerzo de desarrollo de un modelo particular para cada bloque solo

uitos muy repetitivos, donde el número de bloques diferentes que lo formando.

os más utilizados son los de:

Los más utilizados, con diferencia.

Barcelona


El modelo de STUCK-A

El modelo de stuck-ats hque los defectos físicospermanentemente a 0 o



opens" a nivel de transisimple. En realidad, si bicomo stuck-ats, experimdesarrollados a partir deentradas de la figura 13para detectar cualquier fa

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Supongamos que la puemuestra la figura 14. Ena nivel de transistor), elcada vector de test cuan

Introducción

Conceptos Básicos

Sistemas de test de CIscuando está presente elvectores 011 y 111 respefallos de stuck-at, se dmuchos fallos que no paplicando un conjunto de



Modelo de fallos


Puenteos

Este modelo reúne todoscortocircuito se convierte


Resumen





Modelo de fallos

Ats

ha sido y es el más utilizado por razones históricas. Este modelo suponepueden modelarse como líneas del circuito lógico que quedan bloqueadas

o a 1. Evidentemente, este modelo es menos preciso que el de "shorts-stor (por ejemplo), pero la detección de faltas es, a cambio, mucho másen una buena parte de los fallos a nivel de transistor no pueden modelarse

mentalmente se comprueba que sí son detectados por los vectores de testel modelo de stuck- at. Como ejemplo, consideremos la puerta NAND de 33. La tabla adjunta a la figura 13 muestra los vectores de test necesariosallo simple de stuck-at de las entradas o la salida.

ver figura >> 13

erta ha sido realizada con tecnología NMOS, y que su estructura es la queesta figura se han indicado a trazos dos posibles "shorts" de líneas (fallos(1) y el (2). En la tabla 2 hemos representado la respuesta de la puerta a

ndo la puerta está libre de fallos (F0); cuando está presente el fallo 1 (F1), yfallo 2 (F2). Nótese que los fallos 1 y 2 quedan detectados al aplicar los

ectivamente; es decir, con los vectores de test generados para detectar losetectan también los fallos a nivel de transistor. Dicho de otra manera,pueden modelarse como stuck-ats, pueden de todas formas detectarsee vectores de test basado en el modelos de stuck-at.

ver figura >> 14ver figura >> 14

s aquellos fallos cuyo efecto es la conexión accidental de dos líneas. Dichoe a nivel lógico en una AND cableada o una OR cableada según los casos.

Barcelona


Modelos de fallos en bl

La peculiar estructura dencontrarse en la mayorcontacto que no se prod



de fallos: los clásicos de

Un fallo de cruce es la ade entrada (línea de bit,de salida. Este tipo de fa

En los fallos de stuck, u

Capítulos

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lógicos. Su causa genetierra.

Por último, un fallo de ccruzan. Se puede demot bié l í d l

Introducción

Conceptos Básicos

Sistemas de test de CIstambién la mayoría de lo(alrededor del 98% ) de l

Se puede demostrar quimplementa la PLA buscfunciones originales, (2producto o (4) elimina va



Modelo de fallos

Reducción del número de fallos p ( )que, utilizando este modestá implementando exaexceso o defecto de térmSimuladores de fallos

Resumen





Modelo de fallos

loques funcionales (PLAs)

de las PLAs no sólo induce fallos de stuck o de puenteo que puedenía de los circuitos combinacionales sino que, además, da lugar a un tipo de

duce en tales circuitos. Fundamentalmente, se pueden presentar tres tiposstuck, los fallos de cruce y los fallos de puenteo ( o de corte ).

ausencia o la presencia extra de un dispositivo (transistor) entre una líneaver figura 15) y una línea producto; o entre una línea producto y una línea

allos está estrechamente relacionado con el diseño de la PLA.

na de las líneas queda fijada permanentemente a uno de los dos valoresralmente es un cortocircuito entre la línea en cuestión y alimentación o

ver figura >> 15

corte es un corte entre dos líneas adyacentes o entre dos líneas que seostrar que un test que detecte todos los fallos de cruce simples detecta

f ll i l d t k d t Di h t t d t t t bié l íos fallos simples de stuck y de corte. Dicho test detecta también la mayoríalos fallos de cruce de multiplicidad menor o igual que 8.

e todos estos fallos se pueden detectar a nivel de la función lógica quecando si el fallos (1) introduce términos producto que no existen en las

2) introduce variables an algún término producto, (3) elimina términosariables en algún término producto. Con esto se quiere resaltar el hecho deg p qdelo de fallos al testear una PLA, basta con que miremos qué funcionesactamente la PLA y las comparemos con las originales, mirando si hay unminos producto o de variables.

Barcelona


(lo que viene a continuaque esté especialmente

Estudiemos con algo mádesaparición de un liter



implicante completo (s-aen la identidad o la funlos implicantes de la fudispositivo no colocadoimplicante "se encoge")implicante debido a la

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implicante en la funciónresultado de los defectejemplo, en NMOS, unellas.

Una clasificación más am

Introducción

Conceptos Básicos

Sistemas de test de CIsa) Crecimiento-aparicialgún término producto

b) Encogimiento-desadesaparición de un térm

Un fallo simple de cualbi d f



Modelo de fallos

Reducción del número de fallos causar bien un defecdesaparición, pero no am


Resumen





Modelo de fallos

ación es una breve explicación de este último párrafo, sólo para aquélinteresados; podéis saltároslo sin problemas en una primera lectura)

ás detalle el efecto de éstos fallos: Un fallo de stuck puede causar laral de un implicante (s-a-1 sobre una línea de bit); la desaparición de una-0 sobre una línea de bit); o la transformación de una de las funciones

nción nula. Un defecto de cruce puede causar 4 tipos de errores sobrención: la desaparición de un literal ( el implicante "crece") debido a unen el plano AND; la aparición de un literal adicional en un implicante ( el) debido a un dispositivo extra en el plano AND; la desaparición de un

falta de un dispositivo en el plano OR; y la aparición de un nuevon debido a un dispositivo extra colocado en el plano OR. Finalmente, eltos de corte entre líneas depende de la tecnología que se emplee. Porcorte entre dos líneas de salida da lugar a una operación AND entre

mplia de los efectos lógicos cubre los tipos de fallos siguientes:

ión: Se refiere al crecimiento de un término producto o la aparición desobre una o varias funciones de salida.

aparición: Se refiere al encogimiento de un término producto o lamino producto sobre una o varias funciones de salida.

lquier tipo sólo puede producir un error unidireccional; esto es, pueded i i i ió bi f d i icto de crecimiento-aparición, o bien un efecto de encogimiento-

mbos.

Barcelona


Una vez tenemos definqueremos detectar, antepensa intentar reducir suentre fallos.



La idea general viene a sde vectores de test, a lasino que basta con tenefigura 13 y supongamos,la entrada A, o la E, o laOUT estará permanente

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0”, B s-a-0 y C s-a-0 son

Supongamos ahora que1s a B y C para que el fexiste el fallo, o un 1 si ns-a-0. Se dice entonces q

Ó

Introducción

Conceptos Básicos

Sistemas de test de CIsDEFINICIÓN: Dos fallodetectan el fallo A detecdetecte uno de los dos fa

DEFINICIÓN: Un fallo Adetecta también al fallo Bque detecta a A



Modelo de fallos

Reducción del número de fallos que detecta a A.

A través de las relacionetratar, seleccionando sótabla de la figura 16 mustuck-at), y el vector de t


Resumen






ido el modelo de fallos y sabemos exactamente qué fallos (y cuantos)es de proceder a generar patrones de test para cada uno de ellos vale lau número echando mano de los conceptos de equivalencia y dominancia

ser la siguiente: si dos o más fallos son detectables con el mismo conjuntoa hora de generar los vectores no hace falta considerar todos estos falloser en cuenta uno de ellos. Consideremos de nuevo la puerta NAND de la, para mayor facilidad, que trabajamos con un modelo de stuck-at. Tanto sia C quedan bloqueadas a 0, el efecto sobre la salida OUT es el mismo:emente a 1. Se dice entonces que los fallos A s-a-0 (léase “línea A stuck-at

FALLOS EQUIV ALENTES (producen el mismo efecto ).

A queda bloqueada a 1. Para detectar este fallo se debe aplicar un 0 a A yfallo pueda propagarse a la salida ( esto es, que aparezca un 0 en OUT sino hay fallo ). Este mismo vector ABC = 011 detecta también el fallo OUTque el fallo A s-a-1DOMINA al fallo OUT s-a-0.

os A y B son equivalentes cuando el todos los patrones de test quectan también el fallo B. Basta por tanto con buscar un patrón de test queallos, porque seguro que dicho patrón detectará también el otro fallo.

A domina a un Fallo B cuando cualquier patrón que detecte el fallo AB (pero no al contrario). Si A domina B, basta con buscar un patrón de test

es de equivalencia y dominancia es posible reducir el número de fallos alo un representante de cada clase. Siguiendo con el ejemplo anterior, la

uestra las clases de equivalencia de fallos para la puerta NAND (modelotest que detecta cada uno de ellos.

ver figura >> 16

Barcelona

g


En el caso más generadetectan, y entre estos cde test que por sí solosdetectan un mismo fallo.



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Introducción

Conceptos Básicos




Modelo de fallos



Resumen






al, para cada fallo Fi existe un conjunto de vectores de test Vi que loconjuntos Vi hay habitualmente intersecciones. Es decir, existen vectoresdetectan más de un fallo y viceversa, existen varios vectores de test que

Barcelona


Llegados a este puntovectores (o patrones) de

1. Se selecciona el mambiente comercia



circuito es digital, eel fabricante obligaque garanticen un b

2. La aplicación del mdetectar.

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3. Se buscan fallos eq

4. Se procede a busca

Más adelante veremospero antes de eso vamoCada modelo de fallos tit k t

Introducción

Conceptos Básicos

Sistemas de test de CIsstuck-ats.



Modelo de fallos



Resumen






estamos en condiciones de entender cómo se genera el conjunto detest. El proceso directo sería:

modelo de fallos. En el caso de que estemos desarrollando un ASIC en elal, el fabricante es el que determina qué modelo se debe utilizar, y, si elen el 99% de los casos este modelo será el de stuck-ats. Recordemos que

al diseñador a entregar (1) el layout y (2) un conjunto de vectores de testbuen nivel de cobertura de fallos (alrededor del 95-98%).

modelo de fallos al circuito permite determinar la lista concreta de fallos a

quivalente y redundantes en un intento de reducir el número de fallos, y

ar, para cada fallo, un vector de test que lo detecte.

cómo se puede simplificar este engorroso procedimiento en la práctica,os a ver cómo se puede buscar, para cada fallo, un vector que lo detecte.ene su método, por lo que nos vamos a centrar de nuevo en el modelo de

Barcelona


Generación de vectores

La determinación de v"Sensibilización de camcomo sigue:



1) Fase de set-up :“línea a stuck-at 0el fallo deberá forlos valores de sindistinguibles. Eerror debe ser un

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error debe ser unlínea a sea un 1establecer la seña

2) Fase de propagade fallo no nos salgún pin de salid

Introducción

Conceptos Básicos

Sistemas de test de CIslínea a hacia unalíneas de este case propague hast

3) Fase de justificalíneas que garanalcanzar (figura 1



Modelo de fallos

Reducción del número de fallos alcanzar (figura 1es, el 0 puestocorrectamente) co


Resumen






s de test a nivel lógico (modelo de stuck-ats)

vectores de test para el modelo de stuck-ats utiliza el método deminos", que funciona de la siguiente manera. Para cada fallo se procede

Supongamos que en el circuito de la figura 17.a queremos detectar el fallo0”. Cualquier combinación de los valores de entrada que aspire a detectarrzar sobre la línea a el valor contrario al del fallo, puesto que, de no ser así,salida que se producirán en caso de existencia o no del fallos seránsto lo vamos a representar diciendo que establecemos que la señal den 1/0 indicando de esta manera que deseamos que el valor que tome lan 1/0, indicando de esta manera que deseamos que el valor que tome la1, aunque si ocurre el fallo dicha línea tomará el valor 0. El hecho deal de error 1/0 constituye la fase de set-up. (figura 17.b)

ación : Que la línea a tome el valor 1 en ausencia de fallo y 0 en presenciairve de nada si no podemos ver esta señal desde el exterior (a través de

da). La fase de propagación consiste en (1) seleccionar un camino desde laa de las salidas del circuito y (2) asignar valores a un mínimo número deamino que garanticen que la señal de error 1/0 (o su complementaria 0/1)ta dicha salida (figura 17.c).

ación : Lo que resta por hacer es establecer valores sobre el resto de lasnticen que los valores establecido en la fase de propagación se puedan17 d) Los valores de las entradas junto a el valor previsto de salida (esto17.d). Los valores de las entradas junto a el valor previsto de salida (estoo que es el valor que debe tomar la salida si el circuito funcionaonstituyen el vector de test buscado.

ver figura >> 17

Barcelona


El método de sensibilizconsigue sus objetivos.vector de test si sólo se c



En este circuito, todos lox1 = x2 = x3 = x4 = 1 det

Para garantizar la deteccde todos los caminos sim

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de todos los caminos sim

Existen herramientas cAutomatic Test Patternsensibilización de caminoD”. El algoritmo D ha quefunciones caracterizadas

Introducción

Conceptos Básicos


por otros algoritmos commás eficiente que el algooriented test generation a

Aproximación práctica



Modelo de fallos

Reducción del número de fallosDebido a la complejidadprincipio de este capítupueda prestarnos la favectores de simulaciónvectores de test.


Resumen






ación simple de caminos (simple: solo se define 1 camino) no siemprePueden existir fallos testables para los cuales no es posible generar el

contempla 1 camino, como por ejemplo el circuito de la figura 18.

ver figura >> 18

os caminos simples generan inconsistencias. Sin embargo, la combinacióntecta el fallo.

ción del fallo (si éste es detectable ), se deben considerar la sensibilizaciónmultáneamentemultáneamente.

capaces de generar automáticamente los vectores de test (ATPGs oGenerators) para el modelo de stuck-ats basadas en este método de

os que datan de 1966, año en el que Roth presentó su conocido “algoritmoedado obsoleto; por ejemplo, es conocida la ineficiencia del algoritmo D ens por poseer árboles de puertas XOR, y se ha visto substituido hoy en día

mo el PODEM (“Path Oriented Decision Making”), desarrollado por Goel, esoritmo D. El PODEM es un algoritmo de implícitamente o el FAN (“Fan-out-algorithm”), que no vamos a explicar aquí.

a la generación de vectores de test.

que presentan los circuitos VLSI, tal y como se viene indicando desde ello, cada vez se hace más necesario utilizar la máxima información quease de diseño para el test. En este sentido se pueden aprovechar los

usados en la fase de diseño, para la determinación del conjunto de

Barcelona


El máximo inconvenientede simulación y utilizarloen la elaboración de losmeramente funcionales.como base del conjunt



como base del conjuntaproximación que se sigu

Tras decidir el modelo d

Capítulos

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intenta reducir en lo posimulación se evalúa la cse utiliza un generador dde los fallos. Cuando labueno y se pasa a la má

Introducción

Conceptos Básicos




Modelo de fallos



Resumen






e que plantea su utilización es que, si nos limitamos a coger los vectoresos como vectores de test, se alcanzan coberturas demasiado bajas ya ques vectores de simulación el diseñador solo ha tenido en cuenta criteriosSin embargo, lo que si se puede hacer es tomar este conjunto de vectores

to de patrones de test que se utilizará finalmente En la práctica lato de patrones de test que se utilizará finalmente. En la práctica, laue para obtener el conjunto de vectores de test se resume en la figura 19.

ver figura >> 19

de fallos que se utilizará se construye la lista de fallos a detectar, y seosible mediante las equivalencias. A partir del conjunto de vectores decobertura de fallos mediante un simulador de fallos, y si no es satisfactoria,de vectores de test con el que se obtienen vectores que detectan algunoscobertura se considera buena, el conjunto de vectores de test se da por

áquina de test.

Barcelona


Falta un último punto apodemos conocer la cobfallos.

Un simulador de fallos ede fallos, un conjunto de



, jexternas del circuito, ysimulador simula la respde los fallos posibles (aCuando a lo largo de lamáquina libre de fallos yla lista de fallos como de

Capítulos

1 2 3 4 5 6 7

8 9 10la lista de fallos como deen la lista de fallos, el sino detectados. El "testeque detecten los fallos to

En general, podemos d"conducidos por compila

Introducción

Conceptos Básicos

Sistemas de test de CIsunas tablas. Los progratablas para su simulacimplícitamente descritoemplean usualmente enmanejen circuitos lógiccomportamiento dinámi



Modelo de fallos

Reducción del número de fallosconstantes de tiempo (de

Existen fundamentalmen

Simulación pa

Simulación de

Simulación co


Resumen




Simulación co

de los cuales vamos a da


Simuladores de fallosconsiderar : Dado un circuito y un conjunto de vectores de test, ¿cómo

bertura del mismo. La respuesta a esta pregunta son los simuladores de

s una herramienta CAD al que se le entra una descripción del circuito libree posibles fallos (lista de fallos), la especificación de las entradas y salidasp ( ), p yla secuencia de vectores de test a simular. Para cada vector de test, eluesta de la máquina libre de fallos, y la máquina en presencia de cada unola máquina que presenta el fallo x se le denomina “máquina errónea x”).

a simulación se detectan valores distintos en las salidas externas para lapara alguna de las máquinas erróneas, el fallo de ésta última se marca en

etectado y la simulación de ésta máquina se para. Controlando las marcasetectado y la simulación de ésta máquina se para. Controlando las marcasimulador determina la cobertura, devolviendo información sobre los fallosador" puede aprovechar estos datos para incluir nuevos vectores de test

odavía no detectados.

diferenciar dos tipos de simuladores: los "conducidos por tablas", y losadores". En los primeros, la descripción lógica del circuito se guarda enmas de simulación son independientes del circuito, accediendo a dichas

ción. En contraste, el segundo tipo de simuladores tienen el circuitocomo código compilado. Los simuladores conducidos por compilador sela simulación de circuitos con modelo de retardo nulo, y de ahí que sólo

cos síncronos. Los conducidos por tablas modelan con estas elco del circuito, actualizando los valores de cada nodo a intervalose simulación).

nte tres métodos de simulación de fallos:

aralela.

eductiva.

oncurrente

Barcelona

oncurrente.

ar simplemente un par de pinceladas ...


(nota : tomad este apar

Simuladores paralelos

E l l ó l



En la simulación paralefallos y las máquinas erordenador que bit a bit(Bit 0), y en las máqunormalmente mayor quevarios conjuntos de fall

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La simulación paralela ierróneas), lo que incresimulación paralelo de u

Introducción

Conceptos Básicos


Otro inconveniente demáximo de N máquinasa tratar es M (M*N hab

Finalmente, tras habersolo unos pocos de estopuesto que éste sigue si



Modelo de fallos

Reducción del número de fallos puesto que éste sigue si

Simuladores deductivos

La idea fundamental devalores lógicos obtenidmáquinas erróneas. Brev


Resumen






rtado como ampliación, y leéroslo sólo si os interesa)

l b d l l l l á l b dela, como su nombre indica, se simulan en paralelo la máquina libre derróneas. A cada nodo del circuito se le asocian dos o más palabras det guardan el estado lógico de dicho nodo en la máquina libre de fallosinas erróneas (Bits del 1 al n-1). Puesto que el número de fallos es

e el número de bits por palabra. El proceso de simulación se repite paraos.

ver figura >> 20

mplica la simulación real de todas las máquinas (la libre de fallos y lasementa mucho el coste de la simulación. Según Goel, el coste de laun circuito de N puertas es proporcional al cubo de N (N3).

la simulación paralela es que en una simulación se pueden simular unsiendo N la longitud de la palabra de ordenador. Si el número de fallos

bitualmente) es necesario realizar (M+1)/N pasadas del simulador.

aplicado un cierto número de vectores a un mismo conjunto de fallos,os fallos permanecen indetectados y la eficiencia del simulador decreceimulando todos los fallosimulando todos los fallos.

s

e estos simuladores es simular la máquina buena, y, en función de losdos para ésta, deducir los valores que se habrían alcanzado con lasvemente, la técnica deductiva es la siguiente:

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En primer lugar, en loelementos de éste: unaconjunto de nodos que tprimer nivel de nodos. Eun nodo de primer nivel



Para cada vector de tede primer nivel en la mlista asociada a cada sfallos detectables cuanfallos que producirían epara la máquina buena A

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para la máquina buena. Auna puerta NOR (figura

El siguiente paso es scalcular las listas de fa

Introducción

Conceptos Básicos

Sistemas de test de CIsca cu ar as stas faahora los fallos propiosdel nodo que generanindependientemente defallos contenidos en laproceso se repite paraconectados a las salidas



Modelo de fallos

Reducción del número de fallos conectados a las salidas

La simulación deductivmemoria. El coste de laPor otra parte, la simulafigura 22 compara paradeductiva. Se observa q


Resumen





Simuladores de fallosque se refiere a esta explicación, llamaremos nodos del circuito a lospuerta es un nodo; un flip-flop son dos nodos, uno para cada salida. El

tienen al menos una entrada que es una entrada primaria constituyen elEl conjunto de nodos con al menos una entrada conectada a la salida deforman el segundo nivel de nodos, y asi sucesivamente.

est, el simulador calcula el estado lógico de los las salidas de los nodosmáquina libre de fallos. A continuación calcula las "listas de fallos", unasalida de los nodos de primer nivel. En cada lista se incluyen aquellosndo el estado lógico de la línea de salida es el actual; esto es, aquellosen la línea de salida del nodo el valor lógico complementario del simuladoA continuación podemos ver como se construyen las listas de fallos paraA continuación podemos ver como se construyen las listas de fallos paraa 21):

ver figura >> 21

imular la máquina libre de fallos para los nodos de segundo nivel yallos para las salidas de éstos. La lista de fallos de cada nodo contienea os para as sa as stos. La sta fa os ca a no o cont ns del nodo (esto es, los calculados pensando en los fallos a las entradas

la salida complementaria de la alcanzada por la máquina sin fallos,l resto del circuito ), y los fallos consecuencia de la propagación de los

as lista de fallos de los nodos de primer nivel conectados a éste. Elcada nivel. Finalmente, los fallos contenidos en las listas de los nodos

s primarias son los fallos detectables por el vector de test entrado.s primarias son los fallos detectables por el vector de test entrado.

a es más rápida que la paralela, aunque requiere habitualmente mása simulación es proporcional a N (N :número de puertas del circuito ).ación deductiva permite simular todos los fallos en una única pasada. Laa varios circuitos el tiempo de CPU en una simulación paralela y en unaque la simulación paralela es buena sólo para circuitos pequeños.

Barcelona


Simuladores concurrent

Los simuladores concur



libre de fallos, y el comdistintos. Los simuladofallos y de la máquina cobtenidos difieren. Lalos simuladores deductdeductivos calculan las

Capítulos

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la máquina errónea.

A cada nodo se le asocidicho nodo y los valoreimaginemos que la puertpresencia del fallo A s-

t l li t

Introducción

Conceptos Básicos

Sistemas de test de CIsse representa en la list(figura 23). Puesto quefuncionamiento de ésta

Puesto que A = 1, el primque se simula y generaB/1 y D/1 se convierten



Modelo de fallos

Reducción del número de fallos ycausa una modificaciónconvierte las entradasnueva lista de fallos deEn las salidas primariasimulada para la máquintest entrado al circuito


Resumen






ver figura >> 22

tes

rrentes parten de la observación que el comportamiento del circuitop q pmportamiento del circuito en presencia de un fallo son raramente muyores concurrentes simulan el comportamiento de la máquina libre decon fallos sólo en aquellas partes del circuito en que los valores lógicosfilosofía de estos simuladores es, hasta cierto punto, cercana a la de

tivos; pero aquí aparece ya una diferencia importante: los simuladorestablas de fallos; los simuladores concurrentes simulan explícitamente; p

ia una lista de fallos que incluye todos los fallos posibles que afectan aes que toman las entradas y las salidas de existir éste. Por ejemplo,ta AND de la figura 23 recibe en un instante dado las entradas 00. Ena-0 (A/0), las entradas toman los valores 10, y la salida el valor 0. Estot d f ll A/0 00 0 S l t d A bi 1ta de fallos como: A/0,00,0. Supongamos que la entrada A cambia a 1

e se detecta un cambio en una entrada de la puerta AND, se simula elen presencia de cada uno de los fallos.

mer fallo de la lista (A/1,10,0) desaparece, y aparece un nuevo fallo A/0la entrada A/0,00,0 en la correspondiente lista. Asimismo, los fallos

n en B/1, 11,1 y D/1, 10,1. De esta nueva lista de fallos, sólo el fallo B/1yen la entrada de la siguiente puerta. Para la puerta OR, el fallo B/1en 10, y la salida en 1, con lo que se incluye esta línea (B/1,10,1) en lala puerta OR. El resto de entradas de la lista de fallos no se modifica.

as, aquellas entradas de la lista de fallos cuya salida difiera de lana libre de fallos representan los fallos detectados por el vector de

o.

Barcelona

ver figura >> 23


La simulación concurrenpasada independientemese simulan totalmente. Lrequiere en general másmemoria que necesita



máquinas con fallos (comportamiento tempor

Capítulos

1 2 3 4 5 6 7

8 9 10

Introducción

Conceptos Básicos




Modelo de fallos



Resumen





Simuladores de fallosnte comparte con la deductiva algunas ventajas: sólo es necesario unaente del número de fallos que se consideren, y las máquinas erróneas noLa concurrente es más o menos igual de rápida que la deductiva, aunques memoria y, lo que es peor, no se puede conocer a priori la cantidad de

ará. Como contrapartida, la concurrente simula explícitamente las(parcialmente), con lo que se pueden modelar más fielmente losrales.

Barcelona


En este capítulo hemosdigitales. Por orden hem

1. Los distintos testsde oblea y una v



testado de protot

2. La conveniencialas posibilidades

3. Las máquinas uti

4. La manera de a

Capítulos

1 2 3 4 5 6 7

8 9 10

estrategia de tesfallos, puesto quede vectores de teel modelo de stuc

5. Hemos estudiado

Introducción

Conceptos Básicos


6. Hemos establecilos resultados deun vector de test

7. Se han descritopermiten, entre ode test



Modelo de fallos

Reducción del número de fallos de test.

Hay una serie de concep


Resumen





Resumen

s introducido los conceptos más básicos del test de circuitos integradosos visto:

s que se le pasan al ASIC, en la propia fase de diseño (simulación), a nivelvez encapsulado. También hemos visto las características diferentes delipos y del testado de la serie (test de entrada).

de comprobar periódicamente el circuito a lo largo de toda su vida activa, yque ofrece las técnicas de test concurrente y de test no-concurrente.

lizadas en el test de los CIs.

atacar el test de grandes CIs. Es de gran importancia comprender lag g p pst que hemos denominado “test estructural“ y el concepto de modelo dee son las piedras fundamentales que soportan las técnicas de generación

est. De los innumerable modelos de fallos existente nos hemos centrado enck-at por ser el más utilizado en el test de ASICs industriales.

o el método de sensibilización de caminos.

do una aproximación a la generación de vectores de test que aprovechae las simulaciones del circuito, facilitando así la tediosa tarea de construirpara cada uno de los fallos del modelo, y

muy brevemente los simuladores de fallos, herramientas CAD que nosotras cosas, calcular las coberturas alcanzadas por el conjunto de vectores

ptos que deberían haber quedado claros tras la lectura de este capítulo:

Barcelona


1. Vector o patrón d

2. Fallo detectable y

3. Testabilidad de u



4. Fallos equivalent

5. Modelos de fallos

6. Cobertura de un

7. Método de sensib

8 Generadores aut

Capítulos

1 2 3 4 5 6 7

8 9 10

8. Generadores aut

9. Simuladores de fIntroducción

Conceptos Básicos




Modelo de fallos



Resumen





Resumen

de test

y fallo indetectable

un circuito

e y dominantes (reducción de fallos)

s

conjunto de vectores (patrones) de test

bilización de caminos

omáticos de vectores de test (ATPGs)omáticos de vectores de test (ATPGs)

fallos.

Barcelona


Figura 1

1970Complejidad SSITransistores 100Memorias 256Velocidad -Pines -Coste test/Coste total 5%

Ingeniería Informática Universidad Autónoma de Bhttp://oaid.uab.es/cvit


1975 1980 1985 1990 1995 2000MSI LSI VLSI ULSI SoC1K 10K 100K 1M 10M 100M1K 4-16K 64-256K 1-16M 64 1-16G

Evolución de los Cis:

1Mhz 10Mhz 30MHz 100MHz 1GHz 10GHz32 64 128 256 512 1024

10% 20% 40% 60%

Se evidencia el incremento del coste del test en relación con el coste global de desrrollo de un circuito integrado.

Barcelona


Figura 2

Estimulos

Generadores de ondas

Fuentes de alimentación

....

Test de un circuito inter



DUTRespuestas

“DUT: Device

Testers

Osciloscopios

....

rgado mediante el uso de instrumetación discreta

DUT Device Under Test”

Barcelona


Figura 3 Mainframe

Controlador:Ordenador.Memoria.....

Recursos comunes:

Fuentes de alimentaciónGeneradores de fases.

Recurso

GeneradComparaUnidades de medida (PMUs).

Memoria secuenciada para patrones de test.....

Compara....

Mesa de Test

DU

T



TerminalesBus

Discos

Terminales

Impresoraos por pin:

dores de estímulos(Drivers)adoresadores.

“ATE: Automatic Test Equipment”

Barcelona

ATE: Automatic Test Equipment


Figura 4

SecueSecuecont

FuentesPMU

Cargas

Mesa de Test

(nota: las parejas D/C y los módulos de PMU, cfuentes, etc., están físicamente dentro de la metest)test)



nciador ynciador yrolador

D/C 1 D/C 2 D/C n

DU

T

cargas, esa de

Esquema de una máquina de test:

“ATE: Automatic Test Equipment”.“DUT: Device Under Test”.“D/C: Driver/Comparator”.“PMU: Parametric Measurement Unit”

Barcelona


Figura 5

Dato

Tensión de referencia alta (Vh)

... a

Enable

Tensión de referencia

entrDUT

baja (Vl)



Driver para la generación de estímulos de entrada

una rada del T Dato Enable Salida

0,1 1 Z0 0 Vl

1 0 V

Con enable a alta el driver queda en alta impedancia y por lo tanto no se fuerza ningún valor a la entrada

1 0 Vh

Barcelona


Figura 6Dato

Ciclo de test

RTZ

RTOO

NRZ

NRZ es el formato habi

RTZ: “Return To Zeropulse width.

NRZ es el formato habigeneran los pulsos de la



d w

d w

itual de datos mientras que RTZ o RTO son los formatos con los que se

d

o”, RTO: “Return To One”, NRTZ: “Non Return To Zero”, d: delay, w:

Generación de estímulos de entrada

itual de datos mientras que RTZ o RTO son los formatos con los que se a señal de reloj.

Barcelona


Figura 7

Respuesta esperada

(El enable permite enmascara la sacuando se está inicializando el circno se ha llegado a un estado estab

Enable

Clear error



Respuesta del DUT

T d fTensión de referencia (Vh

+Vl)/2

alida cuito y aun le)

Error

Comparación de salida con un solo nivel de comparación

Barcelona


Figura 8

+

V

Vh -

Vl

Respuesta esperada

-

+

Enable

Clear error



Respuesta del DUTBuffer

Error

Comparación de salida con dos niveles de comparación

El uso de dos niveles de comparación permite ajustar el test a una situación más estricta y por consiguiente más cercana al catlogo de especificaciones del cirucito

Barcelona

especificaciones del cirucito.


Figura 9Ciclo de test

Muestreo

Intervalo de comparación

Ventana de comparación

d: delay, w: window width. (Los formatos estan renmascarar la comparación en un ciclo).



d

Vc

d w

Vc

w

Vh

Vl

d

referenciados al valor de ciclo de test preestablecido por el ATE +capacidad de

w

Adquisición de salida

Tener una ventana de comparación con dos niveles de comparación y un ancho de ventana permite disponer de un test más estricto

Barcelona


Figura 10

entradasentradas



pin de salida

D U T I V

pin de salida

D.U.T.

Medida de tensionesMedida de tensiones

Este esquema es válido tanto para entradas como para salidas

Barcelona


Figura 11

DDentradas



pin de salida

D U T+

A

D.U.T.

Medida de corrientesMedida de corrientes

Este esquema es válido tanto para entradas como para salidas

Barcelona


Figura 12.a

dentrada

salida

Vc Tensión de co araciónVc: Tensión de comparación

Tiempo comprendido entre los dos pasos de la entrada y de la salida por la tensión de comparación

Medida de tiempos de propagación



Vc

VVc

t1 t2

Ver figura 12.b donde se muestra el circuito que realiza la medida del tiempo de propagación

Barcelona


Figura 12.b

Driver

Comparador; se activa en t1

AA(A se hace 1 cuando el driver genera un 1; esto es, en t1)

Las señales A y B se generan a partir de los pasos de la entrada y la salida por el nivel de comparación.

Medida de tiempos de propagación



Comparador; se

D.U.T

pactiva en t2

B

(B se hace 0 cuando el pin de salida toma el valor 0; esto salida toma el valor 0; esto es, en t2)

Ver figura 12.c donde se muestra el circuito que mide el tiempo de propagación a partir de A y B.

Barcelona


Figura 12.c

V



Vref

A(A=1 significa switchcerrado; A=0 significa switchabierto).

ISe supone que C está inicialmente descargada.

C I

B

M did d ti d ióM did d ti d ió

Vref

Medida de tiempos de propagaciónMedida de tiempos de propagación

Los dos switches gobernados por las señales A y B controlan la carga de la capacidad C. El valor final de la carga será proporcional al tiempo de propagación.

Barcelona


Figura 13

DeDe

A

B OUB

C

OU



etección de fallos stucketección de fallos stuck--at en una puerta NANDat en una puerta NAND

UT

A B C F0 F1 F21 1 1 0 1 00 1 1 1 1 0

A,B y C entradas del circuitoF0: salida correcta del circuito sin fallosF1: salida (A stuck-at 1

UT 1 0 1 1 1 11 1 0 1 1 1

F1 salida (A stuck at 1F2: salida (A stuck-at 0)

El primer vector permite detectar el fallo (A stuck-at 0) mientras que el segundo detecta el fallo (A stuck-at 1)

Barcelona


Figura 14

Detección de fallosDetección de fallos



s en una puerta NMOSs en una puerta NMOS Vdd

A

Out

(1)

B

C

(2)

(1) Y (2) representan fallos de inteconexión entre la línea de entrada y un nodo de la red de transistores

Vss

Barcelona


E t d

Figura 15

A A_

B B_

Entradas

A A B B

Línea de producto

Dispositivo



D t ió d f ll PLAD t ió d f ll PLADetección de fallos en una PLADetección de fallos en una PLA

Línea de bit

Salidas

Barcelona


Figura 16

Clas1) A/0, B/0, C2) A/1, OUT /) / , OU /3) 6/1 t OUT /4) B/1, OUT/0



Reducción de fallosReducción de fallos

ses A B C OUTC/0, OUT/1 1 1 1 0/1/0 0 1 1 1/0/0 0 /0/0 1 0 1 1/00 1 1 0 1/0

X/0 significa línea X stuck at 0X/0 significa línea X stuck-at 0X/1 significa línea X stuck-at 1

0/1 en la columna OUT significa:OUT=0 en ausencia de fallo.OUT=1 en presencia de fallo

Barcelona


Figura 17G0

línea aG

X1/0

G0línea a G

X1/0

G0línea a G

00

X1/0

G0línea a

X1=1X2=1

X4=1X5=

X3=1


Vector de


Sensibilización de caminosSensibilización de caminos

G1Gi Gn

17.a17.a

G1Gi Gn

17.b17.b

1 1

1/0G1

Gi Gn1/0 1/0

0/1

17.c17.c

11

1/0G1

Gi Gn1/0 1/0

0/1

X6=1X7=1

17.d17.d

X8=1X9=1=1

x1 x2 x3 x4 x5 x6 x7 x8 x9 out

Barcelona

test: 1 1 0 0 1 1 1 1 1 0


Figura 18

( )

Ejemplo Ejemplo

G1

(8)

(9)

(1)

X(2)

(3)

(4)G2G2



G4G5

de generación de vectores de test de generación de vectores de test

G5(10)

(12)

s-a-0

(5)

G3G6

(6) (11)

(13)

Barcelona


O

Figura 19

O

Vectores de simula

Máquina de te

Suficiente



Obtención de los vectores de test

Definición del modelo de fallos(Lista de fallos)

Obtención de los vectores de test

ación Reducción de la lista de fallos("Fault collapsing")

Simulación de fallos

est Generación de vectores de test

Evaluación de la cobertura de fallos

Insuficiente

Barcelona


Figura 20

1 ...0

Palabra 1

Bit 0: máquina lBit i-ésimo: máq



Simulador paralelo

n-1 1 ... n-10

1 Palabra 2

libre de fallos.quina con la presencia del fallo i-ésimo

Palabra 1 Palabra 2 EstadoPalabra 1 Palabra 2 Estado

0 0 0

1 0 1

1 1 X

Barcelona


Figura 21

A=0

B=0

C=1

D=1



Simulador deductivo

E=0

}{ , eaLA =}{

}{}{

( )( ),,

,,,,

fdaLdcbaL

cbL

D

C

B

===

( )( ) }{ 1/ELLLLL DCBAE UIIU=

Barcelona


Figura 22

Comparación entre la Comparación entre la

Circuito

1) Conversor serie-paralelo2) Corrector errores2) Corrector errores3) Conversor paralelo-serie4) Decodificador + secuenciador5) Dial pulser sequencer6) Decoder + match unit7) ALU7) ALU8) Unidad memoria I9) Unidad memoria II10) Procesador



simulación de fallos paralela y deductiva simulación de fallos paralela y deductiva

Nº de fallossimulados

Nº de vectoresde test

Segundos CPU

Deductiva

SegundosCPU

Paralela572 427 433 321894 412 642 201894 412 642 201559 348 252 245886 893 352 360295 254 32 --1065 161 43 972147 377 5102147 377 510 --2582 200 8361 --2361 16 326 7909469 134 8673 --

Barcelona


Figura 23 A

BC

110

0

010

0

100

0

111

1

110

1



Simulación concurrente de una NANDSimulación concurrente de una NAND

D

A/0, 010,0

B/0, 100,0

C/1, 111,1

D/1, 110,1

Barcelona




Barcelona

capitulo9 0304 [modo de...

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