chapitre 4 : analyse des simulations d’une diode pin en...

37
Table des matières Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY Elena Ivanova DIMITROVA – FREY 147 Chapitre 4 : Analyse des simulations d’une diode PIN en carbure de silicium Table de matières 1 INTRODUCTION....................................................................................................................... 148 2 LA TENUE EN TENSION DANS LES TRANSISTORS JFET ............................................ 148 2.1LES LIMITES DE TENUE EN TENSION ........................................................................................ 149 2.2TENUE EN TENSION DANS LE VOLUME..................................................................................... 150 2.3TENUE EN TENSION A LA PERIPHERIE ..................................................................................... 150 2.4LA PROTECTION PERIPHERIQUE JTE (JUNCTION TERMINAISON EXTENSION) ................... 152 3 PRESENTATION DE L’ETUDE .............................................................................................. 154 3.1PORTEE DE LETUDE................................................................................................................. 154 3.2METHODE UTILISEE.................................................................................................................. 154 4 SIMULATIONS ELECTRIQUES PAR LA METHODE DES ELEMENTS FINIS D’UNE DIODE PIN 5 KV PROTEGEE PAR JTE ..................................................................................... 155 4.1OPTIMISATION DES SIMULATIONS ........................................................................................... 157 4.1.1 INFLUENCE DU MAILLAGE ............................................................................................. 157 4.1.2 PROFILS DE DOPAGE ...................................................................................................... 158 4.1.2.1 Profils obtenus à partir du logiciel I 2 SiC................................................................. 159 4.1.2.2 Profils analytiques ................................................................................................... 160 4.2RESULTATS DE SIMULATIONS .................................................................................................. 162 4.2.1 PRESENTATION DES CARACTERISTIQUES DES JTE ........................................................ 162 4.2.1.1 Localisation des champs maximaux ....................................................................... 163 4.2.1.2 Localisation dans la profondeur .............................................................................. 164 4.2.1.2.1 Champ électrique entre l’anode et la poche ..................................................... 164 4.2.1.2.2 Champ à l’extrémité de la poche ..................................................................... 165 4.2.1.3 Influence du dopage ................................................................................................ 167 4.2.1.4 Influence de la longueur de la JTE.......................................................................... 168 4.2.1.5 Influence de la passivation ...................................................................................... 170 4.2.1.6 Analyse du champ électrique dans la protection périphérique................................ 172 4.2.1.6.1 Champ électrique en fonction de la tension appliquée .................................... 172 4.2.2 REPARTITION DES LIGNES EQUIPOTENTIELLES AU CLAQUAGE...................................... 174 5 CONCLUSION ........................................................................................................................... 178 REFERENCES BIBLIOGRAPHIQUES ........................................................................................ 180

Upload: trinhquynh

Post on 20-Mar-2019

213 views

Category:

Documents


0 download

TRANSCRIPT

Table des matières

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

147

Chapitre 4 : Analyse des simulations d’une diode PIN en carbure

de silicium

Table de matières

1 INTRODUCTION....................................................................................................................... 148

2 LA TENUE EN TENSION DANS LES TRANSISTORS JFET ............................................ 148

2.1 LES LIMITES DE TENUE EN TENSION........................................................................................ 149 2.2 TENUE EN TENSION DANS LE VOLUME..................................................................................... 150 2.3 TENUE EN TENSION A LA PERIPHERIE ..................................................................................... 150 2.4 LA PROTECTION PERIPHERIQUE JTE (JUNCTION TERMINAISON EXTENSION) ................... 152

3 PRESENTATION DE L’ETUDE.............................................................................................. 154

3.1 PORTEE DE L’ETUDE................................................................................................................. 154 3.2 METHODE UTILISEE.................................................................................................................. 154

4 SIMULATIONS ELECTRIQUES PAR LA METHODE DES ELEMENTS FINIS D’UNE DIODE PIN 5 KV PROTEGEE PAR JTE ..................................................................................... 155

4.1 OPTIMISATION DES SIMULATIONS ........................................................................................... 157 4.1.1 INFLUENCE DU MAILLAGE ............................................................................................. 157 4.1.2 PROFILS DE DOPAGE ...................................................................................................... 158

4.1.2.1 Profils obtenus à partir du logiciel I2SiC................................................................. 159 4.1.2.2 Profils analytiques................................................................................................... 160

4.2 RESULTATS DE SIMULATIONS .................................................................................................. 162 4.2.1 PRESENTATION DES CARACTERISTIQUES DES JTE ........................................................ 162

4.2.1.1 Localisation des champs maximaux ....................................................................... 163 4.2.1.2 Localisation dans la profondeur.............................................................................. 164

4.2.1.2.1 Champ électrique entre l’anode et la poche..................................................... 164 4.2.1.2.2 Champ à l’extrémité de la poche ..................................................................... 165

4.2.1.3 Influence du dopage................................................................................................ 167 4.2.1.4 Influence de la longueur de la JTE.......................................................................... 168 4.2.1.5 Influence de la passivation...................................................................................... 170 4.2.1.6 Analyse du champ électrique dans la protection périphérique................................ 172

4.2.1.6.1 Champ électrique en fonction de la tension appliquée .................................... 172 4.2.2 REPARTITION DES LIGNES EQUIPOTENTIELLES AU CLAQUAGE...................................... 174

5 CONCLUSION ........................................................................................................................... 178

REFERENCES BIBLIOGRAPHIQUES ........................................................................................ 180

Introduction

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

148

1 Introduction

Après avoir étudié le transistor JFET à l’état passant, nous allons regarder son

comportement à l’état bloqué, ainsi que les contraintes sur son dimensionnement. Les

composants doivent tenir la tension selon deux contraintes :

En volume, afin de ne pas dépasser le champ maximum à l’intérieur de la

structure. Il en résulte le choix de dopage de la couche épitaxiée et de son

épaisseur. C’est ce que nous avons présenté précédemment.

L’autre point critique dans la réalisation de composants planar est d’étudier

leur protection périphérique. Le but est de limiter le champ maximum à la

surface de la puce sur sa périphérie (effet de bord).

Pour ce deuxième point, le comportement à l’état bloqué du transistor JFET est

similaire à celui d’une diode PIN.

2 La tenue en tension dans les transistors JFET

La tenue en tension VBR d’un composant est fortement conditionnée par la périphérie

de sa jonction PN (en surface ainsi qu’en volume). C’est la zone où le champ électrique

devient sensiblement supérieur au champ en volume lorsqu’une polarisation en inverse est

appliquée à la jonction. Les points critiques où le claquage pourra éventuellement se produire

sont notamment les angles du caisson P+ où le resserrement des lignes équipotentielles qui

émergent de la courbature au bord de la jonction [1] est assez important. Ces zones de fort

champ électrique entraînent un claquage prématuré de la jonction PN à une tension inverse

plus faible que dans le cas d’une jonction plane infinie. Il est convenable donc de réduire le

champ électrique au bord de la jonction, c’est-à-dire de protéger la diode par le biais d’une

protection périphérique. Cette dernière va augmenter le rayon de courbure des lignes

équipotentielles en les redistribuant sur une surface latérale.

Tenue en tension dans les transistors JFET

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

149

2.1 Les limites de tenue en tension

La tenue en tension des composants semi-conducteurs dépend fortement de leur

conception. Celle-ci est assurée par l’apparition d’une zone de charge espace. La Figure 4-1

montre un exemple de zone de charge espace dans une diode PN et le champ électrique

présent à l’intérieur de la structure.

Figure 4-1 : Champ électrique et zone de charge espace tronquée dans une diode PN

La limite de la tenue en tension sera atteinte lorsqu’il y aura claquage dans le

composant. Le claquage se produit à cause de deux raisons principales :

On atteint le champ électrique maximum que le matériau peut supporter. Au-

delà un courant d’avalanche apparaît. Nous avons présenté dans le chapitre

précédent une courbe permettant de déterminer l’épaisseur de la couche

épitaxiée en fonction de la tenue en tension souhaitée et du dopage de celle-ci.

La zone de charge d’espace s’étend sur toute la longueur du composant.

Lorsque la tension de claquage est atteinte, le courant augmente rapidement.

Ceci peut engendrer une destruction de la diode car elle supporte à la fois la

N-

N+

P+

Plan de coupe

Zon

e de

cha

rge

d’es

pace

y [µm]

E(x) [V/cm]

Tension bloquée

EMAX

Tenue en tension dans les transistors JFET

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

150

pleine tension et des courants importants, ce qui peut l’amené à être détruite

par échauffement [2], [3].

Il est donc nécessaire au moment de la conception de la diode de tenir compte de ces

deux critères afin d’optimiser la tenue en tension des composants.

La capacité des diodes de tenir la tension en polarisation inverse est donc limitée

surtout par le claquage par avalanche résultant de l’ionisation par impact. De son côté

l’ionisation par impact est fortement dépendante du pic du champ électrique [4].

Nous allons maintenant voir comment ces deux contraintes influent sur la tenue en

tension.

2.2 Tenue en tension dans le volume

La tenue en tension dans ce type de composant se fait pour partie dans le volume du

composant. Elle est essentiellement assurée par la zone épitaxiée. Si l’on souhaite avoir un

composant haute tension cette zone devra avoir une épaisseur importante et un dopage faible,

l’inconvénient de l’augmentation de l’épaisseur de cette zone et de la diminution du dopage

étant une augmentation de la résistance à l’état passant du JFET.

2.3 Tenue en tension à la périphérie

La tenue en tension périphérique est un critère très important pour les composants

haute tension. Dans les structures planar le champ électrique le plus élevé est toujours observé

dans la zone de charge d’espace à proximité des jonctions. Une protection périphérique

efficace distribue le champ électrique uniformément en volume et au bord de l’électrode afin

de limiter les renforcements de champ très intenses sur les parties supérieures des composants

de puissance. Cela permet en outre de mieux exploiter les capacités de tenue en tension dans

le volume et d’approcher la tenue en tension de composant à celle que l’on aurait

théoriquement en vue des caractéristiques de la couche épitaxiée. Ces renforcements peuvent

Tenue en tension dans les transistors JFET

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

151

engendrer un claquage au niveau du composant semi-conducteur mais également entraîner de

fortes contraintes sur le milieu isolant qui entoure la puce (la passivation). Ceci est d’autant

plus critique pour des composants SiC car ce matériau possède un champ critique élevé.

Il est clair la nécessité de développer des protections périphériques efficaces afin

d’augmenter la tenue en tension des composants semi-conducteurs en SiC. A ce jour-là

plusieurs techniques pour les dispositifs SiC ont été proposées afin de réduire le renforcement

localisé des lignes de champ. Les structures les plus connues sont les anneaux de garde [5],

[6], les plaques de champ [6]-[13], les couches à haute résistivité [14], les structures MESA

[15]-[17] qui ont déjà été étudiées au Cegely [18], [19] et les structures JTE (Junction

Terminaison Extension) [20]-[30] que nous utiliserons effectivement.

Figure 4-2 : Différentes protections périphériques : (a) MESA ; (b) électrode (plaque) de champ ; (c) anneaux de garde ; (d) couche semi-résistive (SIPOS) ; (e) JTE (poche)

P+SiO2

Anode

N+

Cathode

N-

P-

Anode

P+ SiO2

N+

Cathode

N-

SIPOS Haute

tension

P+

Anode

N+

Cathode

N-

P+

ZCE

Anode EDC

N-

N+

SiO2

Cathode(b)

P+SiO2

Anode

P+ P+ anneau anneau

N+

Cathode

N-

(c) (a)

(d) (e)

Tenue en tension dans les transistors JFET

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

152

Entre toutes ces protections périphériques la JTE est la structure de protection la plus

facile à mettre en œuvre pour les dispositifs SiC haute tension à cause de sa conception et

fabrication facile.

L’efficacité de la JTE dépend énormément du profil de dopage puisque le domaine de

dose d’impuretés dans lequel la tension de claquage maximum peut être obtenue est très

étroit. Ceci peut représenter une difficulté pour les dispositifs SiC puisque la température de

recuit est très élevée.

2.4 La protection périphérique JTE (Junction Terminaison

Extension)

Nous nous intéressons ici aux dispositifs de type planar où la protection périphérique

de type « JTE » est réalisée de la manière suivante : des « poches » de même type mais moins

dopées que la jonction principale qui sont créées autour de celle-ci afin d’étaler les

équipotentielles au niveau de la surface du dispositif [31]. Pour une tension inverse donnée le

champ électrique au niveau des zones critiques de claquage sera alors plus faible que dans le

cas où les poches sont absentes.

La JTE est utilisée pour des tenues en tension élevées car cette technique présente les

avantages d’utiliser de manière efficace la surface de la protection et d’obtenir une tension de

claquage proche de la valeur idéale.

La figure 4-3 présente une structure classique de protection périphérique de type JTE.

Figure 4-3 : Structure schématique d’une protection par JTE

AAnnooddee

TTyyppee nn

PPaassssiivvaattiioonn

JJTTEE pp--EEmmeetttteeuurr pp++

Tenue en tension dans les transistors JFET

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

153

Dans une jonction PN, la concentration de dopants de type P+ est très élevée. Par

conséquent, la zone de charge d’espace s’étale faiblement dans la zone P+. Il en résulte alors,

que le champ électrique maximum localisé à la jonction sera très intense. La protection par

JTE introduit une zone de type P supplémentaire (B+ ou Al+) [32] comme il est présenté sur la

figure 4-3. Cette JTE, plus faiblement dopée que la couche P+ sous l’anode, permet un plus

grand étalement de la zone de charge d’espace dans les zones de type P. Par conséquent,

l’augmentation de la région d’étalement de la zone de charge d’espace dans la zone P entraîne

une réduction du champ électrique en surface. En effet la plupart de la zone de charge

d’espace qui s’étale au bord de la poche se situe dans la zone dopée P-. L’objectif est de

diminuer progressivement la concentration de dopants de type P+ jusqu’à une concentration

de type P- le long de la surface de la structure afin de minimiser le pic du champ électrique qui

se produit au niveau de la surface du semi-conducteur. On ajoute une couche de passivation

sur la partie supérieure de la puce afin de supporter les forts champs qui subsistent malgré tout

à la surface de la puce et que les matériaux qui entourent la puce ne pourraient pas supporter.

De plus la JTE étale latéralement le champ électrique en l’éloignant de la jonction principale

[8], [33].

Le dopage de la JTE est donc un paramètre essentiel dans la conception de la simple

JTE. Il exige donc un contrôle précis des dopants afin de la dépléter complètement à la tenue

en tension maximum en jouant le rôle d’une couche de haute résistivité capable de supporter

des forts champs [1].

Pour un dopage et une épaisseur de la couche épitaxiée donnés, le niveau du dopage et

l’extension de la JTE sont les paramètres principaux qui affectent la tenue en tension du

composant. Nous regarderons de plus près ces paramètres par la suite.

.

Présentation des diodes 5 kV

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

154

3 Présentation de l’étude

3.1 Portée de l’étude

Des diodes haute tension 5 kV 6H-SiC ont été fabriquées au laboratoire CEGELY.

Dans la perspective de développement de composants haute tension SiC, nous nous sommes

intéressés aux problèmes de conception et optimisation des diodes PIN 5 kV. C’est donc aussi

l’étude de la tenue en tension d’un JFET de 5 kV.

Ce chapitre est donc consacré à l’étude de la jonction P+N. C’est la jonction principale de la

diode bipolaire de puissance dont nous rappelons ici les principales caractéristiques. Cette

diode est protégée par des extensions latérales appelées « JTE ». Nous verrons également

l’influence du dopage et de la profondeur de ces extensions sur la tenue en tension simulée du

composant [34].

3.2 Méthode utilisée

Afin de mener à bien cette étude et également de regarder les caractéristiques des

structures en polarisation directe et inverse, nous allons mettre en œuvre un logiciel de

simulations numériques bidimensionnelles MediciTMA basé sur les éléments finis [35]-[37].

Nous comparerons les résultats de nos simulations avec des mesures effectuées sur les

diodes 5 kV.

Par rapport aux simulations 1D où seulement la partie active de la diode est observée

(ce qui permet néanmoins de déterminer la tension de la jonction plane du composant, c'est-à-

dire la tension maximale que le composant peut tenir en volume), les simulations 2D

permettent d’étudier la structure complète de la diode 5 kV et donc de tenir compte des

problèmes liés à la JTE [38].

Présentation des diodes 5 kV

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

155

L’objectif étant l’optimisation de la tension de claquage, différents paramètres vont

être étudiés. Nous verrons notamment l’influence de la localisation du bord de la JTE par

rapport à l’électrode d’anode sur la tension de claquage [1] et l’impact de son dopage sur la

tenue en tension. Le champ électrique critique et la distribution des lignes équipotentielles au

claquage ont été étudiés en détails à l’aide du simulateur. Il a été démontré que les protections

procurent des meilleurs résultats en améliorant la tension de claquage.

4 Simulations électriques par la méthode des éléments

finis d’une diode PIN 5 kV protégée par JTE

Afin d’optimiser le fonctionnement des protections périphériques le simulateur

bidimensionnel MediciTMA basé sur les éléments finis est utilisé pour l’analyse des dispositifs.

L’étude en deux dimensions est nécessaire pour pouvoir prendre en compte les phénomènes

qui apparaissent à la fois dans l’épaisseur de la diode et au niveau de la JTE. La section

transversale de la protection périphérique mise en oeuvre est illustrée à la Figure 4-12. Dans

ce modèle la région intrinsèque et la couche N+ sont de type gaussien par contre le dopage de

la couche P+ est considéré uniforme.

Par rapport aux composants réels dont l’épaisseur du substrat est d’environ 400 µm,

nous allons réduire cette épaisseur à seulement 5 µm. L’intérêt est de diminuer la taille du

système à modéliser ce qui permet de gagner en espace mémoire nécessaire et en temps de

simulation. Cette approximation n’aura pas d’influence sur notre étude des JTE qui ne seront

pas affectées. En effet, le substrat n’a pas d’influence sur la tenue en tension périphérique. En

plus, du fait du dopage des différentes zones de la diode simulée (notamment la zone

épitaxiée), la zone de charge d’espace s’étend peu dans le substrat. On ne risque donc pas

d’avoir un claquage dans l’épaisseur de la puce lié à une trop grande extension de la JTE.

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

156

Figure 4-4 : Structure 2D du composant protégé par une protection périphérique de type poche (demi-cellule) avec les noms des différents paramètres géométriques

Figure 4-5: Définitions des points caractéristiques du maillage

AAnnooddee

CCaatthhooddee

CCoouucchhee ééppiittaaxxiiééee nn

JJTTEE pp IImmppllaannttaattiioonn pp++

SSuubbssttrraatt nn++

ypaplusmypplusm

ypplus ypaplus

yepal ypaepal

ypim ypaspimypi ypaspi

xstart xpastart

xpi1 xpaspi1xdist0 xpasdis0xpplus xpaplus

xpasdist1xdist1

xpi2 xpaspi2xend

ystart ypastart

yair ypasair

yepinm ypasepinm

yepin ypasepin

yendm ypasendm

yend ypasend

aaiirrxanode xpanode

xpasend

AAnnooddee

CCaatthhooddee

CCoouucchhee ééppiittaaxxiiééee nn

eeppaall

rpplusrpi

llaannooddee

wafer

dopepin

wwiiddtthh

llppii llnnuu

aaiirr

dopppluswwpppplluuss IImmppllaannttaattiioonn pp++

SSuubbssttrraatt nn++

dopwafer

eeppiinn

wpidoppiJJTTEE pp

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

157

4.1 Optimisation des simulations

4.1.1 Influence du maillage

Il est important de concevoir des géométries de structures adaptées aux conditions

d’utilisation (tenue en tension à l’état bloqué) et aux paramètres propres au SiC (physiques et

technologiques).

Le principal problème des simulations éléments finis est de réaliser un maillage

adéquat. Si les mailles sont petites, la précision de la simulation sera importante,

malheureusement le coût du calcul (au niveau temps de calcul et espace mémoire nécessaire)

sera important [46]. Si le maillage est large, le calcul sera imprécis et cela pourra mener à des

problèmes de convergence.

Il faut donc avoir un maillage précis dans les zones où le champ électrique est intense

(essentiellement les jonctions, le bord des électrodes et les bords de la JTE) et un maillage

plus grossier dans les zones moins importantes (au milieu de la couche épitaxiée, par

exemple).

La figure 4-6 présente un maillage mis en œuvre.

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

158

Figure 4-6 : Maillage 2D de la diode protégée par JTE simulée par Medici

Pour calculer le fonctionnement d’un dispositif il faut connaître le profil de dopage net

[ND(X) – NA(X)] au voisinage des jonctions.

4.1.2 Profils de dopage

Différents profils de dopage sont utilisables pour l’implantation de la couche P+ et

pour la JTE. Nous avons à disposition un profil analytique de dopage calculé par Medici et un

profil de dopage issu du simulateur I²SiC déjà mis en œuvre dans la thèse d’E. Morvan [47].

Le profil de dopage utilisé va avoir une influence au niveau des résultats de simulation. C’est

ce que nous allons voir dans les paragraphes qui suivent.

métallisation

JTEp+

epi

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

159

4.1.2.1 Profils obtenus à partir du logiciel I2SiC

Le profil de dopage issu du simulateur I2SiC a l’avantage d’être beaucoup plus réaliste

que le profil analytique. Il est vérifié par analyses SIMS (Secondary Ion Mass Spectroscopy)

qui ont pour but de vérifier que les concentrations chimiques des dopants implantés et la

profondeur des jonctions sont équivalentes à celles souhaitées. Elles permettent également de

constater les différentes étapes technologiques sur le profil des atomes.

La figure suivante montre le type de résultats obtenus avec I2SiC pour un dopage

d’implantation utilisé dans les simulations. Ces profils tiennent compte de la gravure en

épaisseur effectuée en pratique après le recuit post-implantation ionique.

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,41014

1015

1016

1017

1018

1019

Profil I2SiCcouche implantée P+

log

( Con

cent

ratio

n [c

m-3] )

Distance en Y [µm]

Figure 4-7 : Profil de dopage de l’émetteur (4×1019 cm-3) implanté à partir du logiciel I2SiC

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

160

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,41014

1015

1016

1017

1018

1019 Profil I2SiC JTE

log

( Con

cent

ratio

n [c

m-3])

Distance en Y [µm]

Figure 4-8 : Profil de dopants à la jonction (2×1017 cm-3) à partir du logiciel I2SiC

4.1.2.2 Profils analytiques

Le dopage net [(ND – NA)] au voisinage de la jonction est le suivant :

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,41014

1015

1016

1017

1018

1019 Profil analytiquecouche implantée P+

log

(Con

cent

ratio

n [c

m-3])

Distance en Y [µm]

Figure 4-9 : Profil analytique de l’émetteur dopé à 4×1019 cm-3

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

161

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,41014

1015

1016

1017

1018

1019

Profil analytique JTElo

g (C

once

ntra

tion

[cm

-3])

Distance en Y [µm]

Figure 4-10 : Profil analytique de la concentration de dopants à jonction dopée à 2×1017 cm-3

Nous avons constaté que le modèle analytique décrit beaucoup mieux le voisinage de

la jonction. Il en résulte un meilleur maillage automatique. La simulation s’effectuera donc

plus rapidement. Le tableau 4-1 ci-dessous nous montre la tension de claquage obtenue à

géométrie et dopage constant, mais en changeant les profiles de dopage utilisés.

zone P+

JTE

Profil

analytique

Profil

I2SiC

Profil analytique 5345 V 5363 V

Profil I2SiC 6047 V 6080 V

Tableau 4-1: Tension de claquage en fonction du profil de dopage de la zone P+ et de la JTE

Nous concluons de nos essais que le couplage « profil analytique de l’émetteur – profil

I2SiC de la JTE » est le plus réaliste. Il reste donc la tension de claquage de 6047 V.

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

162

4.2 Résultats de simulations

Dans la partie qui vient, nous allons regarder l’influence des principaux paramètres de

la JTE sur la répartition des champs électriques et sur la tenue en tension. Nous allons plus

particulièrement nous intéresser à l’influence de la dose et de la taille de la JTE sur la

localisation du renforcement du champ.

4.2.1 Présentation des caractéristiques des JTE

L’efficacité de la protection périphérique peut facilement être prouvée en comparant la

tension de claquage de 6047 V de la simulation avec JTE par rapport à la tenue en tension de

1415 V de la diode non-protéée.

Figure 4-11 : Claquage de la diode sans JTE (Emax = 2 MV/cm)

Module du champ électrique Vbr = 1415 V

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

163

Après avoir présenté la structure de la diode protégée par « JTE » dans le paragraphe

qui suit nous allons nous concentrer sur la distribution du champ électrique au niveau de la

jonction.

4.2.1.1 Localisation des champs maximaux

La Figure 4-12 illustre les résultats d’une simulation effectuée pour le profil du champ

électrique simulé au claquage d’une diode avec JTE pour une dose de 1×1013 cm-2 sur laquelle

on observe l’étalement du champ aux deux extrémités de la protection périphérique. De plus

fortes doses (1.2×1013 cm-2) engendrent un pic du champ à droite de la JTE (Figure (4-15))

tandis que dans le cas des doses plus faibles le pic de champ sera observé au niveau de la

jonction principale. Ceci tendra à réduire ainsi les performances au claquage [48].

Figure 4-12 : Profil du champ électrique simulé au claquage (dose 1×1013 cm-2 de la JTE) avec la limite de la zone de charge d’espace en pointillés rouges

Dans les structures avec une simple JTE, il y a en général toujours deux pics de champ

électrique qui apparaissent. Ils sont localisés aux bords de la protection périphérique. C’est à

ces endroits que le composant est le plus contraint et où les claquages peuvent se produire

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

164

[41]. Comme nous l’avons dit précédemment les paramètres prépondérants qui influent sur la

valeur du pic de champ sont les dimensions et le dopage de la JTE ainsi que l’éloignement de

la JTE du bord du composant. D’autres phénomènes comme les charges d’interface jouent

également un rôle.

Un autre point important est de localiser, dans l’épaisseur de la puce où se situent les

renforcements de champ.

4.2.1.2 Localisation dans la profondeur

4.2.1.2.1 Champ électrique entre l’anode et la poche

La figure 4-13 illustre le module du champ électrique [49] pour la tension de claquage

[50] de la diode protégée par JTE. En simulations la tension de claquage est définie comme la

tension pour laquelle l’intégrale d’ionisation est égale à 0.9998 en utilisant les coefficients

d’ionisation de Konstantinov [51].

La cartographie ci-dessous reflète un champ élevé à la périphérie de la jonction et au

bord de l’émetteur.

Figure 4-13 : Répartition du module du champ électrique entre l’anode et la poche au claquage (6047 V) pour une dose de la JTE de 9×1012 cm-2. Le champ électrique maximum

Em = 2.811 MV/cm. L’abscisse et l’ordonnée sont exprimées en microns et le module du champ électrique ⏐E⏐ – en V/cm

Zone P+ d’anode

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

165

Il est important de préciser que bien que la JTE est généralement considérée comme la

technologie de protection la plus moderne, elle s’avère comme assez difficile à optimiser à

cause de sa sensibilité assez importante de la concentration du dopage de la région de la JTE.

Figure 4-14 : Location du pic du champ entre l’anode et la JTE pour une dose de la poche de 1×1013 cm-2. Le champ électrique maximum Em = 2.702 MV/cm et la tension de claquage

VBR = 6047 V. Les deux axes sont exprimés en microns et ⏐E⏐ – en V/cm

Une tension de claquage (VBR) de 6047 V en polarisation inverse a été obtenue.

Il est nécessaire de faire un compromis entre la résistance à l’état passant et la tenue en

tension de la diode et ainsi de dépasser les limites conventionnelles du silicium. (Plus la tenue

en tension augmente, plus la résistance à l’état passant augmente.) En effet, la jonction plane

est un composant qui présente des tenues en tension assez élevées et des résistances passantes

spécifiques fortement améliorées. Le compromis entre la résistance passante spécifique et la

tenue en tension a toujours été un point pénalisant les performances statiques des composants

de puissance [52].

4.2.1.2.2 Champ à l’extrémité de la poche

La distribution du champ électrique à la tension de claquage à l’extrémité de la poche

pour une dose de 9×1012 cm-2 de la JTE peut être observée sur la Figure 4-15.

Zone P+ d’anode

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

166

Figure 4-15 : Répartition du module du champ électrique à l’extrémité droite de la JTE pour une dose de 9×1012 cm-2. La valeur du champ électrique maximum est Em = 2.657 MV/cm.

L’abscisse et l’ordonnée sont exprimées en microns et le module du champ en V/cm

On observe de nouveau une intensification du champ électrique au voisinage des

pointes ; c’est l’effet de pointe.

Pour une dose de 1×1013 cm-3 le champ électrique est plus renforcé à droite de la JTE.

Figure 4-16 : Distribution du module des lignes du champ à l’extrémité de la poche pour une dose de1×1013 cm-2. Le champ électrique maximum Em = 3.059 MV/cm pour une tension de

claquage VBR = 6047 V. les deux axes sont exprimées en microns et ⏐E⏐ – en V/cm

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

167

Les courbes montrent un pic du champ en bordure droite de la JTE. On peut déduire

de ce comportement que la JTE est un peu trop dopée pour être totalement efficace.

4.2.1.3 Influence du dopage

Le dopage de la JTE s’avère comme un paramètre critique et la dose implantée doit

être sélectionnée et contrôlée attentivement. Le dopage doit être suffisamment élevé afin de

limiter le champ électrique entre la zone P+ et la JTE et donc le risque de claquage dans cette

zone. En même temps, il ne doit pas être trop grand pour ne pas engendrer un champ

électrique en surface à droite de la JTE ce qui est observé dans notre cas.

Le pic du champ à droite de la JTE (Figure 4-16) obtenu en simulations laisse penser

que les diodes fabriquées sont légèrement trop dopées.

6,0x1012 8,0x1012 1,0x1013 1,2x1013 1,4x1013100020003000400050006000700080009000

1000011000

Tens

ion

de c

laqu

age

V BR

[V]

Dose de la JTE (Φ) [cm-2]

VBR = f(ND)LJTE = 250 µm

Figure 4-17 : Variation de la tenue en tension en fonction de la dose implantée de la JTE avec comme limite inférieure la diode non-protégée en trait bleu et comme limite supérieure

la diode plane parallèle 1D

Lors des simulations, afin de comprendre l’influence de la JTE et pour pouvoir

optimiser son dimensionnement, nous avons varié son dopage. La figure 4-17 nous montre

que le dopage a une grande influence sur la tenue en tension et qu’une valeur optimale semble

se dégager avec un maximum de 6401 V. En outre, on voit également apparaître la tenue en

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

168

tension de la diode sans protection de 1415 V et la tenue en tension de la diode 1D de

11312 V.

Afin d’évaluer plus finement, l’efficacité des poches (JTE) il est nécessaire de

connaître précisément le lieu de claquage des composants et la répartition du champ électrique

dans la structure.

Dose [cm-2]

LJTE [µm]

6×1012 cm-2 8×1012 cm-2 1×1013 cm-2 1.2×1013 cm-2 1.4×1013 cm-2

150 µm Gauche Gauche Droite Droite Droite

200 µm Gauche Gauche Droite Droite Droite

250 µm Gauche Gauche Droite Droite Droite

Tableau 4-2: Localisation du claquage en fonction de la dose et la longueur de la JTE

Il en résulté que pour un claquage à gauche de la JTE, le dopage de la JTE s’avère

insuffisant et pour un claquage à droite – la JTE est trop dopée.

4.2.1.4 Influence de la longueur de la JTE

L’autre paramètre qui peut avoir une influence importante est la longueur de la JTE.

Les courbes ci-dessous nous montrent l’évolution de la tenue en tension en fonction de la

longueur de la JTE.

50 100 150 200 250 300

5400

5500

5600

5700

5800

5900

6000

6100

Tens

ion

de c

laqu

age

V BR

[V]

Longueur de la JTE [µm]

VBR = f (LJTE)

Φ = 1x1013 cm-2

Figure 4-18 : Influence de la longueur de la JTE sur la tension de claquage pour une diode

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

169

Sur la figure 4-18 on constate que l’augmentation de la longueur de la JTE permet

d’augmenter la tenue en tension. Néanmoins, on constate que si l’on augmente de façon trop

importante la longueur de la JTE, la tension de claquage a tendance à redescendre. Cela laisse

sous entendre qu’il doit exister une longueur optimale pour la JTE qui assure une tenue en

tension maximale. Dans notre cas de figure cette longueur est d’environ 250 µm.

Un autre paramètre important est la dose implantée dans la JTE. La figure 4-19 montre

pour différentes valeurs de la dose et pour différentes longueurs de JTE, la tension de

claquage obtenue.

6,0x1012 8,0x1012 1,0x1013 1,2x1013 1,4x10133000

3500

4000

4500

5000

5500

6000

6500

Tens

ion

de c

laqu

age

V BR

[V]

Dose de la JTE (Φ) [cm-2]

L = 250 µm; L = 200 µm; L = 150 µm; L = 100 µm; L = 50 µm

Figure 4-19 : Influence de la dose de la JTE et de sa longueur sur la tension de claquage

On peut remarquer, comme nous l’avons déjà vu figure 4-18 que plus la longueur de la

JTE augmente, plus la tension de claquage augmente. En outre, on constate qu’il existe un

optimum de dose pour lequel on a la tension maximale. Ici la dose optimale semble se situé

vers 1.1×1013 cm-2.

Jusqu’à cette dose, la tension de claquage augmente régulièrement. De plus, quelle que

soit la longueur de la JTE, la tension de claquage est globalement la même. Dans ces cas de

figure, le claquage se produit essentiellement à gauche de la JTE (pour les doses de

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

170

8×1012 cm-2 et 9×1012 cm-2). Au-delà de cette dose, la JTE est trop dopée et le claquage se

produit à droite de la JTE.

6,0x1016 8,0x1016 1,0x1017 1,2x1017 1,4x10172000

2500

3000

3500

4000

4500

5000

5500

6000

6500

Tens

ion

de c

laqu

age

V BR [V

]

Dopage de la JTE (Φ) [cm-3]

LJTE = 250 µm LJTE = 200 µm LJTE = 150 µm

Figure 4-20 : Influence du dopage de la JTE sur la tension de claquage

La tenue en tension de la JTE passe par un maximum lorsque la dose varie. Comme

les pentes avant et après sont très différentes, nous avons intérêt à choisir une valeur de dose

légèrement inférieure à la valeur optimale.

4.2.1.5 Influence de la passivation

Les jonctions p-n haute tension sont généralement passivées avec un isolant (oxyde

[53], SiO2, NO [54]) ou avec une couche semi-conductrice (a-Si, polysilicium, SiC poreux

déposé sur du SiC type n [55], SiN [56], AlN [57]). L’objectif du passivant est de rendre la

jonction située en dessous moins sensible aux charges externes, humidité et contamination

[58] après la réalisation du dispositif. La passivation réduit ainsi la corrosion et l’oxydation

[59]-[62]. Au niveau pratique, une couche passivante semi-conductrice est nécessaire non

seulement pour augmenter la tension de claquage des dispositifs mais également afin d’éviter

un claquage irréversible et destructeur à l’intérieur des boîtiers.

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

171

La figure ci-dessous montre la distribution du champ électrique dans la diode passivée

avec du SiO2 et des charges d’interface de – 5×1011 cm-2.

Figure 4-21 : Répartition du champ électrique lors du claquage en bord de la zone P+ et de la JTE avec la limite de la zone de charge d’espace en pointillés rouges pour une tenue en

tension de 5447 V avec des charges d’interface

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

172

0 50 100 150 200 250 300 350 400 450

0,0

5,0x105

1,0x106

1,5x106

2,0x106

2,5x106

Diode PN-N+

6H-SiC type NProfondeur:

0.0 µm; 0.1 µm; 0.2 µm

Cha

mp

élec

triq

ue [V

/cm

]

Distance en X [µm]

Figure 4-22 : Coupe latérale du module du champ électrique à différentes profondeurs

On remarque que le champ maximum est moins intense à la surface qu’en profondeur

ce qui conduit à un claquage en volume et pas en surface.

La simulation bidimensionnelle de la protection périphérique a relevé une tension

inverse de claquage (VBR) d’approximativement 5447 V.

4.2.1.6 Analyse du champ électrique dans la protection périphérique

4.2.1.6.1 Champ électrique en fonction de la tension appliquée

Dans le cas d’une jonction abrupte (c’est-à-dire jonction où le passage de la région "P"

à la région "N" s'effectue sur une épaisseur infiniment fine), pour une tension appliquée de

1000 V la largeur de la zone de charge d’espace (WZCE) est inférieure à l’épaisseur de la

couche épitaxiée (WN). La jonction est non tronquée et l'évolution spatiale du champ

électrique dans la zone de charge d’espace a une forme triangulaire.

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

173

0 10 20 30 400

1x105

2x105

3x105

4x105

5x105

6x105

X = 115.0 µmC

ham

p él

ectr

ique

[V/c

m]

Distance en Y [µm]

Figure 4-23 : Profil du champ électrique à l’extrémité de la poche à 1000 V sans charges d’interface et sans air ; simulation avant l’avalanche

Pour améliorer le compromis tenue en tension/résistance spécifique à l’état passant, il

est préférable d’utiliser une couche épitaxiée suffisamment dopée et d’une épaisseur

relativement faible afin que la zone de charge d’espace soit tronquée. Alors quand V = VBR,

WZCE ≈ WN et le profil du champ électrique est trapézoïdal.

0 10 20 30 400,0

5,0x105

1,0x106

1,5x106

2,0x106

X = 115.0 µm

Cha

mp

élec

triq

ue [V

/cm

]

Distance en Y [µm]

Figure 4-24 : Profil du champ à gauche de la JTE au claquage sans charges d’interface et sans air

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

174

Une coupe verticale du champ électrique a été réalisée et elle est présentée sur la

Figure 4-25.

0 10 20 30 400,0

3,0x105

6,0x105

9,0x105

1,2x106

1,5x106

X = 115.0 µm

Cha

mp

élec

triq

ue [V

/cm

]

Distance en Y [µm] Figure 4-25 : Coupe verticale du champ électrique à l’extrémité gauche de la poche au

claquage (avec des charges d’interface et de l’air)

Après avoir proposé l’optimisation d’une protection périphérique basée sur la

terminaison de jonctions de type JTE [40] et son influence sur le champ électrique et ainsi sur

le comportement au claquage nous allons nous intéresser à la répartition des lignes

équipotentielles dans la structure.

Si la topologie d’un champ vectoriel est donnée par les lignes de champ, la topologie

du potentiel électrique est donné par les équipotentielles [66].

4.2.2 Répartition des lignes équipotentielles au claquage

Si on considère plus précisément le JFET, les équipotentielles sont des lignes pour

lesquelles le potentiel est constant. Ainsi elles relient des points de la surface ayant le même

potentiel. Toutes les équipotentielles sont perpendiculaires à toutes les lignes de champ

électrique et inversement [67].

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

175

Pour une électrode ponctuelle, les équipotentielles sont circulaires. Si on utilise une ou

deux électrodes linéaires, les équipotentielles auront une forme linéaire, parallèle aux

électrodes (Figure 4-26). Les lignes de courant traversent le conducteur, les équipotentielles

l'évitent [68].

Figure 4-26 : Distribution des lignes équipotentielles (obtenue par simulations Medici) à la tension de claquage

Une des principales optimisations du JFET ont été menées au niveau de la tenue en

tension des composants [69], [19]. C’est une propriété critique pour les composants de

puissance. En particulier la géométrie de la périphérie (le lieu de l’avalanche par ionisation)

est un point clé à maîtriser [46]. Les résultats de la tension de claquage peuvent être visualisés

sur la Figure 4-27 et 4-28. L’étude a notamment permis de préciser l’évolution des propriétés

électriques et de tenue en tension des diodes PIN.

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

176

Figure 4-27 : Répartition des lignes équipotentielles entre l’anode et la poche au claquage. La tension de claquage VBR = 5447 V

Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

177

Figure 4-28 : Distribution des lignes équipotentielles à l’extrémité droite de la poche à la tension de claquage

Au voisinage de la pointe (au bord de la JTE), les équipotentielles sont plus resserrées,

conduisant à un champ électrique plus intense (Figure 4-27 et 4-28) : c’est l'effet de pointe

[68].

Conclusions

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

178

5 Conclusion

Nous avons abordé à travers cette étude, le problème des terminaisons planar pour des

composants haute tension. Nous avons présenté une analyse des protections périphériques par

JTE sur les dispositifs SiC. Dans un premier temps nous avons étudié les terminaisons de

jonction planar. Dans le cas d’une structure utilisant une JTE latérale, l’efficacité de la

technique dépend fortement des caractéristiques de la protection périphérique. Par simulations

bidimensionnelles nous avons établi le dopage et les dimensions de cette terminaison. Il a été

prouvé que la JTE s’avère assez performante pour atteindre des tensions de claquage proches

de la jonction plane parallèle. Nous avons également discuté de la tenue en tension des

dispositifs protégés en essayant d’optimiser les caractéristiques des JTE à l’aide de

simulations pour améliorer les performances. L’introduction d’une protection périphérique de

type JTE permet d’augmenter sensiblement la tenue en tension du composant par rapport à

une diode non-protégée. Les travaux effectués sur les diodes PIN 5 kV du CEGELY ont mis

en évidence l’intérêt de l’utilisation d’une protection par JTE qui a l’objectif de contrôler le

champ électrique à la périphérie de la diode. Celle-ci résulte en une tension de claquage

maximum de 6047 V obtenue pour un dopage de 2×1017cm-3 de la JTE. Une forte

amélioration de la tenue en tension avec l’augmentation du dopage de la JTE dopée P+ et la

profondeur de la jonction a été mise en évidence à l’aide de simulations bidimensionnelles.

Nous avons établi les distances optimales pour la diode PIN protégée par poche. Pour cette

optimisation, le recours à l'outil numérique de simulation des composants s'est avéré

indispensable pour confirmer les idées sous-jacentes aux procédés d'optimisation. Ceci nous a

permis une compréhension approfondie des mécanismes physiques régissant le comportement

des diodes PIN 5 kV à l’aide de la simulation physique bidimensionnelle. Un certain nombre

de solutions ont été testées. Ensuite nous avons recherché à repousser systématiquement les

Conclusions

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

179

limites du claquage pour un choix des niveaux de dopage compatibles avec la distribution du

champ électrique. Les caractéristiques électriques des composants élaborés, donnent de bons

résultats quant aux champs de claquage.

A partir de cet analyse l’effet de la concentration de dopants, la profondeur de la jonction

(JTE) et la tension inverse sur la répartition de la tension et les profils du pic du champ

électrique aux bords ont été analysés. Pour atteindre l’objectif d’un JFET 5 kV il faudra

choisir une épaisseur de JFET supérieure à 100 µm et une dose légèrement inférieure à

1.2×1013 cm-2.

La structure étudiée précédemment repose sur une protection périphérique à simple

JTE. Il est donc alors nécessaire de trouver un compromis entre la longueur de la JTE et son

dopage afin d’avoir la tenue en tension optimale. Une solution pourrait être l’utilisation d’une

structure à multiples JTE. Ceci permettrait de faire varier la concentration des dopants le long

de la JTE.

L’utilisation d’une multiple JTE constituée de plusieurs JTE avec des dopages

différents dont la valeur diminue de manière décroissante en s’éloignant de la zone P+ de

source permettrait de mieux contrôler l’évolution du champ et donc de potentiellement

améliorer le dopage. Ce type de protection périphérique permet de contrôler indépendamment

et d’estomper au mieux les deux pics du champ électrique de part et d’autre de la JTE afin

qu’on aboutisse à une optimisation séparée des deux côtés. La simple JTE est beaucoup plus

sensible aux variations du dopage que son homologue multiple mais avec l’avantage que le

processus de fabrication est beaucoup plus simple à mettre en oeuvre.

La différence entre les résultats simulés et expérimentaux pourra être due aux

connaissances insuffisantes des coefficients d’ionisation dans le SiC estimés à partir d’une

formule empirique et à des phénomènes de surface.

Références bibliographiques

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

180

Références bibliographiques

[1] Raúl Pérez, Dominique Tournier, Amador Pérez-Tomás et al., “Planar Edge Termination Design and Technology Considerations for 1.7-kV 4H-SiC PiN Diodes”, IEEE Transactions on Electron Devices, 10/2005, Vol. 52, № 10, pp. 2309-2316.

[2] Wikipedia, “Zener diode” [en ligne]. Disponible sur : <http://www.answers.com/topic/zener-diode> (consulté le 25/09/2006).

[3] Encyclopedia Thesaurus, “Zener diode” [en ligne]. Disponible sur: <http://www.reference.com/browse/wiki/Zener_diode> (consulté le 25/09/2006).

[4] Gheorghe Brezeanu, Marian Badila, Florin Udrea et al., “High Performance SiC Diodes Based on an Efficient Planar Termination”, International semiconductor Conference, CAS, 28/09-02/10/2003, Vol. 1, pp. 27-36.

[5] David C. Sheridan, Guofu Niu, J. Neil Merrett et al., “Design and fabrication of planar guard ring termination for high-voltage SiC diodes” [en ligne], Solid State Electronics, Auburn AL, USA: Auburn University, 12/04/2000, Vol. 44, pp. 1367-1372. Disponible sur : <http://www-hep2.fzu.cz/roznov/Praha/Clanky/GuardRings/sim-03-science.pdf> (consulté le 25/09/2006).

[6] F. La Via, R. Roccaforte, S. Di Franco et al., “Comparison Between Different Schottky Diode Edge Termination Structures: Simulation and Experimental Results”, ECSCRM’02, In : Materials Science Forum, 2003, Vol. 433-436, pp. 827-830.

[7] Andrew S. Grove, Otto Leistiko, Jr., William W. Hooper, “Effect of Surface Fields on the Breakdown Voltage of Planar Silicon p-n Junctions”, IEEE Transactions on Electron Devices, 03/1967, Vol. ED-14, № 3, pp. 157-162.

[8] B. Jayant Baliga, “Power Semiconductor Devices”, Boston, MA: PWS Publishing Company, 1996.

[9] C. Basavana Goud, “Two-dimensional analysis and design considerations of high-voltage planar junctions equipped with field plate and guard ring”, IEEE Transactions on Electron Devices, 06/1991, Vol. 38, № 6, pp. 1497-1504.

[10] A. Alexov, M. Kubovic, N. Kaeb et al., “Diamond field effect transistors-concepts and challenges”, Diamonds and Related Materials, 2003, Vol. 12, pp. 391-398.

[11] V. Saxena, V. N. Su, and A. J. Steckl, “High voltage Ni- and Pt-SiC Schottky diodes using metal field plate termination”, IEEE Transactions on Electron Devices, 03/1999, Vol. 46, № 3, pp. 456-464.

[12] Marc C. Tarplee, Vipin P. Madangarli, Quinchun Zhang et al., “Design rules for field plate edge termination in SiC Schottky Diodes”, IEEE Transactions on Electron Devices, 12/2001, Vol. 48, № 12, pp. 2659-2664.

[13] Gheorghe Brezeanu, Marian Badila, Philippe Godignon et al., “An Effective High Voltage Termination for SiC Planar pn Junctions for Use in High Voltage Devices and UV Detectors”, Materials Science Forum, 2002, Vol. 389-393, pp. 1301-1304.

[14] D. Alok, B. Jayant Baliga, “SiC Device Edge Termination Using Finite Area Argon Implantation”, IEEE Transactions on Electron Devices, 1997, Vol. 44, pp. 1013-1017.

[15] F. Yan, C. Qin, Jian H. Zhao et al., “A novel technology for the formation of a very small bevel angle for edge termination”, Material Science Forum, 2002, Vols. 389-393, pp. 1305-1309.

[16] Gheorghe Brezeanu, Marian Badila, Bogdan Tudor et al., “Accurate Modeling and Parameter Extraction for 6H-SiC Schottky Barrier Diodes (SBDs) With Nearly Ideal Breakdown Voltage”, IEEE Transactions on Electron Devices, 09/2001, Vol. 38, № 9.

[17] Gheorghe Brezeanu, Marian Badila, Bogdan Tudor et al., “Electrical Characteristics Modeling of Large area boron compensated 6H-SiC pin Structures”, Solid State Electron., 2000, Vol. 44, pp. 571-579.

[18] Frédéric Lanois, “Etude de la Gravure de Carbure de Silicium – Application à la Réalisation de Composants de Puissance”. Thèse de doctorat CEGELY. Lyon : INSA de Lyon, 1997, 220 p.

[19] Dominique Planson, “Contribution à l’étude de composants de puissance haute température en carbure de silicium”, Thèse de doctorat CEGELY. Lyon : INSA de Lyon, 18/02/1994, 130 p.

[20] C. Mingues and Georges Charitat, “Efficiency of junction termination techniques vs oxide trapped charges”, ISPSD’97, Proceedings of 1997 IEEE International Symposium on Power Semiconductor Devices and ICs, Weimar, Allemagne, 26-29/05/1997, pp. 137-140.

Références bibliographiques

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

181

[21] Jason R. Trost, Rodney S. Ridley, Sr., M. Kamal Khan et al., “The Effect of Charge in Junction Termination Extension Passivation Dielectrics”, Proceedings of the 11th International Symposium on Power Semiconductor Devices and ICs, ISPSD, Toronto, Ont., 26-28/05/1999, pp. 189-192.

[22] Victor A. K. Temple, “Increased Avalanche Breakdown Voltage and Controlled Surface Electric Fields Using a Junction Termination Extension (JTE) Technique”, IEEE Transactions on Electron Devices, 08/1983, Vol. 30, p. 954.

[23] Hamza Yilmaz, “Optimization and surface charge sensitivity of high-voltage blocking structures with shallow junctions”, IEEE Transactions on Electron Devices, 07/1991, Vol. 38, № 7, pp. 1666-1675.

[24] Victor A. K. Temple, “Junction termination extension for near-ideal breakdown voltage in p-n junctions”, IEEE Transactions on Electron Devices, 10/1986, Vol. ED-33, № 10, pp. 1601-1608.

[25] O. Biserica et al., “Design of a reliable planar edge termination for SiC power devices”, Proceedings of International Semiconductor Conference, 2001, Vol. 2, pp. 353-356

[26] Miquel Vellvehí et al., “Design and optimization of suitable edge termination for 6.5KV IGBTs”, Microelectronics Journal, 2002, Vol. 33, pp. 765-769.

[27] Xiaokun Wang and James A. Cooper, Jr., “Optimization of JTE Edge Terminations for 10 kV Power Devices in 4H-SiC”, [en ligne], Materials Science Forum, 2003, Vols. 457-460, pp. 1257-1260. Disponible sur : <http://www.scientific.net/pdf/134.214.144.90_113824_1257.pdf> (consulté le 08/02/2006).

[28] David C. Sheridan, Guofu Niu and John D. Cressler, “Design of single and multiple zone junction termination extension structures for SiC power devices”, Solid State Electronics, 09/2001, Vol. 45, № 9, pp. 1659-1664.

[29] K. J. Schoen, J. M. Wodall, J. A. Copper JR. et al., “Design Considerations and Experimental Analysis of High Voltage SiC Schottky rectifiers”, IEEE Transactions on Electron Devices, 1998, Vol. 45, pp. 1595-1604.

[30] R. Singh, J. A. Cooper, M. R. Melloch et al., “SiC Power Schottky and pin Diodes”, IEEE Transactions on Electron Devices, 2002, Vol. 49, pp. 665-672.

[31] Victor A. K. Temple, T. Tantraporn, “Junction Termination for High-Voltage p-n Junction”, IEEE Transactions on Electron Devices, 1976, Vol.ED-23, № 8, pp. 15-30.

[32] Jon Newey, “ICSCRM underlines good progress in SiC technology” [en ligne], Compound Semiconductor, 12/2003, 2 p. Disponible sur: <http://www.compoundsemiconductor.net/articles/magazine/9/12/5/1> (consulté le 25/09/2006).

[33] Victor A. K. Temple, “Junction Termination Extension (JTE), a new technique for increasing avalanche breakdown voltage and controlling surface electric fields in p-n junctions”, International Electron Devices Meeting, 1977, pp. 423-426.

[34] Laurent Ottaviani, “Réalisation de jonctions pn dans le carbure de silicium 6H par implantation ionique d’aluminium”, [en ligne], Thèse de doctorat CEGELY. Lyon : INSA de Lyon, 13/01/1999, 236 p. Disponible sur : <http://csidoc.insa-lyon.fr/these/1999/ottaviani/09-rapc.pdf> (consulté le 25/09/2006).

[35] Hyoung Wook Kim, Wook Bahng, Geun Ho Song et al., “Edge Termination Technique for SiC Power Devices”, Silicon Carbide and Related Materials 2003, Materials Science Forum, Vols. 457-460 (2004), pp. 1241-1244, 2005. ISBN 0-87849-943-1. Disponible sur: <http://www.scientific.net/web/public.aspx?module=DefaultModule&action=ShowChaptersAction&isbn=0-87849-943-1&PageNumber=30&ReiheID=5&issn=0255-5476&ShowMenu=SeriesMenu&Kurzel=MSF> (consulté le 07/06/2006).

[36] Groupe Composants Intégrés de Puissance, “Nouvelles structures”, [en ligne], LAAS. Disponible sur : <http://www2.laas.fr/laas/2-5305-Nouvelles-structures.php> (consulté le 25/09/2006).

[37] Medici User’s Manual, Version 2001.4.0, [en ligne], Two Dimensional Device Simulation Program, Technology Modeling Associates (TMA), Inc., Avant! Corporation, TCAD Business Unit, Fremont, USA. Disponible sur: <http://www.synopsis.com/> (consulté le 07/06/2006).

[38] J. Biermann, K.-H. Hoppe, O. Schilling et al., “New 3300V High Power Emcon-HDR Diode with High Dynamic Robustness”, [en ligne], Eupec GmbH, Warstein, Germany, 6 p. Disponible sur: <http://www.eupec.com/de/2_PRODUCTS/2_6_Editorials/pdf/pe_12_6.pdf> (consulté le 07/06/2006).

[39] Alpha Industries, Inc., “Design With PIN Diodes”, Application Note, 2002,18 p. Disponible sur : <http://www.eettaiwan.com/ARTICLES/2002SEP/A/2002SEP20_ICD_RFD_EMS_AN.PDF> (consulté le 25/09/2006).

Références bibliographiques

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

182

[40] Georges Charitat, “Composants et intégration de puissance (CIP)”, [en ligne], Rapport d’Activités 2000. Bilan : LAAS, 9 p. Disponible sur : <http://www.laas.fr/Documents/RapportActivite2000/15-%20Bilan%20CIP%202000-w5.pdf> (consulté le 25/09/2006).

[41] D. S. Chao, C. C. Hung, D. Y. Shu et al., “Optimization and Fabrication of Planar Edge Termination Techniques for a High Breakdown Voltage and Low Leakage Current P-i-N Diode”, Applied Power Electronics Conference and Exposition, APEC, Nineteenth Annual IEEE, 2004, Vol. 1, pp. 241-245.

[42] J. R. Laroche, Fan Ren, K. W. Baik et al., “Design of Edge Termination for GaN Power Schottky Diodes”, [en ligne], Journal of Electronic Materials, 04/2005, Vol. 34, № 4, pp. 370-374(5). Disponible sur: <http://doc.tms.org/ezMerchant/prodtms.nsf/ProductLookupItemID/JEM-0504-370/$FILE/JEM-0504-370F.pdf?OpenElement> (consulté le 07/06/2006).

[43] Dominique Planson “Descriptif du jeu de masques « diode-hv ». Technologie SiC”, rapport CEGELY. Lyon : INSA de Lyon, 20/03/2000 ;

[44] Rick Cory, Eamon Nash, “Will RF Detectors Measure Up To 3G?”, [en ligne], Electronic Design, Wirelesss System Design, Planet EE Network, 07-08/2004. Disponible sur: <http://www.wsdmag.com/Article/ArticleID/8628/8628.html> (consulté le 25/09/2006).

[45] W. E. Doherty, Jr, “A Comparison of PIN Diode & Rectifier Diode Characteristics”, [en ligne], Appendix B, Microsemi Corp.-Waterform, 01/03/1998, Application Note. Disponible sur: <http://www.microsemi.com/brochures/pindiodes/appendix%20b.pdf> (consulté le 25/09/2006).

[46] Hervé Morel, “Perspectives du thème pour 2003-2006”, [en ligne], équipe Systèmes Intégrés de Puissance, Site du CEGELY. Lyon : INSA de Lyon, 23/06/2003. Disponible sur : <http://cegely.ec-lyon.fr/article.php3?id_article=13> (consulté le 25/09/2006).

[47] Erwan Morvan, “Modélisation de l’implantation ionique dans α-SiC et application à la conception des composants de puissance”, Thèse de doctorat CEGELY. Lyon : INSA de Lyon, 1999, 298 p.

[48] P. A. Losee, S. K. Balachandran, L. Zhu et al., “High-Voltage 4H-SiC PiN Rectifiers with Single-Implant, Multi-Zone JTE Termination”, Proceedings of 16-th International Symposium on Power Semiconductor Devices and ICs., ISPSD, Kitakyushu, Japan, 24-27/05/2004, pp. 301-304.

[49] Jin He, Xing Zhang, Ru Huang et al., “Comments on « A closed form expression for punch-through limited breakdown voltage of parallel-plane junction »”, Solid-State Electronics, 03/2001, Vol. 45, № 3, pp. 535-536.

[50] Sylvain Heckmann, “Contribution au développement d’une filière de transistors bipolaires à hétérojonction de très forte puissance en bandes L et S pour applications de télécommunications civiles et radar”, [en ligne], Thèse de doctorat Télécommunications, Faculté des Sciences et techniques. Limoges : Université de Limoges, 30/10/2003, No 35-2003, 201 p. Disponible sur: <http://www.unilim.fr/theses/2003/sciences/2003limo0029/heckmann.pdf> (consulté le 25/09/2006).

[51] A. O. Konstantinov et al., “Study of Avalanche Breakdown and Impact Ionization in 4H Silicon Carbide, Journal of Electronic Materials, 1998, Vol. 27, № 4, pp 335-339.

[52] Frédéric Morancho, “De nouvelles limites pour le compromis « résistance passante spécifique/tenue en tension » des composants unipolaires de puissance”, [en ligne], Rapport d’Habilitation à diriger des recherches, LAAS No04649. Toulouse : Université Paul Sabatier, 01/12/2004. Disponible sur : <http://dbserver.laas.fr/pls/LAAS/publis.rech_doc?langage=FR&clef=101626> (consulté le 25/09/2006).

[53] Sylvie Ortolland, Christophe Raynaud, Marie-Laure Locatelli et al., Journal of Applied Physics, 1998, Vol. 84, pp. 1688-1692.

[54] G. Y. Chung, C. C. Tin, J. R. Williams et al., “Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide”, [en ligne], Physics Department, AL : Auburn University. Disponible sur: <http://www.eng.auburn.edu/ADC-FCT2001/ADCFCTabstract/015.htm> (consulté le 25/09/2006).

[55] C. I. Harris, A. O. Konstantinov, C. Hallin et al., Applied Physics Letters, 1995, Vol. 66, pp. 1501-1502.

[56] Michael G. Spencer, “Fabrication of SiC High Power, Microwave MESFETs,” [en ligne], CNF Project # 370-89, 954-01. Disponible sur : <http://cnf18.cnf.cornell.edu/2004cnfra/2004CNFra78.pdf> (consulté le 05/04/2006).

[57] R. D. Vispute and Aivars Lelis, “Dielectric Passivation of High Temperature SiC Power Diodes”, [en ligne], Maryland Engineering Research Internship Team, PEER Project. Disponible sur: <http://www.ece.umd.edu/RITE/peer05_project_descs.htm> (consulté le 05/04/2006).

Références bibliographiques

Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique Thèse INSA de Lyon – CEGELY

Elena Ivanova DIMITROVA – FREY

183

[58] Reinhard Stengl and Elmar Falck, “Surface Breakdown and Stability of High-Voltage Planar Junctions”, IEEE Transactions on Electron Devices, 09/1991, Vol. 38, № 9, pp. 2181-2188.

[59] S. Murakami, Y. Misawa, and N. Momma, “Surface field reduction for planar semiconductor devices using oxygen doped amorphous silicon”, Proc. Inst. Elec. Eng., pt. 1, 1987, Vol. 134, № 4, pp. 123-128.

[60] J. N. Sandoe, and J. R. Hughes, “Properties of the SIPOS-silicon interface”, in Insulating Films on Semiconductors, Amsterdam: Elsevier, 1986.

[61] J. N. Sandoe, J. R. Hughes, and J. A. G. Slatter, “Characterization and modelling of SIPOS on silicon high-voltage devices, Proc. Inst. Elec. Eng., pt. 1, 1985, Vol. 132, № 6, p. 281.

[62] D. W. Tong, J. L. Benjamin, and W. R. Van Dell, “Interface effects of SIPOS Passivation”, IEEE Transactions on Electron Devices, 1986, Vol. ED-33, № 6, pp.779-787.

[63] National Compound Semiconductor Roadmap, “Avalanche diode”, [en ligne], 25/11/2004, Office of Naval Research. Disponible sur : <http://www.onr.navy.mil/sci_tech/information/312_electronics/ncsr/devices/avalanche.asp> (consulté le 27/02/2006).

[64] B. Jayant Baliga, “Modern Power Devices”. New York : Wiley, 1987. [65] Daniela Dragomirescu, “Tenue en avalanche des composants de puissance discrets très haute

tension”, [en ligne], rapport de stage de DEA. DEA Composants et Intégration de Puissance, LAAS-CNRS. Toulouse : Université Paul Sabatier de Toulouse, 06/1997, 23 p. Disponible sur : <http://www.laas.fr/~daniela/rezumat_dea.html> (consulté le 25/09/2006).

[66] Philippe Mangin, « Potentiel électrique créé par une distribution de charges ponctuelles », In : “Cours d’introduction à l’électrostatique et magnétostatique”, [en ligne], Chapitre II, Ecole Européenne d’Ingénieurs en Génie des Matériaux, 02/05/2003, 17 p. Disponible sur : <http://www.lpm.u-nancy.fr/webperso/mangin.p/Electrostatique%20EEIGM/Ch_2_potentiel-cor_04%3D03.do.pdf> (consulté le 25/09/2006).

[67] Sciences, “Electromagnétisme”, [en ligne], 2002-2005. Disponible sur : <http://www.sciences.ch/htmlfr/electrodynamique/electrodynchmpelectrique01.php> (consulté le 25/09/2006).

[68] Michel Chouteau, “Les méthodes électriques de prospection”, [en ligne], Géophysique appliquée II, Ecole Polytechnique, 23/05/2001. Disponible sur : <http://www.cours.polymtl.ca/glq3202/Electrique/node65.html#fig:dc10> (consulté le 30/11/2005).

[69] Xavier Mélique, “Tripleur de fréquence utilisant des diodes varactors à hétérostructures en gamme millimétrique”, [en ligne], Thèse en électronique, Laboratoire de l’IEMN. Lille : Université de Lille 1, 16/11/1999. Disponible sur : <http://www.iemn.univ-lille1.fr/recherche/theses/these99/melique.pdf> (consulté le 30/11/2005).