Circuito Lgico CombinadoEn los circuitos combinacionales la salida Z en un determinado instante de tiempo t, slo depende de X en ese mismo instante de tiempo t, es decir que no tienen capacidad de memoria y que se puede obviar la variable de tiempo t. Los circuitos combinacionales que vamos a estudiar son: Puertas lgicas Sumadores y restadores Bloques combinacionales. Decodificadores y multiplexores. Desplazadores. Dispositivos lgicos programables (ROM)Circuito Lgico SecuencialA diferencia de los circuitos combinacionales, en los circuitos secuenciales se guarda memoria de estado. Las salidas no dependen tan solo del valor de las entradas en un instante dado, sino que tambin estn determinadas por el estado almacenado en el circuito. Dicho de otra forma, un circuito secuencial tiene memoria. En los circuitos secuenciales se distinguir entre circuitos secuenciales asncronos y sncronos.Un circuito secuencial asncrono evoluciona ante cualquier cambio en las entradas de forma inmediata, no tiene periodicidad de funcionamiento, se rige por eventos. Aunque los circuitos secuenciales ms bsicos siempre tendrn una parte con comportamiento asncrono, para los circuitos secuenciales complejos no es deseable que sigan este comportamiento (los cambios de estado se producen de forma espordica, ante eventos en las entradas, sin periodicidad, se pueden producir comportamientos que dependen del orden de sucesin de eventos cuando no se desea ese comportamiento etc.)Los circuitos secuenciales complejos se disean para comportamiento sncrono, los cambios se producen de forma peridica y controlada, ante cambios de una seal denominada seal de reloj (clock). Todas las entradas se muestrean de forma simultnea en un instante determinado por la seal de reloj, la evolucin del estado y las salidas queda determinada por el valor que tenan las entradas y el estado en el instante de muestreo. Se puede decir que el sistema evoluciona entre estados discretos para instantes (k-1)T, kT, (k+1)T, ..., siendo T el periodo de relojComo se mencion antes los circuitos secuenciales tienen una caracterstica, tienen unidades de memoria, hechas a base de biestables.Multivibrador Biestable o Cerrojos FFLos circuitos lgicos se clasifican en dos categoras. Los grupos de puertas descritos hasta ahora, y los que se denominan circuitos lgicos secuenciales. Los bloques bsicos para construir los circuitos lgicos secuenciales son los flip-flops. La importancia de los circuitos lgicos se debe a su caracterstica de memoria. Los flip-flops tambin se denominan "cerrojos", "multivibradores biestables" o "binarios".FLIP-FLOPS RSEste es el flip-flop bsico, su smbolo es el siguiente:

Figura 1: Smbolo lgico de un flip-flop SREl flip-flop tiene dos entradas R (reset) y S (set), se encuentran a la izquierda del smbolo. Este flip-flop tiene activas las entradas en el nivel BAJO, lo cual se indica por los circulitos de las entradas R y S. Los flip-flop tienen dos salidas complementarias, que se denominan Q y1, la salida Q es la salida normal y1= 0. El flip-flop RS se puede construir a partir de puertas lgicas. A continuacin mostraremos un flip-flop construido a partir de dos puertasNAND, y al lado veremos su tabla de verdad correspondiente.Figura 2: Circuito equivalente de un flip-flop SRModo de operacinEntradas S RSalidas QQ

Prohibido0011

Set0110

Reset1001

Mantenimiento11No cambia

Tabla 1: Tabla de verdad del flip-flop SR

Observar la realimentacin caracterstica de una puertaNANDa la entrada de la otra. En la tabla de la verdad se define la operacin del flip-flop. Primero encontramos el estado "prohibido" en donde ambas salidas estn a 1, o nivel ALTO. Luego encontramos la condicin "set" del flip-flop. Aqu un nivel BAJO, o cero lgico, activa la entrada de set(S). Esta pone la salida normal Q al nivel alto, o 1. Seguidamente encontramos la condicin "reset". El nivel BAJO, o 0, activa la entrada de reset, borrando (o poniendo en reset) la salida normal Q. La cuarta lnea muestra la condicin de "inhabilitacin" o "mantenimiento", del flip-flop RS. Las salidas permanecen como estaban antes de que existiese esta condicin, es decir, no hay cambio en las salidas de sus estados anteriores. Indicar la salida de set, significa poner la salida Q a 1, de igual forma, la condicin reset pone la salida Q a 0. La salida complementaria nos muestra lo opuesto. Estos flip-flop se pueden conseguir a travs de circuitos integrados.FLIP-FLOPS RS SINCRONOEl flip-flop RS es un dispositivo asncrono. No opera en conjuncin con un reloj o dispositivo de temporizacin. El flip-flop RS sncrono opera en conjuncin con un reloj, en otras palabras opera sincronizadamente. Su smbolo lgico se muestra a continuacin. Es igual a un flip-flop RS aadindole una entrada de reloj.

Figura 3: Smbolo de un flip-flop SR sncrono

El flip-flop RS sncrono puede implementarse con puertasNAND. En las siguientes ilustraciones vemos primero como se aaden dos puertasNANDal flip-flop RS para construir un flip-flop RS sncrono. Las puertasNAND3 y 4 aaden la caracterstica de sincronismo al cerrojo RS. La tabla de la verdad nos muestra la operacin del flip-flop RS sncrono. El modo de mantenimiento se describe en la primera lnea de la tabla de la verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las entradas R y S), las salidas no cambian, permanecen igual que antes de la llegada del pulso de reloj. Este modo tambin puede llamarse de "inhabilitacin" del FF. La lnea 2 es el modo de reset. La salida normal Q se borrar cuando un nivel ALTO active la entrada R y un pulso de reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone a 0 inmediatamente, esperar hasta que el pulso del reloj pase del nivel BAJO al ALTO, y entonces se pone a 0. La lnea 3 de la tabla describe el modo set del flip-flop. Un nivel ALTO activa la entrada S (con R=0 y un pulso de reloj en el nivel ALTO), poniendo la salida Q a 1. La lnea 4 de la tabla de verdad es una combinacin "prohibida" todas las entradas estn en 1, no se utiliza porque activa ambas salidas en el nivel ALTO.

Figura 4: Circuito elctrico equivalente de un flip-flop SR sncrono

Modo de operacinENTRADAS CLK S RSALIDAS QQ

Mantenimiento00No cambia

Reset0111

Set1010

Prohibido1111

Tabla 2: Tabla de verdad de un flip-flop SR sncrono

Las formas de ondas, o diagramas de tiempo, se emplean mucho y son bastante tiles para trabajar con flip-flop y circuitos lgicos secuenciales. A continuacin mostraremos un diagrama de tiempo del flip-flop RS sncrono. Las 3 lneas superiores representan las seales binarias de reloj, set y reset. Una sola salida Q se muestra en la parte inferior. Comenzando por la izquierda, llega el pulso de reloj 1, pero no tiene efecto en Q porque las entradas R y S estn en el modo de mantenimiento, por tanto, la salida Q permanece a 0. En el punto a del diagrama del tiempo, la entrada de set se activa en el nivel ALTO. Despus de cierto tiempo en el punto b, la salida se pone a 1. Mirar que el flip-flop ha esperado a que el pulso 2 pase del nivel BAJO a ALTO antes de activar la salida Q a 1. El pulso est presente cuando las entradas R y S estn en modo de mantenimiento, y por lo tanto la salida no cambia. En el punto C la entrada de reset se activa con un nivel ALTO. Un instante posterior en el punto d la salida Q se borra se pone a 0, lo cual ocurre durante la transicin del nivel BAJO a ALTO del pulso del reloj. En el punto e est activada la entrada de set, por ello se pone a 1 la salida Q en el punto f del diagrama de tiempos. La entrada S se desactiva y la R se activa antes del pulso 6, lo cual hace que la salida Q vaya al nivel BAJO o a la condicin de reset. El pulso 7 muestra que la salida Q sigue a las entradas R Y S todo el tiempo que el reloj est en ALTA. En el punto g del diagrama de tiempos, la entrada de set (S) va a nivel ALTO y la salida Q alcanza tambin el nivel ALTO. Despus la entrada S va a nivel BAJO. A continuacin en el punto h, la entrada de reset (R) se activa por un nivel ALTO. Eso hace que la salida Q vaya al estado de reset, o nivel BAJO. La entrada R entonces vuelve al nivel BAJO, y finalmente el pulso de reloj finaliza con la transicin del nivel ALTO al BAJO. Durante el pulso de reloj 7, la salida estuvo en el nivel ALTO y despus en el BAJO. Observar que entre los pulsos 5 y 6 ambas entradas R y S estn a 1. La condicin de ambas entradas R y S en el nivel ALTO, normalmente, se considera un estado prohibido para el flip-flop. En este caso es aceptable que R y S estn en el nivel ALTO, porque el pulso de reloj est en el nivel BAJO y el flip-flop no est activado.

Figura 5: Diagrama de pulsos

Multivibrador Astable- Autnomo, Free RunningEl verstil temporizador CI 555 puede ser utilizado para implementar multivibradores astables, biestables o monoestables.Otro circuito multivibrador astable se muestra en la figura. Este multivibrador utiliza dos inversores CMOS. La frecuencia de salida de este circuito esta alrededor de los 10 KHZ, frecuencia que puede ser cambiada, modificando los valores de los resistores o condensadores. Tambin con inversores, este a diferencia del anterior, oscila controlada por la frecuencia de salida est controlada por la frecuencia natural del cristal, que en caso es de 100KHz.Cuando se utilizan en los sistemas digitales a los multivibradores astables, con frecuencia, se les denomina relojes. Un reloj se utilizan en todos los sistemas digitales sncronos y basados en microprocesador.Algunas caractersticas importantes del reloj de un sistema digital son frecuencia, periodo del ciclo de reloj, estabilidad de frecuencia, estabilidad de tencin y forma de onda.Multivibrador Monoestable.Elmonoestablees un circuitomultivibradorque realiza una funcin secuencial consistente en que al recibir una excitacin exterior, cambia de estado y se mantiene en l durante un periodo que viene determinado por una constante de tiempo. Transcurrido dicho perodo, la salida del monoestable vuelve a su estado original. Por tanto, tiene un estado estable (de aqu su nombre) y un estadocasi estable.

Figura 1.-Circuito multivibrador monoestableEn la Figura 1 se representa el esquema de un circuito multivibrador monoestable, realizado con componentes discretos, cuyo funcionamiento es el siguiente:Al aplicar latensinde alimentacin (Vcc), los dostransistoresiniciarn la conduccin, ya que sus bases reciben un potencial positivo a travs de las resistencias R-2 y R-3, pero como los transistores no sern exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del materialsemiconductor, uno conducir antes o ms rpido que el otro.Supongamos que es TR-2 el que conduce primero. El voltaje en su colector estar prximo a 0voltios(salida Y a nivel bajo), por lo que la tensin aplicada a la base de TR-1 a travs del divisor formado por R-3, R-5 , ser insuficiente para que conduzca TR-1. En estas condiciones TR-1 permanecera bloqueado indefinidamente.Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, el transistor TR-1 conducir y su tensin de colector se har prxima a 0 V, con lo que C-1, que estaba cargado a travs de R-1 y la unin base-emisor de TR-2, se descargar a travs de TR-1 y R-2 aplicando un potencial negativo a la base de TR-2 que lo llevar al corte (salida Y a nivel alto) . En esta condicin la tensin aplicada a la base de TR-1 es suficiente para mantenerlo en conduccin aunque haya desaparecido el impulso de disparo en T.Seguidamente se inicia la carga de C-1 a travs de R-2 y TR-1 hasta que la tensin en el punto de unin de C-1 y R-2 (base de TR-2) sea suficiente para que TR-2 vuelva a conducir y TR-1 quede bloqueado. La duracin del periodocuasi estableviene definido por los valores de C-1 y R-2.