compito di elettronica digitale del allievi informatici …

COMPITO DI ELETTRONICA DIGITALE DEL 21/12/2005

ALLIEVI INFORMATICI J-Z

• Risolvere 3 (tre) quesiti tra i quattro proposti. La risposta a due soli quesiti non è

sufficiente al superamento della prova e non rende possibile l’accesso alla prova orale.

• Indicare sul foglio di svolgimento il proprio numero di matricola, cognome, nome e

quali esercizi si intende svolgere

• Tempo a disposizione: 90 minuti

QUESITI

Quesito n.1: Confrontare, a parità di dispositivo di carico e di VOL, le famiglie logiche NAND e NOR realizzate in tecnologia NMOS con carico a svuotamento Quesito n.2: Valutare analiticamente la potenza dissipata da un invertitore elementare CMOS Quesito n.3: Disegnare il circuito e tracciare il grafo di Eulero di una porta logica complessa Full-CMOS che realizzi la funzione logica

( ) ( )y A B C D E F= ⋅ + ⋅ ⋅ + Identificare, se esiste, un percorso di Eulero. Quesito n.4: Mostrare i vantaggi dell’indirizzamento bidimensionale rispetto a quello monodimensionale nelle prestazioni di una memoria ROM.








QUESITI

Quesito n.1: Tracciare, per ognuno bipoli non lineari riportati di seguito, un grafico del legame tra corrente e tensione applicata (nota, per il terzo bipolo la tensione VG è costante):

VGVG

Quesito n.2: Disegnare il circuito elettrico che realizza, in tecnologia CMOS, la funzione logica di invertitore con isteresi e descriverne il funzionamento. Quesito n.3: Scrivere la tabella di verità di un flip-flop Master-Slave Quesito n.4: Discutere i meccanismi fisici che consentono la programmazione e la cancellazione delle memorie non volatili. L’eventuale prova orale si terrà Martedì 24 Gennaio aòòe ore 15.00 in un’aula del complesso di Via Nuova Agnano (da definirsi)








QUESITI

Quesito n.1: Disegnare il circuito e determinare analiticamente il valore di VOL di una porta NAND a tre ingressi realizzata in tecnologia pseudo-NMOS Quesito n.2: Tracciare su un grafico la caratteristica di trasferimento di un invertitore CMOS e valutare l’espressione analitica della tensione di soglia logica VSL. Quesito n.3: Illustrare il funzionamento e le possibili applicazioni di una porta logica tri-state Quesito n.4: Disegnare il circuito di una cella SRAM a 4 transistori e commentare il suo funzionamento La verbalizzazione dei voti e l’eventuale prova orale si terranno Lunedì 6 Febbraio alle ore 9.00 in un’aula del complesso di Via Nuova Agnano (da definirsi)








QUESITI

Quesito n.1: Disegnare i circuiti di una porta NOR ed di una porta NAND a tre ingressi in tecnologia CMOS e commentare, brevemente, quale delle due garantisce una minore area occupata a parità di tempo di propagazione. Quesito n.2: Mostrare quale deve essere il numero di stadi buffer affinchè, nel pilotare un carico capacitivo assegnato, un generico invertitore mostri il tempo di propagazione minimo. Quesito n.3: Illustrare quali sono i vincoli a cui deve obbedire il segnale di clock di un flip-flop SR retroazionato affinche non si verifichi metastabilità dell’uscita. Quesito n.4: Descrivere il funzionamento dei circuiti di lettura e scrittura di una cella SRAM La verbalizzazione dei voti e l’eventuale prova orale si terranno Venerdì 17 Febbraio alle ore 9.00 in un’aula del complesso di Via Nuova Agnano (da definirsi)








QUESITI

Quesito n.1: Valutare analiticamente il tempo di propagazione basso-alto di una porta NAND a tre ingressi realizzata in tecnologia pseudo-NMOS. Generalizzare il risultato al caso di N ingressi. Quesito n.2: Disegnare il circuito che realizza, in tecnologia full-CMOS, la funzione logica

( )y A B C D E F= + + ⋅ + ed individuare, sul grafo ad archi, un eventuale percorso di Eulero. Quesito n.3: Descrivere il funzionamento e le principali applicazioni dei flip-flop di tipo D e T. Quesito n.4: Disegnare il circuito di una cella di memoria a 4 transistori e commentarne sinteticamente il funzionamento La verbalizzazione dei voti e l’eventuale prova orale si terranno Venerdì 26 Maggio alle ore 9.00 nello studio del docente








QUESITI

Quesito n.1: Valutare analiticamente la potenza dissipata statica di una porta NAND a due ingressi realizzata in tecnologia NMOS con carico a svuotamento. Quesito n.2: Descrivere la struttura ed il funzionamento di un circuito logico programmabile PLA. Quesito n.3: Scrivere la tabella di verità di un flip-flop JK. Quesito n.4: Descrivere l’utilità della precarica delle bit-line nel processo di lettura del dato in una cella SRAM. La verbalizzazione dei voti e l’eventuale prova orale si terranno Giovedì 22 Giugno alle ore 9.00 nello studio del docente








QUESITI

Quesito n.1: Valutare analiticamente il tempo di propagazione di un’invertitore CMOS progettato per una minima occupazione di area Quesito n.2: Tracciare il grafico della caratteristica di trasferimento e commentare il funzionamento di un invertitore CMOS con isteresi. Quesito n.3: Disegnare il circuito che realizza un invertitore CMOS tri-state. Quesito n.4: Elencare, commentandole in maniera sintetica, le principali caratteristiche delle diverse famiglie logiche programmabili PLD, PLA e FPGA. La verbalizzazione dei voti e l’eventuale prova orale si terranno Venerdì 21 Luglio alle ore 9.00 nello studio del docente








QUESITI

Quesito n.1: Disegnare il circuito e determinare analiticamente il valore di VOL di una porta NOR a tre ingressi realizzata in tecnologia pseudo-NMOS. Quesito n.2: Se si raddoppia la frequenza di funzionamento di un invertitore CMOS elementare, come varia la potenza dinamica da esso dissipata? Quesito n.3: Commentare il funzionamento e riportare la tabella di verita di un flip-flop T. Quesito n.4: Disegnare il circuito di una cella SRAM a 4 transistori elencandone le caratteristiche prinicpali. La verbalizzazione dei voti e l’eventuale prova orale si terranno Venerdì 21 Luglio alle ore 9.00 nello studio del docente








QUESITI

Quesito n.1: Se si confrontano una porta NOR a 2 ingressi ed una a 3 ingressi in tecnologia NMOS, quale delle due dissipa una potenza maggiore? Quesito n.2: Determinare analiticamente il valore della soglia logica di un invertitore CMOS dimensionato ad area minima Quesito n.3: Commentare il funzionamento e riportare la tabella di verita di un flip-flop D Quesito n.4: Elencare caratteristiche e differenza tra i vari circuiti logici programmabili (PAL, PLA, CPLD, FPGA)








QUESITI

Quesito n.1: Valutare, nel confronto di una porta NAND e una porta NOR in tecnologia pseudo-NMOS, quale porta logica occupa un area minore a parità di prestazioni elettriche e di ingressi. Quesito n.2: Determinare analiticamente il valore della potenza dissipata da un invertitore CMOS progettato affiche presenti una caratteristica di trasferimento simmetrica ed occupi area minima sul silicio. Quesito n.3: Che limitazioni ci sono per quel che riguarda il periodo del clock di un flip-flop JK retroazionato? Quesito n.4: Commentare l’utilità del processo di precarica delle bit-line nella fase di lettura di una cella di memoria statica.




sufficiente al superamento della prova. • Indicare sul foglio di svolgimento il proprio numero di matricola, cognome, nome e



QUESITI

Quesito n.1: Valutare, nel confronto di una porta NAND e una porta NOR in tecnologia CMOS, quale porta logica occupa un area minore a parità di prestazioni elettriche e di ingressi. Quesito n.2: Tracciare la caratteristica di trasferimento di un invertitore TTL standard commentando il funzionamento del circuito nei punti salienti. Quesito n.2bis (per chi ha seguito lo scorso anno): Disegnare il circuito e tracciare il grafo di Eulero di una porta logica complessa Full-CMOS che realizzi la funzione logica

( ) ( )y A B C D E F= + ⋅ + + ⋅ Identificare sul grafo, se esiste, un percorso di Eulero e disegnare, in accordo con il percorso di Eulero, un layout schematico del circuito (ovvero solo posizionamento e contatti dei mos a canale N e P) Quesito n.3: Che limitazioni ci sono per quel che riguarda il periodo del clock di un flip-flop Master-Slave? Quesito n.4: Descrivere il comportamento durante la fase di lettura di una cella SRAM a 4 transistori quando le bit-line sono entrambe precaricate a 0V. La verbalizzazione dei voti si terrà Venerdì 22 Dicembre alle ore 9.00 nello studio del docente







QUESITI

Quesito n.1: Valutare, nel confronto di una porta NAND e una porta NOR in tecnologia pseudo-nMOS, quale porta logica occupa un area minore a parità di prestazioni elettriche e di ingressi. Quesito n.2: Valutare analiticamente la potenza dissipata da un invertitore CMOS progettato ad area minima e a tempi di propagazione simmetrici. Quesito n.3: Descrivere qualitativamente i meccanismi di scrittura e cancellazione di una memoria EPROM Quesito n.4: Commenare brevemente i motivi per cui, in celle ad elevata densità di memoria, si preferiscono strutture DRAM piuttosto che SRAM La verbalizzazione dei voti si terrà Venerdì 12 Gennaio alle ore 11.00 nello studio del docente







QUESITI

Quesito n.1: Disegnare il circuito e determinare analiticamente il valore di VOL di una porta NAND a tre ingressi realizzata in tecnologia pseudo-NMOS Quesito n.2: Mostrare quale deve essere il numero di stadi buffer affinchè, nel pilotare un carico capacitivo assegnato, un generico invertitore mostri il tempo di propagazione minimo. Quesito n.3: Commentare il funzionamento e il principale utilizzo di un flip-flop D Quesito n.4: Disegnare il circuito di una cella SRAM a 4 transistori e commentare il suo funzionamento durante le operazioni di lettura e scrittura La verbalizzazione dei voti si terrà Venerdì 26 Gennaio alle ore 11.00 nello studio del docente







QUESITI

Quesito n.1: Determinare analiticamente il valore del tempo di propagazione alto-basso (tplh) e basso-alto (tphl) di una porta NAND a due ingressi realizzata in tecnologia NMOS con carico a svuotamento Quesito n.2: Disegnare il circuito e commentare, nei tratti salienti, la caratteristica di uscita di un invertitore realizzato in tecnologia ECL Quesito n.3: Mostrare, disegnando il diagramma di tempificazione, quali sono le limitazioni del clock di un flip-flop JK retroazionato Quesito n.4: Commentare l’utilità del processo di precarica delle bit-line nella fase di lettura di una cella di memoria statica. La verbalizzazione dei voti si terrà Venerdì 9 Febbraio alle ore 9.00 nello studio del docente







QUESITI

Quesito n.1: Determinare analiticamente il valore della tensione VIH per un invertitore CMOS progettato per avere tempi di propagazione uguali. Quesito n.2: Disegnare il circuito di un invertitore realizzato in tecnologia TTL e commentare, nei tratti salienti, la caratteristica di uscita al livello logico alto. Quesito n.3: Discutere i principali meccanismi di programmazione delle memorie non volatili. Quesito n.4: Presentare quali sono i benefici che si hanno nel tempo di lettura di una memoria RAM qualora si utilizzi un indirizzamento bidimensionale e non monodimensionale







QUESITI

Quesito n.1: Confrontare, relativamente al tempo di propagazione, le prestazioni di due invertitori CMOS per i quali, in un caso Wn=Wp e nell’altro Wn=Wp (si consideri sempre Ln=Lp). Quesito n.2: Disegnare il circuito di un invertitore realizzato in tecnologia TTL e commentarne la caratteristica trasferimento nelle varie regioni di funzionamento. Quesito n.3: Disegnare il circuito di un flip-flop SR realizzato con sole porte NAND e illustrare quali sono i vincoli cui deve obbedire il segnale di clock affinchè non si verifichino commutazioni indesiderate dell’uscita. Quesito n.4: Quali benefici, in termini di occupazione di area, si riscontrano nell’utilizzo di celle DRAM piuttosto che SRAM? La verbalizzazione dei voti si terrà Lunedì 14 Maggio alle ore 9.30 nello studio del docente







QUESITI

Quesito n.1: Determinare analiticamente il margine di rumore alto NMH di un invertitore CMOS per il quale KN=KP e VTN=|VTP|. Quesito n.2: Disegnare il circuito di un invertitore realizzato in tecnologia ECL e commentarne la caratteristica trasferimento nelle varie regioni di funzionamento. Quesito n.3: Commentare il funzionamento e le principali applicazioni dei flip-flop di tipo D e T. Quesito n.4: Illustrare le modalità di lettura e scrittura di una cella SRAM sottolineando i benefici della precarica delle bit-line. La verbalizzazione dei voti si terrà Lunedì 18 Giugno alle ore 9.30 nello studio del docente







QUESITI

Quesito n.1: Quale famiglia logica, realizzata in tecnologia CMOS, presenta il tempo di propagazione minore a parità di numero di ingressi e di area occupata sul silicio? Quesito n.2: Esporre i criteri che si devono adottare nella progettazione di uno stadio buffer per il pilotaggio di carichi capacitivi elevati. Quesito n.3: Disegnare il circuito di un invertitore realizzato in tecnologia TTL e commentarne la caratteristica di uscita al valore logico alto VOH=f(IL) Quesito n.4: Disegnare il circuito e riportare la tabella di verità di un flip-flop MASTER-SLAVE. La verbalizzazione dei voti si terrà Lunedì 23 Luglio alle ore 9.30 nell’aula IA8







QUESITI

Quesito n.1: Confrontare, a parità di prestazioni elettriche, le aree occupate da una porta NOR ed da una porta NAND a tre ingressi in tecnologia NMOS con carico a svuotamento. Quesito n.2: Determinare, per un invertitore CMOS avente Kn=2Kp, se la tensione di soglia logica VSL è maggiore o minore di VDD/2 Quesito n.3: Disegnare il circuito di un invertitore realizzato in tecnologia ECL ed discutere quali sono le caratteristiche che contraddistinguono tale logica rispetto alla famiglia TTL. Quesito n.4: Mostrare i vantaggi dell’indirizzamento bidimensionale rispetto a quello monodimensionale nelle prestazioni di una memoria ROM. La verbalizzazione dei voti si terrà Lunedì 17 Settembre alle ore 9.30 nell’aula IA13







QUESITI

Quesito n.1: Disegnare il circuito e determinare analiticamente il valore di VOL di una porta NAND a tre ingressi realizzata in tecnologia pseudo-NMOS. Quesito n.2: Determinare analiticamente la potenza dinamica dissipata da un invertitore CMOS elementare dimensionato ad area minima. Quesito n.3: Illustrare quali sono i vincoli a cui deve obbedire il segnale di clock di un flip-flop SR retroazionato affinché non si verifichi metastabilità dell’uscita. Quesito n.4: Commentare brevemente i motivi per cui, in celle ad elevata densità di memoria, si preferiscono strutture DRAM piuttosto che SRAM La verbalizzazione dei voti si terrà Lunedì 8 Ottobre alle ore 9.00 nello studio del docente







QUESITI

Quesito n.1: Se confrontiamo, a parità di VOL, un invertitore NMOS con carico a svuotamento con un invertitore pseudo-NMOS, quale dei due occupa un area di GATE minore? (nota: si consideri μN=2.5 μP) Quesito n.2: Individuare il regime e la regione di funzionamento del transistore di ingresso di un invertitore TTL quando l’ingresso è collegato al valore logico basso VOL. Quesito n.3: Disegnare lo schema elettrico di un invertitore ECL Quesito n.4: Commentare l’utilità del meccanismo di pre-carica nella lettura di celle di memoria SRAM. La verbalizzazione dei voti si terrà Lunedì 12 Novembre alle ore 9.00 nello studio del docente




sufficiente al superamento della prova. • Indicare sul foglio di svolgimento il proprio numero di matricola, cognome e nome


QUESITI

Quesito n.1: Valutare analiticamente il tempo di propagazione di un invertitore elementare realizzato in tecnologia CMOS e progettato ad area minima e confrontare il risultato con ciò che si ottiene nel caso in cui si tenga anche conto del vincolo di simmetria sulle transizioni HL e LH Quesito n.2: Disegnare lo schema elettrico di un invertitore TTL e commentare con un grafico l’andamento della tensione VOL al variare della corrente IL di uscita. Quesito n.3: Commentare le limitazioni sulla durata del segnale di clock per un flip-flop SR retroazionato (JK). Illustrare la risposta mediante un diagramma di temporizzazione. Quesito n.4: Discutere sinteticamente le caratteristiche delle memorie non volatili (EPROM, E2PROM, FLASH) ed illustrare i meccanismi fisici utilizzati per la loro programmazione/cancellazione. La verbalizzazione dei voti si terrà Venerdì 21 Dicembre alle ore 9.00 nello studio del docente






QUESITI

Quesito n.1: Valutare analiticamente il margine di rumore basso NML di un invertitore NMOS con carico a svuotamento. Quesito n.2: Disegnare lo schema elettrico di un invertitore TTL e commentare con un grafico l’andamento della tensione VOH al variare della corrente IL di uscita. Quesito n.3: Discutere sinteticamente l’architettura di un full-adder a n-bit a propagazione del riporto (ripple carry adder). Quesito n.4: Descrivere il meccanismo di lettura di una cella di memoria DRAM ad un transistore. La verbalizzazione dei voti si terrà Lunedì 21 Gennaio alle ore 10.00 nello studio del docente






QUESITI

Quesito n.1: Valutare analiticamente la potenza dissipata da un invertitore CMOS dimensionato ad area minima e avente tempi di propagazione simmetrici. Quesito n.2: Disegnare lo schema elettrico di un invertitore ECL e commentarne sinteticamente le sue caratteristiche principali e le differenze rispetto al suo equivalente TTL. Quesito n.3: Tracciare un opportuno diagramma di temporizzazione che mostri il funzionamento di un registro a scorrimento a 4 bit. Quesito n.4: Descrivere i blocchi funzionali fondamentali di una memoria SRAM. La verbalizzazione dei voti si terrà Lunedì 4 Febbraio alle ore 10.00 nello studio del docente






QUESITI

Quesito n.1: Confrontare, a parità di parametri elettrici, le famiglie logiche NAND e NOR in tecnologia NMOS con carico a svuotamento. Quale delle due occupa un area minore sul silicio? Quesito n.2: Tracciare su un grafico la caratteristica di trasferimento di un generico invertitore CMOS, commentare le varie regioni di tale diagramma e valutare analiticamente la tensione di soglia logica. Quesito n.3: Commentare, attraverso un opportuno diagramma di temporizzazione, il funzionamento di un contatore a 4 bit. Quesito n.4: Descrivere il processo di lettura di una cella di memoria SRAM evidenziando l’utilità dell’operazione di precarica. La verbalizzazione dei voti si terrà Lunedì 18 Febbraio alle ore 10.00 nello studio del docente






QUESITI Quesito n.1: Disegnare il circuito e determinare analiticamente il valore di VOL di una porta NAND a tre ingressi realizzata in tecnologia pseudo-NMOS. Quesito n.2: Discutere sinteticamente le motivazioni per cui, nel pilotaggio di carichi capacitivi elevati in tecnologia MOS, si utilizzano stadi di adattamento (buffer). Quesito n.3: Discutere i principali meccanismi di programmazione delle memorie non volatili. Quesito n.4: Mostrare i vantaggi dell’indirizzamento bidimensionale rispetto a quello monodimensionale nell’ottimizzazione del tempo di lettura di una cella memoria. La verbalizzazione dei voti si terrà Lunedì 17 Marzo alle ore 10.00 nello studio del docente sito al secondo piano del Dipartimento di Ingegneria Elettronica (Edificio 2)






QUESITI Quesito n.1: Determinare analiticamente il valore logico basso VOL di una porta NAND realizzata in tecnologia NMOS con carico a svuotamento Quesito n.2: Disegnare il circuito di un invertitore TTL ed indicare per tutti i transistor presenti il rispettivo stato di funzionamento in corrispondenza di un ingresso logico basso Quesito n.3: Commentare sinteticamente quali sono le principali differenza tra un invertitore realizzato in logica ECL ed uno realizzato in logica TTL Quesito n.4: Indicare quali benefici porta l’operazione di precarica nella lettura di una cella di memoria SRAM. La verbalizzazione dei voti si terrà Venerdì 23 Maggio alle ore 10.00 nello studio del docente sito al secondo piano del Dipartimento di Ingegneria Elettronica (Edificio 2)






QUESITI Quesito n.1: Determinare, a parità di ingressi e di prestazioni elettriche, quale famiglia logica conviene realizzare in tecnologia NMOS con carico a svuotamento Quesito n.2: Determinare analiticamente la dissipazione di potenza di un invertitore CMOS progettato ad area minima, ovvero per il quale Wn=Wp=3λ Quesito n.3: Disegnare il circuito di un decodificatore 3-8 realizzato in tecnologia pseudo-NMOS. Quesito n.4: Scrivere la tabella di verità di un flip-flop JK a commutazione sul fronte (master-slave). La verbalizzazione dei voti si terrà Mercoledì 18 Giugno alle ore 10.00 nello studio del docente sito al secondo piano del Dipartimento di Ingegneria Elettronica (Edificio 2)

compito di elettronica digitale del allievi informatici …

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