cpu ボード仕様書 -...

Power Electronics Lab. Nagaoka University of Tech.

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9/16/2008 阿部

CHECK 1/ PZ06-5035 DWG

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V. Memo:

CPU ボード仕様書 1．機能ブロック図およびレイアウト図

機能ブロック図を図１、レイアウトを図 2 に示す。以下に特記事項を記す。

(1) FPGA は Actel 製 APA300(PQFP208)を基板直付けとする。

(2) 基板サイズは 250×150×1.6 とする

(3) 基板固定用の穴（φ3.5）を 6 個あける(図 3 参照) 。また、穴周辺 10 ｍｍ四方はパターン、実装不可と

する。

(4) IC の向きをなるべくそろえる

(5) パスコン、プルアップ抵抗以外の素子は極力部品面実装とする。

(6) 接続する DSK は TMS320C6713DSK と eZdspTMTMS320F2812DSK の 2 種であり、接続する DSK に

合わせコネクタを基板に実装する。接続する DSK と実装するコネクタの組み合わせは表 1 に示す。

(7) 信号の受け手側でプルアップを行う。プルアップの場所は信号受け手側で、ダンピング抵抗を入力出

力両側に挿入する。プルアップを行う信号とプルアップ位置は図 2 を参照。

(8) 4bit ロータリ DIP スイッチの出力を FPGA へ入力する。ロータリ DIP スイッチはオムロン A6A-16RF と

する。

図 1 機能ブロック図

表 1 接続 DSK と実装コネクタの対応表接続 DSK 実装コネクタ

TMS320C6713 CN6,CN7,CN8

TMS320F2812 CN2,CN3,CN4,CN5


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9/16/2008 阿部


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V. Memo:

FPGA共通バス

CN1

DSKローカル

バス

DSK_WR,DSK_RD,DSK_CS1,DSK_CS2,DSK_RW,DSK_RDY

22ｋΩ

47Ω 47Ω

DSK_A2-21

47Ω 47Ω

22ｋΩ

DSK_D0-31

47Ω 47Ω

22ｋΩ

WR,RD,SC1,DIR,RDY

47Ω

A2-21

47Ω

OP1-19(D16-31,BA0-3)

47Ω

22ｋΩ

D0-15

47Ω

22ｋΩ

3.3V

3.3V

3.3V

3.3V

3.3V

図 2 プルアップ・ダンピング抵抗の位置


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9/16/2008 阿部


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V. Memo:

図 3 概略レイアウト図


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9/16/2008 阿部


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V. Memo:

2．FPGA ピン配置

以下,表 2 から表 5 に基づき配線を行うこと。信号接続先が 2 つあるものは両方に配線する。

※信号接続先が CN3,CN5,CN10,CN11 のものはピン配置修正によって接続が合っていません。(2006/10/5 阿部)

表 2 FPGA ピン配置_1 Pin

NoAPA300 機能 Signal

信号

方向機能信号接続先

1 GND GND

2 I/O DIR O 双方向レベルシフト制御（DIR) CN1#A22

3 I/O ADST O AD 変換開始信号 CN1#A21

4 I/O BBEN O 双方向レベルシフト制御（EN) CN1#A18

5 I/O RDY O WAIT 信号 CN1#A16

6 I/O WR O ライト信号 CN1#A14

7 I/O CS1 O チップセレクト信号 CN1#A13

8 I/O TRIP1 O トリップ信号 CN1#C10

9 I/O TRIP2 O トリップ信号 CN1#B30

10 I/O INT4B O 割り込み信号 CN1#A10

11 I/O INT4A O 割り込み信号 CN1#A8

12 I/O INT1B O 割り込み信号 CN1#A7

13 I/O INT1A O 割り込み信号 CN1#A6

14 I/O RD I リード信号 CN1#B2

15 I/O OP19(BA0) I/O オプションバス CN1#B16

16 VDD 2.5V

17 GND GND




21 I/O OP15(D31) I/O オプションバス CN1#C30

22 VDDP 3.3V

23 I/O/GLMX1 EMG I 非常停止 CN1#B11

24 I/O/GL1 RST I リセット信号リセット回路

25 AGND ANGD1

26 NPECL1 NC

27 AVDD AVDD1

28 PPECL1/Input NC

29 GND GND

30 I/O/GL2 PWM ＲＳＴ I PWM リセット CN1#B1






36 VDD 2.5V




40 VDDP 3.3V

41 GND GND








49 I/O D15 I/O 共通データバス CN1#A5



52 GND GND


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9/16/2008 阿部


. NO

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V. Memo:


No APA300機能 Signal

信号


53 VDDP 3.3V



56 I/O D10 I/O 共通データバス CN1#C1









65 GND GND



68 I/O XA0 O WAVE アドレスバス CN12#18



71 VDD 2.5V

72 VDDP 3.3V


74 I/O /CS O WAVE チップセレクト CN12#22

75 I/O /CS0 O WAVE チップセレクト CN12#29

76 I/O /WRL O WAVE アウトプットイネーブル CN12#31

77 I/O DSK_D31 I/O DSK データバス CN7#33




81 GND GND







88 VDD 2.5V

89 VDDP 3.3V







96 I/O DSK_D15 I/O DSK データバス CN2#18 CN7#53

97 GND GND




101 TCK FPGA フラッシュライタ用

102 TDI FPGA フラッシュライタ用

103 TMS FPGA フラッシュライタ用

104 VDDP 3.3V


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9/16/2008 阿部


. NO

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V. Memo:


No APA300 機能 Signal

信号


105 GND GND

106 VPP FPGA フラッシュライタ用

107 VPN FPGA フラッシュライタ用

108 TDO FPGA フラッシュライタ用

109 TRST FPGA フラッシュライタ用

110 RCK FPGA フラッシュライタ用












122 GND GND

123 VDDP 3.3V


125 I/O DSK_A21 I DSK アドレスバス CN7#3

126 VDD 2.5V

127 I/O DSK_A20 I DSK アドレスバス CN7#4

128 I/O/GL3 DSK_NMI O DSK ノンマスカブル割り込み CN2#46

129 PPECL2/Input NC

130 GND GND

131 AVDD AVDD2

132 NPECL2 NC

133 AGND AGND2

134 I/O/GL4 DSK_CLKOUT I DSK クロック出力 CN3#55 CN6#78

135 I/O/GLMX2 CLK20M I クロック入力 20MHz 発振器

136 I/O DSK_A19 I DSK アドレスバス CN2#55 CN7#5


138 VDDP 3.3V



141 GND GND

142 VDD 2.5V














156 GND GND


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9/16/2008 阿部


. NO

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V. Memo:


No APA300機能 Signal

信号


157 VDDP 3.3V


159 I/O DSK_WR O DSK ライト信号 CN2#43 CN7#74

160 I/O DSK_RD O DSK リード信号 CN2#44 CN7#73

161 I/O DSK_CS1 O DSK チップセレクト CN2#37 CN7#77

162 GND GND

163 I/O DSK_CS2 O DSK チップセレクト CN2#38 CN7#78

164 I/O DSK_RW O DSK アウトプットイネーブル CN2#41 CN7#75

165 I/O DSK_RDY I DSKWAIT 信号 CN2#39 CN7#76

166 I/O DSK_INT1A I DSK 割り込み信号 CN3#43 CN6#53

167 I/O DSK_INT4A I DSK 割り込み信号 CN3#2 CN6#48

168 I/O DSK_INT1B I DSK 割り込み信号 CN3#59 CN6#67

169 I/O DSK_INT4B I DSK 割り込み信号 CN3#39 CN6#68

170 VDDP 3.3V

171 VDD 2.5V

172 I/O DIP1 I DIP スイッチ入力 DIP(1)




176 I/O SCI_A0 O SCI アドレスバス


178 GND GND


180 I/O SCI_INTA O SCI 割り込み

181 I/O SCI_INTB O SCI 割り込み

182 I/O SCI_CSA O SCI チップセレクト

183 I/O SCI_WR O SCI ライト信号

184 I/O SCI_RD O SCI リード信号

185 I/O A2 O 共通アドレスバス CN1#B30

186 VDDP 3.3V

187 VDD 2.5V








195 GND GND

196 I/O A10 O 共通アドレスバス CN1#A30












208 VDDP 3.3V


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9/16/2008 阿部


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V. Memo:

3．CN1 共通バスインターフェイス

3.1 コネクタ

(1)共通バスインターフェイスに用いるコネクタ CN1 は HARTING 09031962921(ライトアングル 96 ピン)

表 6 CN1 共通バスコネクタマップ

A 列機能 B 列機能 C 列機能

1 D4 1 PWMRST_（NC） 1 D5

2 D3 2 RD_（NC） 2 D6

3 D2 3 TRIP2_(ACFAIL_) 3 D7

4 D1 4 +5V（NC） 4 D8

5 D0 5 GND 5 D9

6 INT1A_(INT4_) 6 +5V（NC） 6 D10

7 INT1B_(INT5_) 7 +5V（NC） 7 D11

8 INT4A_（INT6_） 8 GND（NC） 8 D12

9 GND 9 +5V（NC） 9 GND

10 INT4B_(SYSCLK) 10 +5V（NC） 10 TRIP1_(SYSFAIL_)

11 GND 11 EMG_（NC） 11 D13

12 RXD（MODE） 12 GND 12 RST_（RESTOUT_）

13 CS1_ (CEXTCS_) 13 OP16 （BA3） 13 D14

14 WR_（R/W_） 14 OP17（BA2） 14 D15

15 GND 15 OP18（BA1） 15 OP0（D16）

16 RDY_（Res.） 16 OP19（BA0） 16 OP1（D17）

17 GND 17 A21 17 OP2（D18）

18 BBEN_(IOCS_) 18 A20 18 OP3（D19）

19 GND 19 A19 19 OP4（D20）

20 TXD（Res.） 20 GND 20 OP5（D21）

21 ADST_（Res.） 21 A18 21 OP6（D22）

22 DIR（Res.） 22 A9 22 OP7（D23）

23 A17 23 GND 23 OP8（D24）

24 A16 24 A8 24 OP9（D25）

25 A15 25 A7 25 OP10（D26）

26 A14 26 A6 26 OP11（D27）

27 A13 27 A5 27 OP12（D28）

28 A12 28 A4 28 OP13（D29）

29 A11 29 A3 29 OP14（D30）

30 A10 30 A2 30 OP15（D31）

31 +5V（NC） 31 GND（NC） 31 +5V（NC）

32 +5V 32 +5V 32 +5V


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9/16/2008 阿部


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V. Memo:

(2)各信号の内容を表７に示す。

表 7 CN1 共通バス各信号の内容番号記号内容備考

A9,A11,A15,A17,A19

B5,B8,B12,B20,B23,B31 GND ディジタルグランド

C9

A31,A32

B4,B6,B7,B9,B10,B32 +5V ディジタル 5V

C31,C32

C10,B3 TRIP1_,TRIP2_ トリップ信号Ｌでトリップ

B11 EMG_ 非常停止 L で停止

B1 PWMRST_ PWM リセット信号 L でリセット

(トリップレジスタ解除）

A12,A20 RXD,TXD 通信用

A1-5 D0-D31 データバス 32bit

C1-8,C11,C13-30

A23-30 A2-A19 アドレスバス 18bit

B17-19,B21-22,B24-30

A22 DIR 双方向バスバッファ L で本 FPGA→外部機器

A13 CS1_ チップセレクト信号Ｌでアクティブ

B2 RD_ リード信号 L でアクティブ

C12 RST_ リセット信号 L でリセット

A14 WR_ ライト信号 L でアクティブ

A16 RDY_ レディ信号 L でアクティブ

A18 BBEN_ バスバッファイネーブ

ルＬでアクティブ

A6,A7 INT1A_,INT1B_

A8,A10 INT4A,INT4B_ 割り込み信号 L でアクティブ

A21 ADST_


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9/16/2008 阿部


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V. Memo:

4．F28DSK ローカルバスインターフェイス

4.1 CN2 Expansion Interface Connector

(1)コネクタは SAMTEC TSW-130-07-G-D とする。

(2)コネクタマップは表 8 の通りとする。

※コネクタマップ修正(DSK_A1→DSK_A2・・・DSKA19→DSKA20)(2006/10/5 阿部)

(3)各信号の内容を表 9 に示す。

表 8 CN2 F28DSK Expansion Interface Connector コネクタマップ Pin# Signal I/O Pin# Signal I/O

1 5V 2 +5V 3 DSK_D0 I/O 4 DSK_D1 I/O 5 DSK_D2 I/O 6 DSK_D3 I/O 7 DSK_D4 I/O 8 DSK_D5 I/O 9 DSK_D6 I/O 10 DSK_D7 I/O

11 DSK_D8 I/O 12 DSK_D9 I/O 13 DSK_D10 I/O 14 DSK_D11 I/O 15 DSK_D12 I/O 16 DSK_D13 I/O 17 DSK_D14 I/O 18 DSK_D15 I/O 19 DSK_A2 O 20 DSK_A3 O 21 DSK_A4 O 22 DSK_A5 O 23 DSK_A6 O 24 DSK_A7 O 25 DSK_A8 O 26 DSK_A9 O 27 DSK_A10 O 28 DSK_A11 O 29 DSK_A12 O 30 DSK_A13 O 31 DSK_A14 O 32 DSK_A15 O 33 DSK_A16 O 34 DSK_A17 O 35 GND 36 GND 37 DSK_CS1 O 38 DSK_CS2 O 39 DSK_RDY I 40 Noconnect 41 DSK_RW O 42 Noconnect 43 DSK_WR O 44 DSK_RD O 45 +3.3V 46 XNMI/INT13 I 47 XRSn/RSn I 48 Noconnect 49 GND 50 GND 51 GND 52 GND 53 DSK_A18 O 54 DSK_A19 O 55 DSK_A20 O 56 XHOLDn I 57 XHOLDAn O 58 Noconnect 59 Noconnect 60 Noconnect


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9/16/2008 阿部


. NO

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V. Memo:

表 9 CN2 F28DSK Expansion Interface Connector 各信号の内容番号記号内容接続

1,2 +5V 5V 5V 3-8 DSK_D0-15 データバス FPGA

19-34,53-55 DSK_A2-20 アドレスバス FPGA 35-36,49-52 GND グランド GND

37,38 DSK_CS1-2 チップセレクト FPGA 39 DSK_RDY WA ＩＴ信号 FPGA 41 DSK_RW アウトプット許可 FPGA 44 DSK_RD リード信号 FPGA 43 DSK_WR ライト信号 FPGA 45 +3.3V 3.3V チェックピン 46 DSK_NMI ノンマスカブル割り込み FPGA 47 XRSn/RSn リセット信号リセット回路 56 XHOLDDn ホールド要求チェックピン 57 XHOLDAn ホールド許可チェックピン

40,42,58-60 No connect 非接続オープン


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V. Memo:

4.2 CN3 F28DSK I/O Connector ，

(1)コネクタは SAMTEC TSW-120-07-G-Ｔとする。


(3)各信号の内容は表 11 に示す。

※ピン配置修正(2006/8/29 阿部)

表 10 CN3 F28DSK I/O Connector コネクタマップ Pin# Signal I/O Pin# Signal I/O Pin# Signal I/O

1 +5V 2 +5V 3 +5V 4 DSK_TXD1 O 5 DSK_RXD1 I 6 DSK_INT4A I 7 DSK_INT1A I 8 CAP1/QEP1 I 9 MCLKXA I

10 CAP2/QEP2 I 11 CAP3/QEPI1 I 12 MCLKRA I 13 PWM1 O 14 PWM2 O 15 MFSXA O 16 PWM3 O 17 PWM4 O 18 MFSRA O 19 PWM5 O 20 PWM6 O 21 MDXA O 22 T1PWM/T1CMP O 23 T2PWM/T2CMP O 24 MDRA O 25 TDIRA I 26 TCLKINA I 27 Noconnect I 28 GND 29 GND 30 GND 31 Noconnect 32 DSK_INT1A I 33 CAP5/QEP4 I 34 SPISIMOA O 35 SPISOMIA I 36 CAP6/QEPI2 I 37 SPICLKA I/O 38 SPISTEA I/O 39 T3PWM/T3CMP O 40 CANTXA O 41 CANRXA I 42 T4PWM/T4CMP O 43 DSK_CLKOUT O 44 PWM7 O 45 TDIRB I 46 PWM8 O 47 PWM9 O 48 TCLKINB I 49 PWM10 O 50 PWM11 O 51 XF/XPLLDISn O 52 PWM12 O 53 CAP4/QEP3 I 54 DSK_TXD2 O 55 DSK_INT1B I 56 DSK_INT4B I 57 DSK_RXD2 I 58 GND 59 GND 60 GND


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. NO

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V. Memo:

※ピン番号は CN3 ピン配置修正前のもの(2006/8/29 阿部)

表 11 CN3 F28DSK I/O Connector 各信号の内容番号記号内容接続

1,21,41 +5V 5V 5 Ｖ DSK_INT1A-B 3,19,39,42 DSK_INT4A-B 割り込み信号

FPGA

2,58 DSK_TXD1-2 非同期シリアル送信データ 1:シリアル IC 2:CN10 22,59 DSK_RXD1-2 非同期シリアル受信データ 1:シリアル IC 2:CN10

4,24,23,38,51,52 CAP1-6 キャプチャー入力 CN11 43 MCLKXA シリアルクロック出力 CN10 44 MCLKRA シリアル受信クロック CN10 45 MFSXA フレームクロック出力 CN10 46 MFSRA フレームクロック入力 CN10 47 MDXA シリアル送信データ CN10 48 MDRA シリアル受信データ CN10

5-7,16-18, 25-27,35-37,

PWM1-12 PWM 信号 CN11

8,28,53,54 T1-4PWM/T1-4CMP PWM 信号 CN11 11,49 NC 非接続オープン 9,55 TDIRA,TDIRB タイマー増減方向 CN11

29,55 TCLKINA TCLKINB タイマークロック入力 CN10

10,30,50 GND グランド GND 12 SPISIMOA SPI マスタ出力 CN10 32 SPIOMIA SPI マスタ入力 CN10 13 SPICLKA SPI クロック CN10 33 SPISTEA SPI スレーブ許可 CN10 14 CANTXA CAN 送信データ CN10 34 CANRXA CAN 受信データ CN10 15 DSK_CLKOUT 出力クロック FPGA 57 XF/XPLLISn PLL 制御信号チェックピン


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9/16/2008 阿部


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RE

V. Memo:

4.3 CN4 F28DSK I/O Connector

(1)コネクタは SAMTEC TSW-110-07-G-S とする。


(3)各信号の内容は表 13 に示す

表 12 CN4 F28DSK I/O Connector コネクタマップ Pin# Signal I/O

1 C1TRIPn I 2 C2TRIPn I 3 C3TRIPn I 4 T2CTRIPn/EVASOCn I 5 C4TRIPn I 6 C5TRIPn I 7 C6TRIPn I 8 T4CTRIPn/EVBSOCn I 9 Noconnect

10 GND

表 13 CN4 F28DSK I/O Connector 各信号の内容

番号記号内容接続 1-3,5-7 C1-6TRIPn トリップ信号 CN11

T2CTRIPn/EVASOCn, 割り込み信号 4,8 T4CTRIPn/EVBOCn /AD 変換開始信号

CN11

10 GND グランド GND 9 No connect 非接続オープン


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9/16/2008 阿部


. NO

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RE

V. Memo:

4.3 CN5 F28DSK Analog Interface

(1)コネクタは SAMTEC TSW-110-07-G-T とする。

(2)コネクタマップは表 13 の通りとする

(3)各信号の内容は表 14 に示す。 (4)CN5の信号は全てCN14アナログIF拡張側に接続する。コネクタCN14はヒロセHIF3B -30PA-2.54DS（71）

※ピン配置修正(2006/8/29 阿部)

表 13 CN5 F28DSK Analog Interface コネクタマップ Pin# Signal I/O Pin# Signal I/O Pin# Signal I/O

1 GND 2 ADCINA0 I 3 ADCINB0 I 4 GND 5 ADCINA1 I 6 ADCINB1 I 7 GND 8 ADCINA2 I 9 ADCINB2 I

10 GND 11 ADCINA3 I 12 ADCINB3 I 13 GND 14 ADCINA4 I 15 ADCINB4 I 16 GND 17 ADCINA5 I 18 ADCINB5 I 19 GND 20 ADCINA6 I 21 ADCINB6 I 22 GND 23 ADCINA7 I 24 ADCINB7 I 25 GND 26 VREFLO 27 ADCREFM I/O 28 GND 29 Noconnect 30 ADCREFP I/O

※ピン番号は CN5 ピン配置修正前のもの(2006/8/29 阿部)

表 14 CN5 F28DSK Analog Interface 信号内容番号記号内容接続 21-28 ADCINB0-7 11-18 ADCINA0-7 アナログ入力

CN14

29 ADCREFM ADC 基準電圧(1V) CN14 30 ADCREFP ADC 基準電圧(2V) CN14 19 VREFLO ADC 基準電圧 CN14

1-10 ADCGND アナロググランドＧＮＤ 20 No connect 非接続オープン


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9/16/2008 阿部


. NO

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RE

V. Memo:

表 15 CN14 F28DSK Analog Interface（拡張側）コネクタマップ Pin# Signal Pin# Signal

1 ADCINA0 2 ADCGND3 ADCINB0 4 ADCGND5 ADCINA1 6 ADCGND7 ADCINB1 8 ADCGND9 ADCINA2 10 ADCINB2

11 ADCINA3 12 ADCINB313 ADCGND 14 ADCGND15 ADCINA4 16 ADCINB417 ADCINA5 18 ADCINB519 ADCGND 20 ADCGND21 ADCINA6 22 ADCINB623 ADCINA7 24 ADCINB725 ADCGND 26 VREFLO 27 ADCGND 28 ADCREFM29 ADCGND 30 ADCREFP


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9/16/2008 阿部


. NO

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RE

V. Memo:

5．C6713DSK ローカルバスインターフェイス

5.1 CN6 Peripheral Expansion Connector

(1)CPU ボード側コネクタ CN6 は、SAMTEC TFM140-32-S-D-LC

表 16 CN6 C67DSK Peripheral Expansion Connector コネクタマップ PIN# Signal I/O PIN# Signal I/O

1 12V - 2 -12V 3 GND - 4 GND 5 5V - 6 5V 7 GND - 8 GND 9 5V - 10 5V

11 N/C 12 N/C 13 N/C 14 N/C 15 N/C 16 N/C 17 N/C 18 N/C 19 3.3V - 20 3.3V 21 CLKX0 I/O 22 CLKS0 I 23 FSX0 I/O 24 DSK_TXD1 O 25 GND 26 GND 27 CLKR0 I/O 28 N/C 29 FSR0 I/O 30 DSK_RXD1 I 31 GND 32 GND 33 CLKX1 I/O 34 CLKS1 I 35 FSX1 I/O 36 DSK_TXD2 O 37 GND 38 GND 39 CLKR1 I/O 40 N/C 41 FSR1 I/O 42 DSK_RXD2 I 43 GND 44 GND 45 TOUT0 O 46 TINP0 I 47 N/C 48 DSK_INT4A I 49 TOUT1 I/O 50 TINP1 I 51 GND 52 GND 53 DSK_INT1A I/O 54 N/C 55 N/C 56 N/C 57 N/C 58 N/C 59 RESET O 60 N/C 61 GND 62 GND 63 CNTL1 O 64 CNTL0 O 65 STAT1 I/O 66 STAT0 I 67 DSK_INT1B I/O 68 DSK_INT4B I 69 DSK_CS2 O 70 N/C 71 N/C 72 N/C 73 N/C 74 N/C 75 GND 76 GND 77 DC_DET# 78 DSK_CLKOUT O 79 GND 80 GND


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DRAWN

DATE

9/16/2008 阿部


. NO

.

RE

V. Memo:

(2)各信号の内容を表 17 に示す

表 17 CN6 C67DSK Peripheral Expansion Connector 信号内容番号記号内容接続

1 12V ディジタル 12 Ｖチェックピン

2 -12V ディジタル-12 Ｖチェックピン

5,6,9,10 5V ディジタル 5 Ｖ 5V

3,4,7,8,76,77,79,80 GND ディジタルグランド GND

19,20 3.3V ディジタル 3.3V チェックピン

21,33 CLKX0-1 送信クロック CN10

22,34 CLKS0-1 通信クロック入力 CN10

23,35 FSX0-1 送信フレームクロック CN10

24,36 DSK_TXD1-2 シリアル送信データ 1:シリアル IC 2:CN10

30,42 DSK_RXD1-2 シリアル受信データ 1:シリアル IC 2:CN10

29,41 FSR0-1 受信フレームクロック CN10

45,49 TOUT0-1 内部タイマ分周クロック CN11

46,50 TINP0-1 内部タイマクロック入力 CN10

DSK_INT1A,B FPGA 48,53,67,68

DSK_INT4A,B割り込み信号

59 RESET リセット信号(出力) CN10

63,64 CNTL0-1 ドーターカード制御信号チェックピン

65,66 STAT0-1 ドーターカード状態信号チェックピン

69 DSK_CS2 チップセレクト信号 FPGA

75 DC_DET# ドーターカード検出信号 GND

78 DSK_CLKOUT クロック出力 FPGA

11-18,28,40,47 オープン

54-58,60,70-74 N/C 非接続

※DC_DET#はグランドに接続する


NAME

DRAWN

DATE

9/16/2008 阿部


. NO

.

RE

V. Memo:

5.2 CN7 C67DSK Memory Expansion Connector

(1)コネクタは SAMTEC TFM140-32-S-D-LC



表 18 C7 C67DSK Memory Expansion Connector コネクタマップ PIN# Signal I/O PIN# Signal I/O

1 5V 2 5V

3 DSK_A21 O 4 DSK_A20 O




11 GND 12 GND





21 5V 22 5V



27 ABE3# O 28 ABE2# O

29 ABE1# O 30 ABE0# O

31 GND 32 GND

33 DSK_D31 I/O 34 DSK_D30 I/O




41 3.3V 42 3.3V





51 GND 52 GND





61 GND 62 GND





71 GND 72 GND

73 DSK_RD O 74 DSK_WR O

75 DSK_RW O 76 DSK_RDY I

77 DSK_CS1 O 78 DSK_CS2 O

79 GND 80 GND


NAME

DRAWN

DATE

9/16/2008 阿部


. NO

.

RE

V. Memo:

表 19 C7 C67DSK Memory Expansion Connector 番号記号内容接続

1,2,21,22 5V ディジタル 5 Ｖ 5V

41,42 3.3V ディジタル 3.3V オープン

11,12,31,32,51,52

61,62,71,72,79,80 GND ディジタルグランド GND

3-10,13-20,23-26 DSK_A2-21 アドレスバス FPGA

27-30 ABE0#-3# バイトイネーブルチェックピン

33-40,43-50

,53-60,63-70 DSK_D0-31 データバス FPGA

73 DSK_RD リード信号 FPGA

74 DSK_WR ライト信号 FPGA

75 DSK_RW アウトプットイネーブル FPGA

76 DSK_RDY WAIT 信号 FPGA

77,78 DSK_CS1-2 チップセレクト信号 FPGA

5.3 CN8 C67DSK HPI Expansion Connector

(1)コネクタは SAMTEC TFM140-32-S-D-LC



表 20 CN8 C67DSK HPI Expansion Connector コネクタマップ PIN# Signal I/O PIN# Signal I/O

1 N/C 2 N/C

3 GND 4 HPI_RESETn I

5 CLKOUT3 O 6 N/C

7 GND 8 GND

9-80 N/C

表 21 CN8 C67DSK HPI Expansion Connector 信号内容番号記号内容接続

1,2,6

9-80 N/C 非接続オープン

3,7,8 GND グランド GND

4 HPI_RESETn リセット入力リセット回路

5 CLKOUT3 クロック出力オープン


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DRAWN

DATE

9/16/2008 阿部


. NO

.

RE

V. Memo:

6．CN10,CN11 デバイス固有 I/F

(1)DSK 固有の I/F を CN10,CN11 に接続する。表 22,表 23 にコネクタマップを示す。

欄中の信号名は C67 & F28 の順であり、C67 と F28 の信号が両方接続されていることを示す。

(2)使用するコネクタはCN10がヒロセHIF3B -26PA-2.54DSA（71）、CN11がヒロセHIF3B -50PA-2.54DSA（71）

表 22 CN10 DSK デバイス固有 I/F_1 Pin# Signal I & O Pin# Signal I & O

1 GND 2 GND

3 CLKX1 & MCLKXA O 4 CLKR1 & MCLKRA I

5 FSX1 & MFSXA O 6 FSR1 & MFSRA I

7 3.3V 10 3.3V

9 DSK_TXD2 & MDXA O 8 DSK_RXD2 & MDRA I

11 TINP0 & TCLKINA I 12 TINP1 & TCLKINB I

13 GND 24 GND

15 CLKR0 & DSK_RXDB I 14 CLKX0 & DSK_TXDB O

17 SCLKS0 & SPISTEA I 16 FSX0 & SPICLKA O

19 3.3V 22 3.3V

21 FSR0 & SPIOMIA I 18 CLKS1 & SPISMOA I

23 RESET & CANTXA O 20 CANRXA I

25 GND 26 GND

※ 各ピンは GPIO として設定が可能であり、この場合は全ピン入出力が可能


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9/16/2008 阿部


. NO

.

RE

V. Memo:

表 23 CN11 DSK デバイス固有 I/F_2 Pin# Signal I & O Pin# Signal I & O

1 GND 2 GND 3 PWM1 O 4 PWM2 O

5 PWM3 O 6 PWM4 O

7 3.3V 8 3.3V

9 PWM5 O 10 PWM6 O

11 PWM7 O 12 PWM8 O

13 GND 14 GND

15 PWM9 O 16 PWM10 O

17 PWM11 O 18 PWM12 O

19 3.3V 20 3.3V

21 TOUT0 &

T1PWM/T1CMP O 22

TOUT1 &

T3PWM/T3CMP O

23 T2PWM/T2CMP O 24 T4PWM/T4CMP O

25 GND 26 GND

27 C1TRIPn I 28 C2TRIPn I



33 3.3V 34 3.3V

35 T1CTRIP/PDPINTAn I 36 T3CTRIP & PDPINTBn I

37 T2CTRIPn & EVASOCn I 38 T4CTRIPn/EVBSOCn I

39 CAP1/QEP1 I 40 CAP2/QEP2 I

41 GND 42 GND



47 TDIRA I 48 TDIRB I

49 GND 50 GND

※ 各ピンは GPIO として設定が可能であり、この場合は全ピン入出力が可能


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. NO

.

RE

V. Memo:

7．CN12 WAVE BOARD コネクタ

(1)コネクタはオムロン XG4C-3434 とする


(3)各信号内容を表 25 に示す.

表 24 CN12 WAVE ボード I/F コネクタマップ No 信号名称接続先 No 信号名称接続先

1 D15 CN1#C14 2 D14 CN1#C13

3 D13 CN1#C11 4 D12 CN1#C8

5 D11 CN1#C7 6 D10 CN1#C6

7 D9 CN1#C5 8 D8 CN1#C4

9 D7 CN1#C3 10 D6 CN1#C2

11 D5 CN1#C1 12 D4 CN1#A1

13 D3 CN1#A2 14 D2 CN1#A3

15 D1 CN1#A4 16 D0 CN1#A5

17 GND 18 XA0 FPGA

19 XA1 FPGA 20 XA2 FPGA

21 XA3 FPGA 22 /CS FPGA

23 GND 24 GND

25 RESERVED 26 RESERVED

27 RESERVED 28 GND

29 /CS0 FPGA 30 GND

31 /WRL FPGA 32 Vcc

33 RESERVED 34 Vcc

表 25 CN12 WAVE ボード I/F コネクタ信号内容

番号信号内容 I/O

2-16 D0-D15 共通バスデータバス I/O

18-21 XA0-3 WAVE アドレスバス I

22,29 /CS,/CS0 WAVE チップセレクト信号 I

31 /WRL WAVE ライト信号 I

23-24,28,30 GND グランド

32,34 Vcc 非接続


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. NO

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V. Memo:

8．CN13 FPGA フラッシュライタインターフェイス

8.1 コネクタ

(1)FPGA フラッシュライタインターフェイスに用いるコネクタはヒロセ FX2-20P-1.27DS(ライトアングル 20 ピン)とし、

Actel 社の Flash Pro Lite に準拠する。


表 26 CN13FPGA フラッシュライタインターフェイスコネクタマップ b10 b8 b6 b4 b2

VDD TRSTB TMS GND VPN b9 b7 b5 b3 b1

VDD RCK TDO GND VPP a10 a8 a6 a4 a2

GND GND TDI GND VDDP a9 a7 a5 a3 a1

GND GND TCK GND VDDP

8.2 回路構成

(1)フラッシュライタインターフェイスの回路構成は図 4 を参照のこと。

(2)3.3V,2.5V,RCK のラインにジャンパ JP201,JP202,JP203 を設ける。

a1

a2

b1

b2

a3

a4

b3

b4

a5

a6

b5

b6

b7

b8

b9

b10

a7

a8

JP202

JP203

JP201

CN12 ヒロセ

FX2-20P-1.27DS

図 4 フラッシュライタインターフェイス回路構成


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. NO

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RE

V. Memo:

9． TOS-LINK

(1)図 5 にシリアル通信回路構成を示す。インスペクターIC は TEXASINSTRUMENTS TL16C752B とする。

(2)データバス D0-7 は共通バスデータバス D0-7 に接続する。

(3)アドレスバス SCI_A0-2、割り込み SCI_INTA,B,チップセレクト SCI_CSA,ライト信号 SCI_WR,リード信号

SCI_RD は FPGA から接続(表 5 参照)

(4)リセット信号 SCI_RESET はリセット回路 RESET を接続する

(5)水晶振動子は京セラキンセキ HC-49/U-S(18.432MHz)とする

(6)インスペクターIC の A チャンネル TXA,RXA は TOSLINK へ接続し、B チャンネル TXB,RXB は 0Ω抵抗

で共通バスシリアル通信信号 TXD,RXD と接続する。

0Ω

NM

共通バス

DSK_TXD

0Ω

NMDSK_RXD

TXD

RXD

DSK

リセット回路

共通バス共通バス

FPGA

TC7S14F

FPGA

U3:A

U4:A

U3:B

U4:B

U5

TP3

TP4

TP5

TP6

TP7 TP8

1

1

2

2

3 4

1

43

R5

R6

R7

R8

5 6

TOTX170A

TORX170

図 5 シリアル通信回路構成


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9/16/2008 阿部


. NO

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RE

V. Memo:

10．発振回路

10.1 発振回路構成

(1)水晶発振器はセイコーエプソン SG-636PCG-10MHz を用いる

(2)電源電圧は 3.3V とする。

(3)回路構成は図 6 を参照のこと。

(4)発振回路は FPGA の直近に配置する。

図 6 発振回路

11．電源回路

11.1 電源回路構成

(1)3.3V，2.5V は 5V(共通バスより供給)からシリーズレギュレータを用いて生成する。

(2)3.3V を生成するシリーズレギュレータはμPC2933(NEC CHIP 品)を用いベタパターンで放熱すること。

(3)2.5V を生成するシリーズレギュレータは TA48025(東芝 CHIP 品)を用いベタパターンで放熱すること。

(4)回路構成は図 7 を参照のこと。

図 7 電源回路構成


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9/16/2008 阿部


. NO

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RE

V. Memo:

11．2 電源 LED 回路

(1)電源回路+3.3V に図 8 の電源 LED 点灯回路を接続する。LED 位置はレイアウト図 3 を参照。

(2)LED はスタンレー電気 BR1111C を使用する。

図 8 電源 LED 点灯回路

11.3 FPGA AVDD,AGND 端子について

(1)FPGA の AVDD 端子と AGND 端子の回路構成は図＊を参照のこと。

(2)FPGA の#27(AVDD)，#25(AGND)と#131(AVDD),#133(AGND)はそれぞれ別に設けること。図 9 に記載の

コンデンサは FPGA の直近とする。

5.1Ω

2.5V

GND

AVDD

AGND

1000p0.1μ1μ

図 9 FPGA AGND,AVDD 端子回路構成


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9/16/2008 阿部


. NO

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RE

V. Memo:

12．リセット回路

(1)リセット IC は富士通 MB3771PF を使用

(2)CT 端子―GND 間は 0.47μF のセラコンとする(リセット時間 0.35s)

(3)リセット動作は

A.電源電圧が 1.23V 以下になったとき

B.リセットスイッチ SW1 が押された時

C.FPGA からのリセット信号 RESET_OUT がアクティブ(ハイレベル)となったとき

(4)リセットスイッチ SW1 はアルプス電気 SKEYACA010 とする。

4

47

8765

1234

U1

MB3771PF富士通

U2

74LS07DB

HPI_RESETn

XRSn/RSn

CN8 C67

CN2 F28R1680

3.3V

RESET

R23.3k

5V

R32.2k

C30.1μR4

2.2k5V

SW1

C20.1μ

5V

Vsa

RESETIN

NC NC5 6

NC NC9 8

NC NC11 10

NC NC13 12

7 14

5V

74LS07DB

74LS07DB

C13.3μ

TP1

1 2

NC NC3 4

13

図 10 リセット回路構成

cpu ボード仕様書 -...

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