curso máster: microelectrónica digital

Curso Curso MMáásterster::

MicroelectrMicroelectróónica Digitalnica Digital..Leopoldo GarcLeopoldo Garcíía Franqueloa Franquelo

Departamento de Departamento de TecnologTecnologíía Electra Electróónica. nica. Tema 2Tema 2

Dispositivos ProgramablesDispositivos Programablespor el usuario (I)por el usuario (I)

25/10/2006 Curso Master: Microelectrónica Digital. Tema II 2

IntroducciIntroduccióón a los Dispositivos n a los Dispositivos Programables por el UsuarioProgramables por el Usuario

Predifundidos (Fab.Últimas máscaras)

Células Estándar (Fab.Todas las máscaras)

Circuitos Completamente a medida

Dispositivos Programables por el usuario


Tipos de dispositivos Tipos de dispositivos programables por el usuarioprogramables por el usuario

FPGASPLD CPLD


Modelo de Modelo de FPGAsFPGAsBloques Lógicos

Bloques deEntrada/Salida

Recursos deConexionado

Programabilidad


ProgramaciProgramacióón: SRAMn: SRAM

Proceso CMOS Estándar

Volátil (ROM ext.)(reprogramable)

Area!


CCLK CLK

DATA

CE CEO

VPP

RESET/OE DONE

DIN

LDC

INIT INITDONE

PROGRAM PROGRAM

D/P INIT

RESET

CCLK

DIN

CCLK

DIN

M2M0 M1 M1 PWRDNM0

M2

ProgramaciProgramacióón: SRAMn: SRAM

XC4000E/X MASTER SERIAL

PROGRAM

M2M0 M1

DOUT DOUT

47k

47k

47k47k 47k 47k 47k

Vcc

Vcc

XC1700DVcc

NC

NC

XC4000E/X, XC5500 SLAVE

XC3100A SLAVE

DOUT


QD QD

CCLK

QD QD

CCLK

Modo de Configuración

Funcionamiento Normal


ProgramaciProgramacióón: ANTIFUSIBLES (1)n: ANTIFUSIBLES (1)OXIDO

METAL1

METAL2SILICIO AMORFO

VIALINK

DIFUSIONn+

DIELECTRICO

POLISILICIOOXIDO

ONO

PLICE


ProgramaciProgramacióón: ANTIFUSIBLES (2)n: ANTIFUSIBLES (2)PLICE:ProgramableLow ImpedanceCircuit Element

METAL1

METAL2

ANTIFUSIBLE

POLISILICIO

DIFUSION n+


Resistencia de programaciResistencia de programacióón n de un de un antifusibleantifusible

0 2 4 6 8 10 12 14 16 18 20

0.2

0.4

0.6

0.8

1

1.2

Corriente de programación en mA

Res

iste

ncia

del

ant

ifusi

ble

en K

ohm

sSin programar: 1 GigaOhm


CaracterCaracteríísticas del sticas del antifusibleantifusiblenn Se programa cada Se programa cada antifusibleantifusible mediante la mediante la

aplicaciaplicacióón de una tensin de una tensióón de 16V durante 1ms.n de 16V durante 1ms.nn Se aSe aññaden tres capas en el proceso de fabricaciaden tres capas en el proceso de fabricacióón n

CMOS estCMOS estáándar.ndar.nn Durabilidad de 40 aDurabilidad de 40 añños os


ProgramaciProgramacióón: EPROM (1)n: EPROM (1)

Puerta de control

Puerta Flotante

Línea de palabra

Metal

Óxido

Difusión n


ProgramaciProgramacióón: EPROM (2)n: EPROM (2)

iD

VGVT

5 V

VT0

∆VT

∆VT=-Q/CFC

Característica de transferencia con la puerta flotante

cargada

Característica de transferencia con la puerta flotante

descargada


Sustrato p

ProgramaciProgramacióón: FLASH (1)n: FLASH (1)

Puerta de control

Contacto Drenador

Contacto Fuente

Puerta Flotante

A A’

BB

’

Fuente Drenad.Sustrato p

Sección BB’

Puerta de control

Puerta Flotante

Oxido inter-poly

Oxido de Puerta

Sección AA’

Oxido de Puerta

Oxido inter-poly

Puerta FlotantePuerta de

control


ProgramaciProgramacióón: FLASH (2)n: FLASH (2)

Fuente Drenador

Sustrato p

Borrado: Efecto Fowler-Nordheim (Túnel) haciala fuente

Programación: inyección de electrones desde el drenador

GND

12 V

5 V

Fuente Drenador

Sustrato p

12 V

GND

Flotante


ProgramaciProgramacióón: EPROM (2)n: EPROM (2)+5 V

RESISTENCIAPULL-UP

TRANSISTOR EPROM

gndFLOTANTEPUERTA

SELECCIONPUERTA DE

linea de bit

linea de selección


ProgramaciProgramacióón: EPROM (2)n: EPROM (2)+5 V

RESISTENCIAPULL-UP

TRANSISTOR EPROMFLOTANTEPUERTA

SELECCIONPUERTA DE

linea de bit

linea de selección

¿Quéqueda?

gnd


ProgramaciProgramacióón: Resumen (1)n: Resumen (1)

Técnica Volátil Reprogr. Área R (Ohm) C (fF)SRAM SI Interna Grande 1-2K 10-20

PLICE NO NO Pequeña Antifusible.Grande Programación 300-500 3-5

VIALINK NO NO Pequeña Antifusible.Grande Programación 50-80 1-3

EPROM NO Externa Pequeña 2-4K 10-20EEPROM NO Externa 2*EPROM 2-4K 10-20


ProgramaciProgramacióón: Resumen (2)n: Resumen (2)

Técnica Area Celda f2 tacceso (ns) Num. Ciclos

de Escritura Tiempo de Retención

RAM 10-15 80-100 >1014 Volátil EPROM 9 100-150 1-10 30 años

EEPROM 40-60 100-150 106 10 años FLASH 7-10 80-120 105 10 años


Bloques LBloques Lóógicos: Multiplexor (1)gicos: Multiplexor (1)

X1 X2

00

01

10

11

Y1

Y2

Y3

Y4

If (X1,X2=0,0) F=Y1If (X1,X2=0,1) F=Y2If (X1,X2=1,0) F=Y3If (X1,X2=1,1) F=Y4

Y1

Y2

Y3F

/X1.

/X2

X1.

/X2

/X1.

X2


Bloques LBloques Lóógicos: Multiplexor (2)gicos: Multiplexor (2)X1 X2 F

0 0 1

0 1 0

1 0 0

1 1 1

X1 X2

00

01

10

11

Y1

Y2

Y3

Y4

If (X1,X2=0,0) F=1If (X1,X2=0,1) F=0If (X1,X2=1,0) F=0If (X1,X2=1,1) F=1

X1

X2F

F=X1X2+X1X2


Bloques LBloques Lóógicos: Multiplexor (3)gicos: Multiplexor (3)

X1 X2 F

0 0 1

0 1 0

1 0 0

1 1 0

X1 X2

00

01

10

11

Y1

Y2

Y3

Y4


X1

X2F


Bloques LBloques Lóógicos: Multiplexor (4)gicos: Multiplexor (4)X1 X2 F

0 0 0

0 1 1

1 0 1

1 1 0

X1 X2

00

01

10

11

Y1

Y2

Y3

Y4


X1

X2F


Bloques LBloques Lóógicos: Ejemplo (1)gicos: Ejemplo (1)

X1

Y1

X2

Y2

X3

Y3

X4

Y4

Y5

Y6

Y7

Y8

F



X1

X2

X3

X4

0

0

0

0

0

0

0

0

F=/(X1.X2.X3.X4)



X1

X2

X3

X4

0

0

0

0

0

0

0

1

F=(X1.X2.X3.X4)



X1

X2

X3

X4

1

1

1

1

0

0

0

0

F=X1+X2+X3+X4



X1

X2

X3

X4

1

1

1

1

0

0

0

1

F=/(X1+X2+X3+X4)



X1

X2

X3

X4

1

1

0

0

0

0

0

1

F=/(X1+X2+/X3+/X4)



X1

X2

X3

X4

?

1

0

0

1

0

0

1

F=/(X2+/X3+/X4)


Bloques LBloques Lóógicos: Grano fino gicos: Grano fino ((CROSSPOINT)CROSSPOINT)

Buen aprovechamiento de los transistores/ Muchas interconexiones

a b c

f


Bloques LBloques Lóógicos: Grano Grueso. gicos: Grano Grueso. Ejemplo: ACTEL (ACTEjemplo: ACTEL (ACT--1)1)

Bloque programable

0

1

0

1

0

1

w

x

y

z

s1

s2s3 s4

f

a)

0

1

0

1

0

1f

1

0

0

bc 0

1

a

b)

ejemplo de función lógica f= /(/(a.b).c)



D00

D01

D10

D11

Z

a) Bloque C

D00

D01

D10

D11

Z

A1

a) Bloque S

B1 A0 B0A1 B1 A0 B0



D00

D01

D10

D11

Z

A1 B1 A0 B0Clear

Clock Select

D Q


Bloques LBloques Lóógicos: Grano Grueso. gicos: Grano Grueso. Ejemplo: Ejemplo: XilinxXilinx. Concepto de LUT. Concepto de LUT

Bloque programable y ejemplo de función lógica f= /(/(a.b).c)

8x1

MEMORIAabc

f

b)

a b c

01010101

00110011

00001111

10101011

f

a) DECODIFICADOR 3:8

a b c

f

c)


Concepto de LUTConcepto de LUT

Diferentes tamaños de LUT´s

2-LUT 3-LUT 4-LUT

7-LUT


ConstrucciConstruccióón de LUT (1)n de LUT (1)

xy

z f

f = xy + zTabla deverdad

xyz f

000 0

001 1010 0011 1100 0

101 1110 1111 1

Decodif.3→8

f

SRAM

z

y

x 010

11

f

SRAM

010

11

Equivalentes

fxyz

3-LUT


ConstrucciConstruccióón de LUT (2)n de LUT (2)

LUTs de 2, 3 y 4 Entradas

Si sube número de entradas, sube área y retraso,pero pueden realizarse funciones más complejas

SRAM

xxx

xx

x

xx

fxxx

xx

x

xx

4-LUT

SRAM

xxx

xx

x

xx

f

3-LUT

SRAM

xxxx

f

2-LUT


Efecto del nEfecto del núúmero de entradas en mero de entradas en LUTsLUTsEjemplo: F=a.b.d+b.c./d+/a./b./c

El tamaño de las LUTs lo define el fabricante a priori

Realización con7*2-LUT

Retraso= 4*2-LUT

adcd

bac

b

f

Realización con 3*3-LUT

Retraso= 2*3-LUT

ca

d

b

ca

f

Realización con 1*4-LUT

Retraso= 1*4-LUT

abcd

f


Bloques LBloques Lóógicos: Grano Grueso. gicos: Grano Grueso. XilinxXilinx. Serie 4000. Serie 4000

selector

Entradas

Vcc

F

G

Q 1

Q 2

R

S

D Q

RE

state

state

G4

G3

G2

G1

F4

F3

F2

F1

C1 C2 C3 C4

LookupTable

LookupTable

S

D Q

RE

Salidas

Reloj

LookupTable


Bloques LBloques Lóógicos: Grano Grueso. gicos: Grano Grueso. Altera Altera MaxMax--50005000


Bloques LBloques Lóógicos: Grano Grueso. gicos: Grano Grueso. Altera Altera MaxMax--70007000


InterconexionadoInterconexionado


InterconexionadoInterconexionado

1 2 3 4 5

6 7 8 9 10

11 12 13 14 15

16 17 18 19 20


InterconexionadoInterconexionado ((XilinxXilinx))

INTERC.BLOQUE

BLOQUE

LOGICO

BLOQUE

LOGICO

BLOQUE

LOGICO

BLOQUEINTERC.

CONEXIONESDIRECTAS

CONEXIONES DEPROPOSITOGENERAL

CONEXIONESLARGAS

BLOQUE

LOGICO

BLOQUEINTERC.

INTERC.BLOQUE


InterconexionadoInterconexionado ((XilinxXilinx))Interruptores entre líneas ortogonalesInterruptores entre segmentos


Arquitectura de ALTERAArquitectura de ALTERA

LAB

Matriz de Macroceldas (16)Expansor de términos productoUn bloque asociado de I/O

PIA


InterconexionadoInterconexionado (Altera)(Altera)

BLOQUELOGICO

BLOQUELOGICO

BLOQUELOGICO

BLOQUELOGICO

PIA I/O EXPS

LAB PIA LAB

b)a)


InterconexionadoInterconexionado ((ActelActel))SEGMENTO DESALIDA

SEGMENTODE ENTRADA

LINEAS DE RELOJ INTERRUPTORES

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

SEGMENTO PISTA VERTICAL

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE

LOGICOBLOQUE


Decisiones sobre Decisiones sobre InterconexionadoInterconexionado

nn CuCuáántos segmentos por Canalntos segmentos por Canalnn CCóómo de largosmo de largosnn Cuantos interruptores de rutadoCuantos interruptores de rutadonn Compromiso entre velocidad y Compromiso entre velocidad y ááreareann Herramientas de rutado optimizadas para Herramientas de rutado optimizadas para

arquitecturaarquitecturann Se requiere mSe requiere máás investigacis investigacióónn


Bloque de E/S: Bloque de E/S: XilinxXilinx--40004000

Pad

Q D

D

C E

C E

Q

D e la y

S le w R a t eC o n t ro l

P a s s iveP u ll-U p /

P u ll-Do w n

O u t

T

O utpu tC lock

I

Inpu tC lock

ClockE na ble

2

I1

Flip-Flop/latch

Flip-Flop/latch

InputBuffer

OutputBuffer


ComparaciComparacióón PLDn PLD--ASIC (1)ASIC (1)

nn TamaTamañño:o:–– ASIC: 8 Transistores/puerta (rutado)ASIC: 8 Transistores/puerta (rutado)–– FPGA: 100 Transistores/puerta FPGA: 100 Transistores/puerta

(rutado+(rutado+programabilidadprogramabilidad))nn Velocidad: Aprox. 1/3Velocidad: Aprox. 1/3nn No mNo mááscaras:scaras:

–– No coste de NRE (muy interesante si hay que No coste de NRE (muy interesante si hay que rediserediseññar ar ⇒⇒ FlexibilidadFlexibilidad))

–– No espera fabricaciNo espera fabricacióón de mn de mááscaras y prototiposscaras y prototipos


ComparaciComparacióón PLDn PLD--ASIC (2)ASIC (2)nn TecnologTecnologíía a “ú“última generaciltima generacióónn”” (65 (65 nmnm, ,

estructuras muy repetitivas)estructuras muy repetitivas)nn Hasta 25 M. Puertas.Hasta 25 M. Puertas.nn DiseDiseñño con las mismas herramientas que ASIC.o con las mismas herramientas que ASIC.nn IntegraciIntegracióón HW/SW se retrasa en los n HW/SW se retrasa en los ASICsASICs hasta hasta

que no se reciben muestras que no se reciben muestras ““buenasbuenas””nn Tiempo de llegada al mercado menor que ASIC.Tiempo de llegada al mercado menor que ASIC.


ComparaciComparacióón PLDn PLD--ASIC (3)ASIC (3)nn Futura InvestigaciFutura Investigacióón:n:

–– Mejora de arquitecturas para reducir 100 Mejora de arquitecturas para reducir 100 TrTr./Puerta../Puerta.

–– Mejora algoritmos sMejora algoritmos sííntesis... (optimizar uso de ntesis... (optimizar uso de recursos internos)recursos internos)

–– DiseDiseñño de Dispositivos con mo de Dispositivos con móódulos dulos especializados (Tratamiento de seespecializados (Tratamiento de seññal, al, Comunicaciones...)Comunicaciones...)


Tamaño(N. Puertas)

1 0 0 1 , 0 0 0 1 0 ,0 0 0 1 0 0 , 0 0 0

1 0 0

1 0 K

1 0 0 K

1 M

1 K

F P G A

S P L D

F u l l C u s to m

V o l u m e ( c h i p s s o l d )

C P L D

A S IC

5 K

5 0 K

Volumen (chips vendidos)

ComparaciComparacióón PLDn PLD--ASIC (4)ASIC (4)25M



Evolución con el tiempo del límite derentabilidad entre ASICs y FPGAs

•Los costes de NRE suben:

•Coste por máscara

•Número de máscaras

•Sube pedido mínimo:

•Sube número de CIs“buenos” al bajar la regla de diseño

•El tamaño de las obleas sube

•Cada vez quedan menos fabricantes activos



nn Las Las FPGAsFPGAs pueden sustituir pueden sustituir ASICsASICs por:por:–– Capacidad adecuada.Capacidad adecuada.–– Suficientes prestaciones.Suficientes prestaciones.–– Costo unitario no muy superior.Costo unitario no muy superior.–– Son productos estSon productos estáándar.ndar.


Uso de Uso de FPGAsFPGAsnn Inicialmente como Inicialmente como ““GlueGlue LogicLogic””: Uniendo : Uniendo

bloques VLSI bloques VLSI compejoscompejos (baja capacidad).(baja capacidad).nn Actualmente realizando subsistemas Actualmente realizando subsistemas

digitales completos (alta capacidad).digitales completos (alta capacidad).–– Realizando diseRealizando diseñños que se hubiesen tenido que os que se hubiesen tenido que

hacer con hacer con ASICsASICs..–– Emulando partes de Emulando partes de ASICsASICs muy complejos.muy complejos.

nn En el futuro inmediato, realizando sistemas En el futuro inmediato, realizando sistemas digitales/analdigitales/analóógicos completos (capacidad gicos completos (capacidad muy elevada).muy elevada).


Gasto en I+D (Gasto en I+D (XilinxXilinx) ( ) ( MillMill. $). $)

0

100

200

300

400

500

600

700

1995 1996 1997 1998 1999 2004 2005 2006

VentasGasto en I+D


0

5

10

15

20

25

1999 2001 2002 2004

Coste relativo porpuerta (en 2004=1)

EvoluciEvolucióón del mercado den del mercado deDispositivos LDispositivos Lóógicos Programablesgicos Programables

Rápido crecimiento del mercado1900 M$ en 20052750 M$ en 2010

Coste por puerta bajando⇒

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