datorstödd elektronikkonstruktion
TRANSCRIPT
1
Datorstödd ElektronikkonstruktionDatorstödd Elektronikkonstruktion[Computer Aided Design of Electronics][Computer Aided Design of Electronics]
Zebo Peng, Petru Zebo Peng, Petru ElesEles and Gert Jervan and Gert Jervan
Embedded Systems LaboratoryEmbedded Systems Laboratory
IDA, Linköping UniversityIDA, Linköping University
http://www.ida.liu.se/~TDTS80/~TDTS80
Electronics SystemsElectronics Systems
2
GoalsGoals
■■ Basic principles of computer-aided design.Basic principles of computer-aided design.
■■ Digital design at high levels of abstraction.Digital design at high levels of abstraction.
■■ Synthesis and testability techniques.Synthesis and testability techniques.
■■ The hardware description language VHDLThe hardware description language VHDLand its use in the design/synthesis process.and its use in the design/synthesis process.
Course OrganizationCourse Organization
■■ Lectures (Zebo and Petru):Lectures (Zebo and Petru):
•• Introduction and basic terminology.Introduction and basic terminology.
•• VHDL: overview and simulation semantics.VHDL: overview and simulation semantics.
•• Behavioral modeling with VHDL.Behavioral modeling with VHDL.
•• Structural modeling with VHDL.Structural modeling with VHDL.
•• High-level synthesis of digital systems.High-level synthesis of digital systems.
•• Testing and design for test.Testing and design for test.
3
Course Organization (Cont’d)Course Organization (Cont’d)
■■ Literature:Literature:
• One seminar on the CAD system to be used.
• Lab assignments with VHDL.
■■ Laboratory part (Gert):Laboratory part (Gert):
• Z. Navabi: “VHDL Analysis and Modeling of Digital Z. Navabi: “VHDL Analysis and Modeling of Digital
Systems,” or J. Armstrong and F. G. Gray: “StructuredSystems,” or J. Armstrong and F. G. Gray: “Structured
Logic Design with VHDL.”Logic Design with VHDL.”
•• G. de Micheli: “High-Level Synthesis of Digital Circuits.” G. de Micheli: “High-Level Synthesis of Digital Circuits.”
•• Lecture notes (www.ida.liu.se/~TDTS80). Lecture notes (www.ida.liu.se/~TDTS80).
Lecture ILecture I
■■ Trend in microelectronicsTrend in microelectronics
■■ The design process and tasksThe design process and tasks
■■ Different design paradigmsDifferent design paradigms
■■ Basic terminologyBasic terminology
■■ The test problemsThe test problems
4
The Technological TrendThe Technological Trend
(# of transistors per chip(# of transistors per chipwould double every 1.5 years)would double every 1.5 years)
100M
25M
50M
75M
# of trans.
0080 85 90 9575year
Moore’s LawMoore’s Law
Intel Microprocessor EvolutionIntel Microprocessor Evolution
Year/Month Clock =1/tc. Transistors. Micras
I4004 1971/11 108 KHz. 2300 10
I8080 1974/04 2 MHz. 6000 6 I8086 1978/06 10 MHz. 29000 3 I80286 1982/02 12 MHz. 0.13 m. 1.50 I486DX 1989/04 25 MHz. 1.2 m. 1 Intel DX2 1992/03 100 MHz. 1.6 m 0.8 Pentium 1993/03 60 MHz. 3.1 m 0.8 Pentium Pro 1995/11 200 MHz. 5.5 m 0.35 Pentium II 1998/ 450 MHz 7.5 m. 0.25 Pentium III 2000/01 1000 MHz. 28 m. 0.18 P4 2000/09 1400 MHz. 42 m. 0.18
5
Intel Microprocessor EvolutionIntel Microprocessor Evolution
0080 85 90 9575year
100M
100K
1M
10M
10K
40048080
8086
8028680386
80486
Pentium
Pentium II
P4
Technology Directions: SIATechnology Directions: SIARoadmapRoadmap
Year Feature size (nm)Logic: trans/cm2 Trans/chip#pads/chip Clock (MHz) Chip size (mm2) Wiring levels Power supply (V)High-perf pow (W)Battery pow (W)
2002 2005 2008 2011 2014 130 100 70 50 35 18M 44M 109M 269M 664M
67.6M 190M 539M 1523M 4308M 2553 3492 4776 6532 8935 2100 3500 6000 10000 16900 430 520 620 750 900 7 7-8 8-9 9 10
1.5 1.2 0.9 0.6 0.5 130 160 170 175 183 2 2.4 2.8 3.2 3.7
6
System on Chip (SoC)System on Chip (SoC)
Source:S3
Source: StratusComputers
Hardware Software
Embeddedmemory
DSP
Network
High-speed electronicsSensor
Analogcircuit
ASIC
microprocessor200 m+ transistors
2 watt with 1 volt
800 MHz
6-8 month design time
Design RequirementsDesign Requirements
■■ Technology-driven: Technology-driven:
Greater Complexity
Increased Performance
Higher Density
Lower Power Dissipation
■■ Market-driven: Market-driven:
Shorter Time-to-Market (TTM)
7
The Design ChallengesThe Design Challenges
■■ Complexity implication:Complexity implication:
–– 300 gates/person-week300 gates/person-week
–– 15 000 gates/person-year15 000 gates/person-year
–– For a 12-million gate system:For a 12-million gate system:
■■ 800 designers for one year800 designers for one year
■■ $120 million design cost$120 million design cost
($150K salary)($150K salary)
Mixed TechnologiesMixed Technologies
■■ Embed in a single chip:Embed in a single chip:Logic, Analog, DRAMLogic, Analog, DRAMblocksblocks
■■ Embed advancedEmbed advancedtechnology blocks:technology blocks:–– FPGA, Flash, RF/MicrowaveFPGA, Flash, RF/Microwave
LOGICLOGIC
FPGAFPGA
DRAM
SR
AM
LOGIC
FLASHFLASH
RF
Analog
Logic
ANALOGANALOG
DRAMDRAM
■■ Beyond ElectronicBeyond Electronic–– MEMS MEMS
–– Optical elementsOptical elements
8
What are the Solutions?What are the Solutions?
■■ Powerful design methodology and tools.Powerful design methodology and tools.
■■ Advanced architecture (modularity).Advanced architecture (modularity).
■■ Extensive design reuse.Extensive design reuse.
Design ParadigmDesign ParadigmShiftShift
Capture and SimulateCapture and Simulate
■■ The detailed design isThe detailed design iscaptured in a model.captured in a model.
■■ The model isThe model issimulated.simulated.
■■ The results are used toThe results are used toguide the improvementguide the improvementof the design.of the design.
■■ All design decisions areAll design decisions aremade by the made by the designersdesigners..
abc
d
o
9
Abstraction HierarchyAbstraction Hierarchy
■■ Layout/silicon level Layout/silicon level The Thephysical layout of the integratedphysical layout of the integratedcircuits is described.circuits is described.
abc
d
o
������������������������������������������������������������������������� ��������������������� ���������������������������
�����������
���
������������������������������
��������������������
�������������
���
������������
��������
�������
��������������������
�����������������������������������
��������������������
�������������
��������������������� ��������������������������������������
�������������������������������������������������
���������������������������
��������������
����������������������������������������������� ���������������������������������������������������������������� �������������������
��������� ��������������
��������������
in o u t
������������������������������������������������������������������������������������������������������������������
������������
■■ Circuit level Circuit level The detailed The detailedcircuits of transistors, resistors,circuits of transistors, resistors,and capacitors are described.and capacitors are described.
■■ Logic (gate) level Logic (gate) level The Thedesign is given as gates anddesign is given as gates andtheir interconnections.their interconnections.
Abstraction Hierarchy (Cont’d)Abstraction Hierarchy (Cont’d)
■■ Register-transfer level (RTL)Register-transfer level (RTL) Operations are described Operations are describedas transfers of values betweenas transfers of values betweenregisters.registers.
■■ Algorithmic level Algorithmic level A system is A system isdescribed as a set of usuallydescribed as a set of usuallyconcurrent algorithms.concurrent algorithms.
■■ System level System level A system is A system isdescribed as a set ofdescribed as a set ofprocessors and communicationprocessors and communicationchannels.channels.
clk
p R1 O
R2
For I=0 To 2 LoopWait until clk’event and clk = ´1´; If (rgb[I] < 248) Then P = rgb[I] mod 8; Q = filter(x, y) * 8; End If;
10
Gajski’s Y-ChartGajski’s Y-ChartSystem level
RT - level
Logic level
Circuit level
CPU, Memory, Bus
ALU, Reg., MUX
Gate, Flip-Flop
Transistor
Algorithms, processes
Register-Transfer Spec.
Boolean Eqn.
Transistor functions.
Transistor layouts
Standard-Cell/Subcell
Macro-Cell, chips
Board, MCMs
BehavioralBehavioraldomaindomain
StructuralStructuraldomaindomain
Physical/geometricalPhysical/geometricaldomaindomain
The Three DomainsThe Three Domains
■■ Structural domain Structural domain A component is describedA component is describedin terms on an interconnection of more primitivein terms on an interconnection of more primitivecomponents.components.
■■ Behavioral domain Behavioral domain A component isA component isdescribed by defining its input/output response.described by defining its input/output response.
■■ Physical/geometrical domain Physical/geometrical domain A componentA componentis described in terms of its physical placementis described in terms of its physical placementand characteristics (e.g., shape).and characteristics (e.g., shape).
11
Describe and SynthesizeDescribe and Synthesize
■■ Description of a design in terms of behavioral specification.Description of a design in terms of behavioral specification.
■■ Refinement of the design towards an implementation byRefinement of the design towards an implementation byadding structural details.adding structural details.
■■ Evaluation of the design in terms of a cost function and theEvaluation of the design in terms of a cost function and thedesign is design is optimizedoptimized w.r.t. the cost function. w.r.t. the cost function.
o1 = (a + b) c + d c;o2 = (d +f) c;o3 = (a + b) d + d f;...
abc
d
o
High-LevelHigh-LevelDescribe and SynthesizeDescribe and Synthesize
■■ Description of a design in terms of behavioral specification.Description of a design in terms of behavioral specification.
■■ Refinement of the design towards an implementation byRefinement of the design towards an implementation byadding structural details.adding structural details.
■■ Evaluation of the design in terms of a cost function and theEvaluation of the design in terms of a cost function and thedesign is optimized for the cost function.design is optimized for the cost function.
For I=0 To 2 LoopWait until clk’event and clk=´1´; If (rgb[I] < 248) Then P=rgb[I] mod 8; ...
clk
p
R
enable
O
12
IP-Based DesignIP-Based Design
■■ Intellectual Property:Intellectual Property:pre-designed and pre-pre-designed and pre-verified building blocks.verified building blocks.
Source: VSI Alliance
■■ Design Design reusereuse
■■ Hard v. soft IPsHard v. soft IPs
■■ Interface synthesisInterface synthesis
■■ VerificationVerification
■■ TestingTesting
Basic TerminologyBasic Terminology
■■ Design — A series of transformations from one represen-Design — A series of transformations from one represen-tation to another until one exists that can be fabricated.tation to another until one exists that can be fabricated.
■■ Synthesis — Transforming one representation to another at aSynthesis — Transforming one representation to another at alower abstraction level or a behavioral representation into alower abstraction level or a behavioral representation into astructural representation at the same level.structural representation at the same level.
■■ Analysis — Studying a representation to find out its behaviorAnalysis — Studying a representation to find out its behavioror checking for certain property of a given representation.or checking for certain property of a given representation.
■■ Simulation — Use of a software model to study the responseSimulation — Use of a software model to study the responseof a system to input stimuli.of a system to input stimuli.
■■ Verification — The process of determining that a systemVerification — The process of determining that a systemfunctions correctly.functions correctly.
■■ Optimization — The change of a design representation to aOptimization — The change of a design representation to anew form with improved features.new form with improved features.
13
Design ActivitiesDesign Activities
��
��
��������������
��
������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������
���������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������
BehavioralDomain
StructuralDomain
Physical/geometricalDomain
���������������������
���������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������
����������
��������������
����������������
���������������
��������������������������������������������������������������������������������������������������
��������������������������������������������
����������������������������������������������������������������������������������������������������������������������������������������������������������
���������������
����������������������������
��
�
��������������������������������������������������������������������������������������������������������������������������������������������
��������������
����
������������
��
����������������������������������������������������������������������������������������������������������������������
����
��������������
���������������� �
����������������������������������������������������������������������������������������������������������
�����������������������
���������������������
�����������������������������������������������������������������������������������������������������������������
���������������������������������������������������������������������Optimization
������������������������Generation
������������������������������������������������Extraction
������������������������������������������������
Synthesis�������������������Analysis
������������������������Refinement
������������������������������������������������Abstraction
��
��
������������������
����
���������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������
�������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������
�����������
��
������������������������������������
�����������������������
�������������������� ��
�����������������
���������
������������
�������������
������������
��������
����
��������
�������������
������������������������������������
����������������������������������
��������������������������� ������ ������
����������
������������� ��
������
�����
��������
����
�����������
�������������
����������������������������������������
�����������������
�����������������������������
�����������������
�������������������������� ������������
����������������
�����������
����������
�������������� ��
�������������
�������
�������
�����������
�����������������
����������������
���������������
������������������������
�����������������
������������
�����������������������������������������
�����������������������
����������������������������� ����������
���������������������
�����������
�����������������������������������
System level
�������������
���������
���������
������������
��������������
������������
�����RT - leve l
Lo gic leve l
C ircui t level
C PU, Memory, Bu s
AL U, R eg., MUX
Gate, F l ip -F lop
Transistor
Algo rithm s, p rocesses
R eg ister-Tran sfer S pec.
B oolean Eq n.
Tra nsisto r functions.
Tra nsistor layou ts
S ta nda rd -Ce ll /S ubce ll
Ma cro-C el l, chips
B oard, MC Ms
����������������������������������������������������Structural
Domain
������������������������������������������������������������������������������
Behavioral D om ain
����������������������������������������Physical D omain
����������������������������
�
1����
��������������������������
������������������������������
����
�������������������������
������������������
������
�����������������������������������
��������������������������������������������������������������������
�������������� ��������
��������������������
������������������
���������������
������������������
�����������������
������������������������������������������
A Typical Top-Down DesignA Typical Top-Down DesignProcessProcess
InformalSpecification
14
Testing and its Current PracticeTesting and its Current Practice
■■ To meet users’ quality requirements.To meet users’ quality requirements.
■■ Testing aims at the detection of physical faultsTesting aims at the detection of physical faults(production errors/defects and physical failures).(production errors/defects and physical failures).
Automatic Test EquipmentAutomatic Test Equipment
Testing of Mixed TechnologiesTesting of Mixed Technologies
■■ How to test the mixedHow to test the mixedchip?chip?
LOGICANALOGANALOG
DRAMDRAM
■■ Need Need multiplemultiple ATE for ATE fora single chip: Logica single chip: LogicATE, Memory ATE,ATE, Memory ATE,Analog ATE.Analog ATE.
■■ Need Need SUPERSUPER ATE w ATE wcombined capabilities.combined capabilities.
15
High Performance On ChipHigh Performance On Chip
■■ High speed ATE substantiallyHigh speed ATE substantiallymore expensive.more expensive.
■■ ATE vs chip technologyATE vs chip technologydiscrepancy: Tester uses 5discrepancy: Tester uses 5year old technology - Chipsyear old technology - Chipsmove to next generation everymove to next generation every2 years.2 years.
■■ ATE accuracy degrading:ATE accuracy degrading:Chip cycle time will crossoverChip cycle time will crossoverATE accuracy.ATE accuracy.
0 ,1
1
1 0
1 0 0
1 0 0 0
1 9 8 0 1 9 8 5 1 9 9 0 1 9 9 5 2 0 0 0 2 0 0 5 2 0 1 0 2 0 1 5
Y ear
Tim
e in
ns,
yie
ld lo
ss in
per
cent
S ilic o n s p e e dO T A
Source: SIA Roadmap
High Complexity: BandwidthHigh Complexity: Bandwidth
■■ # of transistors# of transistorsincreasesincreasesexponentially.exponentially.
■■ # of access port# of access portremains stable.remains stable.
■■ Implication:Implication:–– # of transistors per# of transistors per
pinpin (Testing(TestingComplexity Index)Complexity Index)increases rapidly.increases rapidly.
Te s t i ng C o m pl e xi ty Inde x - [# Tr . pe r P i n ]
19920.5
20072004200119981995
1.60E+ 5
0.10.120180.250.35
1.00E+ 5
1.40E+ 5
4.00E+ 4
2.00E+ 4
0.00E+ 0
6.00E+ 4
8.00E+ 5
Im p lic a t io n s o f S IA R o a d m a p : Testing
F. Size [ µµµµm]Year
Sourc e : W . Ma ly , 1996
Source: SIA Roadmap
16
Built-In Self Test (BIST)Built-In Self Test (BIST)
■■ Solution: Dedicated built-inSolution: Dedicated built-inhardware for embedded testhardware for embedded testfunctions.functions.
ExternalTest
StandardDigitalTester
LimitedSpeed/
Accuracy
LowCost-per-Pin
EmbeddedTest
(Built-in)
Pattern GenerationResult Compression
Precision TimingDiagnostics
Power ManagementTest Control
Support forBoard-level Test
System-Level Test
Logic
.
Mixed-Signal
Memory
I/Os &Interconnects
Source: LogicVision
■■ No need for expensiveNo need for expensiveATE.ATE.
■■ At-speed testing.At-speed testing.■■ Current test possible.Current test possible.■■ Support O&M.Support O&M.■■ Support field test.Support field test.
Challenges to the CADChallenges to the CADCommunitiesCommunities
■■ System specification with very high-levelSystem specification with very high-levellanguages.languages.
■■ Modeling techniques for heterogeneous system.Modeling techniques for heterogeneous system.
■■ Testing must be considered during the designTesting must be considered during the designprocess.process.
■■ Design verifications -> get the whole system rightDesign verifications -> get the whole system rightthe first time!the first time!
■■ Very efficient power saving techniques.Very efficient power saving techniques.
■■ Global optimization.Global optimization.
17
The Electronics System DesignerThe Electronics System Designer
Low costLow cost
High perf.High perf.Low powLow pow
Good testabilityGood testability
abilityabilityX-X-
Conclusion RemarksConclusion Remarks
■■ Much of design of digital systems is managingMuch of design of digital systems is managingcomplexity.complexity.
■■ What is needed: new techniques and tools to helpWhat is needed: new techniques and tools to helpthe designers in the design process, taking intothe designers in the design process, taking intoaccount different aspects.account different aspects.
■■ We need especially design tools working at theWe need especially design tools working at thehigher levels of abstraction.higher levels of abstraction.
■■ If the complexity of the microelectronicsIf the complexity of the microelectronicstechnology will continue to grow, the migrationtechnology will continue to grow, the migrationtowards higher abstraction level will continue.towards higher abstraction level will continue.