Dinamičke karakteristike

logičkih kolalogičkih kola

• IO – izlazna struja

• IOH – maksimalna izlazna struja logičke

jedinice

• IOL – maksimalna izlazna struja logičke nule

Kašnjenja

50%

50%50%

PLH PDt t=Wt

PHLt

50%

PLHt

WtPHL PDt t=

Dinamički parametri (CMOS)

• Ulazna kapacitivnost Ci

• Faktor grananja fan-out, nf

• P total power dissipation

• PT transient power dissipation

• PQ quiescent power dissipation

• PC capacitive power dissipation

Faktor grananja (fan-out)

• Kod CMOS fan-out je dinamička karateristika

• Definiše se različito kod različitih proizvođača, na pr:

• Broj ulaza logičkih kola iste familije koja se mogu

vezati na izlaz logičkog kola tako vreme uspona bude

manje ili jednako od unapred zadatog vremena

• Broj ulaza logičkih kola iste familije koja se mogu

vezati na izlaz logičkog kola tako kašnjenje bude

manje ili jednako od unapred zadatog

• Broj ulaza logičkih kola iste familije koja se mogu

vezati na izlaz logičkog kola tako da se VIH dostigne

za unapred zadato vreme

• Primer za dostizanje VIH

n

DDVOHR t

τ

∆−

nstCR

VtvVvv

IOH

IHDD

100,

)(,)(,0)0(

=∆=

=∆=∞=+

τ

DD

InC

OLR

OHR

( ) ( ) ( (0 ) ( ))

(1 )

ln(1 )

f

f

n

t

nIH DD

IHf

DD

v t v v v e

V V e

t Vn

V

τ

τ

τ

−

∆−

∆ = ∞ + + − ∞

= −

∆⇒ = − −

T C Q

Q DD DD

P P P P

P I V

= + +

= ⋅

Statička snaga disipacije u slučaju tranzistora velike

geometrije, na pr. 74HC serija logičkih kola je

zanemarljiva u odnosu na dinamičke snage. Sa

smanjenjem geometrije struje curenja rastu, tako da je u

submikronskoj tehnologiji (P4) ta snaga istog reda

veličine kao i ostale.

0 A

1 0 0 u A

2 0 0 u A

3 0 0 u A

Snaga disipacije u prelaznom režimu

2T pd DD iP C V f= × ×

Cpd – kapacitivnost snage

disipacije (konstanta

proporcionalnosti)

4 . 9 9 6 u s 5 . 0 0 0 u s 5 . 0 0 4 u s 5 . 0 0 8 u s 5 . 0 1 2 u s 5 . 0 1 6 u s 5 . 0 2 0 u s 5 . 0 2 4 u s 5 . 0 2 8 u s

0 V

1 0 V

2 0 V

V ( M 7 : d ) V ( M 5 : d ) V ( M 3 : d ) V ( M 1 : d )

0 V

1 0 V

2 0 V

S E L > >

I s ( M 8 ) I s ( M 6 ) I s ( M 4 ) I s ( M 2 )

Interval 200ns

Dinamička snaga

1 . 5 m A

V ( V 2 : + )

0 V

5 V

1 0 V

2C L DD oP C V f= × ×

4 . 0 u s 5 . 0 u s 6 . 0 u s 7 . 0 u s 8 . 0 u s 9 . 0 u s

V ( C 4 : 2 ) V ( C 3 : 2 ) V ( C 2 : 2 ) V ( C 1 : 2 )

0 V

5 V

1 0 V

1 5 V

S E L > >

I s ( M 8 ) I s ( M 6 ) I s ( M 4 ) I s ( M 2 )

0 A

0 . 5 m A

1 . 0 m A

1 . 5 m A

Interval 5µs, CL= 20,80,100,200pf

Kola niskog i srednjeg stepena integracije – Pc

dominantno

Familije, osobine i realizacija

logičkih kolalogičkih kola

TTL

• Kašnjenje u ns

• Standard 10

• LS 10• LS 10

• ALS 4

• S 3

• F 2

ECL

XNILI

ILIY

\ZZ

-Vref

-VEE

I1

I2I3

24

5 3

MEC I 8nS

MEC II 2nS

MEC III (16XX) 1nS

101xx 100 series 10K ECL, 3.5nS

102xx 200 series 10K ECL, 2.5nS

108xx 800 series 10K ECL, voltage compensated, 3.5nS

10Hxxx 10K - High speed, voltage compensated, 1.8nS10Hxxx 10K - High speed, voltage compensated, 1.8nS

10Exxx 10K - ECLinPS, voltage compensated, 800pS

100xxx 100K, temperature compensated

100Hxxx 100K - High speed,temperature compensated

100Exxx 100K - ECLinPS, temp, voltage comp., 800pS

Integrisano 150ps

• Potrošnja skoro da ne zavisi od prekidanja

• 25 x brži od najbržeg CMOS-a

• Niska integracija

• Može GaAs

• Primena – ALU superkompjutera• Primena – ALU superkompjutera

Realizacija logičkih kola u

CMOS tehnologijiCMOS tehnologiji

Fizička realizacija CMOS invertora

Zaštita

Moraju na ulazima da budu

obe nule da bi na izlazu bila

jedinica

NILI

X Y Z X Y X Y⋅ = = ⋅ = +

2

31

VDD

A

Y

C

B

U1

NOR3CB

AY

Prenosna funkcija

Dvostruko baferisanje

( ) ( )22 2

DSD GS T DS DS DD T DS

om

B VI V V V V B V V V

r = − − ≈ − =

ox

WB C

Lµ=

1 2 3 4 5 6

3 4 5 62

34

NILI i ILI

2

31 1 2 3 4 5 6

NI i I

1 2 3 4 5 62

34

Y

VDD

1

23

1

23EN

X

Y

EN

X1 3

2Trostatička kola

Y=X

VDD

EN=1

X

Y=Hi Z

VDD

EN=0

X 0

1

Integrisano kolo 74HC241

SRAM

CLK2

D1

Q3

CLK2

D1

Q3

1 3 1 3

A0 S0

A9

A1

S 1023

Dekoder

CLK2

D1

Q3

CLK2

D1

Q3

CS

1

23

1

23

WE

OED7D0

Povezivanje memorija na

magistralu

A010

A19

A28

A37

A46

A55

A64

A73

25

D011

D112

D213

D315

D416

D517

D618

D719

U1

A[0:15]

D[0:7]

A0A1A2A3A4A5A6A7A8

D0D1D2D3D4D5D6D7

A010

A19

A28

A37

A46

A55

A64

A73

A82524

D011

D112

D213

D315

D416

D517

D618

D719

U2

A1A0

A4A3A2

A6A5

A9A8A7

D1D0

D4D3D2

D7D6D5

\WR

\RD

142

3

U4

A15A14A13

A7A8

25

A924

A1021

A1123

A122

CS120

OE22

WE27

D7A8A9A10A11A12

142

3

U5

A8A9

24

A1021

A1123

A122

CS120

OE22

WE27

A9

A12A11A10

Bidirekcioni bafer

74HC245

Kola sa otvorenom drejnom

(kolektorom)

1 2

Y

X1 2

X Y

1 0

0 Hi Z

X Y

X Y

= ⇒ =

= ⇒ =

Kod TTL logike, na izlazu je NPN tranzistor

Primena – wired OR logika

Primer 1: komparator

X0Y0 1

2

3

12

3

VDD

X1

Yn

Y1

Xn

Z

12

3

12

3

12

3

alternativa

Primer 2

Zajednički prekid od više periferija (prekid je

aktivan na log. nuluVDD

INTR

PerNPer1

D7

13

2

13

2

13

2

13

2

1

23

1

23

CS2CS1

RD

D[0..7]

D0D7D0

D7

Serijska logika

XOR 74HC86

Ušteda u površini,

potrošnji

1,

0,

B Y A

B Y A

= =

= =

Analogni multiplekser-

demultiplekser 2/1

Vout

V0

D0

Q

1 2 1 2A0

Vout

V1

Q

D1

A

2 2 2 2 8tran invertoriprekidacin = × + × =

1

23

1

23

1

23

1 2 1 2A

D1

D0

Q

21 2 1 2A

3 4 2 2 16tran invertoriNIn = × + × =

D0D0

D1

A

Q

D1

D2D0

D3Q

D1

Q

D1

D0

A

Q

Mux 4/1

A

D1

A1A0

3 4 2 4 20

* 3 12 2 4 44

tran prekidaci invertori

tran NI invertori

n

n

= × + × =

= × + × =

BICMOSVDD

1 2

142

3

Ostale MOS tehnologije

• NMOS / Pseudo NMOS

• SCL

• Dinamička logika

• Domino logika

• Adijabatska logika• Adijabatska logika

• Clocked CMOS Logika (C 2 MOS).

• NP Domino Logika (Zipper CMOS).

• Cascade Voltage Switch Logika (CVSL).

• Source Follower Pull-up Logika (SFPL).