-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
1/107
nvmntul profesional i tehnic n domeniul TIC
Proiect cofinanat din Fondul Social European n cadrul POS DRU 2007-2013
Beneficiar Centrul Naional de Dezvoltare a nvmntului Profesional i Tehnic
str. Spiru Haret nr. 10-12, sector 1, Bucureti-010176, tel. 021-3111162, fax. 021-3125498, [email protected]
Componente i circuite electronice n telecomunica ii
Material de predare partea a II-a
Domeniul: Tehnic
Calificarea: Tehnician de telecomunicaii
Nivel 3cc
2009
mailto:[email protected]:[email protected] -
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
2/107
AUTOR:
NINA OLTEAN profesor grad didactic I
COORDONATOR:
MIRELA LIE - profesor grad didactic I
CONSULTAN:
IOANA CRSTEA expert CNDIPT
ZOICA VLDU expert CNDIPT
ANGELA POPESCU expert CNDIPT
DANA STROIE expert CNDIPT
Acest material a fost elaborat n cadrul proiectului nvmntul profesional i tehnic ndomeniul TIC, proiect cofinanat din Fondul Social European n cadrul POS DRU 2007-2013
2
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
3/107
CuprinsI. Introducere .........................................................................................................................................5II. Documente necesare pentru activitatea de predare .........................................................................7
III. Resurse ............................................................................................................................................8
Tema 4. Funcii logice ......................................................................................................................8Fia suport 4.1. Forme de exprimare a funciilor logice ............................................................8
Tema 4. Funcii logice ....................................................................................................................13Fia suport 4.2. Minimizarea funciilor logice ...........................................................................13
Tema 5. Pori logice .......................................................................................................................16Fia suport 5.1. Tipuri de pori logice ........................................................................................16
Tema 5. Pori logice .......................................................................................................................21
Fia suport 5.2. Parametrii electrici (I) ......................................................................................21Tema 5. Pori logice .......................................................................................................................28
Fia suport 5.3. Parametrii electrici (II) .....................................................................................28Tema 5. Pori logice .......................................................................................................................36
Fia suport 5.4. Intrrile neutilizate ale porilor logice ..............................................................36Tema 5. Pori logice .......................................................................................................................39
Fia suport 5.5. Sinteza funciilor logice cu pori logice ...........................................................39
Tema 6. Circuite logice combinaionale ........................................................................................43Fia suport 6.1. Decodificatoare .................................................................................................43
Tema 6. Circuite logice combinaionale ........................................................................................48
Fia suport 6.2. Codificatoare ....................................................................................................48Tema 6. Circuite logice combinaionale .......................................................................................51
Fia suport 6.3. Demultiplexoare ...............................................................................................51Tema 6. Circuite logice combinaionale ........................................................................................55
Fia suport 6.4. Multiplexoare i comparatoare digitale ........................................................... 55
Tema 7. Circuite logice secveniale ...............................................................................................60Fia suport 7.1. Prezentare general a circuitelor basculante bistabile ....................................60
Tema 7. Circuite logice secveniale ...............................................................................................63Fia suport 7.2. Circuite basculante bistabile de tip R-S ...........................................................63
Tema 7. Circuite logice secveniale ...............................................................................................67
Fia suport 7.3. Circuite basculante bistabile de tip J-K ...........................................................67Tema 7. Circuite logice secveniale ...............................................................................................71
Fia suport 7.4. Circuite basculante bistabile de tip Master-Slave ............................................71Tema 7. Circuite logice secveniale ...............................................................................................74
Fia suport 7.5. Circuite basculante bistabile de tip T ...............................................................74
Tema 7. Circuite logice secveniale ...............................................................................................77Fia suport 7.6. Circuite basculante bistabile de tip D ..............................................................77
Tema 7. Circuite logice secveniale ...............................................................................................79Fia suport 7.7. Prezentare general a numrtoarelor electronice ..........................................79
Probe scrise i pe suport electronic ................................................................................................81
Tema 7. Circuite logice secveniale ...............................................................................................82Fia suport 7.8. Numrtoare electronice asincrone ..................................................................82
Tema 7. Circuite logice secveniale ...............................................................................................87Fia suport 7.9. Numrtoare electronice sincrone ....................................................................87
Tema 7. Circuite logice secveniale ...............................................................................................91
Fia suport 7.10. Circuite de memorare .....................................................................................91
Tema 7. Circuite logice secveniale ...............................................................................................96Fia suport 7.11. Registre ...........................................................................................................96
IV. Fi rezumat ...........................................................................................................................102
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
4/107
V. Index de prescurtri i abrevieri .................................................................................................. 104
VI. Bibliografie .................................................................................................................................107
4
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
5/107
I. IntroducereMaterialele de predare reprezint o resurs suport pentru activitatea de predare,
instrumente auxiliare care includ un mesaj sau o informaie didactic.
Prezentul material de predare se adreseaz cadrelor didactice care predau n licee
tehnologice, profilul Tehnic, calificarea Tehnician de telecomunicaii.
Modulul Componente i circuite electronice n telecomunicaii, pentru care a fost
elaborat materialul, are alocate 66 ore, dintre care:
Laborator tehnologic: 16 ore.
Coninuturile din modulul Componente i circuite electronice n telecomunicaii
vizeaz atingerea competenelor tehnice specializate Identific componente
electronice i Analizeaz montaje cu circuite integrate digitale agregate cu
competenele din unitile de competene cheie Procesarea datelor numerice i
Comunicare.
Acest material vizeaz numai competenele tehnice specializate.
Competene/Rezultate ale nvrii Teme
Fie suport
Identificcomponenete
electronice
Analizeaz montajecu circuite integrate
digitale
Tema 4: Funcii logice Fia 4.1Forme deexprimare a funciilor logiceFia 4.2 Minimizareafunciilor logice
Tema 5: Pori logice Fia 5.1Pori logiceFia 5.2 Parametrii electrici(I)Fia 5.3 Parametrii electrici(II)Fia 5.4 Sinteza funciilorlogice cu pori logice
Tema 6: Circuite logicecombinaionale
Fia 6.1 Decodificatoare
Fia 6.2 Codificatoare
Fia 6.3 Demultiplexoare
Fia 6.4 Multiplexoare i
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
6/107
Competene/Rezultate ale nvrii Teme
Fie suport
comparatoare digitale
Tema 7: Circuite logicesecveniale
Fia 7.1 Prezentaregeneral acircuitelor
basculante bistabileFia 7.2 Circuitebasculante bistabile R-SFia 7.3 Circuitebasculante bistabile J-KFia 7.4 Circuitebasculante bistabileMaster-SlaveFia 7.5 Circuite
basculante bistabile tip TFia 7.6 Circuitebasculante bistabile tip DFia 7.7 Prezentaregeneral a numrtoarelorelectroniceFia 7.8 NumrtoareasincroneFia 7.9 NumrtoaresincroneFia 7.10 Circuite dememorieFia 7.11 Registre
Temele abordate n prezentul material de predare Partea aII-a - nu acoper n
ntregime coninuturile aferente modulului Componente i circuite electronice n
telecomunicaii, conform Standardelor de Pregtire Profesional corespunztoare
calificrii.
Pentru atingerea rezultatelor nvrii corespunztoare modulului Componente i
circuite electronice n telecomunicaii, este necesar a se parcurge i coninuturile
abordate n Partea I a materialului de nvare
6
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
7/107
II. Documente necesare pentru activitatea de predarePentru predarea coninuturilor abordate n cuprinsul materialului de fa , cadrul
didactic are obligaia de a studia urmtoarele documente:
Standardul de Pregtire Profesional pentru calificarea Tehnician detelecomunicaii, nivelul 3 www.tvet.ro, seciunea SPP sau www.edu.ro ,
seciunea nvmnt preuniversitar
Curriculum pentru calificarea Tehnician de telecomunicaii, nivelul 3
www.tvet.ro, seciunea Curriculum sau www.edu.ro , seciunea nvmnt
preuniversitar
Alte surse pot fi: literatur (inclusiv reviste) de specialitate, culegeri de probleme
specializate, precum i site-uri internet de specialitate.
7
http://www.tvet.ro/http://www.edu.ro/http://www.tvet.ro/http://www.edu.ro/http://www.tvet.ro/http://www.edu.ro/http://www.tvet.ro/http://www.edu.ro/ -
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
8/107
III. Resurse
Tema4. Funcii logice
Fia suport 4.1. Forme de exprimare a funciilor logiceCompetene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
O funcie logic este definit de una sau mai multe variabile care nu pot lua
dect valorile 0 sau 1. Funcia logic poate conine un numr variabil de termeni.
Numrul maxim de termeni N este egal cu 2n (unde n este numrul de variabile
ale funciei).
n aparatura digital valorile logice 0 i 1 ale variabilelor funciei sunt
reprezentate prin dou potenialuri diferite.
Expresiile booleene sau funciile logice pot fi reprezentate n diferite moduri. Vomexemplifica acest lucru pe o funcie oarecare f.
a. Reprezentarea cu tabel de adevr
Cea mai simpl reprezentare a unei funcii booleene este dat de tabelul de adevr.
Reprezentarea tabelar cuprinde toate combinaiile posibile de variabile de intrare
i nregistreaz, n dreptul fiecreia, valoarea corespunztoare la ieire pentru funcia f.Cu alte cuvinte, tabelul de adevr listeaz ieirile pentru toate combinaiile posibile de
valori de intrare.
Exemplu: Pentru o funcie foarecare cu trei variabile
A, B, C tabelul de adevr poate fi:A B C f 0 0 0 00 0 1 00 1 0 1
0 1 1 11 0 0 01 0 1 01 1 0 01 1 1 1Tabelul 1
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
9/107
b. Reprezentarea sub form canonic: forma canonic normal disjunctiv
Una dintre formele de reprezentare cel mai des ntlnite este o expresie constnd
din variabile conectate printr-un operatorAND rezultnd termeni care vor fi conectai cu
operatori OR.
Reprezentarea aceasta poart numele de form canonic normal disjunctiv
( f.c.n.d.) sau sum de produse.
Fiecare operaie AND poate fi privit ca o multiplicare boolean (produs), iar termenul
obinut din variabile conectate de operatori AND este un termen-produs.
Operatorul OR se poate asimila cu o nsumare boolean, iar expresia cu termeniprodus conectai de operatori OR este o expresie sum-de-produse sau forma
canonic normal disjunctiv.
De exemplu, urmtoarea expresie este o sum de produse complet pentru o funcie de
trei variabile :
( ) ABCCABCBACBABCACBACBACBACBAf +++++++=,,
Notnd CBA cu 0P , CBA cu 1P , etc., forma canonic normal disjunctiv se poaterescrie astfel:
f(A, B, C)= P0 +P1+ P2 +P3 +P4 +P5+P6+P7
c. Reprezentarea sub form canonic: forma canonic normal conjunctiv
O alt modalitate de exprimare a funciilor logice este cea numit produs de sume sau
forma canonic normal conjunctiv( f.c.n.c.).
Ea se obine din operatori AND care conecteaz termeni legai prin operatori OR.
Pentru o funcie logic de trei variabile, forma canonic normal conjunctiv complet se
scrie astfel:
( )
( )( )( )( )( )( )( )( )CBACBACBACBACBACBACBACBACBAf
++++++++++++++++
=,,
9
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
10/107
Notnd ( ) =++ CBA S0 , ( ) =++ CBA S1 etc, funcia se poate rescrie:
f(A, B, C)= S0 S1S2S3S4S5S6S7
d. Reprezentarea prin diagrame Veitch-Karnaugh
Diagramele Veitch-Karnaugh sunt o reprezentare grafic a formelor canonice.
Diagrama Veitch-Karnaugh const dintr-o suprafa bidimensional de ptrate sau
csue, fiecare ptrat/csu corespunznd unui termen produs canonic.
O caracteristic a diagramelorVeitch-karnaugh este aceea c orice csu difer
de csua adiacent printr-o singur variabil.
Dou diagrame Veitch-Karnaugh cu trei i patru variabile sunt prezentate mai jos. Sunt
opt, respectiv aisprezece combinaii a cte trei /patru variabile i fiecreia dintre aceste
combinaii i este alocat cte o csu n diagram.
e.Reprezentarea sub form elementar
Spre deosebire de formele canonice prezentate mai sus, termenii formelor
elementare nu conin toate variabilele de intrare.
Se poate ajunge de la o form de reprezentare canonic la una elementar prin
operaia numit minimizare.
Formele elementare de exprimare a unei funcii ofer avantaje fa de formelecanonice la realizarea practic (implementare) a funciei deoarece numrul de circuite i
componente electronice implicat este mai mic.
C 0
C 1
A B AB AB AB
0 0 01 11 10 P0 P2 P6 P4P
1P
3P
7P
5CD 11
CD 10
CD 00
CD 01
A B AB AB AB0 0 01 11 10 P
0P
4P
12P
8
P
1P
5P
13P
9 P3
P7
P15
P11
P
2P
6P
14P
10
Figura 1Diagrama V-K
pentru 3 variabile de intrare
Figura 2Diagrama V-K
pentru 4 variabile de intrare
10
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
11/107
Exemplu de scriere a unei funcii sub form elementar:
( ) CBBACBAf +=,,
11
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
12/107
Sugestii metodologice
UNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas obinuit sau ntr-o sal dotat cu
echipament electronic.
CUM PREDM?
Clasa poate fi organizat frontal sau pe grupe de 3-4 elevi.
Pentru predarea pe grupe, se recomand activiti de internvare, fiecare grup
avnd sarcina de a prezenta clasei cte una dintre formele de reprezentare a funciilor
logice.
Se recomand utilizarea unui soft educaional pentru activitile de fixare a noilorcunotine, cum ar fi:
o Activiti de asociere ntre denumirea reprezentrii funciei i reprezentarea dat
o Activiti de tip rebus cu noiunile nvate
Ca material suport se poate folosi o prezentare Powerpoint.
Ca materiale de evaluare se recomand:
o Probe orale i scrise
o Interevaluarea
o Autoevaluarea
12
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
13/107
Tema 4. Funcii logice
Fia suport 4.2. Minimizarea funciilor logiceCompetene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Prin minimizare se nelege trecerea de la o form canonic la o form
elementar de exprimare a funciei, prin eliminarea unor variabile de intrare din termenii
funciei.
Scopul minimizrii const n obinerea unei expresii a crei implementare va
costa mai puin sau care va opera mai rapid dect prin implementarea expresiei iniiale.
Una dintre cele mai rspndite metode de minimizare este aceea utiliznd diagramele
Veitch-Karnaugh.
Minimizarea prin diagramele Veitch-Karnaugh reprezint o metod vizual
simpl de identificare a termenilor care pot fi combinai.
Tehnica minimizrii cu ajutorul diagramelor Veitch-Karnaugh:
I. Se ncepe, de obicei, de la funcia exprimat ca sum de produse.
II. Se marcheaz cu 1 csuele din diagrama Veitch-Karnaugh care corespund
termenilor din expresie; csuele rmase pot fi marcate fie cu zerouri pentru a
indica faptul c funcia va fi 0 n aceste situaii, fie vor rmne goale.
III. Se grupeaz cele mai largi suprafee valide de 1 formate din csue adiacente pe
orizontal sau vertical (suprafeele pot conine un numr de ptrate egal cu
puteri ale lui 2).
IV. Csuele de-a lungul unei laturi sunt considerate adiacente inclusiv cu cele de pe
latura opus (sus i jos sau stnga i dreapta), ntruct ele corespund termenilor
care au doar o variabil diferit.
V. Aceste suprafee maximale corespund termenilor elementari, iar reprezentarea
grafic este ilustrarea teoremei:
13
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
14/107
ABABA =+
VI. Forma elementar se obine ca o sum de produse, unind prin operatori I
(AND) termenii elementari rezultai n urma etapei V.
Exemplu: S se minimizeze funcia
f = P0+P2+P5+P7+P8+P9 +P10 +P11 +P12 +P14
folosind diagrama V-K .
REZOLVARE:
AB
CD
00 01 11 10
00 1 1 1
01 1 1
11 1 1
10 1 1 1
Figura 3
BADABDADBAf +++=
Pentru construirea diagramei Karnaugh se poate porni i de la f.c.n.c., caz
n care suprafeele maximale vor fi date de csuele adiacente coninnd 0
logic.
Se prefer, totui, lucrul cu f.c.n.d., care are avantajul, pe lng
comoditatea oferit de lucrul cu expresii algebrice care conin sume deproduse, i pe acela al implementrii cu pori tip NAND, mai rspndite i
mai avantajoase tehnologic.
14
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
15/107
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
16/107
Tema 5. Pori logice
Fia suport 5.1. Tipuri de pori logiceCompetene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
O poart logic este un circuit electronic cu una sau mai multe intrri i o singur
ieire.
Poarta logic accept pe fiecare intrare una din dou tensiuni i genereaz la ieireuna din dou tensiuni.
n acest sens, ne referim uneori la tensiunile porilor logice ca la un nivel logic
de tensiune nalt (SUS sau HIGH) i, respectiv, un nivel logic de tensiune
joas (JOS sau LOW).
Algebra boolean folosete trei operatori fundamentali cu care pot fi definite toate
funciile logice ce pot fi ndeplinite de porile logice, i anume:
NU ( Englez: NOT ) (negare, inversare)
I ( Englez: AND)
SAU ( Englez: OR)
Toate funciile care se obin cu ajutorul acestor operatori sunt implementate de circuite
numite pori logice.
1. Poarta NU (NOT)
Porile logice opereaz, dup cum s-a artat mai sus, cu semnale de intrare numitevariabile logice, adic variabile care pot fi sau adevrate, sau false (1 sau 0).
De multe ori, se dorete ca, n timpul funcionrii dispozitivelor electronice, o
variabil s fie modificat, de exemplu din 1 n 0 sau din 0 n 1. Aceasta este chiar
operaia fundamental NU, realizat de poarta NU (NOT).
Tabelul de adevr, simbolul de circuit i expresia boolean corespunztoare unei pori
NU (NOT) sunt:
A f
0 1
1 0
16
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
17/107
Cnd intrarea este SUSieirea este JOS i invers.
2. Poarta I (AND)
n proiectarea unui sistem digital se dorete, uneori, stabilirea momentului n care dou
semnale logice preiau simultan valoarea logic 1.
n aplicaii cu semnale de control, exist multe situaii n care trebuie dat o
comand dac mai multe condiii sau evenimente coexist. Este exact ceea ce fac
operatorul i poartaI (AND).
Tabelul de adevr, simbolul de circuit i expresia boolean corespunztoare unei pori
I sunt prezentate mai jos:
CBAf =
Cnd toate intrrile sunt SUS ieirea este SUS.
3. Poarta SAU (OR)
Aceast poart semnaleaz prezena, n mod obinuit, a cel puin unui eveniment,
lucru indicat prin asocierea variabilei 1. Operaia SAU i poartaSAU corespunztoare
modeleaz astfel de situaii.
Tabelul de adevr, simbolul de circuit i expresia boolean corespunztoare unei poriSAU cu trei intrri vor fi:
A B C f
0 0 0 00 0 1 00 1 1 00 1 0 01 0 0 01 0 1 01 1 0 01 1 1 1
A Af=
ABC
Tabelul 3
Tabelul 2Figura 4
Figura 5
17
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
18/107
A B C f 0 0 0 00 0 1 10 1 1 10 1 0 11 0 0 1
1 0 1 11 1 0 11 1 1 1
Pentruorice intrareSUSieirea va fiSUS.
4. Poarta I-NU (NAND)
Pentru a implementa funciile I, SAU i NU, ca dealtfel orice expresie boolean,
se pot folosi pori universale. Una dintre acestea este poartaI-NU (NAND).
Tabelul de adevr, simbolul de circuit i expresia boolean pentru o poart I-NU
(NAND) cu trei intrri sunt:
Orice intrareJOSva produce ieireaSUS.
5.Poarta SAU-NU (NOR)
A B C f 0 0 0 10 0 1 10 1 0 11 0 0 10 1 1 11 0 1 11 1 0 11 1 1 0
AB
C
CBAf ++=
ABC
CBAf =
Tabelul 5
Tabelul 4Figura 6
Figura 7
18
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
19/107
O alt poart universal este poarta SAU-NU (NOR). Pentru o poart SAU-NU
(NOR) cu trei intrri, tabelul de adevr, expresia boolean i simbolul de circuit sunt:
OriceintrareSUSproduceieireaJOS.
Orice poart care realizeaz operaia NOR n logic pozitiv, realizeaz operaia
NAND n logic negativ i invers.
6. Poarta SAU EXCLUSIV (XOR)
Ieirea porii SAU EXCLUSIV (EXCLUSIVE OR) este n starea1 atunci i numai
atunci cnd o singur intrare este n starea 1.
Pentru o poart SAU EXCLUSIV cu dou intrri simbolul, funcia boolean i tabelul de
adevr sunt cele de mai jos:
Aceast poart poate fi privit i ca o combinaie de pori I i SAU.
A B C f 0 0 0 10 0 1 00 1 0 01 0 0 00 1 1 01 0 1 01 1 0 01 1 1 0
A B f
0 0 0
0 1 1
1 0 1
1 1 0
A
BBAf =
ABC
CBAf ++=
Tabelul 7
Tabelul 6
Figura 8
Figura 9
19
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
20/107
Sugestii metodologice
UNDE PREDM? Coninutul poate fi predat ntr-o sal de clas obinuit sau ntr-un
laborator tehnologic.
CUM PREDM?
Clasa poate fi organizat pe grupe de 3-4 elevi.
Pentru predarea pe grupe n laboratorul tehnologic, se recomand
utilizarea de module de lucru de electronic digital la care s se
fac verificarea tabelelor de adevr corespunztoare porilor logice
simple i universale.
Se recomand utilizarea unui soft educaional pentru activitile defixare a noilor cunotine, cum ar fi activiti de tip rebus
Ca material suport se poate folosi o prezentare Powerpoint.
Ca materiale de evaluare se pot folosi:
o Probe scrise i practice
o Interevaluarea
o Autoevaluarea
20
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
21/107
Tema 5. Pori logice
Fia suport 5.2. Parametrii electrici (I)Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Circuitele logice sunt realizate din tranzistoare, diode i rezistoare sub form de
circuite integrate. Practic, se utilizeaz tehnologia circuitelor semiconductoare integrate
care presupune nglobarea, ntr-o singur capsul, a mai multor pori.
Se utilizeaz termenul de integrare pe scar mic SSI (Englez: Small Scale
Integration) atunci cnd numrul de pori pe capsul este mic (de obicei sub12).
Pentru un numr de pori pe capsul pn la 100 se utilizeaz termenul de integrare pe
scar medie MSI (Englez: Medium Scale Integration ), pentru circuite logice cu 100
pn la 1000 de pori pe capsul se folosete denumirea de Integrare pe scar larg
LSI (Englez: LargeScale Integration), iar pentru un numr de mii de pori pe capsul,
se folosete termenul de Integrare pe scar foarte larg VLSI (Englez: Very LargeScale Integration).
Porile tip TTL
Prima familie de pori integrate, nc utilizat, care a reprezentat un succes tehnologic a
fost familia numit TTL (Englez: Transistor Transistor Logic, Romn: Logic tip
tranzistor-tranzistor).
Numrul de pori pe capsul specific acestei tehologii este mic, de obicei ntre 2 i 100.
Familia TTL este una dintre cele mai populare familii; logica TTL asigur realizarea unor
circuite destul de complexe pe un acelai cip (Engl: chip; bucat mic de
semiconductor pe care se formeaz simultan componentele unui circuit integrat).
Porile tip MOS
21
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
22/107
Porile tip metal oxid siliciu (Englez: metal oxide silicon) au nlocuit porile TTL n
multe situaii practice i sunt utilizate n circuitele integrate pe scar foarte larg datorit
consumului de putere mult mai mic.
Un tranzistorMOS are trei terminale, terminalul surs (Englez: source), terminalul
dren (Englez: drain), i terminalul poart (Englez: gate). Se pot utiliza att
tranzistoare cu canal n ct i tranzistoare cu canal p.
Cu ajutorul tranzistoarelor MOS, care nlocuiesc tranzistoarele bipolare, se poate
obine o densitate mare de integrare.
Timpii de comutare pot fi mbuntii prin utilizarea CMOS (COMPLEMENTARYMOS), tehnologie n care sunt utilizate ambele tipuri de tranzistoare MOS
Integratele CMOS au nglobat i o reea de protecie contra descrcrilor
electrostatice care pot aprea ntre dou terminale ale circuitului, pentru a se mpiedica
strpungerea oxidului de poart al tranzistoarelor pentru descrcri electrostatice de
pn la 1kV.
Toate circuitele MOS vor fi introduse n ambalaje antistatice i conductive. Stocarea
sau transportul vor fi fcute n ambalajele livrate de fabricant sau cu terminalele
"cufundate" n materiale spongioase conductive.
Este recomandat legarea la mas a tuturor echipamentelor de manipulare.
Suprafeele de lucru utilizate trebuie s fie conductive. Cei care lucreaz cu circuite
CMOS vor purta la ncheietura minii un fir conductiv nseriat cu o rezisten de 1 M,conectat la mas.
n continuare vor fi stabilite cteva convenii care vor fi utilizate n studiul circuitelor
integrate digitale.
Notm cu I - input (intrare)
O - output (ieire)
22
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
23/107
Lucrnd n logica pozitiv, n care atribuim zero logic celui mai sczut nivel de
tensiune i unu logic celui mai ridicat nivel de tensiune, considerm:
L - LOW LEVEL ("0")
H - HIGH LEVEL ("1")
VCC - tensiunea de alimentare (la circuitele TTL);
GND - GROUND (punct de mas);
VDD, VSS - tensiuni de alimentare la circuitele CMOS;
NC - neconectat.
Definim ca tranziie pozitiv a unui semnal trecerea (frontul) semnalului din nivel
logic jos n nivel logic sus, iartranziie negativ, din nivel logic sus n nivel logic jos.
Dac acionarea se face pe front, aceasta se marcheaz
Acionarea pepalierse noteaz cu valoarea logic corespunztoare.
Simbolul " " pe o intrare indic nivelul activ jos (intrarea acioneaz pe nivelul de
"0" logic).
Nivelurile de tensiune logice i curenii corespunztori
Dispozitivele logice necesit, la intrare, un nivel minim de tensiune pentru a nregistra
un 1 logic, i un nivel maxim de tensiune pentru a nregistra 0 logic.
VIHnivelul de tensiune de intrare n starea "1" (SUS)
.
Figura 10
23
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
24/107
VIH este tensiunea necesar pentru a genera un 1 logic sau SUS laintrarea porii. Dac tensiunea este sub aceast valoare, ea nu va fi recunoscut
drept 1 logic. Pentru seria 7400, toate tensiunile peste 2V vor fi tratate drepttensiuni de intrare de nivel SUS (1 logic).
VOH - nivelul de tensiune de ieire n starea "1" (SUS)
VOH este tensiunea prezent la ieirea unei pori, cnd ieirea este n 1 logic.Valoarea minim a acestei tensiuni trebuie s fie specificat.
VIL - nivelul de tensiune de intrare n starea "0" (JOS)
VIL este tensiunea necesar pentru a genera un 0 logic sau un nivel JOS laintrarea porii. Dac tensiunea este mai mare dect aceast valoare, ea nu va firecunoscut drept nivel JOS. Pentru un TTL, orice tensiune sub 0,8V va firecunoscut drept nivel JOS al tensiunii de intrare.
VOL - nivelul de tensiune de ieire n starea "0" (JOS)
VOL este tensiunea prezent la ieirea unei pori atunci cnd ieirea se afl n0 logic. Aceast tensiune are, de asemenea, valori maxime specificate.
EXEMPLU:
Pentru o poart NU, reprezentarea nivelurilor de tensiune la ieire i la intrare
este urmtoarea:
VOH VIHVOL VIL
Figura 11
24
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
25/107
Pentru circuitele TTL, 1 logic este reprezentat de o tensiune nominal de 3,4V,
dei ea poate lua valori ntre 2,4V i 5V. Asociem adesea lui 1 logic valoarea de
+5V. Tensiunea de alimentare a circuitelorTTL este tot de +5V.
Un 0 logic este reprezentat de 0,2V nominal, dar poate fi generat cu valori ntre
0V i 0,4V. n general, asociem lui 0 logic valoarea de 0V.
IOHreprezint curentul la ieirea porii asociat unui 1 logic la ieirea acesteia.
IOLreprezint curentul la ieirea porii asociat unui 0 logic la ieirea acesteia.
IIHreprezint curentul de intrare n poart asociat unui 1 logic la intrarea acesteia.
IIL reprezint curentul de intrare n poart asociat unui 0 logic la intrarea acesteia.
Valorile de tensiune i curent trebuie s asigure compatibilitatea ntre circuite
(ieirea unei pori s fie recunoscut de intrarea urmtoarei pori care trebuie
comandat ).
Variaiile produse de toleranele componentelor realizate practic, ct i celedatorate distorsiunilor i zgomotului, fac ca situaia ideal a dou niveluri unice de
tensiune, corespunztoare celor dou valori logice, s fie imposibil de obinut practic.
Pentru a se putea distinge ntre cele dou stri, trebuie prevzut o regiune
intermediar, interzis valorilor posibile ale tensiunii, iar informaia va fi reprezentat
practic prin domenii sau benzi de tensiune.
n figura de mai jos sunt definite, ca exemplu, caracteristicile nivelurilor logice ieire-
intrare pentru circuite CMOS i TTL standard.
25
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
26/107
CARACTERISTICI DE CARACTERISTICI DEINTRARE IEIRE
(V)
"1" logic ieire "1" logic intrare
REGIUNEINTERMEDIAR
REGIUNEINTERMEDIAR
"0" logic ieire "0" logic intrare
a. Circuite CMOS
5V VCC (V)
b. Circuite TTL standardFigura 12. Caracteristicile nivelurilor logice ieire intrare
5
VDD
4,9
3,5
1,5
0,01
0
VOH
VIH min
VIL max
VOL
VSS
V (V)
0
0,40,8
22,4
VOL maxVIL max
VIH minVOH min
26
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
27/107
Sugestii metodologice
UNDE PREDM? Coninutul poate fi predat ntr-un laborator tehnologic.
CUM PREDM?
Clasa poate fi organizat pe grupe de 3-4 elevi.
Pentru predarea pe grupe n laboratorul tehnologic, se
recomand utilizarea de cataloage i CI cu pori logice de tip TTL i CMOS.
Se vor ncuraja activiti de nvare practice de utilizare a cataloagelor
de produse pentru identificarea nota iilor utilizate de productori pentru
diverse CI
Profesorul va demonstra elevilor cum se utilizeaz cataloagele pentruextragerea parametrilor por ilor logice
De asemenea, se vor realiza activiti de msurare a parametrilor
electrici ai porilor de lucru.
Ca material suport se poate folosi o prezentare Powerpoint.
Ca materiale de evaluare se pot folosi:
o Probe scrise i practice
o Interevaluarea
o Autoevaluarea
27
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
28/107
Tema 5. Pori logice
Fia suport 5.3. Parametrii electrici (II)
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Imunitatea la zgomot
Pot exista mici variaii ntre nivelul de tensiune nominal declarat la diversecircuite pentru 0 logic i 1 logic. Tensiuni cobornd pn la 2V vor fi recunoscute ca 1
logic, iar tensiuni urcnd pn la 0,8V vor fi recunoscute ca 0 logic, permind prezena
n sistem a unui zgomot electric strin.
Zgomot este un termen utilizat pentru a descrie semnalele electrice nedorite ce
iau natere pe cablurile unui sistem. Provine din operaia de comutare normal a
porilor logice, care poate genera interferen n circuitele nvecinate i pe linii, att prin
radiaie electromagnetic, ct i prin variaiile surselor de alimentare asociate.
Marginea sau marja de zgomot este nivelul de tensiune prezent ca zgomot
electric care poate fi tolerat n sistem. El se exprim prin tensiunea de zgomot permis
care poate fi adunat sau sczut dintr-un semnal logic generat, astfel nct semnalul
logic s fie nc recunoscut la intrare ca nivel logic.
n TTL, marjele de zgomot, att la nivel logic 0 ct i la nivel logic 1, sunt de +0,4V.
Aceste marje de zgomot sunt aplicabile zgomotului continuu de joas frecven
(marje sau margini de zgomot de curent continuu).
Comportarea circuitelor logice sub influena zgomotului discontinuu sau de foarte
nalt frecven poate fi, ns, considerabil diferit de cea manifestat n cazul
zgomotului de joas frecven.
28
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
29/107
Zgomotele ntlnite n sistemele logice pot fi :
zgomote externe (induse n sistem de mediul nconjurtor);
zgomote n linia de alimentare (cuplate prin distribuirea n sistemul logic a alimentrii
n curent continuu i / sau curent alternativ);
zgomote n linia de mas (induse n linia de mas din cauza buclelor de mas
realizate necorespunztor);
zgomote de diafonie (sunt induse n liniile de semnal de ctre liniile de semnal
adiacente);
zgomote de la liniile de transmisie neadaptate, care determin apariia reflexiilor(reflexii n liniile de transmisie).
Zgomotul este foarte greu de analizat. El este, de cele mai multe ori, o combinaie
aleatorie a mai multor tipuri dintre zgomotele menionate mai sus.
Imunitatea la zgomot a unei familii de circuite integrate este n strns legtur cu
frecvena maxim de lucru. Micorarea timpului de rspuns al logicii determin
micorarea imunitii la zgomot.
Puterea
n cataloagele de produse intereseaz n mod deosebit parametrul numit putere
disipat.
Pd (puterea disipat) este definit ca fiind puterea absorbit de la sursa de alimentare
de o poart, la un factor de umplere de 50% i o frecven suficient de joas.
Cu ct crete complexitatea CI, disiparea de putere pe poart trebuie s scad
(n direct legtur cu cantitatea de cldur ce poate fi disipat n jonciunea
semiconductorului).
29
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
30/107
Puterea consumat de porile logice depinde de starea intrrilor i ieirilor, adic
de valorile logice pe care acestea le preiau.
De asemenea, puterea consumat variaz de la o familie de circuite integrate la
alta. Circuitele integrate mai rapide vor consuma, de regul, mai mult putere
dect cele lente, dat tehnologia modern a condus la performana realizrii de
circuite integrate digitale care consum foarte puin, fiind, n acelai timp, extrem
de rapide.
Astfel, n cazul porilor TTL standard Pd este de 10mW/poart; la circuitele
CMOS Pd este de 1mW/poart.
Tensiunea de alimentare
Circuitele CMOS se pot alimenta cu tensiuni VDD avnd valori ntre 3V i 15V, sau
ntre 3V i 18V, depinznd de tipul acestora.
Comparativ, circuitele TTL standard accept numai tensiuni de alimentare situate
ntre minim 4,75V i maxim 5,25V. (Valorile de tensiune se msoar fa de mas, dac
nu este altfel specificat.)
Att n cazul valorilor limit absolute ct i n cazul condiiilor de funcionare
recomandate, toate valorile de tensiune pentru circuitele CMOS sunt msurate n
raport cu potenialul terminalului VSS.
Viteza
Viteza dispozitivelor logice este dat dentrzierea de propagare, sau timpul de
propagare prin poart.
ntrzierea de propagare este definit ca timpul necesar ca un digit binar s fie
propagat de la intrare la ieire.
30
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
31/107
Figura 13 ntrzierea de propagareFan-out/Fan-in
Dispozitivele logice necesit curent electric la intrare pentru funcionare, acesta
depinznd de nivelul logic necesar i de tipul dispozitivului.
La ieirea porii, ele furnizeaz curent electric, care este, de asemenea, dependent de
nivelul logic al ieirii i de tipul dispozitivului.
De multe ori, ieirea unei pori logice este intrare pentru o alt poart logic din aceeai
familie. Dac ieirea unei pori poate furniza, n cele mai defavorabile condiii, suficient
curent pentru a comanda maximum zece intrri, se spune c are un fan-out egal cu 10.
FAN - IN se definete ca numrul maxim de ieiri ce pot fi conectate n paralel la o
intrare.FAN - OUT se definete ca numrul maxim de intrri ce pot fi conectate la o
ieire.
EXEMPLU: Pentru pori TTL standard FAN - OUT = 10
II I0STAREA L 1,6 mA 16 mASTAREA H 40 A 400 A
FAN - OUT = I0 / II
Avantajele utilizrii CI tip CMOS fa de circuitele integrate TTL sunt:
Problemele termice practic nu exist (dect dac circuitele CMOS lucreaz la
frecvene apropiate de frecvena lor maxim i la tensiuni de alimentare mai mari
de 10V );
decuplarea sursei de alimentare a circuitelor CMOS presupune utilizarea unui
singur condensator pe plac ( n cazul circuitelor TTL fiind necesar decuplarea
la alimentarea fiecrui circuit);
td
td
Tabelul 8
31
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
32/107
pentru circuitele CMOS, deoarece curenii de alimentare sunt foarte mici, nu sunt
necesare precauii speciale (ca n cazul circuitelor TTL ), legate de lungimea i
grosimea traseelor;
tensiunea de alimentare nu mai are valori att de restrictive, ca n cazul
circuitelor TTL.
marginea de zgomot este de 1,5V, fa de 0,4V la circuitele TTL;
consumul de putere este redus;
viteza de lucru este mare.
la nivel de sistem, schemele realizate cu circuitele CMOS sunt mai ieftine.
n scopul formrii unei imagini de ansamblu asupra performanelor diferitelor familii de
circuite logice, prezentm tabelele orientative de mai jos:
Tabelul 9 Performan e ale seriilor 4000 i 74xx00
Seria /Tehnologia Seria 4000/CMOS
Seria74HC/
CMOSde marevitez
Seria 74HCT/
CMOS de marevitez compatibilcu TTL
Seria 74LS/
TTL Schottky demic putere
Alimentarea 3 - 15V 2 - 6V 5V 0.5V 5V 0.25V
Intrri
Impedan de valori mari. Intrrile neutilizate se vorconecta la +Vss sau 0V.nmod normal intrrile nu pot ficomandate satisfctor de
ie iri 74LS.
Impedan e foarte mari. Intrrileneutilizate se vorconecta la +Vss or0V. Sunt compatibile
cu ie iri 74LS (TTL).
Intrrile neconectatepreiau valoarea 1(HIGH). Pentru a lemen ine n 0 logic ele trebuie s furnizeze
1mA la ie ire.
Fan-out
O ie ire poate comanda pn la50 intrri CMOS,74HC sau 74HCT,ns doar o intrare74LS.
O ie ire poate comanda pn la 50 intrri CMOS, 74HC sau74HCT, ns doar 10 intrri74LS.
O ie ire poate comanda pn la 10intrri 74LS sau 50intrri 74HCT.
Frecven maxim 1MHz 25MHz 25MHz 35MHz
Consum de
puterealintegratului
W W W mW
32
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
33/107
Tabelul 10 Caracteristicile CI din seria 74xx
Tabelul 11 Caracteristicile CI din seria 4000
CI din seria 74XX Numr de por i ale CI
Tipul por ii de baz Numrul de intrripe poart
7430 1 NAND 8
7420 2 NAND 4
7421 2 AND 4
7410 3 NAND 3
7411 3 AND 3
7412 3 NAND cu ie iri open collector
3
7427 3 NOR 3
7400 4 NAND 2
7402 4 NOR 2
7403 4 NAND cu ie iri open collector
2
7408 4 AND 2
7409 4 AND cu ie iri open
collector
2
7432 4 OR 2
7486 4 XOR 2
74132 4 NAND cu intrri
Trigger Schmitt
2
CI din seria 4000 Numr de por i ale
CI
Tipul por ii de baz Numrul de intrri
pe poart
4068 1 NAND/AND 8
4002 2 NOR 44012 2 NAND 4
4078 2 OR 4
4082 2 AND 4
4023 3 NAND 3
4025 3 NOR 3
4073 3 AND 3
4075 3 OR 3
4001 4 NOR 2
4011 4 NAND 2
4030 4 XOR nvechit 24070 4 XOR 2
4071 4 OR 2
4077 4 EXCLUSIVE-NOR 2
4081 4 AND 2
4093 4 NAND cu intrri
Trigger Schmitt
2
33
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
34/107
34
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
35/107
35
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
36/107
Tema 5. Pori logice
Fia suport 5.4. Intrrile neutilizate ale porilor logice
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Nu totdeauna intrrile de care dispune o poart logic vor fi utilizate. Se pune
problema corectei tratri a acestora pentru a nu se induce stri false n circuit.
La circuitele TTL, intrrile neutilizate flotante (lsate n aer) se comport ca i cum
ar fi conectate la bara de HIGH, ele preiau, deci, automat, valoarea 1 logic.
Nu se recomand lsarea intrrilor neutilizate n gol deoarece ele reduc, astfel,
imunitatea la zgomot a circuitului.
n cazul porilor TTL, n vederea realizrii unor timpi de propagare mai buni i ai
unei imuniti la zgomot mai bune, intrrile neutilizate se menin n 1 logic / 0 logic
prin conectarea lor ntr-una din urmtoarele variante:
a) La o surs independent de 2,4 3,5 V
E
2,4 3,5 V
Figura 14
b) La una dintre intrrile utilizate ale por ii
36
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
37/107
Figura 15
c) La VCC (sursa de alimentare) printr-o rezisten de 1k
VCC
1k 1k
Figura 16
d) La ieirea unei pori care furnizeaz permanent 1 logic sau 0 logic
Figura 17
e) Direct la mas
n cazul porilor CMOS, pentru a nu se genera stri false la ieire, intrrile
neutilizate se vor conecta obligatoriu
a) fie la VDD
b) fie la VSS
n cazul lsrii lor n aer, circuitul poate prelua un curent foarte mare care l poate
distruge.
Privind comparativ cu circuitele TTL, la circuitele CMOS cade regula considerrii unei
intrri n gol ca fiind n starea 1 logic.
Toate legturile de alimentare pentru un circuit CMOS se vor face obligatoriu
nainte de conectarea sursei.
37
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
38/107
Orice modificare adus circuitului cu integrate CMOS se va face dup
decuplarea alimentrii.
Sugestii metodologice
UNDE PREDM? Coninutul poate fi predat ntr-un laborator tehnologic.
CUM PREDM?
Clasa poate fi organizat pe grupe de 3-4 elevi.
Pentru predarea pe grupe n laboratorul tehnologic, se recomand studiul de
caz, prin care elevii vor analiza influen a intrrilor neutilizate pentru diverse
tipuri de CI i n scheme diferite de conectare.
Se va folosi i predarea prin descoperire dirijat, profesorul alimentnd,
demonstrativ, circuite TTL i CMOS
Ca material suport se pot folosi o prezentare Powerpoint, folii sau fi e de lucru.
Ca materiale de evaluare se pot folosi:
o Probe scrise i practice
o Interevaluarea
o Autoevaluarea
38
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
39/107
Tema 5. Pori logice
Fia suport 5.5. Sinteza funciilor logice cu pori logiceCompetene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Sinteza funciilor logice folosind pori logice presupune implementarea n
practic a funciilor logice cu diverse pori logice. Prin urmare, se va ajunge la o
proiectare i o desenare a schemei cu simbolurile logice asociate circuitelor i la
calcularea numrului de circuite integrate necesare.
O implementare eficient impune un numr redus de pori logice o schem
minim - necesitnd un pre de cost ct mai redus i prezentnd un grad de fiabilitate
ct mai ridicat.
Sinteza cu pori logice este o implementare cu circuite integrate pe scar redus
(SSI), deoarece circuitele utilizate sunt dintre cele mai simple: pori NU, I, SAU, I-NU,SAU-NU, SAU-EXCLUSIV (XOR).
Etapele sintezei sau implementrii cu pori logice sunt urmtoarele:
1. Minimizarea funciei logice.
Pentru implementarea unei singure funcii logice, se impune, mai nti, minimizarea
acesteia, pentru obinerea unei forme elementare.2. Minimizarea implementrii
A doua etap n procesul de sintez o constituie compararea schemelor obinute prin
implementarea funciei elementare cu diverse pori i alegerea tipului de poart care
conduce la schema cea mai redus ca dimensiuni.
Pentru minimizarea implementrii unei funcii logice este necesar ca:
S se utilizeze circuite integrate ct mai uniforme ca tip, pentru a prentmpinaeventuale disfuncionaliti ale schemei
39
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
40/107
S se aleag tipul de circuit integrat cel mai potrivit pentru implementare
Datorit versatilitii porilorI-NU (NAND), orice schem cu pori logice se poate
transforma ntr-o schem echivalent cu pori I-NU.
De exemplu, o poart I-NU poate fi utilizat ca poart inversoare dac se realizeaz
una din urmtoarele configuraii:
EXEMPLU:
3. S se minimizeze funcia urmtoare utiliznd diagramele V-K:
DABCDCABDBAf ++=
REZOLVARE:
Funcia trebuie adus la forma canonic; se vor completa variabilele lips din expresiile
termenilor canonici folosind relaia (X +X) = 1 (principiul terului exclus).
( )
141264 PPPP
DABCDCABDCBADBCADABCDCABCCDBADABCDCABDBAf
+++
=+++=+++=++=
Diagrama Veitch-Karnaugh corespunztoare f.c.n.d. este urmtoarea:
00 01 11 10
00 1 101
11
10 1 1
DBf=
Figura 18
Figura 19
40
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
41/107
Tabelul de adevr asociat acestei funcii va fi tabelul urmtor:
A B C D f 0 0 0 0 0 01 0 0 0 1 02 0 0 1 0 0
3 0 0 1 1 04 0 1 0 0 15 0 1 0 1 06 0 1 1 0 17 0 1 1 1 08 1 0 0 0 09 1 0 0 1 0
10 1 0 1 0 011 1 0 1 1 012 1 1 0 0 1
13 1 1 0 1 014 1 1 1 0 115 1 1 1 1 0
Suprafaa maxim ce acoper 1-rile corespunde lui DB i are dimensiunea 22 ptrate
(deoarece laturile diagramei sunt adiacente).
Funcia minim se poate implementa cel mai bine cu un CI tip TTL 7400, n care se vorutiliza 3 dintre cele patru pori NAND aflate n integrat (att operatorul NU ct i
operatorul I pot fi realizai utiliznd operatorul i poarta corespunztoare NAND).
Tabelul 12
41
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
42/107
Sugestii metodologice
UNDE PREDM?
Coninutul poate fi predat n laboratorul tehnologic sau ntr-o sal dotat cu
videoproiector sau flipchart.
CUM PREDM?
Se recomand lucrul pe grupe mici de 3-4 elevi, exersndu-se minimizarea
diferitelor funcii;
Prin activiti de brainstorming, se vor genera argumentele pro i contra
diverselor scheme logice cu care se realizeaz sinteza; se va alege, n final,
schema cea mai avantajoas.
Pornind de la aceast abordare interactiv a noului coninut, profesorul poate
rezuma informaia, prezentnd la tabl sau pe flip-chart organizatoare grafice
ale noii lecii.
Ca material suport se poate folosi o prezentare PowerPoint
Ca materiale de evaluare se pot folosi:
o Probe scrise
42
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
43/107
Tema 6. Circuite logice combinaionale
Fia suport 6.1. Decodificatoare
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
n logica combinaional, ieirea unui circuit este determinat doar de starea
intrrilor din acel moment.
Exist anumite funcii logice care sunt solicitate, n practic, destul de frecvent, de
aceea ele au fost implementate prin fabricarea unei singure capsule MSI. Din categoria
acestor dispozitive fac parte decodificatorul, demultiplexorul, codificatorul i
multiplexorul.
Decodificatorul
Decodificatorul realizeaz funcia de recunoatere a diverselor combinaii devariabile de la intrare prin activarea cte uneia singure dintre ieirile sale.
Cu alte cuvinte, activarea fiecreia dintre liniile de ieire implic apariia unei
anumite configuraii sau unui anumit cod pe intrare.
Exist o relaie foarte bine stabilit ntre numrul de linii de intrare i numrul de linii
de ieire. De exemplu, pentru trei linii de intrare, se pot realiza opt combinaii diferite ale
strilor acestora (0 sau 1), astfel nct pentru fiecare astfel de combinaie trebuie s
existe cte o linie de ieire care se va activa cnd respectiva combinaie va aprea.
Dac notm cu m numrul intrrilor, rezult c numrul ieirilorn va fi n = 2m.
La decodificatoare, ieirile sunt, de regul, active n 0, ceea ce nseamn c ele
stau normal n 1 logic i devin 0 pentru a indica activarea.
Decodificatoarele furnizeaz la ieire toi termenii canonici de tip produs.
43
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
44/107
Decodificatoarele au, n afara intrrilor m, o intrare special numit intrare de
validare (E). Rolul acesteia este de a activa dispozitivul i de a permite ieirilor
s i schimbe starea.
Dac intrarea de validare este activ n 0, ea trebuie setat n 0 pentru a activa
dispozitivul.
Exemple
1. Decodificator din 3 n 8
Tabelul de adevr corespunztor funcionrii decodificatorului TTL 74LS138 este
prezentat mai jos:
E C B A 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7Y1 x x x 1 1 1 1 1 1 1 1
0 0 0 0 0 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1
0 0 1 1 1 1 1 0 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1
0 1 0 1 1 1 1 1 1 0 1 1
0 1 1 0 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 0
Schema bloc a unui decodificator din 3 n 8 este:
2. Decodificator binar zecimal
F0
F1
F2
F3
F4
F5
F6
F7
Figura 20
Tabelul 13
44
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
45/107
Pentru un astfel de decodificator sunt necesare 4 intrri. Tabelul de adevr i schema
logic arat astfel:
INTRRI IEIRINr.
Zec.
23
A
22
B
21
C
20
D 0 1 2 3 4 5 6 7 8 90 0 0 0 0 1 0 0 0 0 0 0 0 0 01 0 0 0 1 0 1 0 0 0 0 0 0 0 02 0 0 1 0 0 0 1 0 0 0 0 0 0 03 0 0 1 1 0 0 0 1 0 0 0 0 0 04 0 1 0 0 0 0 0 0 1 0 0 0 0 05 0 1 0 1 0 0 0 0 0 1 0 0 0 06 0 1 1 0 0 0 0 0 0 0 1 0 0 0
7 0 1 1 1 0 0 0 0 0 0 0 1 0 08 1 0 0 0 0 0 0 0 0 0 0 0 1 09 1 0 0 1 0 0 0 0 0 0 0 0 0 1
.Vor fi folosite doar 10 dintre cele 16 combinaii posibile, adic cele
corespunztoare exprimrii n binar a valorilor de la 0 la 9. Combinaiile
corespunztoare exprimrii n binar a valorilor de la 10 la 15 reprezint stri
interzise.
0 1 2 3 4 5 6 7 8 9
A
B
C
D
A
B
C
D
Figura 21
Tabelul 14
45
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
46/107
n mod normal la ieiri se folosesc pori I-NU (NAND), astfel nct ieirile vor fi
inversate (fa de tabelul de adevr prezentat mai sus).
3. Convertor binar-zecimal cu 7 segmente
Exist situaii n care este util afiarea, din segmente, a cifrelor zecimale reprezentatede codurile de pe intrarea codificatorului. Se face, astfel, trecerea de la cuvintele binare
ale intrrii (A, B, C, D) la cuvintele de ieire care s comande segmentele a,b,c,d,e,f,g,
obinnd toate cifrele ntre 0 i 9.
Nr.
zec. A B C D a b c d e f g0 0 0 0 0 1 1 1 1 1 1 01 0 0 0 1 0 1 1 0 0 0 02 0 0 1 0 1 1 0 1 1 0 13 0 0 1 1 1 1 1 1 0 0 14 0 1 0 0 0 1 1 0 0 1 15 0 1 0 1 1 0 1 1 0 1 16 0 1 1 0 0 0 1 1 1 1 17 0 1 1 1 1 1 1 0 0 0 08 1 0 0 0 1 1 1 1 1 1 19 1 0 0 1 1 1 1 1 0 1 1
Cele apte segmente ne sunt suficiente pentru a construi imaginea oricrei cifre
zecimale. Considernd a,b, c, d, e, f, g funcii logice, ne intereseaz cum putem
implementa circuitele de comand corespunztoare fiecrui segment din cifra care
trebuie afiat.
n urma minimizrilor cu ajutorul diagramelor Veitch Karnaugh se obin funciile:
DBDBDCAa +++= DCDCBb ++=
DCBc ++=
DBDCBCBDCd +++=
DBDCe +=
DCDBCBAf +++=
CBDBCBAg +++=
a
f b
g
e c
d
Tabelul 15
Figura 22
46
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
47/107
Sugestii metodologice
UNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas dotat cu tabl i flip-chart sau
ntr-o sal modern cu echipament electronic.
CUM PREDM?
Se recomand utilizarea de soft educaional adecvat cu ajutorul cruia elevii
s poat exersa selecia i combinarea elementelor de circuit logic pentru
realizarea schemei logice a diferitelor tipuri de decodificatoare.
n lipsa dotrii corespunztoare, se poate exersa nvarea interactiv utiliznd
cartonae speciale marcate cu simbolurile necesare.
n faza de fixare se pot folosi activiti de tip rebus
Evaluarea se poate face sub form de interevaluare i autoevaluare
Clasa poate fi organizat pe grupe de 3-4 elevi.
Ca materiale suport se poate folosi o prezentare multimedia.
Ca materiale de evaluare se pot folosi:
o Probe practice, scrise i pe suport electronic
47
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
48/107
Tema 6. Circuite logice combinaionale
Fia suport 6.2. Codificatoare
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Codificatorul reprezint un circuit logic combinaional care furnizeaz la ieire un
cuvnt binar de n bii (cod), atunci cnd numai una dintre cele m intrri ale sale este
activat.
Codificatorul zecimal binar
Pentru a putea codifica fiecare dintre intrrile prezentate n cod zecimal pe codificator,
este necesar ca ieirile dispozitivului s fie n numr de 4.
Se noteaz cu i0, i1,i9 intrrile n codificator i cu A, B, C, D ieirile.
Scrierea sau codificarea fiecrui numr zecimal ca secven de patru bii este dat ntabelul de mai jos:
I A B C D
0(i0) 0 0 0 0
1(i1) 0 0 0 1
2(i2) 0 0 1 0
3(i3) 0 0 1 1
4(i4) 0 1 0 0
5(i5) 0 1 0 1
6(i6) 0 1 1 0
7(i7) 0 1 1 1
8(i8) 1 0 0 0
9(i9) 1 0 0 1
Este nevoie s implementm fiecare dintre ieirile A, B, C i D.
Tabelul 16
48
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
49/107
Studiind tabelul de mai sus, observm c funciile logice A, B, C i D vor fi 1 logic
pentru urmtoarele combinaii:
A = i8+i9
B = i4+i5+i6+i7
C = i2+i3+i6+i7
D = i1+i3+i5+i7+i9
Rezult, astfel, schema logic a unui codificator zecimal-binar:
i0
i1
i2
i3
i4
i5
i6
i7
i8
i9
D
C
B
A
Figura 23
49
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
50/107
Sugestii metodologice
UNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas dotat cu tabl i flip-chart sau
ntr-o sal modern cu echipament electronic.
CUM PREDM?
Se recomand utilizarea de soft educaional adecvat cu ajutorul cruia elevii
s poat exersa selecia i combinarea elementelor de circuit pentru realizarea
schemei logice a codificatorului zecimal binar.
n lipsa dotrii corespunztoare, se poate exersa nvarea interactiv utiliznd
cartonae speciale marcate cu simbolurile necesare.
n faza de fixare se pot folosi activiti de tip rebus
Evaluarea se poate face sub form de interevaluare i autoevaluare
Clasa poate fi organizat pe grupe de 3-4 elevi.
Ca materiale suport se poate folosi o prezentare multimedia.
Ca materiale de evaluare se pot folosi:
o Probe practice, scrise i pe suport electronic
50
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
51/107
Tema 6. Circuite logice combinaionale
Fia suport 6.3. Demultiplexoare
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Demultiplexorul este un decodificator avnd o singur linie de intrare a datelor,
(intrarea de validare a decodificatorului); codul de adres conduce informaia de pe
intrarea de date E pe una dintre liniile corespunztoare de la ieire.
x0, x1,.....xm intrri de adres;
y0, y1,.....yn ieiri active n zero
Cnd intrarea E este activ, circuitul funcioneaz ca un decodificator obinuit;
cnd este inhibat, ieirile sunt dezactivate.
Decodificatoarele i demultiplexoarele semnaleaz la ieire termenii canonici
disjunctivi, prin urmare aceste circuite pot fi utilizate pentru implementarea
direct a CLC, fr a apela la minimizare.
Demultiplexorul se comport ca un comutator logic care permite cuplarea
intrrii de date cu oricare din liniile de ieire, selectabil prin cele (m+1) linii de
adres.
n majoritatea cazurilor, decodificatoarele i demultiplexoarele se ntlnesc sub
form integrat, avnd ieirile (i, eventual, intrarea E) active n 0 logic.
Exist circuite DMUX cu mai multe intrri de validare, dintre care unele
nenegate, ceea ce faciliteaz extinderea decodificrii i demultiplexrii.
DMUX
x0
x1
x.m
E
y0
y1....................y
n
Figura 24
51
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
52/107
Exemplu
Demultiplexor cu 3 linii de adres i 23 linii de ieire:
Schema bloc:
Schema logic:
Y0
y1
y2
y3
y4
y5
y6
y7
X0
X1
X2
X0
X0
X1
X1
X2
X2
E
Figura 26
Figura 25
52
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
53/107
Tabelul de adevr asociat acestei structuri este:
E X2 X1 X0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 X X X 1 1 1 1 1 1 1 1
0 0 0 0 0 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1
0 0 1 1 1 1 1 0 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1
0 1 0 1 1 1 1 1 1 0 1 1
0 1 1 0 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 0
Tabelul 17
53
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
54/107
Sugestii metodologice
UNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas dotat cu tabl i flip-chart sau
ntr-o sal modern cu echipament electronic.
CUM PREDM?
Se recomand utilizarea de soft educaional adecvat cu ajutorul cruia elevii
s poat exersa selecia i combinarea elementelor de circuit pentru realizarea
schemei logice a diverselor tipuri de demultiplexor.
n lipsa dotrii corespunztoare, se poate exersa nvarea interactiv utiliznd
cartonae speciale marcate cu simbolurile necesare.
n faza de predare se poate folosi problematizarea, iar pentru fixare se pot
folosi activiti de tip rebus
Evaluarea se poate face sub form de interevaluare i autoevaluare
Clasa poate fi organizat pe grupe de 3-4 elevi.
Ca materiale suport se poate folosi o prezentare multimedia.
Ca materiale de evaluare se pot folosi:
o Probe practice, scrise i pe suport electronic
54
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
55/107
Tema 6. Circuite logice combinaionale
Fia suport 6.4. Multiplexoare i comparatoare digitale
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Multiplexorul (MUX) este un circuit care permite selecia i transmiterea datelor
de la fiecare dintre cele m intrri la o cale de ieire unic.
Selecia cii de intrare se face printr-un cuvnt binar de n bii care este legat de
numrul m al intrrilor prin relaia m = 2n.
Pornind de la circuitul DMUX se poate cupla la fiecare ieire a acestuia intrarea unui
circuit SAU, condiionat de cte o poart I.
Se observc la ieireageneral se poateselecta,pe rnd,cteun termen de
la ieirile DMUX, activnd, pe rnd, intrrile de condiie ai de la porile I.
Cnd una din intrrile ai este 1, n funcia de ieire va apare termenul canonic
corespunztor. Prin urmare pentru implementarea unei funcii f = ai Pi, la
intrrile de condiii se vor introduce, n ordinea din tabelul de adevr, coeficienii
ai ai termenilor canonici.
x0
x1
xm-1
MUX
an-1
an-2
.....................................a0
Ieire date
Figura 27
55
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
56/107
Deoarece ieirile de la DMUX sunt, de obicei, negate (se utilizeaz pori NAND),
nainte de a se introduce n porile AND premergtoare circuitului SAU, aceste
ieiri se vor nega prin inversoare.
MUX digital se poate utilizan tehnica telecomunicaiilorpentru transmitereaunui
numr mare de semnale digitale pe o singur linie, sau pentru conversia datelor
paralel serie.
Exemplu
MUX digital cu 8 intrri:
Tabelul de adevr:
Schema logic:
E A B C X0 X1 X2 X3 X4 X5 X6 X7
1 X X X 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0 0 0
0 0 0 1 0 1 0 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0 0
0 0 1 1 0 0 0 1 0 0 0 0
0 1 0 0 0 0 0 0 1 0 0 0
0 1 0 1 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 0 0 0 1 0
0 1 1 1 0 0 0 0 0 0 0 1
DMUX
x0
x1....................................x
m-1
E
a0
an-1
f
Tabelul 18
56
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
57/107
Circuitul logic corespunztor este:
Comparatorul digital este un CLC care permite determinarea valorii relative a
dou numere binare X i Y.
Mrimile de intrare sunt cei n bii ai fiecruia dintre cele dou numere, iar cele
trei ieiri au rolul de a indica relaia care este adevrat:
X = Y; X > Y; X< Y.
n cazul a dou numere X i Y de doi bii (X1 X0) i (Y1 Y0), putem obine
urmtoarele trei funcii:
X1X0 = Y1Y0, ieirea B este adevrat
X1X0> Y1Y0, ieirea A este adevrat
X1X0< Y1Y0, ieirea C este adevrat.
W
A
B
C
A
B
C
E
W
Figura 28
Figura 29
57
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
58/107
Vor fi 4 variabile de intrare (X1 X0 Y1Y0) i trei variabile de ieire A, B, C.
Tabelul de adevr corespunztor unui astfel de comparator este:
X1 X0 Y1 Y0 A B C0 0 0 0 0 1 0 X = Y0 0 0 1 0 0 1 X < Y0 0 1 0 0 0 1 X Y1 1 1 0 1 0 0 X >Y1 1 1 1 0 1 0 X = Y
Funciile booleene pentru ieirile A, B, C pot fi deduse din tabelul de adevr i pot fi
implementate cu pori logice sau cu DMUX (deoarece n expresiile funciilor apar
termenii canonici).
Tabelul 19
58
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
59/107
Sugestii metodologice
UNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas dotat cu tabl i flip-chart sau
ntr-o sal modern cu echipament electronic.
CUM PREDM?
Se recomand utilizarea de soft educaional adecvat cu ajutorul cruia elevii
s poat exersa selecia i combinarea elementelor de circuit pentru realizarea
schemei logice a diverselor tipuri de multiplexor.
Se recomand a se folosi problematizarea n etapa predrii
Evaluarea se poate face sub form de interevaluare i autoevaluare
Clasa poate fi organizat pe grupe de 3-4 elevi.
Ca materiale suport se poate folosi o prezentare multimedia.
Ca materiale de evaluare se pot folosi:
o Probe practice, scrise i pe suport electronic
59
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
60/107
Tema 7. Circuite logice secveniale
Fia suport 7.1. Prezentare general a circuitelor basculante bistabile
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
n logica secvenial, ieirea unui circuit depinde nu doar de starea intrrilor n
acel moment, ci i de intrrile din momentul anterior. Logica secvenial opereaz cu
memorie.
La un Circuit Logic Secvenial, CLS, exist, deci, legturi de reacie de la ieire
spre intrare astfel nct valorile funciei de ieire la un moment dat depind de valorile
variabilelor de la intrare i de strile elementelor de memorie, interne, ale circuitului,
adic de starea anterioar a circuitului.
Cel mai simplu dispozitiv de tip secvenial este circuitul basculant bistabil (CBB)
numit i flip-flop.
Proprietile circuitul basculant bistabil (CBB):
Circuitele CBB sunt caracterizate prin 2 stri limit: 0 i 1
Trecerea dintr-o stare n alta se numete basculare
Bascularea are loc ntr-un timp foarte scurt i se manifest ca o variaie brusc a
mrimilor electrice la cele dou ieiri ale circuitului
Trecerea ntr-o anumit stare poate fi determinat de semnalul care reprezint
informaia ce trebuie nscris n bistabil sau semnalul de ceas/de tact
S
Sugestiime
todologice
UN
D
E
Figura 3060
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
61/107
Tipuri uzuale de circuite basculante bistabile, n funcie de modul n caresunt comandate:R S, J K, T i D
Notaii folosite:
R, S, J, K, T, D: intrri
Q i Q ieiriCL, CK, T: intrare de ceas/tact
R
E
D
M
?
C
o
n
i
n
u
t
ul
p
o
a
t
e
fip
r
e
d
a
t
n
t
r
-
u
n
l
a
b
o
r
R
S
Q
Q
CBB tip R-SCBB tip R-S
J
K
Q
Q
CBB tip J-KCBB tip J-K
D
CLK
Q
Q
T
CLK
Q
Q
CBB tip DCBB tip D CBB tip TCBB tip T
Figura 31
61
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
62/107
t
o
r
t
e
h
no
l
o
g
i
c
.C
U
M
P
R
ED
M
?
C
la
s
a
p
o
a
te
fi
o
r
Sugestii metodologice
UNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas dotat cu tabl i flip-chart sau
ntr-o sal modern cu echipament electronic.
CUM PREDM?
Se recomand predarea frontal utiliznd organizatoare grafice i
problematizarea.
Evaluarea se poate face sub form de interevaluare i autoevaluare
Ca material suport se poate folosi o prezentare multimedia.
Ca materiale de evaluare se pot folosi:
o Probe practice, scrise i pe suport electronic
62
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
63/107
Tema 7. Circuite logice secveniale
Fia suport 7.2. Circuite basculante bistabile de tip R-S
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Cel mai simplu circuit basculant bistabil are dou ieiri, una fiind complementul
celeilalte, ieiri care pot adopta doar un nivel SUS de tensiune (1 logic) sau un nivel
JOS de tensiune (0 logic).
1. CBB de tip R-S asincrone
Circuitele basculante bistabile asincrone i modific starea ieirilorimediat ce
starea intrrilor a fost modificat corespunztor.
Circuitele basculante bistabile R-S asincrone prezint urmtoarea schem bloc:
Semnificaia intrrilor S i R este urmtoarea:
S (Englez: SET - "punere pe poziie) - comanda care permite aducerea CBB din
starea de repaus (notat "0") n starea de funcionare (notat "1")
R (Englez: RESET - "punere pe zero") - comanda care aduce CBB n starea de
repaus.
Combinaiile de stri de intrare care conduc la modificarea sau bascularea ieirilor unui
CBB asincron depind de structura intern a dispozitivului, care poate consta fie din
pori NOR (SAU-NU) interconectate, fie din pori NAND (I-NU) interconectate.
a
n
i
z
a
t
pe
g
r
u
p
e
de
3
-
4
e
l
ev
i.
P
e
n
t
ru
p
r
e
d
ar
e
a
R
S
Q
Q
Figura 32Figura 32
63
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
64/107
1. a. CBB de tip R-S asincrone cu circuite NOR
Considerm c analizm comportarea bistabilului asincron la momentul t1 cnd
rspunsul sistemului este Q1, ulterior unui moment t0 cnd rspunsul a fost Q0.
Se constat c situaia n care R i S sunt simultan 1 conduce la adoptarea de
ctre ambele ieiri, Q respectiv Q , a valorii de 0 logic, stare nepermis din
moment ce Q este totdeauna complementul lui Q .
Sistemul i va gsi echilibrul n final, dar este imposibil de prevzut care dintre
cele dou ieiri va prelua nivelul 0 i care va prelua nivelul 1.
Se spune, deci, c R=S=1 reprezint o stare interzis pentru CBB asincron cu
pori NOR.
1. b. CBB de tip R-S asincrone cu circuite NAND
R S Q1
0 0 Q0
0 1 1
1 0 0
1 1 interzis
RR
SS
QQ
QQ
R S Q1
0 0 interzis
0 1 1
1 0 0
1 1 Q0
RR
SS
QQ
QQ
e
g
r
u
p
e
n
l
a
b
or
a
t
o
r
u
l
t
e
h
n
o
l
o
g
i
c
,
s
e
r
e
c
Figura 33
Tabelul 20
Figura 34
Tabelul 21
64
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
65/107
n acest caz, starea interzis este R=S=0.
CBB asincrone de tip R-S se folosesc
n construcia altor flip-flopuri, mai complicate
n diverse aplicaii, de exemplu pentru mpiedicarea vibraiei comutatoarelor la
comanda on sau off
2. CBB de tip R-S sincrone
Majoritatea CBB sunt sincrone, adic ele i schimb starea la ieire
corespunztor strii intrrilor doar cnd recepioneaz un semnal numit de tact sau deceas. Acest lucru se impune deoarece este nevoie, de multe ori, s se tie cu precizie
cnd se va produce schimbarea strilor la ieire.
Schema bloc i circuitul logic corespunztor unui astfel de dispozitiv sunt prezentate
mai jos:
Circuitul basculant bistabil sincron de tip R-S provine din CBB asincron, prin
adugarea unor pori suplimentare.
Bistabilul R-S-T se mai numete i semiregistru de decalaj (Engl: HALF SHIFT
REGISTER)
QQ
QQ
RR
SS
CLKCLK
m
a
n
d
ut
i
l
i
z
a
r
e
a
d
e
c
a
t
a
l
o
a
g
e
i
C
I
c
u
p
R
S
Q
Q
CLK Figura 35
Figura 36
65
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
66/107
r
i
l
o
g
i
c
e
d
e
ti
p
T
T
L
i
C
M
O
S.
S
e
v
o
r
n
c
Sugestii metodologice
UNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas dotat cu tabl i flip-chart sau
ntr-o sal modern cu echipament electronic.
CUM PREDM?
Se recomand predarea frontal utiliznd organizatoare grafice i
problematizarea.
n lipsa dotrii corespunztoare, se poate exersa nvarea interactiv utiliznd
cartonae speciale marcate cu simbolurile necesare.
Pentru fixarea cunotinelor, clasa poate fi organizat pe grupe de 3-4 elevi care
vor utiliza activiti de tip ordonare de cartonae n vederea realizrii diferitelor
structuri de circuite bistabile R-S
Evaluarea se poate face sub form de interevaluare i autoevaluare
Ca material suport se poate folosi o prezentare multimedia.
Ca materiale de evaluare se pot folosi:
o Probe scrise i pe suport electronic
66
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
67/107
Tema 7. Circuite logice secveniale
Fia suport 7.3. Circuite basculante bistabile de tip J-K
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Bistabilii J-K ajut la evitarea apariiei strii de nedeterminare n cazul n care
intrrile preiau aceeai valoare logic R=S=1 sau R=S=0; se folosesc bistabili R-S
realizndu-se o a doua reacie prin aducerea ieirilor la intrare.
Se impune ca durata semnalului de comand s fie mai mare dect timpul de
propagare printr-o poart i mai mic dect timpul de propagare prin dou pori.
Comanda bistabilului J-K se face pe frontul cresctor al impulsului de comand
Ieirea va comuta pe frontul descresctor al impulsului de comand, funcie,
ns, de valorile lui J i K de pe frontul cresctor.
CBB de tip J-K asincron
Schema bloc:
Schema logic:
JJ
KK
QQ
QQ
r
a
j
a
a
c
t
i
v
i
t
i
d
e
n
v
a
r
e
pr
a
c
t
i
c
e
d
e
u
J
K
Q
Q
Figura 37
Figura 38
67
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
68/107
Tabelul de adevr:
J (rol de SET - "punere n poziie) - comanda care permite aducerea CBB din starea
de repaus (notat "0") n starea de funcionare (notat "1")
K (rol de RESET - "punere pe zero") - comanda care aduce CBB n starea de repaus.
CBB de tip J-K sincron
Schema bloc:
Schema logic:
J K Q1
0 0 Q00 1 0
1 0 1
1 10Q Basculare
CLKCLK
QQ
QQJJ
KK
i
l
i
z
a
r
e
a
c
a
t
al
o
a
g
e
l
o
r
d
e
p
r
o
d
u
s
e
p
e
n
t
r
u
J
K
Q
Q
CLK
Tabelul 22
Figura 39
Figura 40
68
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
69/107
Circuitul basculant bistabil sincron de tip J-K provine din CBB asincron, prin
adugarea unor pori suplimentare.
Dispozitivul basculeaz cnd J=K=1 pe frontal negativ al impulsului de ceas
i
d
e
n
t
i
f
i
c
a
r
e
a
c
a
r
a
c
t
e
r
i
s
t
i
c
i
lo
r
d
i
v
er
s
e
l
69
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
70/107
r
p
o
r
i
i
p
e
n
tr
u
c
u
ta
r
e
a
d
e
c
o
m
p
a
t
i
b
i
l
i
Sugestii metodologiceUNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas dotat cu tabl i flip-chart sau
ntr-o sal modern cu echipament electronic.
CUM PREDM?
Se recomand predarea frontal utiliznd organizatoare grafice i
problematizarea.
n lipsa dotrii corespunztoare, se poate exersa nvarea interactiv utiliznd
cartonae speciale marcate cu simbolurile necesare.
Pentru fixarea cunotinelor, clasa poate fi organizat pe grupe de 3-4 elevi care
vor utiliza activiti de tip ordonare de cartonae n vederea realizrii diferitelor
structuri de circuite bistabile J-K
Evaluarea se poate face sub form de interevaluare i autoevaluare
Ca material suport se poate folosi o prezentare multimedia.
Ca materiale de evaluare se pot folosi:
o Probe scrise i pe suport electronic
70
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
71/107
Tema 7. Circuite logice secveniale
Fia suport 7.4. Circuite basculante bistabile de tip Master-Slave
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Metoda Master-Slave (stpn-sclav) este una dintre cele mai folosite metode de
a realiza tranziia ieirii doar la primirea unor impulsuri de tact potrivite, deoarece
tolereaz creteri i descreteri lente de semnal (aa numitele fronturi de semnal lente).
CBB de tip R-S MASTER - SLAVE cu circuite NAND interconectate
Este alctuit din dou semiregistre de decalaj comandate n antifaz de impulsul
de tact.
CBB de tip MASTER - SLAVE cu bistabili J-K
RM
SM QM
QM
RS
SS
QS
QS
CLKCLK
SS
RR
Q
J
K
Master J-K Slave J-K
J
i
.
S
e
v
o
r
c
o
mp
a
r
a
d
iv
e
r
s
e
f
a
m
i
l
i
i
d
e
C
I
Q
QQ
QJ
K
Q
CLK
Figura 41
Figura 42
71
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
72/107
Cele dou impulsuri de tact sunt separate intern printr-un inversor
n timpul funcionrii, un impuls pozitiv aplicat pe MASTER va fi negativ pe
SLAVE
La aplicarea unui semnal pozitiv de tact, bistabilul MASTER J-K va putea
accepta intrrile J i K drept date, n timp ce bistabilul J-K SLAVE va avea ieirile
izolate fa de schimbrile de la ieirea MASTER, deoarece tactul su este
negativ
Pe durata modificrii ieirilor SLAVE, intrrile sale nu pot fi modificate de nici o
schimbare a intrrilor pe SLAVE
Cnd tactul pe MASTER este negativ, bistabilul SLAVE accept datele, cci
tactul su este pozitiv; n acest timp, bistabilul MASTER nu poate accepta datenoi
Dispozitivele tip MASTER-SLAVE sunt aplicabile ori de cte ori este necesar ca
schimbrile de la intrare s nu afecteze imediat ieirile.
d
i
n
p
u
nc
t
u
l
d
e
v
e
d
e
r
e
a
l
p
u
t
e
r
i
i
d
i
si
p
a
t
72
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
73/107
D
i
r
i
j
a
i
d
e
p
r
o
f
e
s
o
r
,
e
l
e
v
i
i
v
o
r
c
o
ns
u
l
t
QSugestii metodologice
UNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas dotat cu tabl i flip-chart sau
ntr-o sal modern cu echipament electronic.
CUM PREDM?
Se recomand predarea frontal utiliznd organizatoare grafice i
problematizarea.
n lipsa dotrii corespunztoare, se poate exersa nvarea interactiv utiliznd
cartonae speciale marcate cu simbolurile necesare.
Pentru fixarea cunotinelor, clasa poate fi organizat pe grupe de 3-4 elevi care
vor utiliza activiti de tip ordonare de cartonae n vederea realizrii diferitelor
structuri de circuite bistabile Master-Slave
Evaluarea se poate face sub form de interevaluare i autoevaluare
QCa material suport se poate folosi o prezentare multimedia.
Ca materiale de evaluare se pot folosi:
o Probe scrise i pe suport electronic
73
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
74/107
Tema 7. Circuite logice secveniale
Fia suport 7.5. Circuite basculante bistabile de tip T
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Circuitele basculante bistabile de tip T constituie cel mai simplu automat.
Dac, n cazul bistabilului J-K, intrrile J i K sunt conectate mpreun, se obine
bistabilul de tip T.
Acesta are o singur intrare de date, T.
Schema bloc:
Tabelul de adevr extins i cel restrns aratastfel:
Diagrama de evoluie a strilor:
d
i
a
g
r
a
m
e
l
e
v
a
lo
r
i
l
o
r
d
e
t
e
n
si
u
n
e
p
e
n
t
r
u
T Qn Qn+1
0 0 0
0 1 1
1 0 1
1 1 0T Qn+1
0 Qn1
nQ
T
CLK
Q
Q
Figura 43
Tabelul 23 Tabelul 24
74
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
75/107
Bistabilul comut totdeauna n starea complementar n urma aplicrii unui
impuls de tact. Revine n starea iniial dup fiecare dou impulsuri aplicate la
intrare (cnd T=1), deci execut divizarea cu 2 a frecvenei impulsurilor de la
intrarea de tact.
Familiile curente de CI nu conin bistabili de tip T ca atare, deoarece ei se
construiesc, de regul, cu bistabili JK- MS, nglobnd astfel toate avantajele pe
care le ofer aceste circuite.
ni
v
e
l
u
r
il
e
H
i
g
h
i
L
o
w
p
e
n
t
r
u
a
d
e
d
u
c
e
m
a
QQ
CLKK
CLKK
tt
tt
Figura 44
75
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
76/107
g
i
n
e
a
d
e
z
g
o
m
o
t
U
t
i
l
i
z
n
d
c
a
t
a
l
o
a
g
e
l
e
,
e
l
Sugestii metodologice
UNDE PREDM?
Coninutul poate fi predat ntr-o sal de clas dotat cu tabl i flip-chart sau
ntr-o sal modern cu echipament electronic.
CUM PREDM?
Se recomand predarea frontal utiliznd organizatoare grafice i
problematizarea.
Evaluarea se poate face sub form de interevaluare i autoevaluare
Ca material suport se poate folosi o prezentare multimedia.
Ca materiale de evaluare se pot folosi:
o Probe scrise i pe suport electronic
76
-
8/2/2019 02_Componente Si Circuite Electron Ice in Telecomunicatii II
77/107
Tema 7. Circuite logice secveniale
Fia suport 7.6. Circuite basculante bistabile de tip D
Competene:
Identific componente electronice
Analizeaz montaje cu circuite integrate digitale
Tot n scopul preve