dynamisch rekonfigurierbare plattform für … · 2005. 5. 3. · dynamisch rekonfigurierbare...
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Dynamisch rekonfigurierbare Plattform fürKanalkodierungsverfahren zukünftiger
Mobilfunksysteme
(Neuantrag)
Norbert [email protected]
DFG Schwerpunktprogramm 1148Rekonfigurierbare Rechensysteme
Tübingen, 28.4.2005
AG Entwurf mikroelektronischer SystemeTU Kaiserslautern
www.eit.uni-kl.de/wehn
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DFG 1148N. Wehn
Beispielszenario: 4G System
“Layer/Service”
“Positioning”
“Distribution”
“Cellular/2G”
“Cellular/3G”
“Hot spot”
“Personal Network”
Standards z.B.
GPS, Leonardo
DAB, DVB
GSM, IS95
UMTS, CDMA2000
802.11x
ZigBee, Bluetooth
m Multi-Layer, Multi-Standard Szenario
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DFG 1148N. Wehn
Flexibilitätsanforderungen
m Geräte müssen mehrere Layer unterstützen z.B. PN, Hot Spot, Cellular
m Auf jedem Layer gibt es in der Regel mehrere Standards
ð z.B. UMTS, CDMA2000
ð Standard = {Parameter, Algorithmen}
m Einzelne Standards entwickeln sich weiter
ð z.B. UMTS -> HSDPA, 802.11x
m Algorithmen der einzelnen Standards
ð Verbesserung, Differenzierung
m Personalisierung
ð Geschlossene Benutzergruppe, Sicherheit ...
m Mehrere Standards müssen in der Regel gleichzeitig unterstützt werden
ð z.B. DVB Downlink + UMTS Uplink
ð Horizontaler (Intra-Layer) + vertikaler (Inter-Layer) „Handover“
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DFG 1148N. Wehn
Anforderungen
m Adaptive Systeme
ð Intelligente Auswahl von Kanal, Frequenz, Protokoll, Algorithmus, Parameter etc. anhand des aktuellen Kontextes und der QoSAnforderungen
m Effiziente Lösungen
ð Flexibilität von Softwarelösungen („Software defined Radio“)
ð Effizienz von dedizierten Hardwarelösungen (Fläche, Energie)
ð Flexibilität versus Kosten Trade-off
Domänenspezifische, rekonfigurierbare Implementierungsplattform
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DFG 1148N. Wehn
Basisbandsignalverarbeitung
m Inner Modem
ð Demodulation, Synchronisation, Equalization, Kanalschätzung …
ð Matrix Operationen, Eigenwertzerlegung, FFT, Cordic, Filter, Korrelatoren ...
K. Sarrigeorgidis, J. Rabaey, Berkeley Wireless Research Center
“Massively Wireless Reconfigurable Processor Architecture and Programming”
ð Parallele Berechnung von Matrixoperationen auf einem rekonfigurierbaren Array
ð Parametrisierbare Superknoten bestehend aus jeweils 4 Verarbeitungsbänken (MUL/ADD, 2 x Cordic, ALU) verbunden mit Mesh-Topologie
m Outer Modem
ð Kanalcodierung, Interleaving, Datensegmentierung
Kanalcodierung (FEC)
ð Faltungscodes: GSM, EDGE, UMTS, CDMA2000, WLAN
ð Turbo-Codes (1993): UMTS, DVB, WLAN, CCSDS
ð LDPC Codes (1960/1996): DVB-S2, WLAN
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DFG 1148N. Wehn
m Iterative Algorithmen auf Blockbasisð Herausforderungen: Durchsatz, Latenz, Architektureffizienz
Kanalcodierung
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DFG 1148N. Wehn
Flexibilitätsanforderungen
m Konfigurierbarkeit
ð Einsatz: Basisstation, mobiles Endgerät
m Rekonfigurierbarkeit
ð Uniterstützung mehrerer Standards
ð Verbesserung/Anpassung der Algorithmen
ð Personalisierung
ð Defekt- und Fehlertoleranz
m Dynamische Rekonfigurierbarkeit
ð Betrieb der verschiedenen Codierungsverfahren im Zeitmultiplex
ð Horizontaler und vertikaler „Handover“
ð Anpassung an unterschiedliche QoS Anforderungen
– Codierungsverfahren -> Algorithmen -> Parameter
– Anpassung an unterschiedliche Durchsatz-/Latenzanforderungen
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DFG 1148N. Wehn
Flexibilität
>100Mbps...~2500-1/2...3/4LDPC (e)
IEEE802.16
...24 Mbps... 64881/2...3/4 DB-TC (a)
2562/3CC (g)
...58192
...2040
1-4095
...1944
1-4095
378...20736
1-744
40-5114
1-504
39...870
33...876
Blockgröße Durchsatz*ZuständeRatenCodesStandard
...40 Mbps-1/4...9/10LDPC
...24 Mbps641/2...7/8CC (a)
DVB-S2
6...54 Mbps641/2,9/16,3/4CCHiperlan
...450 Mbps-1/2...5/6LDPC (n)
6...54 Mbps641/2...3/4CCIEEE802.11
...2 Mbps81/2...1/5TC
...38 kbps2561/2...1/6CCCDMA-2k
...2 Mbps81/3TC
...32 kbps2561/2,1/3CCUMTS
5...62 kbps641/2,1/3CCEDGE
...12 kbps16, 641/2...1/10CCGSM
* Durchsatz/Kanal
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DFG 1148N. Wehn
Implementierungen
Beispiel: UMTS-compliant Turbo-Decoder (180nm Technologie)
Programmierbare Architekturen
ð Synthetisierbarer IP Block: 5 Mbit/s, 25 Kgates (gleicher Parallelitätsgrad)
ð Architektureffizienz x10, Entwurfsaufwand x 2
Multiprozessorarchitekturen
1,4 Mbit/s133Configurable RISCXTENSA
666 kbit/s180ACS Instr, VLIW, 4 ALUADI TS
~ 200 kbit/s200GP-DSP, VLIW - 2 ALUSTM ST120
Durchsatz@ 5 Iter.Clock freq. [MHz]ArchitekturProzessoren
2.672.662.581Architektureffizienz
1.48
6.42
1
70.2636.9820.91Fläche [mm2]
43.2522.6411.58Durchsatz [Mbit/s]
32168Anzahl von Prozessoren
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DFG 1148N. Wehn
Implementierungen
Synthetisierbarer IP-Block
m Konfigurierbarkeit: Durchsatz/Parallelitätsgrad, Code, Quantisierung
m (Dynamische) Rekonfigurierbarkeit: Algorithmus, Fenstergröße, Einschwinglänge, Iterationen, Interleaver, Coderate
ð Architektureffizienz x 5, Entwurfsaufwand x 1.6
FPGA Implementierung
1.241.471.321Architektureffizienz
11.7
3.9
1
17.313.09.2Area [mm2]
72.759.639.0Throughput [Mbit/s]
864Parallel Units
4 MAP units
Parallelization
88.2 MHz83% Slices
70% LUT, 41% RAM3.1 million GE
22 Mbit/sXilinx
Virtex II-3000
FrequencyUtilizationThroughputDevice
L Rein programmierbare Lösung
L Rekonfigurierbarkeit auf FPGA-Granularität
☺ Domänenspezifische dynamisch rekonfigurierbare Implementierungsplattform
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DFG 1148N. Wehn
Grad der Flexibilität
Beispiel: LDPC Decoder
m Synthetisierbarer IP Block, 130nm, 10000 bits
ð Volle Flexibilität i.e. unterstützt jeden LDPC Code: 27 mm2
ð Eingeschränkte Flexibilität (WiMax-WLAN): 7 mm2
Durchsatz
Logik
Flexibilität
Interconnect /Speicher
Ko
mp
lexi
tät
Genaue Analyse der erforderlichen Flexibilität
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DFG 1148N. Wehn
TC versus LDPC Decoder
NiedrigHochInternerSpeicher
EinfachKomplexKomponentenDecoder
SpeicherLogikKritischer Pfad
j* I/RIMessages
I/RI/RBlockgrösse
LDPC-DecoderTurbo-Decoder
Große Kommunikation,einfache Komponente
Komplexe Komponente,Moderate KommunikationI : Anzahl Informationsbits
R : Rate (< 1)j : Messages pro Variablenknoten
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DFG 1148N. Wehn
Outer Modem
Methodik
m Separierung von „Computation“ und „Communication“
m Identifikation von „Gemeinsamkeiten“
Cod.verf. 2
Parameterder Standards
Add-Compare-Select, Min-X-Suche,
Sättigungsarithmetik, ex, ln, tanh, arctanh
....
Architektur:Topologie,
Routing-Algorithmen, Flusskontrolle
....
ComputationAnalysis
CommunicationAnalysis
Operationen/sek,Bandbreiten,Operanden-darstellung
......
Traffic-Profil,Quality-of-Service:
Bandbreiten, Latenz, Jitter
.....
DekodieralgorithmenViterbi, SOVA, Log-MAP, Sum-Product, Max-Log-MAP, Lambda-Min..
Cod.verf. 3Cod.verf. 1
Extraktion der Plattformanforderungen Architekturmerkmale, (dyn.) (Re)Konfigurierbarkeit
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DFG 1148N. Wehn
Basisarchitektur
DP
lokalerSpeicher
Konf. Manager
X
Memory-FabricI/O
Dyn. rekonf. Interconnect Fabric
PE PE PE PE
CTRL
Adr.Gen.
Topologien
m Anzahl/Komplexität der PEs, Interconnect Fabric, Memory Organisation
ð Codierungsverfahren
ð Durchsatz
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DFG 1148N. Wehn
PE für Turbo-Decoder/CC
ACS
LUT/Modify
Crossbar
ADD/SUBREGISTERFILE Saturate
m Ausnutzung der Regularität des Trellism Parallele Verarbeitung mehrerer Butterflies des Trellis in einem PE
DP
lokalerSpeicher
Konf. Manager
X
SNR-abhängig
gedächtnisabhängig
polynom- und ratenabhängiggedächtnis- undratenabhängig
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DFG 1148N. Wehn
PE für LDPC-Decoder
ADD
LUT
REGISTERFILE Saturate
LUT
m Irregularität des Tannergraphen: serielle Verarbeitung der Kanten eines Knotensm Parallele Bearbeitung mehrerer Knoten(typen) in einem PE
DP
lokalerSpeicher
Konf. Manager
X
SNR-abhängig
SNR-abhängig
ratenabhängig
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DFG 1148N. Wehn
PE für TC/CC/LDPC
ACS-ALU
LUT/Modify
Crossbar
ADD/SUB/LUT
REGISTERFILE Saturate
DP
lokalerSpeicher
Konf. Manager
X
m TC/CC: hohe Parallelität innerhalb PE, kleine Anzahl PEsm LDPC: geringe Parallelität innerhalb PE, große Anzahl PEs
(dyn) rekonfigurierbar
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DFG 1148N. Wehn
Arbeitsprogramm
Arbeitsprogramm
m Analyse der bisherigen Implementierungsansätze in der Anwendungsdomäne
m Analyse der Randbedingungen und Flexibilitätsanforderungen (Standards)
m Festlegung der methodischen Vorgehensweise
m Entwicklung eines Architekturtemplates für die Implementierungsplattform
m Design Space Exploration
m Implementierung und Bewertung
Kooperationsmöglichkeiten
m Configurable Reconfigurable Core – Universität Tübingen
m Rekonfigurierbare Komponenten für anwendungsspezifische Prozessorarchitekturen –
RWTH Aachen
m ReCoNodes: Plattformentwurf und Optimierungsmethoden für hardwarekonfigurierbare
Knoten – Universität Erlangen-Nürnberg
m ....