集積回路工学 - 東京工業大学...dd t dd pd v v c v et 2 3 0.25um cmosのed積...
TRANSCRIPT
2008/1/15/ 集積回路工学(11) 1
集積回路工学
東京工業大学大学院理工学研究科電子物理工学専攻
松澤 昭
2008/1/15/ 集積回路工学(11) 2
(11) 低消費電力設計
デバイスと回路設計
資料は松澤研のホームページhttp://ssc.pe.titech.ac.jpにあります
2008/1/15/ 集積回路工学(11) 3
携帯電話
低消費電力技術無しでは携帯機器は実現しない !!
現在の携帯電話は万能の通信 AV機器である。携帯電話(WCDMA/GSM) ワンセグ受信カメラ ゲーム DVD再生など多くの機能を集積
DoCoMo 905iシリーズの最高人気のP905iには松澤研と松下電器が共同開発した技術が入っています
2008/1/15/ 集積回路工学(11) 4
携帯電話システム
現代の携帯電話は画像処理回路やデジカメ機能まで集積している。
UIMカード・IrDAモジュール部
CCD制御部
スピーカー
アウト・カメラモジュール(AF機能内蔵)
LCD/バックライトモジュール
通信・画像制御部C-CPU、A-CPUDSP、SRAM、Flashメモリなど
送受信制御部アンテナスイッチディプレクサローノイズアンプパワーアンプ
水晶発振子、フィルターなど
中間周波数制御・電源部ADC/DAC
電源IC、フィルターなど
積層
積層
積層
画像処理、SDRAM,MPEG4など 裏面液晶装置
イン・カメラモジュール
多層FPC基板とFPCケーブル
主基板実装部 液晶実装部miniSDカード制御モジュール部
P900iの主回路基板と半導体パッケージ資料提供: SemiConsult
2008/1/15/ 集積回路工学(11) 5
VLSI技術最大の危機:消費電力の増大
プロセッサーの消費電力は100Wに達し、限界に直面している。しかもリーク電流が急速な伸びを示している。
2ddclkd VCfP ⋅⋅≈
プロセッサーの消費電力推移
・これ以上クロックを上げられない
( )521065 .TV.expInkTqVexpI
III
oxgdg
Tsub
gsubleak
−−≈
⎟⎠⎞
⎜⎝⎛ −≈
+=
・これ以上VTを下げられない
・これ以上ゲート酸化膜を薄くできない
Gordon E. Moore, ISSCC 2003.
2008/1/15/ 集積回路工学(11) 6
低消費電力・高速化技術
• CMOS回路の速度と消費電力• 低電力LSIアーキテクチャ
2008/1/15/ 集積回路工学(11) 7
講義のポイント
• CMOS回路の速度と消費電力– 電源電圧・しきい値電圧と回路の速度– エネルギー遅延積– 状態確率– リーク電流対策回路– 回路ブロックと消費電力– クロックゲーティング
• 低電力LSIアーキテクチャ– 電力効率の良い高速処理LSIの設計シナリオ– 演算器の改良– クロックゲーティング– 電源電圧制御
2008/1/15/ 集積回路工学(11) 8
MOSトランジスタの性質ドライブ電流を大きくするにはVddを高く、VTを低くする。リーク電流を抑えるにはVTを高くする。
ID(M52)
0
0.4m
0.8m
1.2m
1.6m
2.0m
ID(M
52)
(A)
{LOG10(I
-10
-8
-6
-4
-2{L
OG
10(ID
(M52
))}
0 0.4 0.8 1.2 1.6
V16 (V)
VT=0.3V
Idsat=1.7mA
Ileak=10-9A
リーク電流が決まる
ドライブ電流が決まる
電源電圧
しきい値電圧
大きいほど速度が速い大きいほどリーク電流が少ない
S
GD
Ids
( )
( ) ,21
3.1,21
α
α
−µ=
≈α−µ=
Tddoxdsat
Tgsoxds
VVLWCI
VVLWCI
1)ドライブ電流
2)リーク電流
qkTU
nUVexpWII
T
T
Tsoleak
≡
⎟⎟⎠
⎞⎜⎜⎝
⎛ −=
CMOS論理回路の遅延時間と消費電力
2008/1/15/ 集積回路工学(11) 9
ゲート遅延時間は容量に比例し、電源電圧にやや反比例する。ただし、Idsatを上げて遅延時間を短くすることは消費電力とは直接関係が無い
dsat
ddpd I2
CVT ≈
V150 PULSE 0 1.5 1p 0.1n 0.1n 10n 20n 100
M42NB130M=10
Vddo1.5
M48PB130M=20
M50NB130M=10
Vddo1.5
M51PB130M=20
C12p
21
20
22
V(20)
V(21)
V(22)
-0.4
0
0.4
0.8
1.2
1.6
TRA
NS
IEN
T R
ES
PO
NS
ES
(V
)
0 5n 10n 15n 20n 25n 30n
TIME (s)
Tpd=1.3ns Tpd=1.0ns
leakdd2ddd IVCVfP ⋅+⋅=
消費電力は周波数・容量・Vdd2に比例する1) 遅延時間
αα
⎟⎟⎠
⎞⎜⎜⎝
⎛−
∝−
dd
T1dd
pd
VV1V
1CT
2) 消費電力
2008/1/15/ 集積回路工学(11) 10
遅延時間・消費電力・リーク電流
遅延時間、消費電力、リーク電流間にはトレードオフがあり、これらをどのように調停するかが設計のポイントである。
αα
⎟⎟⎠
⎞⎜⎜⎝
⎛−
∝−
dd
T1dd
pd
VV1V
1CT 遅延時間を短くするには1)容量を下げる2)電源電圧を上げる3)VT/Vddを下げる
⎟⎟⎠
⎞⎜⎜⎝
⎛ −=
T
Tsoleak nU
VexpWII2ddd VCfP ⋅⋅=
消費電力を下げるには1)電源電圧を下げる2)容量を小さくする3)クロック周波数を下げる
リーク電流を下げるにはVTを高くする
2008/1/15/ 集積回路工学(11) 11
等速度を与える電源電圧としきい値電圧
しきい値電圧を下げると電源電圧を下げ、消費電力を低減し、速度を維持できる
(ただし、しきい値電圧を下げすぎるとリーク電流が増大する)
1.4
1.25
1.1
0.95
0.75
0.6
0.45
0.30.15
1.55
A (Vdd=3.0V,VT=0.75V)
(Vdd=1.5V,VT=0.1V)
A
BB
同一速度消費電力1/4
電源電圧(V)
しきい値電圧(V)
最大動作周波数(任意)
2008/1/15/ 集積回路工学(11) 12
エネルギー遅延積
消費エネルギー: 電源電圧の2乗に比例して大きくなる
22 , ddd
ddd CVfPEVCfP ==⋅⋅=
論理遅延時間
αα
⎟⎟⎠
⎞⎜⎜⎝
⎛−
∝−
dd
T1dd
pd
VV1V
1CT
電源電圧が高いほど小さい
エネルギー遅延積
( )αα
α
α
−α−
η=
⎟⎟⎠
⎞⎜⎜⎝
⎛−
η=
⎟⎟⎠
⎞⎜⎜⎝
⎛−
η=Tdd
dd
dd
Tdd
dd
dd
Tdd
ddpd VV
VC
VVV
VC
VVV
VCET3232
1
22
11
2008/1/15/ 集積回路工学(11) 13
エネルギー遅延積
( )α−η=
Tdd
ddpd VV
VCET32
0.25um CMOSのED積
最小になる電源電圧を求める
330
)(−α
=→= Tdd
dd
pd VVdVETd
TT
dd VVV 8.17.1
33.1 ===α のときは
この辺りが遅延時間と消費電力のバランスが取れている
(この場合のVTは通常のVTよりも幾分高い電圧になる)
J. Rabaey, et al., “Digital Integrated Circuits” Prentice Hall
トランジスタサイジング
2008/1/15/ 集積回路工学(11) 14
配線容量などの負荷容量を駆動する場合は駆動用トランジスタのゲート幅が小さければトランジスタ容量が下がるので消費電力は小さいがドライブ電流が小さくなるので遅延時間は長い。逆にゲート幅が大きければドライブ電流が大きくなるので遅延時間は短いがトランジスタ容量が増えるので消費電力は大きい。
バランスを考えると[負荷容量=ゲート容量]あたりが最適である。
2008/1/15/ 集積回路工学(11) 15
状態確率
BAOUT +=
J. Rabaey, et al., “Digital Integrated Circuits” Prentice Hall
BA
OUT
Vdd2入力NAND
0 1
011001010100
OUTBA
011001010100
OUTBA
169
43
43
00 ==⋅PP
163
41
43
10 ==⋅PP
161
41
41
11 ==⋅PP
163
43
41
01 ==⋅PP
( )( )10
1
111
PPPPP BA
−=−−=
PA, PB; A,Bが1を取る確率
論理回路では出力が0 1の遷移時のみ電力を消費するので論理状態の確率で消費電力が決定される
2008/1/15/ 集積回路工学(11) 16
CMOS回路の消費電力
ローパワー化には各項の低減が必要2ddtd VCfPP ⋅⋅⋅≈
充放電電力の低減手法
要素
スイッチング確率
pt
動作周波数
f
負荷容量
手法 トレードオフ要因
CL
電源電圧
Vdd
グリッジ低減
ゲーティドクロック
回路の並列化
設計の煩雑さ増大
開発TAT
チップ面積の増大
微細化
メモリ空間の階層化
トランジスタのサイジング
パストランジスタロジック
ダイナミック回路
DC-DCコンバータ
2電源最適設計動作スピードの劣化
設計の煩雑さ増大
する場合あり
動作スピードは改善
CL
貫通電流
充放電電流
リーク電流
スイッチィング
時に発生
CMOS回路の電流成分
2008/1/15/ 集積回路工学(11) 17
サブスレッショルド電流
0.1
0.2
0.3
0.4
0.5
0.60.8 1.2
1.6 22.42.8
3.23.6400.511.522.533.54
4.5
5
5.5
リーク電力が支配的
リーク電力の急増
充放電電力が支配的
閾値電圧 (V)
電源電圧(V)*Vdd=3.3V、Vt=0.5Vが基準
消費電力(a.u.
)
⎟⎟⎠
⎞⎜⎜⎝
⎛ −=
T
Tsoleak nU
VexpWII
サブスレッショルド電流はVTが低いほど多く通常VTが0.1V下がる毎に10倍大きくなる
2008/1/15/ 集積回路工学(11) 18
サブスレッショルドリーク電流
1
10
100
1,000
10,000
20 40 60 80 100 120Temp (C)
Ioff
(na/
u)
Assume:0.25µm, Ioff = 1na/µ5X increase each generation at 30ºC
0.25µ
0.18µ
0.13µ
微細化が進むほどリーク電流が多くなっている
90nm
65nm45nm
2008/1/15/ 集積回路工学(11) 19
課題:遅延時間減少の飽和(特に低リークデバイス)
微細化・低電圧化により遅延時間減少が飽和してきた。特に携帯電話用途の低リークデバイスに顕著
1.8V 3V 5V1V 2.5V1.2V 1.5V
Design rule (um)0.1 1.00.2 0.3 0.5
5
100
Del
ay ti
me
(Arb
itral
)
Low leak (3pA/um)
ConstantVt/VDD
Middle leak(1nA/um)
Scaled VT
Constant VT
Operating Voltage (V)
10
50
α
⎟⎟⎠
⎞⎜⎜⎝
⎛−
∝
dd
T
pd
VV1
LT
2008/1/15/ 集積回路工学(11) 20
リーク電流対策回路
リーク電流対策には不使用の回路を遮断するか、バックゲート電圧をかける。
LVT
LVT
HVT
HVT
VddA
VddB
VssA
VssB
LVT
LVT
VddA
VddB
VssA
VssB
LVT
LVT
VddA
VddB
VssA
VssB
LVT
LVT
制御回路
(a) MTCMOS (b) EVTCMOS (c) VTCMOS
・スイッチで回路を遮断する・スタンバイ回路が別に必要・低電圧では使用しにくい
・スイッチとバックゲートの併用・微細TRでは十分なバックゲートが困難・低電圧では使用しにくい・ゲートリークが遮断できない
・バックゲート印加でVTを上げる・微細TRでは効果が減少・ゲートリークが遮断できない
2008/1/15/ 集積回路工学(11) 21
バックゲート効果
ox
FAsFFBTH C
)φ(qNεεφVV
222 0++=
空乏層中の電荷の効果
バックゲート電圧(ソースを基準に取る)
ox
bFAsFFBTH C
)Vφ(qNεεφVV
−++=
222 0
バックゲート電圧を組み込んだしきい値電圧
ソースと基板の電位が異なるとバックゲート効果によりVTHが変化する
bFF Vφφ −→ 22n+
L
n+
W
Vds
Vgs
X方向
oxV)x(V
)x(I L
Xpo
Vb
( )FFbTHTH φφVγVV 220 −+−+=あるいは、
ox
osA
CεεqN
γ2
= バックゲート効果はチャネル不純物濃度の平方根に比例し、単位ゲート容量に反比例する
2008/1/15/ 集積回路工学(11) 22
バックゲート効果
バックゲート電圧を変化させることでVTを制御できる
バックゲートがかかるとVTが上昇し、n値が減少する。
-12
-10
-8
-6
-4
-2
0 0.5 1 1.5
Vsb=0
V
1V 2Vn=1.46 1.25 1.22
Vto
S=84mV 72mV 70mV
1E-18(A)
Vgs (V)
0.4umNMOS (10/0.4)の実測
Log
I ds(A
)
2008/1/15/ 集積回路工学(11) 23
ゲートリーク課題ゲートリーク電流
(A/c
m2 )
物理酸化膜圧 (nm)
10-6
10-5
0.0001
0.001
0.01
0.1
1
10
100
1 1.5 2 2.5 3
携帯電話の限界
高速用途の設定
汎用の設定
0.1um世代ではサブスレッショルドリークに加えてゲートリークが大きな課題( )5.2T10V6.5expLI oxgdeffgd −−≈
(相対値)
(nm)
2008/1/15/ 集積回路工学(11) 24
回路ブロック毎の電力消費
どの回路が消費電力が大きいかはLSIの種類によって異なる。低消費電力化設計はこの分析から始まる。
Clock
ASSP1
LogicMemory
I/O
ASSP2
Clock
Logic
MemoryI/O
MPU1 Clock
Logic
MemoryI/O
MPU2Clock
Logic
Memory
I/O
2008/1/15/ 集積回路工学(11) 25
集積回路の低電力化の例
消費電力を1/10に低減した
このLSIの場合クロックとフリップフロップで全消費電力の75%を占める
7
18
75
6.513
30.5
1.73
8
0
20
40
60
80
100
1 2 3
1/2
1/5
Clock
配線
マクロ
F/F 回路の改良ゲーティッドクロック
F/F 回路の改良ゲーティッドクロック
電圧低下3.0V->1.5V容量低下(0.6)
電圧低下3.0V->1.5V容量低下(0.6)
0.35um 0. 18um0.35um
Pow
er c
onsu
mpt
ion
(A.U
)
2008/1/15/ 集積回路工学(11) 26
フリップ・フロップ回路の改良
クロックで駆動されるトランジスタ数の低減がポイント
D
CK
Q
20Tr
CK
Q
D
24Tr
D
CK
Q
22Tr
(A) 通常の回路 (B) 差動型 (C) メモリ型
クロック系のTr数:12 クロック系のTr数:3 クロック系のTr数:4
2008/1/15/ 集積回路工学(11) 27
F/F の低電力化
差動 F/F を用いると消費電力を半減できる
25
20
15
10
5
0(A)
Data activation: 100%
25
20
15
10
5
0
Data
Clock
Data activation: 25%
(B) (C) (A) (B) (C)
(A) Conventional(B) Differential(C) Memory
Pow
er c
onsu
mpt
ion
(uW
)
0.18um, Vdd=1.8V, fclk=100MHz
2008/1/15/ 集積回路工学(11) 28
クロックゲーティング
クロックゲーティング技術により1/3程度の低電力化が可能
ブロック1<使用中>
ブロック2<不使用中>
ブロック3<不使用中>
クロック供給 クロック停止 クロック停止
1系統の圧縮+伸張相当
従来 今回
電力400mW
従来比1/8
1系統の圧縮+伸張 50mW
マルチコーデック
2008/1/15/ 集積回路工学(11) 29
クロックゲーティングの効果
使用しない回路へのクロックを停止するとこで大幅な低電力化が可能
Clock Gating
Non Clock Gating
WITH the Core Engines
100 200 [mW]300
40%
37%
0
100 200 [mW]3000
The Effect of Core Engines
The Effect of Clock Gating
DSP VCE(not Core)
VPU MIF PADDRAMVCE(Core)
WITHOUT the Core Engines
2008/1/15/ 集積回路工学(11) 30
DRAM混載による低消費電力化
外付けDRAMはI/O部分で電力を消費する。(内蔵メモリーの100倍程度)DRAM混載にするとこの部分の消費電力が大幅に削減できる。
高速信号はチップ外に出してはいけない!MPEG4 codec
Courtesy Toshiba, ISSCC 2000
891mWSeparatechips
240mW
DRAMLogic & memory
DRAM on a chip
Power
DRAM - logic interface
16MbitDRAM
Speech codec
Multiplexer
MPEG-4 VideoCodec
HostI/F
DRAMI/F
PLLCamI/F
DisplayI/F
Pre-filter
VTVT
VT VT
70% power reduction by DRAM embedding alone