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半導体集積回路の劣化検知のためのフィールドテスト技術

九州工業大学情報工学研究院

情報創成工学研究系

教授梶原誠司

DART: Dependable Architecture with Reliability Testing (c) Copyright 2007-2013 All rights reserved, Confidential

大学連携新技術説明会＠JST（2013.12.20）

研究の背景

図1．NBTIによる遅延増加 [Y. Cao(DRVW2008)より]

図2．信頼性考慮設計

-ΔFmax

Teq Tuse（実使用時間）＋Teq

実使用時の劣化量

B/Iでの劣化量

周波数劣化量

VLSIの微細化技術の進展とフィールド運用時のVLSIの劣化 BTI、ホットキャリア、エレクトロマイグレーション等の劣化現象回路遅延の増加・・・正確な予測は困難動作マージン設計：回路の製造ばらつき、動作環境、使用年数などに基づき、

最悪値を考慮して決定・・・過大な動作マージンによりVLSIの性能が犠牲に

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本研究の課題

適用対象車載・医療等プラント制御・社会インフラシステム等

ネットワーク・サーバ等

通常のLSI 生産テスト

使用期間長期（～20年）超長期（～30年）通常（～10年）－フィールドテストパワーオン時運転中の定期的な

テストモード実行動作中（無休止）－

テストリソース（メモリ等）

LSIピン・メモリ等ひっ迫

制約あり（冗長設計等の採用）

制約あり（劣化データ蓄積に興味）

制約小（ATEの利用）

テスト時間～10ms ～100ms（テスト頻度に関連）数10～数100ms 物理制約小

（コスト制約有り）

表1 VLSIの適用対象とフィールドテスト制約

フィールドテスト技術の研究開発出荷後のVLSIを一時的にテストモードにし、短時間で高品質なテストに

より、高度な信頼性を確保障害となる前に警告／診断を行い、被害を阻止システム動作環境を反映して行う高精度な自己テスト、自己診断


技術概要（１）

BISTを用いたインフィールドテスト劣化や変動による遅延マージン減少を故障前に検出

システム／コアのテストモード時に適用

各テストセッションで回路の最大遅延値を測定

TVMとログ履歴による高精度な遅延分析

TVM (Temperature & Voltage monitor) をチップ内各所に配置

温度電圧変動分を補正し劣化分析を可能化

ログ履歴による統計的解析（ノイズ成分排除）

少ないテストデータ量とテスト時間の制御可能化

開発状況特許による技術の保護

学会発表

DART回路の実適用に向けた環境整備 (ガイドライン・RTL)


技術概要（２）

時刻

Dth

Dth+ Merr

Dcrit

将来の故障を警告

Del

ay

D

D1 D2

D4

D8

D5 D6

D3

D7

Dcrit : 限界遅延値(マシンサイクル) Dth : 遅延しきい値

Merr : 測定誤差

平均化によるノイズ除去

∑=

−

N

iiTD

N 1

1

劣化や環境起因による遅延マージンの減少を高精度に測定し，ログを保存


技術概要（３）回路の動作モード


技術概要（４）アーキテクチャ


研究項目と達成目標

研究項目目標効果と説明

１：高精度遅延測定

50ps以内の遅延測定誤差劣化推定の可能化テスト時の温度変動 5℃以下温度変動による誤差の低減

2：テスト制約対応

検出率 95%以上テスト品質の確保テストデータ量1/3000以下オンチップのメモリに搭載可能 1回のテスト時間10～200ms システム動作への影響を低減

3:システム化論理BISTによる実現既存回路利用による付加回路量の低減非同期回路への対応 NoCへの適用可能テスト履歴の活用劣化判定と診断効率の向上

４：実用化対応 (発展テーマ)

開発技術のIP／ツール化一般ユーザの評価／導入可能フィージビリティ検証による有効性・効果の実証

実システムへの組み込み／試作／シミュレーションによる実用性の実証（性能、精度、フィールドデータ取得、運用時の性能・動作環境モニタリング等）

機能安全国際規格化提案技術のIEC61508のSIL認証要件化


本研究の適用効果、優位性、独創性


利用方法利用目的（適用効果）内容

フィールドテスト（オンライン使用）

劣化による故障の事前検知遅延マージン変化履歴解析チップ温度上昇の検知（IEC 61508に関連）

誤動作時の診断情報提供テスト箇所と遅延マージン取得

システムデバッグ（オフライン使用）

設計マージン・劣化度合いの把握

時間経過、環境影響、通常劣化、加速劣化等のデータ取得

システム診断情報提供不良解析時に遅延情報取得

生産テスト（オフライン使用）

チップ品質向上

リソース制約下での遅延テスト品質最大化非同期回路のテスト容易性向上

表3 本研究の利用目的と処理内容

適用対象: SoC、 NoC、マルチコア、 FPGAと広範なVLSIアーキテクチャ優位性・独創性：

スキャン設計や論理ＢＩＳＴなどの生産テストで使用されるＤＦＴを利用遅延測定時の温度・電圧モニタと測定遅延値の補正機能適用対象のテスト制約（テスト時間、メモリ量）に、フレキシブルに対応可

能なテスト方式

世界におけるフィールドテスト技術の適用動向

• Freescale Semiconductor-STMicroelectronicsの事例（2011年）： ISO26262およびIEC61508の機能安全を実現するため、自動車用マイクロコントローラーに適用した組込み自己テスト技術

• Texas Instrumentsの事例（2007年）：自動車向けシステムLSIに対するフィールドテストのための組込み自己テス技術

• Cisco Systemsの事例（2006年）情報通信（ルータ）LSIのボード・システムレベルでフィールドテストを可能にする組込み自己テスト技術、インターネット経由で世界中の製品を管理中

DARTは、これら自己テスト技術の延長｡優位性：製造バラツキや劣化検出の高精度化の基本方式

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産学連携等の経緯

2008-2013年 JST戦略的創造研究推進事業 CRESTに採択九州工業大学，奈良先端科学技術大学院大学，首都大学東京，大分大学

2009-2011年 JST特許化支援事業特許群支援（大学型）に採択 2011年- 日立製作所と共同研究実施 2012年- ルネサスエレクトロニクスと共同研究実施 2013-2015年 JST特許化支援事業特許群支援に採択


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特許出願

国内出願10件、海外出願8件基本特許は、米国、韓国、欧州（仏、独）移行

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DART技術の実回路適用(ITC 2012)

Items # of Cells Comb. Gates

Non-comb. Gates Total

LBIST 1,102 1,999 187 2,186 MBIST 1,063 1,607 218 1,825 Control 491 157 2,601 2,758 TVM 2,538 6,771 393 7,164 Total 5,194 10,534 3,399 13,933

# of seeds test data volume (kB) intra-domain test inter-domain test

1 1 4.8 2 2 5.6 5 5 8.0 11 4 7.9 15 3 8.0 22 1 7.9

LSIスペック

テスト用回路量

テスト用メモリ量

特長：・少ないハードリソース（低コスト）・設計容易（既存の自己テスト回路流用）・標準デジタル回路を利用し参照電圧不要の温度・電圧モニタと高精度遅延値補正

全体回路量の僅か0.2%

8Kバイト以下

網掛回路が提案特許対応

次期の鉄道向けLSIに適用、実用性を確認

・ユーザ論理とのインタフェース設計構築・フィールドテスト制御回路設計・遅延測定精度5～39ps確認・少ないリソースを確認（テスト用の回路量、メモリ量）｡いずれも要求スペック達成｡・一回あたりテスト時間は検出率低下無しに可変な方式を採用（～200ms／回）

個別技術紹介

1. テストタイミング生成回路

2. 測定した遅延値補正のためのTVM 回路


遅延測定のためのタイミング生成（１） FF-FF間のスキャン遅延テスト（通常の生産テストと同じ枠組み）

特定パスの最小のテストタイミング（＝１／FMAX）を求めるテストタイミングを小さくしてもテストが pass する最小の値テストで活性化される最長遅延パスで値が決まる

同一テスト＆同一環境（温度・電圧）での値変化を観測し劣化量を推定機能テストでなくスキャンテストにより、網羅性を実現

FF FF A

B

A

B 信号伝搬が間に合わない場合

ｸﾛｯｸ

対象回路

テストタイミング


遅延測定のためのタイミング生成（２）

PLL

Delay

Clock tree

Test mode (Capture) Test timing

Ref. CLK

Scan shift clock gen.

Test mode

Slow CLK(TAP clock or else)

PLL Clock

Slow Clock

Capture Mode

Test Clock

Scan Shift Launch Capture Scan Shift

Test Mode

Variable test timing


TVMによる遅延値補正（１）測定遅延値から，フィールドでの温度・電圧変動の影響を補正

解決手法: 温度・電圧モニタ可能化ソフトセンサ：標準セルライブラリより構築動作時の温度と電圧を同時測定レファレンス電流／電圧／回路の不要化初期測定時での自動調整

→ オールデジタル：回路内に複数配置可能

RO-Type1

Counter3

reset count_start

ro_start enable

out_select

Count Values RO-Type2

RO-Type3

Counter3

Counter3

enable

start

To counter

332211 FbFbFbV ∆+∆+∆=∆332211 FaFaFaT ∆+∆+∆=∆

劣化

環境

基準

環境

劣化

基準

初回測定時の遅延値

ユーザ回路

SoC / FPGA

温度電圧モニタ

劣化判定

遅延データ

フィールドでの遅延値

環境変動の遅延値

環境成分の分離


TVMによる遅延値補正（２）

TEGによる効果確認高精度推定 NBTI耐性構造プロセス変動影響の補正

10 チップの温度相違（加熱度比較）

温度・電圧推定精度評価（標準偏差値）

10 チップの電圧相違（加熱度比較）

プロセス温度[℃] 電圧[mv] 備考

180nm 0.86 2.98

90nm 1.4 5.0 旧仕様ITC2012

45nm 1.09 3.41


DARTガイドラインの目的と内容

目的：DART技術をLSIでスムーズに実現できるようにすること DART機能をモジュール化（ソフトウェア／ハードウェア）

各モジュールの実現のために必要となる作業を明確化

DARTガイドライン：詳細な考え方，仕様例サンプルRTL ツール、ツールスクリプト：個別技術を使用するためのツール実際の細かい運用方法の詳細について，コンサルトとして対応させていただきます｡


DART用回路のIP化


DART用メモリ DART

テスト用コントローラ

生産テスト用コントローラ

コア

DFT

DARTテスト制御

DART実行情報& テスト結果ログ

コア

テストタイミング生成回路

温度・電圧モニタ

生産テスト用DFT （scan, etc.)

クロック

システム警告・終了開始

DART用

生産テスト用

LSI

生産テスト用コントローラ

DARTテスト用コントローラ

コア

DFT

コア

DFT

DART技術の適用拡大を図るためDARTのIP化/ツール化を推進主なDART用回路を「DARTモジュール」として定義し、実現を容易化


DART実現のためのガイドライン

DART実現のための作業

ﾊｰﾄﾞｳｪｱDARTﾓｼﾞｭｰﾙ設計・組込み

機能設計

仕様設計

RTL設計

テスト生成

ソフト設計

回路設計検証

LSI設計フロー

ｿﾌﾄｳｪｱDARTﾓｼﾞｭｰﾙ設計・組込み

DART用メモリ仕様/DARTモジュール機能仕様作成

DARTテスト情報作成（DART用外部メモリ格納用）

DARTテスト仕様作成

DART機能のLSI組込み作業の手順を「ガイドライン」として提示 Version 1 (ASIC/SoC版) ：9/9リリース Version 2 (FPGA版) ：FPGA対応技術の検証後にリリース予定

機密保持契約

ガイドライン一式お渡しする前に，４大学と御社の間でNDA機密保持契約の締結をお願いいたします．


知財に関する基本的な考え方試行目的の使用は無償です．

社内（子会社含む）評価を目的としたもの • 第三者への開示は不可です． • サンプルRTLやツールスクリプトの改造・改変は可です．

試行開始の際には、ご連絡をお願いします．研究実績の一部として把握したいので，ご協力お願いします．社名の公開可否は個別相談させていただきます。

非公開の場合でも、CREST内で報告許可いただけるとありがたいです。試行目的以外での使用については、別途、実施許諾契約書の締結をお願いします．


まとめ


VLSIの劣化に対する予防安全のためのフィールドテスト技術 JST CRESTによる研究開発成果： DART技術 VLSIの適用対象に応じた研究項目と達成目標の明確化 VLSIの自己テストによる遅延計測と劣化判定産学連携と特許化

成果の普及に向けて DART技術普及に向けたIP化とガイドラインの作成

問合せ先：九州工業大学情報工学研究院情報創成工学研究系教授梶原誠司 Tel 0948-29-7665 (九州工業大学梶原研究室） Fax 0948-29-7665 E-mail: [email protected]

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