工學博士學位請求論文

뉴런모스를 이용한 다치 순차 논리회로

설계에 관한 연구

A Study on the Design of Multiple-Valued

Sequential Logic Circuit Using Neuron-MOS

2006年 2月

仁荷大學校 大學院

電子工學科(情報工學專攻)

崔 永 熙

工學博士學位請求論文

뉴런모스를 이용한 다치 순차 논리회로

설계에 관한 연구

A Study on the Design of Multiple-Valued

Sequential Logic Circuit Using Neuron-MOS

2006年 2月

指導敎授 金 興 壽

이 論文을 工學博士學位 論文으로 提出함

仁荷大學校 大學院

電子工學科(情報工學專攻)

崔 永 熙

이 論文을 崔永熙의 工學博士 論文으로 認定함

2006年 2月

主 審 : 洪 勝 弘

副 審 : 金 興 壽

委 員 : 尹 廣 燮

委 員 : 吳 英 煥

委 員 : 黃 鐘 學

- i -

요 약

본 논문에서는 다치 순차 논리회로 설계에 관한 알고리즘을 제안

하고, 제안된 알고리즘에 따라 뉴런모스를 이용한 4치 순차 논리회

로를 구현하였다. 또한 3가지 형태의 다치 D 플립플롭을 제안하고

설계하였다.

제안된 3가지 형태의 다치 D 플립플롭은 NMAX-TG D 플립플

롭, NMIN-TG D 플립플롭 그리고 Q-IDEN D 플립플롭이다.

NMAX-TG D 플립플롭과 NMIN-TG D 플립플롭은 NMAX D 플

립플롭, NMIN D 플립플롭, T-게이트 회로를 이용하여 설계되었고,

Q-IDEN D 플립플롭은 바이어스 인버터, 전달 게이트, 온도계 코드

출력회로, 2치의 RS 래치 회로를 이용하여 설계되었다.

설계된 회로들은 3.3V 단일 공급 전원에서 0.35㎛ 1-poly 6-metal

COMS 공정 파라미터 표준조건에서 HSPICE를 사용하여 모의실험

되었다.

모의실험 결과, NMAX-TG D 플립플롭과 NMIN-TG D 플립플

롭은 500㎑, 1㎒ 전후까지의 동작속도를 보였고, Q-IDEN D 플립플

롭은 100㎒ 전후까지의 빠른 동작 속도를 보였다.

NMAX-TG D 플립플롭과 NMIN-TG D 플립플롭의 소비전력-지

연시간 정수인 PDP(Power dissipation-Delay time Product)는

28.49pJ, 25.5pJ로 측정되었고, Q-IDEN D 플립플롭의 PDP 정수는

59.3fJ로 측정되었다.

플립플롭의 성능 정수 FOM은 플립플롭을 구성하는데 사용된 트

랜지스터 개수, 전파지연 시간, 소비 전력과 샘플링 주파수의 항목

- ii -

으로 계산되었다. NMAX-TG D 플립플롭의 FOM은 148.8×10-6

,

NMIN-TG D 플립플롭 FOM은 332.1×10-6

, Q-IDEN D 플립플롭

FOM은 33.7로 계산되어 기존 논문의 플립플롭에 비해 높은 성능

정수의 값을 보였다.

설계된 4치 순차 논리회로에 대하여 모의실험을 한 결과 회로의

샘플링 주파수는 5㎒로 측정되었고, 전체 소비 전력은 60.36㎽ 발생

되어 트랜지스터 1개당 평균 소비 전력은 0.146㎽ 임을 보였다. 전

파지연 시간은 29.5㎱로 측정되었다.

4치 순차 논리회로에 대한 PDP 정수는 비교적 작은 값을 보였

고, 샘플링 주파수와 FOM 정수는 높은 값을 나타내므로 회로의 전

기적 특성이 안정적임을 확인하였다.

다치 순차 논리회로 설계에 관한 제안된 알고리즘은 설계 과정을

보다 간단하게 하였고, 설계 회로의 복잡도가 최소화 되도록 유도하

였다.

- iii -

Abstract

In this paper, the algorithm on the design of multi-valued

sequential logic circuits are proposed and quaternary sequential

logic circuits using Neuron-MOSFETs are implemented according

to the proposed algorithm. Moreover, three types of multi-valued

D flip-flops are proposed.

The proposed three types of multi-valued D flip-flops are

NMAX-TG D flip-flop, NMIN-TG D flip-flop and Q-IDEN D

flip-flop. A NMAX-TG D flip-flop and a NMIN D flip-flop are

composed of the components such as NMAX D flip-flops, NMIN

D flip-flops and T-gate circuits. A Q-IDEN D flip-flop is

composed of the components such as bias inverters, transmission

gates, thermometer code output circuits and binary RS latch

circuits.

The quaternary sequential logic circuits are consist of the

components such as DLCs, analog inverters, voltage comparators,

MAX, NMAX, MIN, NMIN circuits, NMAX-TG D flip-flops,

NMIN-TG D flip-flops and Q-IDEN D flip-flops.

The designed circuits are simulated by HSPICE in 0.35㎛

one-poly six-metal CMOS process parameters with a single

+3.3V supply voltage.

In the simulations, sampling frequencies of NMAX-TG D

flip-flop, NMIN-TG D flip-flop and Q-IDEN D flip-flop are

- iv -

measured around 500㎑, 1㎒ and 100㎒, respectively.

The PDP parameters of NMAX-TG D flip-flop, NMIN-TG D

flip-flop and Q-IDEN D flip-flop are measured to be 28.49nJ,

25.5nJ and 59.3fJ, respectively.

In this paper, FOM, a performance parameter is calculated in

terms of total numbers of transistors comprising a flip-flop,

propagation delay time, power dissipation and sampling frequency.

The FOMs of NMAX-TG D flip-flop, NMIN-TG D flip-flop and

Q-IDEN D flip-flop are calculated to be 148.8×10-6

, 332.1×10-6

and 33.7, respectively. The FOMs of the proposed flip-flops is

superior to those of the conventional flip-flop.

Simulation results of the quaternary sequential logic circuits

demonstrate that the sampling frequency and power dissipation

are 5㎒ and 60.36㎽, respectively. The propagation delay time is

at 29.5㎱. These simulation results prove that the performance of

the designed quaternary sequential logic circuits is predominant.

The proposed algorithm on the design of multi-valued sequential

logic circuits simplified design processes and led the complexity

of circuits to minimization.

- v -

목 차

요 약 ············································································································ i

Abstract ········································································································ iii

목 차 ········································································································· v

그 림 목 차 ································································································ viii

표 목 차 ········································································································ xi

제 1 장 서 론 ···························································································· 1

제 2 장 다치 논리 함수 와 뉴런모스 응용회로 ································ 6

2.1 다치 논리 함수의 수학적 배경 및 기본 연산 ······················ 6

2.2 뉴런모스와 응용회로 ································································ 12

2.2.1 뉴런모스 트랜지스터 ··················································· 12

2.2.2 다운 리터럴 회로 ························································· 19

2.2.3 아날로그 인버터 ··························································· 27

2.2.4 전압 비교기 ································································· 32

제 3 장 다치 D 플 롭 플 롭 설계 ························································ 35

3.1 아날로그 MIN, NMIN 회로 ·················································· 35

3.2 아날로그 MAX, NMAX 회로 ·············································· 41

3.3 다치 NMAX D 플립플롭 ···················································· 48

3.4 다치 NMIN D 플립플롭 ························································ 51

3.5 성능이 개선된 다치 D 플립플롭 설계 ································· 54

3.5.1 전달 게이트 회로 ······················································· 54

3.5.2 뉴런모스 4치 T-게이트 회로 ···································· 57

- vi -

3.5.3 NMAX-TG D 플립플롭과

NMIN-TG D 플립플롭 설계 ··································· 61

3.6 Q형 D 플립플롭 설계 ······························································ 65

3.6.1 바이어스 인버터 회로 ··············································· 65

3.6.2 온도계 코드 출력회로 ··············································· 68

3.6.3 4치 항등 논리회로 ····················································· 70

3.6.4 2치 RS 래치 회로 ······················································ 72

3.6.5 Q-IDEN D 플립플롭 설계 ······································· 74

제 4 장 다치 순차 논리회로 설계 및 구현 ···································· 76

4.1 다치 순차 논리회로 설계 과정 ·············································· 76

4.2 다치 순차 논리회로 설계 ························································ 77

4.2.1 상태도와 상태 표 작성 ················································· 77

4.2.2 최소 상태도와 최소 상태 표 작성 ····························· 80

4.2.3 상태 명에 대한 코드 할당 ··········································· 86

4.2.4 상태 천이함수와 출력함수 유도 ······························· 106

4.2.5 다치 순차 논리회로 설계 ··········································· 107

4.3 4치 순차 논리회로의 레이아웃 ············································ 111

4.3.1 각 구성 블록의 레이아웃 ··········································· 112

4.3.2 4치 순차 논리회로 레이아웃 ····································· 119

제 5 장 모의실 험 결 과 및 고 찰 ······················································· 121

5.1 다치 D 플립플롭의 모의실험 ··············································· 121

5.1.1 다치 NMAX-TG D 플립플롭 모의실험 결과 ······· 121

5.1.2 다치 NMIN-TG D 플립플롭 모의실험 결과 ········· 129

5.1.3 Q-IDEN D 플립플롭 모의실험 결과 ······················· 134

5.2 플립플롭의 특성 고찰 ·························································· 140

- vii -

5.2.1 전파지연 시간 ······························································· 140

5.2.2 소비 전력 ······································································· 143

5.2.3 제안된 플립플롭의 성능 종합 비교 ························· 146

5.3 다치 순차 논리회로의 모의실험 결과 ···························· 152

제 6 장 결 론 ······················································································ 157

참고 문 헌 ·································································································· 160

- viii -

그 림 목 차

그림 2.1. N-채널 뉴런 모스의 기본적인 구조 ···································· 12

그림 2.2. N-채널 뉴런 모스의 등가 모델 ············································ 13

그림 2.3. 2-입력 뉴런 모스의 등가회로 ··············································· 18

그림 2.4. 다운 리터럴 회로 ····································································· 20

그림 2.5. DLC의 입출력 특성 ································································· 24

그림 2.6. 바이어스 전압의 변화에 따른 DLC의 입출력특성 ··········· 26

그림 2.7. 아날로그 인버터 ······································································· 28

그림 2.8. 아날로그 인버터의 입출력 특성 ··········································· 30

그림 2.9. 아날로그 인버터의 4치 논리 입력과 출력 파형 ··············· 31

그림 2.10. 아날로그 전압 비교기 ··························································· 33

그림 2.11.전압 비교기의 입력에 따른 출력 파형 ······························· 34

그림 3.1. 아날로그 MIN 회로 ································································· 36

그림 3.2. MIN 회로의 4치 입력과 출력 파형 ····································· 38

그림 3.3. 아날로그 NMIN 회로 ······························································ 39

그림 3.4. NMIN 회로의 4치 입력과 출력 파형 ·································· 41

그림 3.5. 아날로그 MAX 회로 ······························································· 42

그림 3.6. MAX 회로의 4치 입력과 출력 파형 ··································· 44

그림 3.7. 아날로그 NMAX 회로 ···························································· 45

그림 3.8. NMAX 회로의 4치 입력과 출력 파형 ································ 47

그림 3.9. 다치 NMAX D 플립플롭 구성도 ········································· 48

그림 3.10. NMAX D 플립플롭의 4치 입력과 출력 파형 ··············· 50

그림 3.11. 다치 NMIN D 플립플롭 구성도 ······································· 51

그림 3.12. NMIN D 플립플롭의 4치 입력과 출력 파형 ················· 53

그림 3.13. 전달 게이트 ··········································································· 55

그림 3.14. N형과 P형이 결합된 전달 게이트 회로 ·························· 55

- ix -

그림 3.15. 전달 게이트 회로의 4치 입력과 출력 파형 ················· 56

그림 3.16. 4치 T-게이트 ······································································ 58

그림 3.17. T-게이트 회로의 입력과 출력 파형 ·································· 60

그림 3.18. NMAX-TG D 플립플롭 구성도 ········································· 62

그림 3.19. NMIN-TG D 플립플롭 구성도 ··········································· 62

그림 3.20. NMAX-TG D 플립플롭의 4치 입력과 출력 파형 ········· 64

그림 3.21. NMIN-TG D 플립플롭의 4치 입력과 출력 파형 ··········· 64

그림 3.22. 바이어스 인버터 ····································································· 66

그림 3.23. 바이어스 인버터의 4치 입력과 출력 파형 ······················· 67

그림 3.24. 온도계 코드 출력 회로 ························································· 68

그림 3.25. 온도계 코드 회로의 입력과 출력 파형 ····························· 69

그림 3.26. 4치 항등 논리 회로 ······························································· 71

그림 3.27. 항등 논리회로의 4치 입력과 출력 파형 ··························· 71

그림 3.28. 2치 RS 래치 회로 ·································································· 72

그림 3.29. RS 래치 회로 입력과 출력 파형 ········································ 73

그림 3.30. Q-IDEN D 플립플롭 ························································· 74

그림 3.31. Q-IDEN D 플립플롭의 4치 입력과 출력 파형 ······· 75

그림 4.1. 예제1의 상태도 ········································································· 79

그림 4.2. 최소 상태도 ··············································································· 85

그림 4.3. 최소 상태도의 예 ····································································· 89

그림 4.4. 부분적인 상태 코드 할당 ······················································· 92

그림 4.5. K=101, E=011 일 때 카르노 맵 ············································ 96

그림 4.6. K=011, E=110 일 때 카르노 맵 ············································ 99

그림 4.7. K=101, E=110 일 때 카르노 맵 ·········································· 102

그림 4.8. 예제1의 4치 순차 논리회로 ················································· 108

그림 4.9. 4치 순차 논리회로의 입력과 출력 파형 ··························· 110

그림 4.10. 뉴런모스 아날로그 인버터의 레이아웃 ··························· 113

- x -

그림 4.11. 뉴런모스 4치 MIN/MAX 게이트 회로의 레이아웃 ····· 114

그림 4.12. 뉴런모스 4치 NMIN/NMAX 게이트 회로의 레이아웃 115

그림 4.13. 뉴런모스 전압 비교기 회로의 레이아웃 ······················· 116

그림 4.14. 뉴런모스 DLC와 T-게이트 회로의 레이아웃 ·············· 117

그림 4.15. 개선된 D-플립플롭 회로의 레이아웃 ···························· 118

그림 4.16. 제안된 4치 순차 논리회로의 전체 레이아웃 ··············· 120

그림 5.1. 다치 NMAX-TG D 플립플롭의 모의실험 결과 ············· 123

그림 5.2. NMAX-TG D 플립플롭의 지연시간 모의실험 결과 ····· 124

그림 5.3. NMAX-TG D 플립플롭의 상승 시간과 하강 시간 ····· 126

그림 5.4. NMAX D 플립플롭의 모의실험 결과 ······························· 127

그림 5.5. NMIN-TG D 플립플롭의 모의실험 결과 ························· 130

그림 5.6. NMIN-TG D 플립플롭의 지연시간 모의실험 결과 ······· 131

그림 5.7. NMIN-TG D 플립플롭의 상승시간 하강시간 ················· 133

그림 5.8. NMIN D 플립플롭의 모의실험 파형 ································· 134

그림 5.9. Q-IDEN D 플립플롭의 모의실험 파형 ····························· 136

그림 5.10. Q-IDEN D 플립플롭의 지연시간 모의실험 결과 ········· 137

그림 5.11. Q-IDEN D 플립플롭의 상승시간과 하강시간 ··············· 138

그림 5.12. 천이 시간과 전파지연 시간의 정의 ································· 141

그림 5.13. PDP 지수의 비교 그래프 ··················································· 149

그림 5.14. FOM 지수의 비교 그래프 ·················································· 151

그림 5.15. 다치 순차 논리회로의 모의실험 결과 파형 ··················· 153

그림 5.16. 다치 순차 논리회로의 지연시간 모의실험 결과 ··········· 155

- xi -

표 목 차

표 2.1. 바이어스전압에 따른 VTC ·························································· 23

표 2.2. 아날로그 인버터의 4치 논리 표 ··············································· 27

표 3.1. MIN 회로의 4치 입력과 출력 ··················································· 37

표 3.2. NMIN 회로의 4치 입력과 출력 ················································ 40

표 3.3. MAX 회로의 4치 입력과 출력 ················································· 43

표 3.4. NMAX 회로의 4치 입력과 출력 ·············································· 46

표 3.5. NMAX D 플립플롭의 4치 진리표 ··········································· 49

표 3.6. NMIN D 플립플롭의 4치 진리표 ············································· 52

표 3.7. 전달 게이트 회로의 입력과 출력 전압 ··································· 56

표 3.8. 바이어스 인버터의 4치 진리표 ················································· 67

표 3.9. 온도계 코드 출력 회로의 입력과 출력 ··································· 69

표 3.10. 4치 항등 논리회로의 동작 특성 ············································· 70

표 3.11. RS 래치 회로의 진리표 ···························································· 73

표 3.12. Q-IDEN D 플립플롭의 동작 특성 ········································· 74

표 4.1. 그림 4.1에 대한 상태 표 ···························································· 80

표 4.2. 첫 번째 클래스 표 ······································································· 82

표 4.3. 두 번째 클래스 표 ······································································· 82

표 4.4. 최종 클래스 표 ············································································· 82

표 4.5. 최소 상태 표 ················································································· 84

표 4.6. [규칙 1]을 적용한 후 상태 코드 할당 ···································· 92

표 4.7. 설계된 4치 순차논리 회로의 동작 상태 ······························· 109

표 4.8. 삼성 0.35μm 공정의 레이어 패턴 ··········································· 112

표 5.1. NMAX-TG D 플립플롭의 4치 진리표 ································· 122

표 5.2. NMIN-TG D 플립플롭의 4치 진리표 ··································· 129

표 5.3. Q-IDEN D 플립플롭의 진리표 ··············································· 135

- xii -

표 5.4. 전파 지연 특성의 비교 ····························································· 142

표 5.5. 소비 전력 특성의 비교 ····························································· 146

표 5.6. 제안된 플립플롭의 성능 비교 ················································· 149

표 5.7. 다치 순차 논리회로의 입출력 관계 표 ································· 154

표 5.8. 설계된 4치 순차 논리회로 성능 분석 ··································· 156

- 1 -

제 1 장 서 론

Moore가 반도체의 집적도는 10년마다 약 100배씩 증가할 것이라고 주

장한 것처럼 지난 수 십년 동안 반도체의 기술은 비약적인 발전을 거듭

하여 집적도 기술이 ULSI 수준까지 발전하여 왔다 [1]. 이러한 집적 기

술의 발달에 의해 칩의 집적화가 고밀도로 이루어 졌으나 내부 상호연결

선수의 증가에 따른 신호지연, 소비전력 증가, 연결선들 간의 절연 등의

문제가 발생하게 되었다. 이러한 문제들을 해결하기 위한 방법 중의 하

나가 다치 논리 소자 개발과 회로 구현이다. 부울 대수에 의한 0과 1의

값만을 가지는 2진 체계가 아닌 3치, 4치의 다치 논리 체계를 집적회로

로 구현함으로서 고밀도에 의한 문제들을 해결하기 위한 연구가 진행되

어 왔다 [2]-[8].

다치 논리 소자를 구현하기 위한 방법은 크게 전류모드와 전압모드로

나눌 수 있다. 전류모드 기술은 회로상의 전류의 합이 논리 이론적인 합

과 동일한 결과를 얻을 수 있다는 장점으로 인하여 이에 관한 많은 연구

가 이루어져 왔다 [9]-[12]. 입력이 전류모드일 때 칩 내부에 전류원이

필요하고, 소비 전력이 크며, 전압으로 구동하는 소자에 적합하지 않다는

등의 단점을 내포하고 있다. 전압모드는 전파지연 시간으로 인한 예상치

못한 출력이 발생하는 경우가 있지만, 실질적인 시스템에 적용이 용이하

며 소비 전력이 적다는 장점을 가지고 있다. 전압모드를 이용할 경우 다

치 논리 소자의 구현에 필수적인 다중 문턱전압을 가지는 소자의 제작이

큰 난제였으나 뉴런모스 소자의 등장으로 인하여 다치 논리 체계를 일반

적인 전압모드 CMOS 기술로 구현하는 것이 가능해졌다.

인간의 신경계 뉴런과 동작 특성이 비슷한 뉴런모스는 T. Shibata [13]

- 2 -

와 T. Ohmi [13]에 의해서 90년대 초에 제안되어 대표적으로 지능망 구

성을 위한 회로에 사용되어 왔다. 이러한 뉴런모스는 기존의 MOSFET

구조에 여러 개의 입력 게이트와 플로팅 게이트가 추가되어 있다. 이 소

자는 여러 입력 게이트의 신호전압을 플로팅 게이트에 전달하여 문턱전

압을 임의로 조절할 수 있는 소자이다. T. Shibata와 T. Ohmi는 시냅스

라는 셀 구조를 이용하여 지능형 메모리와 이를 이용한 동영상 신호처리

용 소자를 제안하였다 [13]-[19].

T. Shibata와 T. Ohmi는 뉴런모스를 사용하여 기존 2진 논리상에서의

게이트를 구성하는 방법에 대해서도 논의하였으며, 제어신호에 의해서

동일한 소자가 여러 종류의 게이트로 동작하는 소프트웨어-하드웨어 겸

용 로직(Soft-Hardware Logic)에 대해서도 논의하였다 [20]. 또한 뉴런

모스를 다치 논리 함수에 적용하여 4진 사인디지트 전가산기(Radix 4

Sign-Digit Full Adder)를 제안하여 캐리가 발생하지 않는 장점이 있는

가산기를 제안하였다 [21]. W. Weber [22]등은 뉴런모스의 동작 특성을

이용하였으며 승산연산 셀을 제안하여 적은 면적을 필요로 하는 음성신

호나 화상신호의 전송이나 필터링에 적합함을 보였다 [22]-[23].

S. Jung [24]등은 뉴런모스의 게이트 입력을 센서의 입력에 응용하여

지문인식 센서의 구조를 제안하였다. K. Hirose [25]등은 일반 CMOS 공

정상에서 제작한 가산기와 승산기를 뉴런모스로 구성하였고, 가산기, 승

산기의 성능을 면적과 소자 전파지연 시간 측면에서 비교하여 뉴런모스

구조의 장점을 보였다. K. Kotani [26]등은 AD 변환기 설계에 가장 전

력소모를 많이 필요로 하는 기준 전압부와 비교기 부분을 플로팅 게이트

의 뉴런모스로 구성하여 면적비와 전력소모를 작게 하는 방법에 대하여

논하였다. 뉴런모스를 사용한 회로설계의 예로서 AD, DA 변환기가 많이

제안되어 있으며, 기존의 구조에 비해서 적은 수의 트랜지스터로 구성되

- 3 -

는 장점을 보였다 [27]-[31]. T. Ochiai [32]등은 플로팅 게이트의 DC 해

석상의 어려움을 종속 전압원, 전류원, 그리고 저항으로 모델링하여 해석

하는 방법을 제안하였다. J. Shen [33]등은 2개의 입력게이트를 갖는 N

채널 뉴런모스와 P 채 널 뉴런모스를 결 합 하 여 다수 의 문 턱 전 압 을 갖 는 다

운 리터 럴 회로와 다치 논리 함수 의 신 호 처 리에 필 수 적 인 T -게 이트 와

이를 응용한 여 러 가 지 회로들 을 제 안 하 였 다 [33 ]-[3 5]. 다운 리터 럴 회로

는 기 준 전 압 의 조 건 과 입 력 의 전 압 레 벨 에 따 라 서 출 력 이 ON, OF F 되 는

특 성 을 갖 는 다치 변 수 처 리에 적 합 한 회로이다. K. Kondo [36]등은 뉴

런모스를 이용한 다운리터럴 회로, 아날로그 인버터, 다치 전압비교기,

전달 게이트 등의 회로를 이용하여 다치 변수 값의 크기를 비교할 수 있

는 뉴런모스 기반의 MIN, MAX, NMIN, NMAX 회로들을 제안하였다

[36]-[37]. X. Wu [38]등은 3치 CMOS 논리회로와 3치 플립플롭을 제안

하여 3치 순차논리회로 설계에 응용하도록 하였다 [38]-[39]. K. W.

Current [44]는 단일 문턱전압으로 동작하는 2진 CMOS RS 래치 회로를

이용하여 전압모드 4치 CMOS 래치 회로를 제안하였다. N. Zhuang

[41]등은 2진 게이트, 엔코더, 디코더, 전압비교기, 2진 JK 플립플롭 등을

이용하여 새로운 형태의 에지 트리거 다치 JK 플립플롭들을 제안하고,

ASIC으로 구현하는 가능성을 보였다 [41]-[42]. S. Karasawa [43]등은

상전류 다이오드와 제너다이오드를 결합하여 전류-전압 동작 특성 곡선

이 계단형태로 되는 멀티바이브레이터 회로를 구성하여 다치 플립플롭으

로 사용할 수 있도록 하였다. T. Uemura 등은 다수접합 표면 터널 트랜

지스터와 MOSFET를 이용한 3치 D 플립플롭 회로를 제안하였고, 전압

모드 CMOS 기술을 이용하여 3치 논리 게이트를 설계하고 3치 플립플

롭을 제안하였다 [45]-[46]. M. Inaba [47]등은 뉴런모스-CMOS NMIN

회로를 이용한 다치 플립플롭 즉 아날로그 플립플롭과 퀀타이저 플립플

- 4 -

롭을 제안하였다. 모든 소자는 뉴런모스를 사용하였고, T-게이트 회로는

CMOS를 사용하여 설계하였다. 뉴런모스의 NMIN 회로를 이용한 다치

플립플롭은 구조변경 없이 모든 다치 논리 값에서도 동작이 가능한 장점

이 있다. 그러나 전파 지연시간이 길고 소비전력이 큰 단점이 있다.

본 논문에서는 다치 순차 논리회로 설계에 관한 알고리즘을 제안하고,

제안된 알고리즘에 따라 뉴런모스를 이용한 4치 순차 논리회로를 구현하

였다. 또한 3가지 형태의 다치 D 플립플롭을 제안하고 설계하였다. 모든

회로는 뉴런모스를 이용하여 설계하였고, 필요에 따라 일반 MOSFET를

보조용으로 사용하였다.

플립플롭에는 NMAX-TG D 플립플롭, NMIN-TG D 플립플롭,

Q-IDEN D 플립플롭 등 3가지 형태가 있으며, NMAX-TG D 플립플롭

과 NMIN-TG D 플립플롭은 각각 NMAX D 플립플롭과 NMIN D 플립

플롭이 가지고 있는 동작 특성을 개선하기 위하여 T-게이트 회로를 추

가하여 설계하였다. Q-IDEN D 플립플롭은 바이어스 인버터, 전달 게이

트, 온도계 코드 출력회로, 2진의 RS 래치 회로를 사용하여 설계하였다.

4치전용 플립플롭으로 설계된 Q-IDEN D 플립플롭은 동작 특성이 매

우 좋다. NMAX-TG D 플립플롭과 NMIN-TG D 플립플롭은 구조변경

없이 모든 다치 논리에 사용이 가능한 장점을 가지고 있다.

4치 순차 논리회로를 설계하면서 다치 순차 논리회로 설계 알고리즘을

제안하였고, 제안된 알고리즘의 각 과정에 대한 처리 방법을 설명하였다.

제안된 회로들은 0.35㎛ 1-poly 6-metal COMS 공정을 사용하여 4치

논리 기반의 시스템에 집적화할 수 있도록 설계되었으며, HSPICE를 사

용하여 동작 특성을 검증하였다.

최근까지 다치 논리회로와 다치 플립플롭을 구현할 수 있는 소자 개발

이 미흡하여 다치 순차 논리회로를 설계하고 구현하는 경우는 극히 드물

- 5 -

었다. 본 논문에서는 뉴런모스 소자를 기반으로 한 다치 논리회로, 다치

플립플롭 그리고 다치 순차 논리회로를 설계하고, 구현하므로 제안된 다

치 논리회로 설계 기술이 사용될 수 있음을 보였다.

본 논문의 구성과 서술 과정은 다음과 같다.

제 2 장에서는 논문 전개에 필요한 다치 논리 함수의 수학적 배경과

기본 연산에 대하여 논의하였고, 다치 논리회로 설계에 기본 소자로 사

용되는 뉴런모스 소자의 특성과 뉴런모스 응용 회로에 대하여 설명하였

다.

제 3 장에서는 뉴런모스를 이용한 응용회로 즉 DLC, 아날로그 인버터,

전압비교기 등을 이용하여 설계한 MIN, NMIN, MAX, NMAX 회로의

동작을 설명하였다. 또한 DLC, 아날로그 인버터, 전압비교기, MIN,

NMIN, MAX, NMAX, T-게이트 등의 회로를 이용하여 순차 논리회로

설계에 사용하게 될 다치 D 플립플롭을 3가지 형태로 설계하였고, 그 동

작을 검증하였다.

제 4 장에서는 다치 순차 논리회로를 설계하는 과정을 제시하고, 제시

된 과정에 따라 4치 순차 논리회로를 설계하였고, 설계된 다치 순차 논

리회로는 모의실험을 통해 동작을 검증하였다. 또한 삼성 0.35㎛ 1-poly

6-metal 표준 CMOS 공정상의 디자인 규칙을 적용하여 4치 순차 논리회

로를 레이아웃 하였다.

제 5 장에서는 다치 NMAX-TG D 플립플롭, 다치 NMIN-TG D 플립

플롭, Q-IDEN D 플립플롭의 모의실험 결과와 동작 특성에 대하여 논의

하고, 기존에 발표된 다치 플립플롭과 특성을 비교하였다. 또한 4치 순차

논리회로의 동작을 모의실험을 통하여 검증하고, 동작 특성을 기술하였

다. 제 6 장에서는 결론으로서, 논문에 대한 결론을 맺었다.

- 6 -

제 2 장 다치 논리 함수 와 뉴런모스 응용회로

본 장에서는 논문 전개에 필요한 다치 논리 함수의 수학적 배경과 기

본 연산에 대하여 논의하고, 앞으로 설계될 회로의 기본 소자로 사용되

는 뉴런모스 소자의 특성과 뉴런모스 응용 회로에 대하여 설명한다.

2. 1 다치 논리 함수 의 수 학 적 배 경 및 기 본 연산 [ 3 8 ] , [ 3 9 ] , [ 5 6]

다치 논리 함수의 기본적인 연산과 이를 표현하는 방법에는 다양한 방

법이 있으며, 이들 중 본 논문 전개에 필요한 다치 논리 함수에 대하여

정의한다.

다치 논리 함수 는 변 수 X가 X={x 1, x 2,ㆍㆍㆍ , x n}이고, 변수 x i

(i=1,2,⋯,n) 는 R={0, 1, ㆍㆍㆍ , r-1} ( r > 2, r∈N)로부터 값을

취할 때, r치, n변수 함수 f(x)는 f : Rn ⇒R 의 관계로 표현되는 다치

논리 함수이다.

정 의 1 : 논리 값 x i의 r치 보 수 ( xi )

x i= ( r - 1 )-x i (2-1)

예를 들어, r=4일 때 2의 보수는 식(2-1)에 의하여 2= (4-1)-2=1

이 됨을 의미한다. 즉, 논리 값 2의 4치 보수는 1이다.

- 7 -

정 의 2 : MI N함수 연산 (연산 자 ∙ 또 는 ∧)

x 1∙ x 2∙ ㆍ ㆍ ㆍ ∙x n = MIN(x 1,ㆍㆍㆍ,x n) (2-2)

x 1∧ x 2∧ ㆍ ㆍ ㆍ ∧x n = MIN(x 1,ㆍㆍㆍ,x n) (2-3)

MIN 함수 연산은 입력변수의 값 중 최소 변수의 값이 함수의 값으로

결정된다. 예를 들어, 3∙1∙0 = 3 ∧1 ∧0 = MIN(3, 1, 0)일 경우 식

(2-2), (2-3)에 의하여 MIN함수의 값은 0이다.

정 의 3 : MAX 함수 연산 (연산 자 ⊕ 또 는 ∨)

x 1⊕ x 2⊕ ㆍ ㆍ ㆍ ⊕x n = MAX(x 1 ,ㆍㆍㆍ,x n ) (2-4)

x 1∨ x 2∨ ㆍ ㆍ ㆍ ∨x n = MAX(x 1,ㆍㆍㆍ,x n) (2-5)

MAX 함수 연산은 입력변수의 값 중 최대의 변수 값이 함수의 값으로

결정된다. 예를 들어 2 ⊕1 ⊕3 = 2 ∨1 ∨3 = MAX(2, 1, 3)일 경우 식

(2-4), (2-5)에 의하여 MAX함수의 값은 3이다.

정 의 4 : 모듈러 (Modular) 가 산 연산

x mod r = x mod r , (x= x 1+x 2+ㆍ ㆍ ㆍ+ xn) (2-6)

예를 들어, x 1=3이고 x 2= 2일 경우 x = x1 + x2 = 5 이며, 식

- 8 -

(2-6)에 의하여 모듈러 4연산의 결과는 5 mod 4 = 1이 된다.

정 의 5 : 저 임 계(Low -threshold) 비 교 연산

xt =

r− 1 if x ≤ t0 otherwise (2-7)

예를 들어 t = 2.5 , r = 4일 경우 변수 x 가 x = 0, 1, 2, 3 의 값을 가질

때 저 임계 비교 연산에서는 식 (2-7)에 의해서 x 2.5 = 3, 3, 3, 0 의 값을

가진다. 임계치 t는 r = 4 일 경우 논리 레벨의 중간 값 {0.5, 1.5, 2.5}중의

하나가 된다.

정 의 6 : 고 임 계(H igh-threshold) 비 교 연산

tx =

r− 1 if x ≥ t0 otherwise (2-8)

예를 들어 t = 1.5 , r = 4일 경우 변수 x 가 x = 0, 1, 2, 3 의 값을 가질

때 고 임계 비교 연산에서는 1.5x = 0, 0, 3, 3 의 값을 가진다. 임계치 t

는 r = 4 일 경우 논리 레벨의 중간 값 {0.5, 1.5, 2.5}중의 하나가 된다.

정 의 7 : 리터 럴 (literal) 함수 연산

sx t =

r− 1 if s x ≤ t0 otherwise (2-9)

- 9 -

리터럴 함수 연산은 저 임계 비교 연산과 고 임계 비교 연산이 동시에

적용되는 연산이다. 예를 들어 s=1, t=2일 경우, 변수 x 가

x={0, 1, 2, 3}의 값을 가질 때 리터럴 함수 연산에서는 식 (2-9)에 의

해서 1x 3={0, 3, 3, 0}의 값을 가진다.

정 의 8 : 전 달 (T ransm ission) 연산 ( )

Ci B =

Ci if B = r −1 (True) 0 if B = 0 (False ) (2-10)

여기서 Ci 는 전달원(Transmission source)이고, B는 스위칭 변수이다.

전달 연산은 스위칭 변수 B가 True이면 전달원 Ci 가 선택되고, B가

False이면 연산결과는 0으로 된다.

정 의 9 : 결 합 (Union) 연산 ( )

Ci Bi Cj Bj =

CiCj0

if Bi = r − 1 and Bj = 0

if Bi = 0 and Bj = r− 1 if Bi = Bj = 0

not allowed if Bi = Bj = r− 1 and Ci ≠ Cj(2-11)

결합 연산은 2개의 전달연산 결과를 결합해 주는 연산(OR-연산)이다.

여기서 전달연산 은 결합연산 보다 연산 순위에서 우선 적용하는

연산자이다. Ci 와 Cj 는 전달원(Transmission source)이고, Bi 와 Bj는 스

위칭 변수이다. 전달 연산은 스위칭 변수가 B i=r-1 and B j=0 일 때 전

달원 Ci 가 선택되고, B i=0 andB j=r-1일 때 전달원 Cj 가 선택된다.

- 10 -

B i=B j=0 일 때 전달 연산은 0으로 된다.

정 의 1 0 : 항 등 (I dentity) 함수

f(x) =0∙x 0.5 + 1∙( 0.5x 1.5) + 2∙( 1.5x 2.5) + 3∙ 2.5x (2-12)

저 임계연산, 고 임계연산, 리터럴 연산 정의에 따라 변수 x의 값이 0

이면 f(x) = 0, 변수 x의 값이 1 이면 f(x) = 1, 변수 x의 값이 2 이

면 f(x) = 2, 변수 x의 값이 3 이면 f(x) = 3이 되는 연산이다.

정 의 1 1 : 2치 출 력 을 가 지 는 임 계치-t에서 의 역수

x(t) ≜{T if x< tF if x> t (2-13)

이 연산은 2진 인버터와 비슷한 연산을 한다. 입력 x가 임계전압 VTH

보다 크면 False(0)이고 작으면 True(4치인 경우 3)의 결과 값을 가지게

된다. 이 연산 회로는 뉴런모스 다운리터럴 회로를 사용하여 구성할 수

있다.

정 의 1 2 : 2x 1 임 계치-t 멀 티 플 렉싱

f (y0, y1; x, t) =

y0 if x > ty1 if x < t

(2-14)

- 11 -

선택 제어변수 x와 임계치 t 를 비교해서 x > t의 관계이면 2개의 입

력 y0, y1 중에 y0가 선택되어 출력되고, x < t의 관계이면 2개의 입력

y0, y1 중에 y1가 선택되어 출력된다.

정 의 1 3 : 4 x 1 멀 티 플 렉싱

f (y0, y1, y2, y3 ; x) =

y0 if x = 0 y1 if x = 1 y2 if x = 2 y3 if x = 3

(2-15)

멀티 플렉싱 연산에서 r=4일 때 4개의 입력단자 y0, y1, y2, y3에는 4치

신호가 입력되며, 출력을 결정하는 선택 제어단자의 4치 신호의 값에 따

라 출력 값이 y0, y1, y2, y3 중의 한 값으로 결정된다. 즉 x=0이면 y0,

x=1이면 y1, x=2이면 y2, x=3이면 y3 의 값이 출력된다.

- 12 -

2. 2 뉴런모스와 응용회로

이 절에서는 전압모드 다치 논리회로 설계에 기본 소자로 사용되는 뉴

런모스 소자의 특성과 응용회로에 대하여 논의한다.

2. 2. 1 뉴런모스 트 랜 지 스터 [ 1 3 ] , [ 3 3 ] -[ 3 7 ] , [ 4 7 ]

뉴런모스 소자는 기존 MOSFET 소자의 변형된 소자로서 여러 개의

문턱전압, 즉, 다중 문턱전압을 구현할 수 있는 소자이다. 그림 2.1은 N

채널 뉴런모스 트랜지스터 구조를 나타내고 있다.

DRAINSOURCE

N+N+

P-SUBSRTATE

INPUT GATES

V1

V2

V3

Vn

FLOATING GATE

그림 2.1. N채널 뉴런모스의 기본적인 구조

Fig. 2.1. Basic structure of N-channel Neuron MOS.

그림 2.1의 구조에서 일반적인 MOSFET와 다른 부분은 게이트의 구조

이다. 하나의 게이트가 아닌 여러 개의 입력 게이트를 가지고 있으며 플

로팅 게이트를 포함하고 있다. 따라서 뉴런모스 소자는 여러 개의 입력

- 13 -

전압을 인가할 수 있도록 되어 있다. 다중 입력 게이트에 인가되는 전압

에 따라 플로팅 게이트에 전달되는 전압의 크기가 달라지므로, 소자의

문턱전압이 입력되는 전압에 따라 달라질 수 있다. 뉴런모스는 다중 문

턱전압을 갖는 소자이다. 그림 2.1의 물리적 구조를 등가 모델로 고치면

그림 2.2와 같이 표현되어질 수 있다.

V1 V2 V3 Vn

V0

C0

Q0

C1 C2 C3 Cn

-Q0

-Q1

Qn

-Qn

Q1

그림 2.2. N채널 뉴런모스의 등가 모델

Fig. 2.2. The equivalent model of N-channel Neuron MOS.

그림 2.2의 커패시터(C1, C2, ㆍㆍㆍ , Cn)들은 웨이퍼 상에서 게이트영역

의 폴리 위에 하나의 폴리를 더 추가하면 구현 가능하며 커패시터의 값은

폴리의 면적을 조정함으로써 조절 가능하다. 그림 2.2에서 ΦF는 플로팅 게

이트의 전위를 의미하고, V1, V2 , ㆍㆍㆍ , Vn는 입력전압, C1, C2, ㆍㆍ

ㆍ , Cn는 입력게이트와 플로팅 게이트사이의 커패시턴스 값, C0는 플로팅

게이트와 기판 사이의 커패시턴스 값, 그리고 Q1, Q2, ㆍㆍㆍ , Qn는 각

각의 커패시터에 저장된 전하량을 의미한다.

여기서 플로팅 게이트의 전하량 QF는 다음 식 (2-16)으로 표현된다.

- 14 -

QF= Q 0 +∑n

i=1(-Qi)= ∑

n

i=0Ci(ΦF- Vi)

=ΦF ∑n

i=0Ci - ∑

n

i=0CiVi (2-16)

식 (2-16)으로 부터 플로팅 게이트의 전위 관계식을 계산하는 과정에

서 계산의 편의상 플로팅 게이트의 초기 전하량은 0으로 가정하고, 뉴런

모스가 동작하는 동안에 게이트를 통하여 새로운 전하 유입에 의한 전하

의 변화는 없는 것으로 가정한다. 또한 N채널 뉴런모스에 대한 수식 전

개를 위하여 기판과 소스는 접지와 연결되어 있는 것으로 하여

VS=V 0=0 으로 가정한다. 위의 가정들을 식 (2-16)에 적용하면 식

(2-17)과 같이 된다.

0 = ΦF∑n

i=0Ci- ∑

n

i=0CiVi

ΦF=C 1V1+ C 2V2+ ㆍㆍㆍ+ CnVn

CTOT (2-17)

여기서, CTOT = ∑n

i=0Ci 이다.

식 (2-17)에서 보면 플로팅 게이트의 전위 ΦF는 입력신호 전압과 가중

치 커패시터의 곱에 의한 모든 항의 선형적 합에 의해 결정된다. ΦF의

값은 입력신호 전압의 크기에 의해서 결정되고, 커패시터 Ci는 단지 C0

만이 트랜지스터의 동작조건에 따라 그 값이 변화한다. 그러나 트랜지스

터가 ON상태로 되어 채널이 형성되고 난 다음에 C0의 값은 일정한 상

수로 되어 더 이상 변화하지 않는다. 따라서 플로팅 게이트의 전압이득

- 15 -

을 r이라 할 때 r은 식 (2-18)과 같이 커패시터의 비로 정의된다.

r = C 1 + C 2 + ㆍ ㆍ ㆍ + Cn

CTOT =

CTOT - C 0CTOT

(2-18)

r는 플로팅 게이트의 모든 커패시터의 합 CTO T 와 플로팅 게이트-기

판 간의 커패시터 C0 로 결정되는 계수로 플로팅 게이트가 갖는 전압이득

을 결정하므로 r 값을 플로팅 게이트 이득 값이라 한다. 그러므로 모든

입력 게이트의 신호가 VDD 일 때, 플로팅 게이트가 가질 수 있는 최대

전압은 rVDD로 된다. 여기서 VDD는 소자의 동작 전위인 최대 입력 전압

이다.

만약 V*TH를 플로팅 게이트에서 바라본 문턱전압이라고 한다면, 이 뉴

런모스는 φ F>V*TH

일 경우에 ON이 된다. 즉, 식 (2-19)의 관계를 만족

할 때 뉴런모스는 동작하여 드레인 전류가 흐른다는 것을 의미한다.

C 1V 1 + C 2V 2 + ㆍ ㆍ ㆍ + CnVn

CTOT > V

*TH

(2-19)

이 관계가 뉴런모스의 중요한 특성인 다중 문턱전압을 의미하는 것으

로, 입력신호Vi에 가중치 Ci가 곱해진 모든 항의 선형적인 합이 일정한

문턱전압 V*TH을 초과할 경우 트랜지스터가 ON이 된다는 것이다. 이 트

랜지스터의 특성을 더욱 자세히 알아보기 위하여 식 (2-19)를 V 1에 대

하여 정리하면 식 (2-20)과 같다.

- 16 -

V1> CTOTC1V

*TH-

C2C1V2-

C3C 1V3- ㆍㆍㆍ -

CnC 1Vn (2-20)

식 (2-20)에서 첫 번째 게이트의 전압 V1 을 입력신호로 받아들이고 나

머지 게이트들의 전압은 문턱전압을 조정하기 위한 것으로 사용되면, 첫

번째 게이트에서 바라본 문턱전압 V ( 1)TH은 식 (2-21)과 같아진다.

V(1)TH =

CTOTC 1V

*TH-

C 2C 1V2 -

C 3C 1V3- ㆍㆍㆍ -

CnC 1Vn (2-21)

예를 들어 입력 게이트가 2개 이고, 각 게이트의 폴리 크기를 동일하

게 하여 커패시턴스가 C 1 = C 2 인 경우라면 식(2-21)은 식 (2-22)와

같이 된다.

V(1)TH =

CTOTC1V

*TH - V2 (2-22)

식 (2-22)에서 (CTOT/C 1)V*TH= VDD로 하면 이 트랜지스터의 문턱전

압은 VDD-V 2로 되어 V 2 값으로 문턱전압 값이 결정된다는 것을 의

미한다.

식 (2-21)과 같은 다중문턱전압 특성을 N형과 P형에 대하여 나누어

생각하기 위하여 식 (2-21)을 변형시키면 식 (2-23)과 같다.

- 17 -

V*tj =

1w j

[ VT + (1 - w j )Vs - ∑n

i≠jw i V i ] (2-23)

w i=Ci

C 0 + ∑n

j=1C j

(2-24)

식 (2-23)에서 V*tj

는 j번째 게이트에서 바라본 문턱전압을 의미한다.

예를 들어 게이트의 수가 2이며 첫 번째 게이트에서 바라본 문턱전압 ( j

=1, i=2)에 대하여 N형과 P형의 두 가지의 경우에 대하여 문턱전압을 각

각 구해보면, N형일 경우 Vs=0 , V 2= Vb2이므로 식 (2-23)은 식

(2-25)와 같이 표현된다.

V * tn = 1wn1

Vtn - wn2wn1

Vb2 (2-25)

P형일 경우 Vs= VDD , V 2= Vb1이므로 식 (2-23)은 식 (2-26)으로

표현된다.

V*tp =

1wp1

[ VT + (1-wp1 )Vs - wp2 V 2 ]

V*tp =

1wp1

V tp - wp2wp1

Vb1 - wp1 - 1

wp1VDD (2-26)

식 (2-25)와 (2-26)에서 게이트 가중치 w는 폴리의 면적을 조절함으로

상수로 될 수 있다. N형과 P형의 문턱전압과 VDD는 상수이며, N형과 P

형 모두 바이어스 전압에 의하여 문턱전압이 변경되므로 식 (2-22)의 결

- 18 -

론은 사실로 증명된다.

2-입력 P채널 뉴런모스와 N채널 뉴런모스의 등가회로는 그림 2.3과

같이 나타낼 수 있다. 하나의 소자에 게이트 입력이 2개인 구조를 구현

하기 위해서 플로팅 게이트와 2개의 입력 게이트 사이에 2개의 커패시터

를 병렬로 연결하여 구성한다.

Drain

Source

C0

C1

C2

Gate Input 1

Gate Input 2

C0 : Floating Gate CapacitanceC1 : Gate Input 1 CapacitanceC2 : Gate Input 2 Capacitance

Drain

Source

C0

C1

C2

Gate Input 1

Gate Input 2

C0 : Floating Gate CapacitanceC1 : Gate Input 1 CapacitanceC2 : Gate Input 2 Capacitance

(a) (b)

그림 2.3. 2-입력 뉴런모스의 등가회로

(a) 2-입력 P채널 뉴런모스 (b) 2-입력 N채널 뉴런모스

Fig. 2.3. The equivalence circuits of 2-input Neuron MOS.

(a) 2-input P channel Neuron MOS.

(b) 2-input N channel Neuron MOS.

- 19 -

2. 2. 2 다운 리터 럴 회로[ 3 3 ]

다운 리터럴 함수(Down literal function)를 정의하면 식 (2-27)과 같다.

D i(x)={ r-1 X≤i0 X≥i+1 (2-27)

여기서 i 와 X는 r치 시스템에서

i i │0 ≤ i ≤ r − 2 , X X │0 ≤ X ≤ r − 1 의 값을 갖는다.다운 리터럴 함수는 입력 X가 임계 값 i 보다 클 경우 0의 값을 가지며 그 반

대의 경우는 r− 1의 값을 가진다. 다운 리터럴 함수의 기능을 수행하는 회로가

다운 리터럴 회로이다.

DLC 회로는 그림 2.4(a)와 같이 뉴런모스 소자를 이용하여 구성할 수

있다. DLC는 2개의 입력을 가진 P채널 뉴런모스와 N채널 뉴런모스로

구성되며 2진 체계에서의 인버터와 유사한 형태를 가지고 있다. DLC 회

로는 입력 X가 문턱전압 i보다 적을 경우 출력은 r− 1의 값을 가지며, 입

력 X가 문턱전압 i보다 클 경우 출력은 0의 값을 가진다. r은 입력 변수의

레벨을 의미하고 4치인 경우는 r = 4 이다. 즉, 회로의 입력이 회로의 문턱

전압 VTC보다 적을 경우 출력은 논리 레벨 3, 즉, 3V를 출력하며, 그 보다

커질 경우 논리레벨 0, 즉, 0V를 출력한다는 것을 의미한다. 회로의 출력을

결정하는데 중요한 역할을 하는 회로의 문턱 전압 VTC와 회로의 바이어

스 전압 사이의 관계는 다음과 같다. 뉴런모스에서 플로팅 게이트와 소

스 사이의 전위차인 VFS가 플로팅 게이트에서 바라본 소자의 문턱전압

VT보다 클 경우에는 뉴런모스 스위치가 ON된다.

- 20 -

그림 2.4. 다운 리터럴 회로 (a)회로도 (b)블럭도

(c) DLC의 입력 커패시터 등가회로

Fig. 2.4. Down literal circuit. (a) Circuit. (b) Block diagram.

(c) DLC input capacitance equivalence circuit.

- 21 -

이 경우에 뉴런모스의 드레인과 소스 사이에 흐르는 전류 IDS의 관계

식을 나타내면 식 (2-28)과 같다.

I DS = K (VFS - VT)2 (2-28)

여기서, K =12μC OX

WL

이고, 플로팅 게이트의 전위

V F = ∑n

i=1w iV i 이다.

식 (2-28)을 j번째의 입력 게이트에서 바라본 전류에 대한 식으로 변

환하면 식 (2-29)와 같다.

I DS = K*(Vj - VS - V

*Tj)

2 (2-29)

여기서, K * = Kw*j이고,

V*Tj =

1wn1

[ VT + (1 - w j )Vs - ∑n

i≠jw i V i ]이다.

V *Tj는 j번째의 입력 게이트에서 바라본 소자의 문턱 전압 값이고,

다른 입력 게이트의 전압 값을 조절함으로써 변화되는 값임을 알 수 있

다.

P채널과 N채널 두 소자가 모두 포화영역에서 동작하여 회로에 최대

전류가 흐를 때 N채널의 뉴런모스에 흐르는 전류 I n는 식 (2-29)에

VS=0을 대입하여 식 (2-30)과 같이 된다.

- 22 -

I n= K*n ( V in- V

*tn )

2 (2-30)

P채널 뉴런모스에 흐르는 전류 I p는 VS=VDD 이고 소자가 포화영

역에서 동작하므로 식 (2-31)과 같다.

I p= K*p (V in- VDD- V

*tp )

2 (2-31)

여기서 VTC를 두 소자에 흐르는 전류가 최대인 지점의 입력전압이라 정

의하면 I n= - I p 이고 VTC=V in이므로 위의 두 식 (2-30)과 (2-31)

를 정리하면 식 (2-32)와 같다.

K*n ( VTC - V

*tn )

2 = - K

*p ( VTC - VDD - V

*tp )

2

VTC = VDD + V

*tp + V

*tn K

*R

1 + K *R (2-32)

여기서 K*R =

K*n

K*p

= KnK p

w2n1

w2p1

이다.

식 (2-24)의 가중치 관계식에서 플로팅 게이트의 커패시턴스 값 C0 를

0에 가깝도록 하고, 각 입력 게이트의 커패시턴스 값 Ci를 모두 같게 하

면 2개의 입력을 갖는 N채널과 P채널의 뉴런모스의 입력 게이트 커패시

턴스 가중치는 wn1, 2= wp1, 2=12

로 된다. 또한 Kn= Kp , | Vtp |=V tn

- 23 -

조건을 만족하는 뉴런모스라면 식 (2-25), (2-26), 식 (2-32)에 위 조건들

을 적용하여 회로의 문턱전압 VTC를 식 (2-33)와 같이 유도 할 수 있다.

VTC = VDD - Vb1 + Vb2

2 (2-33)

식 (2-33)은 다운 리터럴 회로에서 바이어스전압 Vb1, Vb2을 달리함으

로써 그 회로의 문턱전압 VTC을 변화시킬 수 있으며, 따라서 동일한 회

로가 동일한 입력에 대하여 다른 출력 값을 가질 수 있음을 보여주고 있

다. 이 문턱전압은 식 (2-27)의 다운 리터럴 함수에서 사용되는 문턱 전

압 관계식이다. 식 (2-33)에 4치 논리를 적용하여, 각각의 바이어스전압

에 의하여 얻어지는 회로의 문턱전압 VTC 값을 나타내면 표 2.1과 같다.

식 (2-27)에서 정의된 다운 리터럴 함수에 대한 입출력 특성 관계 그래프를

그림 2.5에 나타내었다. 그림 2.5에서 회로의 문턱전압은 N형과 P형의 바

이어스전압에 따라 여러 가지 경우가 발생되나 입출력 관계 특성을 알아

보기 위하여 한가지의 경우만을 예로 들어 그림2.5로 나타내었다.

표 2.1. 바이어스전압에 따른 VTC

Table 2.1. Various VTC by bias voltage

VDD=3V VTC V b1 V b2

D 0(X) 0.5V 3V 2V

D 1(X) 1.5V 2V 1V

D 2(X) 2.5V 1V 0V

- 24 -

그림 2.5는 입력신호가 회로의 문턱전압인 VTC보다 적으면 출력이

VDD이고, 입력신호가 회로의 문턱전압인 VTC보다 클 경우 출력이 VDD

에서 0으로 바뀌는 것을 보여준다. 출력이 VDD 에서 0으로 바뀌는 과정

을 A, B, C, D, E의 5단계로 영역을 구별하여 동작 상태를 표현하면 다음

과 같다.

A영 역 : 0 ≤ V in ≤ V*tn

N채널 뉴런모스가 OFF 상태이기 때문에 전류는 흐르지 않으며

VOUT=VDD의 출력전압을 나타낸다.

VDD

VinVTC

AB

C

D E

Vout

그림 2.5. DLC의 입출력 특성

Fig. 2.5. The I/O characteristics of DLC.

- 25 -

B 영 역 : V*tn ≤ V in ≤VTC

N채널 뉴런모스는 선형영역에서 P채널 뉴런모스는 포화영역에서 동작

하므로, 흐르는 전류의 양이 증가하며 출력전압이 점차 감소하게 된다.

C영 역 : V in=VTC

N채널 뉴런모스와 P채널 뉴런모스 모두 포화영역에서 동작하므로 최

대의 전류가 흐르며 출력전압의 급격한 감소가 이루어진다.

D영 역 : VTC ≤ V in ≤ VDD+ V*tp

N채널 뉴런모스는 포화영역에서 P채널 뉴런모스는 선형영역에서 동작

하게 되며, P채널 뉴런모스가 점차 OFF 상태가 되어감으로 전류의 양은 감소

하고 출력전압도 감소하게 된다.

E 영 역 : V in > VDD+ V*tp

P채널 뉴런모스가 OFF 상태가 됨으로 인해 전류는 흐르지 않고 출력

전압은 0이 된다.

표 2.1에서 언급한 내용과 그림 2.5에서 설명한 내용의 검증을 위하여

바이어스전압의 변화에 의해 나타나는 DLC의 입출력 특성을 모의실험을

통하여 나타내면 그림 2.6과 같다.

그림2.6의 출력 신호는 좌측부터 순서대로 문턱 전압 V TC = 0.5 V,

1.5 V, 2.5 V인 경우의 출력 신호를 각각 나타낸다.

- 26 -

그림 2.6. 바이어스 전압의 변화에 따른 DLC의 입출력특성

Fig. 2.6. Input-output characteristic of DLC according to the

change of bias voltage.

입출력 관계 곡선을 살펴보면 다운 리터럴 함수의 특성이 만족됨을 알

수 있다. 즉 VTC보다 입력전압이 적을 경우 VDD의 값을 출력하며, 입

력이 VTC보다 커지기 시작하면서 출력은 0의 값을 나타낸다.

그림 2.6의 특성 그래프에서 경우에 따라 출력 값이 약 0.2 V정도의

전압 상승 혹은 하강을 볼 수 있는데 이것은 일반 MOS에 비하여 커패

시터의 충 방전시간이 길어서 채널의 생성과 소멸이 신속히 이루어지지

않아 전류의 흐름을 완전히 제어하지 못했다는 사실에 기인한다. 그러나

이것은 논리 레벨의 전압 변화에 영향을 주지는 않는다.

- 27 -

2. 2. 3 아 날 로그 인 버 터 [ 4 7 ]

아날로그 값에 대한 NOT 함수를 실현하기 위한 아날로그 인버터는

아날로그 회로 뿐만 아니라 다치 논리 회로에서도 매우 유용하게 사용된

다. 아날로그 인버터에 4치 논리 값을 입력으로 했을 때의 입출력 논리

를 표 2.2에 나타내었다.

아날로그 인버터는 그림 2.7에 나타낸 것처럼 2개의 입력 게이트를 가

진 P채널과 N채널의 뉴런모스로 구성된다.

Vin 과 Vout 은 입력단자와 출력단자의 전압을 나타낸다. 아날로그 인버

터는 출력단자에서 입력 바이어스 단자를 거쳐 플로팅 게이트까지 커패

시터 귀환 시스템을 가지고 있다. 귀환 시스템을 제외하면 아날로그 인

버터는 DLC와 같은 회로 구성으로 되어 있다.

표 2.2. 아날로그 인버터의 4치 논리 표

Table 2.2. Quaternary logic table of analog inverter

VDD Vin Vout

3 V 0 V 3 V

3 V 1 V 2 V

3 V 2 V 1 V

3 V 3 V 0 V

- 28 -

(a) (b)

그림 2.7. 아날로그 인버터 (a)회로도 (b)기호

Fig. 2.7. Analog inverter. (a) Circuit. (b) Symbol.

다치 논리에서 각 논리 레벨의 전압은 VDD를 동일한 값으로 나누어

나타내므로 아날로그 인버터에서 다치 논리 신호를 처리하기 위해서는

모든 신호 전압 범위에서 선형적인 전달특성이 필요하다. 아날로그 인버

터는 귀환시스템을 가지고 있기 때문에 2개의 뉴런모스는 항상 포화영역

에서 동작한다. 포화영역에서 동작하는 2개의 입력 게이트를 갖는 뉴런

모스의 드레인과 소스 사이의 전류는 식 (2-34)과 같다.

I DS=K {w 1V 1+w 2V 2-(w 1+w 2)V s-V T}2

(2-34)

식 (2-34)의 Vs는 소스단자 전압이고 VT 는 뉴런모스의 진성 문턱전압

이다. Vi는 i 번째 입력 게이트 전압이다. wi는 i 번째 입력 게이트의 가

- 29 -

중치(weight)로 식 (2-35)와 같다.

wi = Ci

C0 + C1 + C2 (2-35)

식 (2-35)에서 Ci 는 i 번째 입력 게이트와 플로팅 게이트 사이의 커패

시턴스 성분이고, C0 는 플로팅 게이트와 기판 사이의 커패시턴스 성분이

다. Ci 는 폴리 크기에 따라 임의로 조정될 수 있다. 따라서 wi 는 임의의

값으로 조정된다. K 는 전달 컨덕턴스 정수이고, 채널의 W/L 비에 비례

한다. P채널 뉴런모스의 K는 음수이고 N채널 뉴런모스의 K 는 양수이

다. 플로팅 게이트의 초기치 전하량은 0으로 가정하고, 채널길이(L) 변화

는 없다고 가정한다.

아날로그 인버터의 N채널 뉴런모스의 드레인과 소스 사이의 전류는 P

채널 뉴런모스의 드레인과 소스 사이의 음(-)전류 값과 같기 때문에(

I dsn=-I dsp) 아날로그 인버터의 출력 Vout은 식 (2-34)으로부터 식

(2-36)과 같이 된다.

V out=a(W p1+W p2)VDD-(aW p2+Wn2)V i.n+aVTp+VTn

aW p1+Wn1 (2-36)

식(2-36)에서 a = (Kp/Kn )1/2

, Wp1 = Wp2 = Wp Wn1 = Wn2 = Wn,

a = Wn/Wp = VTn/ (−VTp) = (Kp/Kn )1/2 의 조건이 만족되면 식

(2-37)과 같이 쓸 수 있다.

- 30 -

Vout = V DD − Vin (2-37)

식 (2-37)은 아날로그 인버터가 아날로그 값의 NOT 함수를 실현하는데 사용

될 수 있음을 의미한다. 즉, 출력 전압 값 Vout 은 최대 공급전압 V D D 에서 입력

전압 값 Vin 을 뺀 값이다. 모든 신호 범위에서 식 (2-37)이 성립하기 위해서는

뉴런모스가 항상 포화영역에서 동작하여야 하고 식 (2-38)의 조건을 만족하여야

한다. 즉, 아날로그 인버터의 뉴런모스 가중치 w는 VT/VDD 값에 근접해야 한

다.

wn → VTn/VDD , wp → − VTp/VDD (2-38)

그림 2.8은 그림 2.7에 나타낸 뉴런모스 아날로그 인버터 회로에 아날로

그 입력을 가했을 때 출력되는 아날로그 출력파형을 나타낸 것이다.

그림 2.8. 아날로그 인버터의 입출력 특성

Fig. 2.8. Input and output characteristics of analog inverter.

- 31 -

그림 2.8과 같이 아날로그 인버터의 입력 전압을 0V에서 3V까지 아

날로그 변화량으로 서서히 증가 시키면 각 입력 값에 대응되는 NOT함

수의 출력 값이 약 3V에서 0V까지 서서히 감소하고 있음을 볼 수 있다.

또한 표 2.2에 나타낸 아날로그 인버터의 4치 논리 진리표 내용에 따라

그림 2.7의 뉴런모스 아날로그 인버터 회로의 입출력 동작 특성을 모의

실험을 통하여 검증하고 그림 2.9에 그 결과를 나타내었다. 그림 2.9의

위쪽에 있는 파형과 같이 아날로그 인버터의 입력으로 0V, 1V, 2V, 3V

의 전압을 가하면 각 입력 전압 값에 대응되는 출력으로 3V, 2V, 1V,

0V가 출력됨을 파형에서 볼 수 있다.

그림 2.9. 아날로그 인버터의 4치 논리 입력과 출력 파형

Fig. 2.9. Quaternary logic input and output waves of analog inverter.

- 32 -

2. 2. 4 전 압 비 교 기 [ 4 7 ]

아날로그 인버터와 DLC 회로는 2개의 전압을 비교하는 전압비교기에

응용될 수 있다. 아날로그 인버터와 DLC를 이용하여 전압 비교기를 구

성하면 4개의 뉴런모스로 구성되며 아날로그 신호의 모든 범위에서 동작

이 가능하다. 그림 2.10은 아날로그 전압 비교기 회로를 나타낸다. 아날

로그 인버터의 출력을 Vb 라 하면, Vb 는 앞의 절에서 설명된 것처럼 식

(2-39)와 같다.

Vb = VDD −Vy (2-39)

아날로그 비교기 회로에 사용된 DLC에 대한 문턱전압 VTC는 식

(2-33)과 같이 바이어스 입력 전압 Vb1과 Vb2가 분자 항에서 합의 형태

로 되어 있다. 만약 회로의 문턱전압 VTC를 제어하기 위해 두 단자가 서

로 연결되어 Vb1 = Vb2 = Vb로 된다면 식 (2-33)는 식 (2-40)과 같이

쓸 수 있다.

VTC = VDD − Vb (2-40)

그림 2.10에서 아날로그 인버터의 출력단자 전압이 Vb = VDD −Vy 로

되면 식 (2-41)과 같이 DLC의 문턱전압 VTC가 아날로그 인버터의 입력

Vy와 같게 된다.

VTC = VDD − Vb = VDD − (VDD − Vy ) = Vy (2-41)

- 33 -

그림 2.10. 아날로그 전압 비교기

Fig. 2.10. Analog voltage comparator.

그림 2.10에서 DLC의 입력전압은 Vx이고 아날로그 인버터의 입력전압

이 Vy이라면 아날로그 전압 비교기 회로는 DLC의 입력전압 Vx가 DLC

의 문턱전압 VTC와 비교되어 출력이 결정된다. 즉, DLC의 출력전압은

Vx가 VTC = Vy보다 적을 때 Vout=VDD와 같게 되고 Vx가 VTC = Vy

보다 클 때 Vout=0가 된다. 이것은 결국 두 입력 Vx와 Vy사이의 전압

을 비교하는 동작으로 된다.

그림 2.11은 그림 2.10의 아날로그 전압 비교기 회로에 입력전압 Vy를

- 34 -

1.6V에 고정 시키고, 입력전압 Vx를 0V에서 3.3V까지 증가시켜 모의실

험을 하고 전압 비교기의 출력 파형 Vout에 대한 모의실험 결과이다.

시간 0s에서 50㎱ 범위에서는 입력 Vx전압이 전압 비교기의 문턱전압

Vy보다 낮은 상태이므로 전압비교기의 출력 전압은 VDD에 가까운 전압

이 출력되고 있다. 시간 50㎱에서 100㎱까지의 범위에서는 입력 Vx전압

이 전압 비교기의 문턱전압 Vy보다 높은 상태이므로 전압비교기의 출력

전압은 0에 가까운 전압이 출력됨을 보여 주고 있다.

그림 2.11. 전압 비교기의 입력에 따른 출력 파형

Fig. 2.11. Simulation plot of voltage comparator.

- 35 -

제 3 장 다치 D 플 립 플 롭 설계

본 장에서는 뉴런 모스의 응용회로인 DLC, 아날로그 인버터, 전압비교

기 등을 이용하여 MIN, NMIN, MAX, NMAX 회로를 설계한다. 또한

DLC, 아날로그 인버터, 전압비교기, MIN, NMIN, MAX, NMAX, T-게

이트 등의 회로를 이용하여 순차논리회로 설계에 사용하게 될 다치 D

플립플롭을 설계하고 그 동작을 검증한다. 각 회로는 삼성 0.35 μm

1-poly 6-metal CMOS 공정상에서 HSPICE로 검증하였다. 전원전압은

3.3V를 이용하였으며 입력과 출력의 논리 레벨 0, 1, 2, 3은 전압 0.0V,

1.1V, 2.2V, 3.3V로 하였다.

3 . 1 아 날 로그 MI N, NMI N 회로

MIN함수는 다치 논리 신호처리에서 가장 기본적인 함수중의 하나이며

아날로그 신호처리에서도 매우 유용한 함수이다. MIN함수와 니게이트

(Negated) MIN함수를 실현하는 회로를 각각 MIN회로와 NMIN회로라

한다. MIN회로는 여러 입력 신호 중에서 가장 낮은 신호 레벨을 선택하

여 출력하는 회로이다. 전압비교기 회로는 2개의 입력단자 전압의 크기

를 비교하여 어느 단자 전압이 높은지 혹은 낮은지를 결정해 주는 회로

이다. 그러므로 전압모드 2-입력 MIN회로는 전압비교기와 CMOS 전달

게이트를 이용하여 구성할 수 있다. NMIN회로는 MIN함수 값을 보수

연산하여 출력하여야 하므로 MIN회로에 아날로그 인버터회로를 추가하

여 구성할 수 있다.

- 36 -

그림 3.1에 아날로그 MIN회로를 나타낸다. 아날로그 MIN 회로의 입력

신호 전압이 각각 Vx, Vy일 때 N형 전달 게이트의 입력은 Vx이고, P형

전달 게이트의 입력은 Vy가 된다. 이때 전압비교기 회로의 임계전압은

Vy로 되고 전압비교기의 입력전압은 Vx로 되어 결국 Vx와 Vy를 비교

연산하게 된다.

이때 두 전압의 크기 비교 연산에서 Vx < Vy 이면 전압비교기의 출력은

VDD 로 되며 이 전압으로 인하여 위쪽에 위치한 N형 전달 게이트가 ON 동작

하여 Vx를 통과 시키므로 Vout에는 Vx가 출력된다. 또한 크기 비교 연산에서

Vx > Vy 이면 전압비교기의 출력은 0V 가 되어 아래에 위치한 N형 전달 게이

트가 ON 동작하여 Vy를 통과 시키므로 Vout은 Vy 가 출력된다. 그러므로 2개

의 입력 전압 Vx, Vy 중 크기가 작은 입력이 출력에 전달되므로 MIN회로이다.

그림 3.1. 아날로그 MIN 회로

Fig. 3.1. Analog MIN circuit.

- 37 -

I NP UT OUT P UT

Vx Vy V out

0 3 0

1 2 1

2 1 1

3 0 0

그림 3.1의 MIN회로 입력 Vx, Vy에 4치 논리 입력으로 Vx = 0, Vy = 3을

각각 입력하면 MIN회로의 출력은 두 입력 값 중에 작은 입력 값 Vx = 0 가 선

택되어 Vout = 0 으로 된다. 또한 Vx = 1, Vy = 2의 입력일 경우 Vout = 1, Vx

= 2, Vy = 1의 입력일 경우 Vout = 1, Vx = 3, Vy = 0의 입력일 경우 Vout =

0으로 된다. 표 3.1.에 4치 논리 입력에 대한 MIN회로의 출력을 정리하여 나타낸

다.

그림 3.1의 MIN회로가 표3.1에 나타낸 입출력 관계로 동작함을 검증하

였고, 그림 3.2는 MIN회로의 검증결과이다.

표 3.1. MIN회로의 4치 입력과 출력

Table 3.1. Quaternary input and output of MIN circuit

- 38 -

그림 3.2. MIN 회로의 4치 입력과 출력 파형

Fig. 3.2. Quaternary input and output waves of MIN circuit.

그림 3.2의 MIN회로 모의실험 결과 파형에서 위로부터 첫째와 둘째

파형은 MIN회로의 입력 Vx, Vy 파형이고, 맨 아래 세 번째 파형은 출력

Vout 파형이다. 2개의 입력 Vx, Vy의 조건에 따라 출력 Vout의 결과는

표3.1의 결과와 같음을 확인할 수 있다.

그림 3.3에 아날로그 NMIN 회로를 나타내었다. NMIN 회로에 대한 2

개의 입력신호 전압을 각각 Vx, Vy 라 할 때, Vx가 입력되는 아날로그

인버터의 출력은 VDD - Vx로 되어 n형 전달 게이트의 입력이 VDD -

Vx로 된다. 또한 Vy가 입력되는 아날로그 인버터의 출력은 VDD - Vy

로 되어 n형 전달 게이트의 입력이 VDD - Vy 로 된다.

- 39 -

그림 3.3. 아날로그 NMIN 회로

Fig. 3.3. Analog NMIN circuit.

이때 전압비교기 회로의 임계전압 Vy와 전압비교기의 입력전압 Vx가 비교되

어 Vx < Vy 이면 전압비교기의 출력은 VDD로 된다. 이 VDD 전압으로 인하여

N형 전달 게이트가 ON 동작하여 VDD - Vx를 통과시키므로 Vout에는 VDD -

Vx가 출력된다. 또한 전압비교기의 임계전압 Vy와 전압비교기의 입력전압 Vx

가 비교되어 Vx > Vy 이면 전압비교기의 출력은 0V 로 되어 P형 전달 게이

트가 ON 동작하여 VDD - Vy를 통과시킨다. 따라서 Vout은 VDD - Vy를 출력

하게 된다. 그러므로 아날로그 NMIN 회로는 입력 전압 Vx, Vy 중 크기가 작은

입력이 보수 연산되어 출력에 전달된다.

- 40 -

I NP UT OUT P UT

Vx Vdd-Vx Vy Vdd-Vy V out

0 3 3 0 3

1 2 2 1 2

2 1 1 2 2

3 0 0 3 3

그림 3.3의 NMIN회로 입력 Vx, Vy에 4치 논리 입력으로 Vx = 0, Vy =3 을

각각 입력하면 두 입력 중에 작은 입력 Vx = 0 가 4치 보수 연산 VDD - Vx =

3 - 0 = 3 으로 되어 출력은 Vout = 3 으로 된다. 또한 Vx = 1, Vy = 2의 입력

일 경우 두 입력 중에 작은 입력 Vx = 1 이 4치 보수 연산 VDD - Vx = 3 - 1

= 2로 되어 출력된다. Vx = 2, Vy = 1의 입력일 경우 두 입력 중에 작은 입력

Vy = 1 이 4치 보수 연산 VDD - Vy = 3 - 1 = 2 으로 되어 출력된다. Vx =

3, Vy = 0의 입력일 경우 두 입력 중에 작은 입력 Vy = 0 이 4치 보수 연산

VDD - Vy = 3 - 0 = 3 으로 되어 출력된다. 이와 같이 4치 논리 입력에 대한

NMIN 회로의 출력을 표 3.2.에 정리하여 나타내었다.

그림 3.3의 NMIN회로가 표3.2에 나타낸 입출력 관계로 동작함을 검증

하고 그림 3.4에 검증결과를 보였다.

표 3.2. NMIN회로의 4치 입력과 출력

Table 3.2. Quaternary input and output of NMIN circuit

- 41 -

그림 3.4. NMIN 회로의 4치 입력과 출력 파형

Fig. 3.4. Quaternary input and output waves of NMIN circuit.

그림 3.4의 NMIN회로 모의실험 결과 파형에서 위로부터 첫째와 둘째

파형은 NMIN회로의 입력 Vx, Vy 파형이고, 맨 아래 세 번째 파형은 출

력 Vout의 파형이다. 2개의 입력 Vx, Vy 입력 조건에 따라 출력 Vout의

결과는 표3.2의 결과와 같음을 확인할 수 있다.

3 . 2 아 날 로그 MAX , NMAX 회로

MIN함수와 더불어 MAX함수도 다치 논리 신호처리에서 가장 기본이 되는 함

수이며 아날로그 신호처리에서도 매우 유용한 함수이다. MAX함수와 니게이트

- 42 -

MAX함수를 실현하는 회로를 각각 MAX회로와 NMAX회로라 한다. MAX회로

는 여러 입력 신호 중에서 가장 높은 신호 레벨을 선택하여 출력한다. 전압모드

2-입력 MAX회로는 전압비교기와 CMOS 전달 게이트를 사용하여 구성할 수 있

다. NMAX회로는 MAX함수 값을 보수 연산하여 출력하여야 하므로 MAX회로

에 아날로그 인버터회로를 추가하여 구성할 수 있다. 그림 3.5에 아날로그 MAX

회로를 나타내었다.

그림 3.5. 아날로그 MAX 회로

Fig. 3.5. Analog MAX circuit.

그림 3.5에 나타낸 MAX회로의 입력 신호 전압이 각각 Vx, Vy일 때 N형 전

달 게이트의 입력은 Vx이고, N형 전달 게이트의 입력은 Vy가 된다. 이때 전압

비교기 회로의 임계전압은 Vy로 되고 전압비교기의 입력전압은 Vx로 되어 결국

Vx와 Vy를 비교 연산하게 된다.

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I NP UT OUT P UT

Vx Vy V out

0 3 3

1 2 2

2 1 2

3 0 3

이때 두 전압의 크기 비교 연산에서 Vx < Vy 이면 전압비교기의 출력은

VDD로 되며 이 전압으로 인하여 아래에 위치한 N형 전달 게이트가 ON 동작

하여 Vy를 통과 시키므로 Vout에는 Vy가 출력된다. 또한 크기 비교 연산에서

Vx > Vy 이면 전압비교기의 출력은 0V 로 되어 위에 위치한 P형 전달 게이트

가 ON 동작하여 Vx를 통과 시키므로 Vout은 Vx가 출력된다. 그러므로 입력 전

압 Vx, Vy 중 크기가 큰 입력이 출력에 전달된다.

그림 3.5의 MAX회로 입력 Vx, Vy에 4치 논리 입력으로 Vx = 0, Vy = 3을

각각 입력하면 MAX회로의 출력은 두 입력 값 중에 큰 입력 값 Vx = 3 이 선

택되어 출력은 Vout = 3 으로 된다. 또한Vx = 1, Vy = 2의 입력일 경우 Vout =

2 가 출력되고, Vx = 2, Vy = 1의 입력일 경우 Vout = 2 가 출력되고, Vx =

3, Vy = 0의 입력일 경우 Vout = 3 이 출력된다. 표 3.3에 4치 논리 입력에 대한

출력을 정리하여 나타낸다.

표 3.3. MAX회로의 4치 입력과 출력

Table 3.3. Quaternary input and output of MAX circuit

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그림 3.6. MAX 회로의 4치 입력과 출력 파형

Fig. 3.6. Quaternary input and output waves of MAX circuit.

그림 3.5의 MAX회로가 표 3.3에 나타낸 입출력 관계로 동작함을 검증

하였다. 그림 3.6은 MAX회로의 검증결과이다.

그림 3.6의 MAX회로 모의실험 결과 파형에서 위로부터 첫째와 둘째

파형은 MAX회로의 입력 Vx, Vy 파형이고, 맨 아래 파형은 출력 Vout의

파형이다. 2개의 입력 Vx, Vy 입력 조건에 따라 출력 Vout의 결과는 표

3.3의 결과와 같음을 확인할 수 있다.

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그림 3.7. 아날로그 NMAX 회로

Fig. 3.7. Analog NMAX circuit.

그림 3.7에 NMAX 회로를 나타내었다. NMAX 회로의 동작원리는 다음과 같

다. 2개의 입력신호 전압이 각각 Vx, Vy일 때 Vx가 입력되는 아날로그 인버터

의 출력은 VDD - Vx 로 되어 N형 전달 게이트의 입력이 VDD - Vx 로 된다.

또한 Vy가 입력되는 아날로그 인버터의 출력은 Vdd - Vy 로 되어 N형 전달

게이트의 입력이 VDD - Vy 로 된다. 이때 전압비교기 회로의 임계전압 Vy와

전압비교기의 입력전압 Vx가 비교되어 Vx < Vy 이면 전압비교기의 출력은

VDD로 된다. 이 VDD 전압으로 인하여 N형 전달 게이트가 ON 동작하여 VDD

- Vy를 통과 시키므로 Vout에는 VDD - Vy가 출력된다. 또한 전압비교기의 임

계전압 Vy와 전압비교기의 입력전압 Vx가 비교되어 Vx > Vy 이면 전압비교기

의 출력은 0V 로 되어 P형 전달 게이트가 ON 동작하여 VDD - Vx를 통과시

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I NP UT OUT P UT

Vx Vdd-Vx Vy Vdd-Vy V out

0 3 3 0 0

1 2 2 1 1

2 1 1 2 1

3 0 0 3 0

킨다. 따라서 Vout은 VDD - Vx를 출력하게 된다. 그러므로 아날로그 NMAX

회로는 입력 전압 Vx, Vy 중 크기가 큰 입력이 보수 연산되어 출력에 전달된다.

그림 3.7의 NMAX회로 입력 Vx, Vy에 4치 논리 입력으로 Vx = 0, Vy = 3을

각각 입력하면 두 입력 중에 큰 입력 값 Vy = 3 이 4치 보수 연산 VDD - Vy

= 3 - 3 = 0 으로 되어 출력된다. 즉 출력은 Vout = 0 로 된다. 또한 Vx = 1,

Vy = 2의 입력일 경우 두 입력 중에 큰 입력 Vy = 2 가 4치 보수 연산 VDD -

Vy = 3 - 2 = 1로 되어 출력된다. Vx = 2, Vy = 1의 입력일 경우 두 입력 중

에 큰 �