electronic a digitala - curs

MINISTERUL EDUCAIEI I CERCETRII UNIVERSITATEA DIN BACU FACULTATEA DE INGINERIE

ROTAR

DAN

ELECTRONIC DIGITAL

EDITURA ALMA MATER

CUPRINSpagina CAPITOLUL 1 Realizarea fizic a circuitelor logice 1.1 Introducere 1.2 1.2.1. 1.2.2. 1.2.3. 1.2.4. 1.3. 1.3.1. 1.3.2. 1.3.3. 1.3.4. 1.3.5. 1.3.6. 1.3.7. 1.4. 1.4.1. 1.4.2. 1.4.3. Principalele caracteristici ale porilor logice Imunitatea la perturbaii Factorii de ncrcare la intrare la intrare i ieire (sortana) Timpul de propagare Consumul de putere Circuite logice n tehnologie bipolar Familia TTL standard Familia LPTTL (de mic putere) Familia HTTL (rapid) Familia TTL Schottky Familia HLL (logica cu nivele mari) Familia ECL Circuite integrate logice I2L Circuite integrate logice n tehnologie MOS (unipolar) Familia PMOS Familia NMOS Familia CMOS 5 5 6 6 8 9 9 11 11 14 15 17 20 23 26 30 34 35 35 40 41 44 45 48 49 49 50 51 52

1.5. Realizarea funciilor logice cablate 1.5.1. Poarta logic cu trei stri 1.5.2. Pori logice destinate funciilor logice cablate 1.6. Conectarea circuitelor logice din familii diferite 1.7. 1.7.1. 1.7.1.1. 1.7.1.2. 1.7.1.3. 1.7.1.4. Perturbaiile n sistemele digitale Tipuri de cuplaje ce apar n circuitele electrice Cuplajul capacitiv Cuplajul inductiv Cuplajul galvanic Cuplajul prin mas

1.7.2. Efecte parazite datorate caracteristicilor electrice ale circuitelor i semnalelor logice 1.7.2.1. Efecte introduse de circuitele de alimentare 1.7.2.2. Diafonia 1.7.2.3. Propagarea i reflexiile pe liniile de transmisie CAPITOLUL 2 Circuite logice combinaionale 2.1. Introducere 2.2. Pori logice 2.3. Circuitul poart 2.4. Circuitul de selecie 2.5. Circuite de decodificare 2.5.1. Circuitul de decodificare 1 din m 2.5.2. Circuitul de decodificare BCD 7 segmente 2.6. Circuite de multiplexare 2.7. Circuite de demultiplexare 2.8. Circuite de codificare 2.9. 2.9.1. 2.9.2. 2.9.3. Circuite aritmetice Comparatoare Generatorul i verificatorul de paritate Sumatoare CAPITOLUL 3 Circuite logice secveniale 3.1. Introducere 3.2. 3.2.1. 3.2.1.1. 3.2.1.2. 3.2.1.3. 3.2.2. 3.2.2.1. 3.2.2.2. 3.2.2.3. Circuite basculante bistabile (CBB) Circuite basculante bistabile (CBB) asincrone Circuite basculante bistabile asincrone de tip RS Circuite basculante bistabile asincrone de tip JK Circuite basculante bistabile asincrone de tip T Circuite basculante bistabile (CBB) sincrone Circuite basculante bistabile sincrone de tip D Circuite basculante bistabile sincrone de tip JK Circuite basculante bistabile sincrone cu intrri asincrone

52 52 54 54 55 55 56 60 61 62 62 64 65 69 73 74 74 75 76

77 80 80 80 82 82 83 84 85 85

3.3. 3.3.1. 3.3.2. 3.3.3. 3.3.4.

Numrtoare Introducere Numaratoare asincrone Numrtoare sincrone Numrtoare divizoare prin m

86 86 86 89 92 93 94 98 127

3.4. Registre paralele 3.5. Registre seriale ANEXE BIBLIOGRAFIE

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

CAPITOLUL 1Realizarea fizic a circuitelor logice1.1. Introducere

Aa cum se poate demonstra cu ajutorul algebrei logice, folosind operaiile logice universale se pot scrie funcii logice orict de complexe. Acest lucru a permis dezvoltarea unor familii de circuite logice integrate bazate pe pori logice elementare ce realizeaz fizic una din operaiile logice universale. Obinerea funciilor logice complexe se face, n acest caz prin conectarea convenabil a porilor logice elementare. n funcie de componentele electronice folosite n realizarea porii logice, din considerente tehnologice, sa impus utilizarea uneia sau alteia din operaiile logice universale. n acest fel s-au dezvoltat mai multe familii tehnologice de circuite integrate logice care au anumite proprieti i corespund anumitor scopuri practice. n tabelul 1.1 sunt prezentate sintetic principalele familii tehnologice utilizate n prezent pe scar larg. TABELUL 1.1. Grupa Familia TTL (standard) LPTTL (de mic putere) HTTL (rapid) STTL (Schottky standard) LPSTTL (Schottky de mic putere) TSL (logica cu trei stri) HLL (logica cu nivele mari) ECL (logica cuplat prin emitor) I2L (logica integrat de injecie) PMOS (MOS cu canal P) NMOS (MOS cu canal N) CMOS/Si (MOS complementar) CMOS/SOS (MOS pe safir)

Circuite bipolare

Circuite MOS

Pentru realizarea fizic a funciilor logice, celor dou valori logice 0 i 1 le sunt asociate, prin convenie, dou tensiuni, astfel: 1. Logica pozitiv: a) pentru valoarea logi 0 se asociaz un nivel szut de tensiune; b) pentru valoarea logic 1 se asociaz un nivel ridicat de tensiune; 2. Logica negativ: - 5 -


a) pentru valoarea logi 0 se asociaz un nivel ridicat de tensiune; b) pentru valoarea logic 1 se asociaz un nivel sczut de tensiune;

1.2.

Principalele caracteristici ale porilor logice

Caracteristicile circuitelor logice precizeaz regulile de interconectare ale acestora i caracterizeaz performanele porilor logice n cadrul sistemelor logice. Toate familiile de circuite logice integrate se caracterizeaz cu ajutorul acelorai parametri, ceea ce permite o comparare simpl a performanelor lor. Principalii parametri ai porilor logice sunt: - imunitatea la perturbaii; - factorii de branament la intrare i ieire; - timpul de propagare; - consumul de putere; tensiunile de alimentare; curenii consumai i puterea disipat. Imunitatea la perturbaii Imunitatea la perturbaii a unui circuit logic este egal cu valoarea maxim pe care o poate lua tensiunea perturbatoare de la intrare, n cazul cel mai defavorabil, astfel ca la ieirea porii logice s se menin nc nivelul de tensiune corect. Pentru a determina imunitatea la perturbaii a unei pori logice, se pleac de la caracteristica static de transfer a acesteia, caracterisitc ce reprezint variaia tensiunii de ieire n funcie de tensiunea de intrare n curent continuu. Datorit dispersiei elementelor de circuit, a condiiilor de funcionare a porilor logice, etc., nu se poate defini o caracteristic de transfer unic; n realitate toate caracteristicile de transfer sunt cuprinse ntre dou curbe limit, c1 i c2 (figura 1.1), care descriu condiiile de funcionare corect a circuitului logic. Pentru a determina limitele ntre care pot varia nivelurile de tensiune corecte la intrarea i ieirea circuitului logic, se construiesc, pe cale grafic, curbele simetrice fa de prima bisectoare alecurbelor limit c1 i c2, innd cont c tensiunea de intrare a unei pori logice se obine de la ieirea unei alte pori logice, iar tensiunea de ieire se va aplica intrrii altor pori, i aa mai departe. Pe baza acestei observaii se constat c I1I2 reprezint plaja posibil a nivelului inferior al tensiunii de intrare, iar S1S2 plaja posibil a nivelului superior al tensiunii de intrare; zona T1T2 corespunde tensiunilor de intrare determin Figura 1.1. Caracteristica static de transfer a unei tranziia circuitului logic dintr-o stare n pori logice alta. Imunitatea la perturbaii a unui circuit logic este egal cu valoarea maxim pe care o - 6 1.2.1.


poate lua tensiunea de perturbare de la intrare, n cazul cel mai defavorabil, astfel ca ieirea circuitului logic s se menin nc la nivelul de tensiune corect. Aplicnd aceast definiie porii logice descris prin caracteristica static de transfer din figura 1.1, se constat c se pot defini dou valori pentru imunitatea la pertutrbaii. Dac la intrare se aplic nivelul inferior de tensiune, cazul cel mai defavorabil corespunde valorii Ui=OI2. Dac tensiunea perturbatoare aplicat n serie cu Ui are semn negativ, nu produce efecte suprtoare; dac ns are semn pozitiv, ea poate produce comutarea incorect a porii logice, n cazul n care tensiunea rezultant depete valoarea OT1. Similar, dac la intrare se aplic nivelul superior de tensiune, tensiunea de perturbare negativ nu poate depi valoarea S1T2. n concluzie, se pot defini dou mrimi: imunitatea la perturbaii pozitive i imunitatea la perturbaii negative: IP + = I2T1 (V) IP - = S1T2 (V) (1.1)

Mrimile I2T1 i S1T2 definesc amplitudinile maxime ale tensiunilor de perturbare admisibile i permit verificarea condiiilor de funcionare corect a circuitelor logice din cadrul unui sistem logic. Aceste mrimi depind ns de nivelurile de tensiune atribuite variabilelor logice i nu permit o comparare a diverselor familii de circuite logice din punct de vedere al imunitii la perturbaii, pentru c nivelurile de tensiune atribuite variabilelor logice difer de la familie la familie. n acest scop se defines factorii (adimensionali) de imunitate la perturbaii, cu relaiile:

FIP + = FIP =

I 2 T1 100 (%) I 2S1 S1T2 100 (%) I 2S1

(1.2)

Un alt mod de definire al imunitii la perturbaii este prezentat n figura 1.2 n care este reprezentat caracteristica static de transfer tipic a unui circuit logic inversor. Pe aceast figur au fost notate i plajele nivelurilor de tensiune I1I2 i S1S2. n figura 1.2 sunt notate urmtoarele valori semnificative ale nivelurilor de tensiune:Figura 1.2.Caracteristica static de transfer a unei pori logice inversoare

- 7 -


VILmin tensiunea minim admis la intrare corespunztoare nivelului logic 0; VILmax tensiunea maxim admis la intrare corespunztoare nivelului logic 0; VIHmin tesiunea minim admis la intrare corespunztoare nivelului logic 1; VIHmax tensiunea maxim admis la intrare corespunztoare nivelului logic 1; VOLmin tensiunea minim garantat la ieire corespunztoare nivelului logic 0; VOLmax tensiunea maxim garantat la ieire corespunztoare nivelului logic 0; VOHmin tesiunea minim garantat la ieire corespunztoare nivelului logic 1; VOHmax tensiunea maxim garantat la ieire corespunztoare nivelului logic 1.

Pe baza acestor tensiuni se definesc urmtoarele intervale de tensiune:

plaja nivelului inferior admis al tensiunii de intrare (Ui): VILmax-VILmin; plaja nivelului superior admis al tensiunii de intrare (Ui): VIHmax-VIHmin; plaja nivelului inferior garantat al tensiunii de ieire (Ue): VOLmax-VOLmin; plaja nivelului superior garantat al tensiunii de ieire (Ue): VILmax-VIlmin.

Porile logice sunt astfel construite nct att timp ct nivelurile de tensiune aplicate la intrare se ncadreaz n plaja admis, nivelurile de tensiune obinute la ieire se ncadreaz n plaja garantat. Imunitatea la perturbaii este dat de difererenele dintre plajele admise i plajele garantate:M L = VIL max VOL max M H = VIH min VOH min (V) (V ) (1.3)

1.2.2.

Factorii de ncrcare la intrare la intrare i ieire (sortana) Factorii de ncrcare la intrare i ieire determin regulile de interconectare ale porilor logice dintr-o m1 familie, reguli ce trebuie respectate la proiectarea logic P2 a unui sistem numeric. Pentru factorul de ncrcare la intrare este consacrat termenul din limba englez fanin iar pentru cel de ieire fan-out. n limba romn m1 P3 termenul utilizat pentru factorul de ncrcare este cel de sortan. n1 m1 1 Pentru ca un circuit logic s genereze la ieire P1 P4 nivelurile garantate de tensiune, este necesar s fie m2 comandat cu un curent corespunztor la fiecare din intrrile sale. n general curenii de intrare i de ieire ale P5 diverselor pori logice ale unei familii logice nu sunt aceeai. Dac se noteaz cu I cel mai mare divizor comun al tuturor curenilor de intrare i de ieire, acetia m2 P6 se vor putea scrie, pentru oricare modul al familiei logice sub forma: m1I, m2I, curentul absorbit pe una din Fig. 1.3. Ilustrarea ncrcrii intrrile circuitului logic considerat i n1I, n2I, circuitelor logice curenii furnizai pe una din ieiri. De exemplu prezentm circuitul logic din figura 1.3 n care poarta logic P1 poate furniza - 8 -


la ieire curentul n1I, porile logice P2, P3 i P4 absorb pe fiecare intrare un curent m1I iar porile P5 i P6 absorb pe fiecare intrare un curent m2I. n aceste condiii, pentru ca schema s poat funciona corect este necesar s fie ndeplinit condiia:n2 I (m1 + 2m1 + m1 + m2 + 2m2 )I

(1.4)

n general, condiia (1.4) poate fi scris sub forma:

n mii =1

k

(1.5)

Inegalitatea (1.5) reprezint regula de interconectare a modulelor logice ale unei familii. n aceast inegalitate n se numete factor de ncrcare la ieire iar m factor de ncrcare la intrare. Pentru simplificarea regulilor de interconectare a circuitelor logice, factorul de ncrcare a porilor de baz a familiei respective se alege egal cu unitatea. Astfel, dac n catalog este specificat pentru o poart logic: fan-out=10 nseamn c o astfel de poart va putea comanda 10 pori cu fan-in=1 sau 5 pori cu fan-in=2, etc.

1.2.3.

Timpul de propagareTimpul de propagare, tp, reprezint un parametru care caracterizeaz sintetic viteza de comutare a circuitului logic. Definirea timpului de propagare se face cu relaia:

tp =

t pHL + t pLH 2(1.6)

Figura 1.4. Definirea timpului de propagare

unde tpHL, tpLH au semnificaia precizat n figura 1.4. n unele cataloage, viteza de comutare a unei familii de circuite logice se caracterizeaz prin frecvena maxim de tact, definit ca frecvena maxim cu care poate fi comandat transferul informaiei ntre dou registre, printr-un numr dat (3-5)

de niveluri logice.

1.2.4.

Consumul de putere Consumul de putere este caracterizat prin urmtorii parametri specificai n cataloage:a) tensiunea de alimentare a circuitului logic EC, valorile maxim i minim admise (uneori se folosesc mai multe tensiuni de alimentare); b) curenii absorbii de crcuitul logic cnd la ieire se obine nivelul superior de tensiune (ICCH), respectiv inferior (ICCL); de asemenea se precizeaz i

- 9 -


curentul de ieire, cnd ieirea este legat n scurtcircuit la mas (IOS); c) puterea medie consumat. n ceea ce privete ultimul parametru, trebuie reinut c puterea consumat depinde de starea n care se gsete circuitul cu nivel superior sau inferior de tensiune la ieire i de frecvena comutrilor. Din acest motiv, se definete o putere medie consumat n curent continuu:Pm = PH + PL I CCH + I CCL EC = 2 2 (1.7)

n regim de comutare, puterea consumat de circuitul logic crete datorit curentului suplimentar necesar pentru ncrcarea i descrcarea capacitilor parazite de la ieirea circuitului. Puterea consumat pentru ncracarea acestor capaciti poate fi calculat cu Figura 1.5. Schema ajutorul schemei echivalente din figura 1.5, n care circuitul logic a fost echivalent a unui nlocuit, conform teoremei lui Thevenin, cu o rezisten n serie cu o circuit logic surs de tensiune (amplitudinea acesteia este egal cu saltul de tensiune la ieirea circuitului logic). n timpul ncrcrii capacitii parazite echivalente CP, energia circuitului variaz dup relaia:W = ( U u )i dt + ui dt0 0 u u

(1.8)

n care primul termen descrie energia disipat de rezistena R n intervalul dt, iar al doilea variaia energiei poteniale acumulate de condensatorul CP. nlocuind n relaia (1.8) curentul i cu expresia: I=CPdu/dt, se obine, n urma integrrii: W= CP U 2 CP U 2 + 2 2 (1.9)

n timpul descrcrii condensatorului CP, energia acumulat de acesta va fi disipat pe rezistena R, astfel c, n timpul unei perioade, energia disipat pe rezistena R va avea expresia: WR = C P U 2 (1.10)

Lund n considerare faptul c energia disipat pe rezistena R este chiar energia consumat suplimentar de circuit n timpul comutrii, se poate scrie expresia final a puterii consumate suplimentar de circuitul logic n regim de comutare:

PC = f C C p U 2 unde fc este numrul comutrilor pe secund.- 10 -

(1.11)


Produsul dintre timpul de propagare tp i puterea medie consuamt de poarta logic Pm reprezint factorul de calitate al PQ al respectivei pori logice. Acest parametru exprim sintetic proprietile unei familii de circuite logice i el este un factor de merit cu ajutorul cruia se pot face comparaii ntre diversele familii de pori logice.

1.3.1.3.1.

Circuite logice n tehnologie bipolar

Familia TTL standard Circuitele TTL (Transistor Transistor Logic logic tranzistor-tranzistor) sunt produse n mai multe serii, fiecare serie avnd un domeniu optim de utilizare: TTL (seria standard), HTTL (seria rapid), LPTTL (seria de mic putere), STTL (seria Schottky standard), LPSTTL (seria Schottky de mic putere), TSL (seria porilor logice cu trei stri). n figura 1.6 este prezentat schema electric a unui inversor TTL standard. Pentru analiza proprietilor porii TTL se poate utiliza simulatorul SPICE care ofer multiple posibiliti de studiu att n regim de curent continuu sau de curent alternativ ct i n regim tranzitoriu. n acest scop PROGRAMUL 1.1 prezint programul scris pentru acest simulator. Acest program este util i din cauz c prezint parametri tranzistoarelor i diodelor utilizate pentru poarta logic. Trebuie ns subliniat aici faptul c, aa cum se va arta mai trziu, simularea circuitelor numerice nu se bazeaz pe utilizarea unor astfel de scheme pentru porile logice. Schema prezentat n figura 1.6 poate fi ns utilizat la simularea circuitelor electronice care conin att circuite liniare ct i pori logice. PROGRAMUL 1.1.DC VIN 0 5 0.05 .TRAN 1NS 100NS .MODEL DN D RS=40 TT=0.1NS CJO=0.9PF .MODEL QND NPN BF=50 + RB=70 RC=40 CCS=2PF RC2 RB5 RC3 1.4K 4K RB1 100 + TF=0.1NS TR=10NS 4K + CJE=0.9PF CJC=1.5PF + PC=0.85 VA=50 Q3 .PRINT DC V(3) V(5) QND .PRINT TRAN V(3) V(5) Q2 + V(8) QND D1 Q13 DN QND *ALIAS V(8)=VIN Q1 QND *ALIAS V(5)=VOUT RS 50 .PRINT TRAN V(8) V(5) D2 V(5) VOUT DN RS 1 8 50 V(8) VIN Q4 Q2 3 2 7 QND QND VIN Q3 6 3 4 QND RE2 PULSE D3 1K D1 4 5 DN DN Q4 5 7 0 QND Q13 10 13 5 QND RC3 6 11 100 INVERSOR TTL SARCINA ACTIVA RC2 11 3 1.4K RE2 7 0 1K Figura 1.6. Schema electric a inversorului TTL D2 10 9 DN D3 9 0 DN11 6 3 2 4 13 12 7 10 5 8 1 9

VCC 5

- 11 -

ELECTRONIC DIGITAL CAPITOLUL 1 RB1 11 12 4K RB5 11 13 4K VCC 11 0 5 VIN 8 0 PULSE 0 3.5 1NS + 1NS 1NS 40NS Q1 2 12 1 QND .END Realizarea fizic a circuitelor logice

Pentru simulare, la ieirea inversorului TTL a fost conectat sarcina activ format din Q13, D2, D3 i RB5 care s permit testarea porii n regim dinamic. Pentru a studia funcionarea circuitului din figura 1.6 presupunem mai nti c tensiunea de intrare VIN are valoarea corespunztoare nivelului logic 1 (2,4V). n aceste condiii jonciunea emitor-baz a tranzistorului Q1 este polarizat invers i tranzistorul lucreaz n regiunea activ invers. Tranzistorul Q1 este proiectat s aib un factor de amplificare n curent invers I 2,4V VCCmax, VI= 2,4V VCCmax, VI< 5,5V VCCmax, VI< 0,4V VCCmin, VO< 0,8V -IO= 0,8 mA VCCmin, VI< 2V IO= 16 mA VCCmax, VI= 0V VCCmax, VI< 5,0V VCCmax, VI= 0V VCCmin, II= 10mA TA= +25oC

4 2

5 -

6 -

7 V

VIL IIH IIR -IIL VOH VOL -IOS ICCL ICCH -VIK tpLH tpHL1.3.2.

2,4 18 20 -

12 4 11 7

0.8 40 1 1,6 0,4 55 55 22 8 1,8 22 15

V A mA mA V V mA mA mA mA V ns ns

Tensiunea de ieire n starea 0 Curent de scurtcircuit la ieire Curent de alimentare pe capsul Curent de alimentare pe capsul Tensiune pe diodele de limitare

Caracteristici dinamiceTimp de propagare la creterea CL=15pF semnalului de ieire Timp de propagare la RL=400 descreterea semnalului de ieire

Familia LPTTL (de mic putere) Poarta standard prezentat mai sus este de consum mediu (10 mW) i vitez medie (10 ns). Puterea disipat pe poart poate fi micorat pe seama creterii timpilor de propagare crescnd valorile nominale ale rezistenelor din schema electric (figura 1.9) i, invers, micornd aceste valori crete viteza de lucru (scad timpii de propagare) mrindu-se n schimb puterea disipat pe poart. Parametrii tipici ai porii TTL de putere redus (figura 1.11) sunt: puterea consumat: 1 mW, timpul de propagare: 33 ns. Structura porii TTL de putere redus este similar cu a porii TTL standard, reducerea - 14 -


puterii consumate obinndu-se prin mrirea tuturor rezistenelor circuitului. Pentru simulare poate fi folosit programul 1.1, evident cu introducerea modificrilor operate asupra circuitului conform figurii 1.11. 20K 40KFamilia HTTL (rapid) Creterea vitezei de lucru a porilor logice reprezint unul din x2 y aspectele cele mai importante ale diverselor soluii tehnologice aplicate la seria TTL. Din acest motiv exist mai 12K multe variante tehnologice ale familiei TTL, aa cum s-a amintit mai sus, care se deosebesc prin compromisul realizat ntre puterea disipat pe poart i timpul Fig. 1.11. Poart TTL de putere redus de propagare. Schema electronic tipic a unei pori SI-NU din seria HTTL (notat uneori i TTL-H) este prezentat n figura 1.12. n aceast figur se observ c tranzistorul Q3 din figura 1.9 a fost nlocuit cu un repetor pe emitor n montaj de amplificator Darlington format din tranzistoarele Q3 i Q6. Jonciunea baz-emitor a tranzistorului Q6 nde-plinete acelai rol ca dioda D1 din figura 1.9 i anume de a bloca tranzistorul Q3 cnd tranzistorul Q4 conduce la satutraie. Grupul RE3, Q6 i Q3 formeaz o structur Darlington care are o rezisten de ieire mai mic dect rezistena de ieire a circuitului standard (fig. 1.9) i deci viteza de rspuns a porii va fi mai mare din cauz c orice capacitate care ncarc aceast ieire va fi ncrcat mai rapid (vezi i paragraful 1.2.3). De asemenea, dinx111

1.3.3.

RB1 2.8K

RC2 7606

RC3 58

RB5 4K

3

Q6 QND4

2

Q2 QND7

Q3 QND

Q7 QND10

13

V(15) VIN2

RS2 5015

14

Q5 QND V(8) VIN1

12

Q1 QND1

8

RS1 50

5

VCC 5 V(5) VOUT D2 DN9

Q4 QND VIN2 PULSE D5 DN VIN1 PULSE D4 DN RE2 470 RE3 4K

D3 DN

Figura 1.12. Schema electronic a porii I-NU n tehnologie HTTL

- 15 -


schema prezentat n figura 1.12 se constat c tranzistorul Q3 nu se satureaz niciodat deoarece jonciunea sa colector-baz nu poate fi polarizat direct. Tensiunea colector-baz a tranzistorului Q3 este egal cu tensiunea colector-emitor a tranzistorului Q6 care este totdeauna pozitiv (chiar i atunci cnd Q6 este saturat). O alt observaie care trebuie fcut se refer la valorile rezistenelor din circuit care, aa cum s-a artat, sunt mai mici n figura 1.12 fa de figura 1.9. Pentru simulare poate fi folosit programul 1.1, evident cu introducerea modificrilor operate asupra circuitului conform figurii 1.12. Parametrii familiei logice HTTL, diferii de cei prezentai n tabelul 1.2 sunt, aa cum era de ateptat, cei care se refer la consumul circuitului i la caracteristicile dinamice. n tabelul 1.3 sunt prezentate numai mrimile care difer de cele date n tabelul 1.2. TABELUL 1.3.

Caracteristici electriceSimbol Parametri 1 2 IIH Curent de intrare n starea 1 -IIL Curent de intrare n starea 0 -IOS Curent de scurtcircuit la ieire ICCL Curent de alimentare pe capsul ICCH Curent de alimentare pe capsul Condiii de test3 VCCmax, VI= 2,4V VCCmax, VI< 0,4V VCCmax, VI= 0V VCCmax, VI< 5,0V VCCmax, VI= 0V

MIN.

TIP.

MAX.

Uniti

4 -

5 -

6 50

7 A

40 -

26 10

2 100 40 16,8

mA mA mA mA

Caracteristici dinamicetpLH tpHL Timp de propagare la creterea semnalului de ieire CL=15pF Timp de propagare la RL=400 descreterea semnalului de ieire 5,9 6,2 12 12 ns ns

- 16 -


Familia TTL Schottky n cazul acestei subfamilii exist dou clase tehnologice i anume: circuite integrate TTL Schottky normale, compatibile cu circuitele TTL standard la nivelul sortanei (vezi paragraful 1.2.2), notate de obicei cu STTL i circuite integrate TTL Schottky cu consum redus, notate de obicei cu LPSTTL (Low Power Schottky) sau LSTTL i care nu mai sunt compatibile la nivelul sortanei cu circuitele TTL standard. Aceast subfamilie de circuite se caracterizeaz prin vitez de lucru mai ridicat dect circuitele TTL standard i consum mai redus (la circuitele LPSTTL).16

1.3.4.

V2 5V

RB1 15K

RL1 8.75K8

RK 1K

6 17

QE QND9

DL D218

RL2 8K1

VLOAD 5V

D1 D2

DC2 D219

RC2 30

10

QL2 QND RB2 15K DC4 D2 RC4 605 4

D12 D2

DC5 D22

V(2) VOUT

DC1 D223

RC1 6022

Q2 QND

11

Q5 QND3

R14 20K

7 24

Q1 QND25

RE1 60012

15

D2 D2

Q4 QND14

RS2 50

Q6 QND RE2 60021

V(25) VIN V3 PULSE

DC3 D2 DE1 D220 13

RC3 10

Q3 QND

DE2 D2

Figura 1.13. Schema electronic utilizat pentru simularea unei pori STTL

Creterea vitezei de lucru se realizeaz pe dou ci i anume: reducerea duratei de via a purttorilor minoritari; evitarea saturrii.

Reducerea duratei de via a purttorilor minoritari se realizeaz prin doparea siliciului cu aur. Doparea cu aur fiind neselectiv toate tranzistoarele din structur devin de comutaie, chiar i cele care nu lucreaz la saturaie. Acest lucru se explic prin faptul c doparea cu aur duce la creterea curentului de recombinare, ceea ce are ca efect micorarea factorului de amplificare n curent al tranzistorului i deci micorarea timpului de comutare prin scderea timpului de stocare. Pentru evitarea saturrii tranzistoarelor din structura porii logice se folosesc diode Schottky conectate ntre colectorul i baza fiecrui tranzistor, astfel nct aceste diode s se deschid cnd jonciunea colector-baz a tranzistorului respectiv este polarizat direct. Reamintim faptul c dioda Schottky se bazeaz pe jonciunea format la contactul metal-semiconductor extrinsec (spre exemplu aluminiu cu siliciu impurificat cu impuriti donoare), jonciune care are tensiunea de deschidere mai mic dect cea a unei jonciuni semi-conductoare pn iar conducia n dioda Schottky bazndu-se pe purttori majoritari, nu apare sarcin stocat i deci timpii de comutare sunt extrem de mici. n acest fel, la polarizarea direct a jonciunii- 17 -


colector baz a tranzistorului, dioda Schottky se deschide mpiedicnd intrarea n saturaie a tranzistorului. Schema electric utilizat pentru simularea unei pori logice n tehnologie STTL este prezentat n figura 1.13, programul de simulare este programul 1.2 iar rezultatul simulrii este dat n figura 1.14.PROGRAMUL 1.2.TRAN 0.1NS 150NS .MODEL D2 D RS=15 CJO=0.2PF IS=5E-10 .MODEL QND NPN BF=50 RB=70 RC=40 CCS=2PF TF=0.1NS TR=10NS + CJE=0.9PF CJC=1.5PF PC=0.85 VA=50 *ALIAS V(25)=VIN *ALIAS V(2)=VOUT .PRINT TRAN V(25) V(2) RL2 1 6 8K Q5 2 4 3 QND DC5 4 2 D2 Q6 3 3 0 QND RC4 4 5 60 Q4 5 7 14 QND DC4 7 5 D2 RB2 7 6 15K RK 16 8 1K QE 8 17 9 QND D1 9 10 D2 D12 10 11 D2 D2 11 15 D2 RC3 15 13 10 Q3 13 20 0 QND RS2 15 14 50 DC3 20 13 D2 RL1 16 17 8.75K DL 17 18 D2 RC2 18 19 30 WFM.2 VOUT vs. TIME in Secs Q2 19 22 20 QND RE1 20 12 600 Figura 1.14. Rezultatul simulrii comutrii porii TTL-S DE1 12 0 D2 DC2 22 19 D2 RC1 22 23 60 Q1 23 24 25 QND DC1 24 23 D2 RB1 16 24 15K VLOAD 6 0 5V V2 16 0 5V V3 25 0 PULSE + 1.09 1.1 10NS 5NS 5NS + 70NS RE2 3 21 600 DE2 21 0 D2 R14 2 0 20K QL2 1 1 2 QND .END1.10 1.09 2 1.10 1.09 1.09VOUT in Volts VIN in Volts

1.09

1.09

1.09

1

1.09

1.09

20.0N

60.0N

100N

140N

180N

- 18 -


Schema utilizat n figura 1.13 are un caracter teoretic i permite studiul prin simulare a proprietilor porilor logice de tip STTL. n realitate pentru realizarea unei astfel de pori sunt utilizate tranzistoare Schottky a crui schem C DS echivalent este prezentat n figura 1.15.a iar simbolul n figura 1.15.b. TS n cazul seriei LPSTTL reducerea puterii B consumate se obine prin mrirea tuturor TB rezistenelor circuitului, desigur n detrimentul timpului de propagare. a. b. E Seria STTL are parametri similari cu cei prezentai n tabelul 1.2 cu deosebirea c timpul Figura 1.15. Tranzistorul Schottky de propagare este de aproximativ 3 ns iar puterea disipat pe poarta fundamental este de 22 mW. Pentru seria LPSTTL principalii parametrii sunt dai n tabelul 1.4. TABELUL 1.4.

Caracteristici electriceSimbol Parametri 1 2 VIH Tensiunea de intrare n starea 1 VIL Tensiunea de intrare n starea 0 IIH Curent de intrare n starea 1 IIR Curent de intrare n starea 1 la tensiune de intrare 5,5V -IIL Curent de intrare n starea 0 VOH Tensiunea de ieire n starea 1 VOL Tensiunea de ieire n starea 0 -IOS Curent de scurtcircuit la ieire ICCL Curent de alimentare pe capsul ICCH Curent de alimentare pe capsul -VIK Tensiune pe diodele de limitare Condiii de test3 VCCmin, VO< 0,4V VCCmin, VO> VOHmin VCCmax, VI= 2,7V VCCmax, VI = 7V

MIN.

TIP.

MAX.

Uniti

4 2

5 -

6 -

7 V

2,7 15 -

2,4 0,8 -

0.8 20 0,1 0,4 0,4 100 4,4 1,6 1,5

V A mA mA V V mA mA mA V

VCCmax, VI = 0,4V VCCmin, VI = VILmax -IO= 0,4 mA VCCmin, VI = 2V IO= 4 mA VCCmax, VI= 0V VCCmax, VI = 4,5V VCCmax, VI = 0V VCCmin, -II= 18mA TA= +25oC

- 19 -


TABELUL 1.4. (continuare)

Caracteristici dinamice1 tpLH 2 Timp de propagare creterea semnalului ieire Timp de propagare descreterea semnalului ieire3

4

tpHL

la de CL=15pF RL=2k la de

5 9

6 15

7 ns

10

15

ns

VIN PULSE

1.3.5. Familia HLL (logica cu nivele mari) Circuitele integrate logice HLL (High Logic Level) sunt realizate n tehnologie bipolar i sunt derivate din familia circuitelor logice DTL (Diode Transistor Logic) a cror poart logic fundamental este construit cu diode i tranzistoare. Principala caracteristic a acestei familii de circuite integrate logice este reprezentat de imunitatea ridicat la perturbaiile Figura 1.16. Schema electric a porii inversoare n tehnologie HLL electrice. Mrirea imunitii la perturbaii a unui circuit logic poate fi realizat pe dou ci: - mrirea tensiunii de alimentare a circuitului i deplasarea zonei de tranziie la jumtatea acestui interval; - realizarea unui ciclu de histerezis, care duce la mrirea lungimii orizontale a caracteristicii de Figura 1.17. Caracteristica de transfer a inversorului transfer. HLL Primul procedeu este caracteristic familiilor de circuite logice cu imunitate ridicat la perturbaii. Al doilea procedeu se utilizeaz n cadrul familiilor de circuite logice din seria normal, care conin triggere Schmitt9

R5 10K

R4 9K

R3 500

VCC 15

8

V(7) VIN

D2 DN

D3 DN

D4 DN

Q3 QND

7

1

2

3

V(13) VOUT

DZ BZX796V2

13

D5 DN

RSARCINA 10K

4

Q1 QND

14

R1 3K

Q2 QND

11

14.0

10.00

VOUT in Volts

6.00

2.00

1

-2.00

2.00

6.00

10.00

14.0

18.0

WFM.1 VOUT vs. VIN in Volts

- 20 -


integrate, ce se introduc n sistemele numerice n locurile unde acioneaz perturbaii importante. n schema din figura 1.16 este prezentat poarta fundamental a familiei logice HLL. Pentru simulare s-a folosit programul 1.3. Cu ajutorul programului de simulare se poate obine att caracteristica de transfer a porii (utiliznd comanda .DC) ct i viteza de rspuns a acesteia (utiliznd comanda .TRAN). n schema din figura 1.16, dioda zener DZ introduce o deplasare de nivel de aproximativ 6V. n felul acesta se obine deplasarea dorit a zonei de tranziie a caracteristicii de transfer a circuitului logic i creterea corespunztoare a imunitii la perturbaii. Trebuie fcut ns observaia c ridicarea imunitii la perturbaii se face n detrimentul altor parametri ai porii logice. Caracteristica de transfer a inversorului HLL este prezentat n figura 1.17; este interesant s se fac o comparaie ntre aceast caracteristic i cea prezentat n figura 1.7 pentru inversorul TTL standard. Din figura 1.17 se observ faptul c nivelele logice de comutare a porii HLL sunt mult mai mari dect n cazul porii TTL. Rezultatul simulrii n ceea ce privete Figura 1.18. Formele de und corespunztoare viteza de comutaie este prezentat n comportrii dinamice pentru o poart HLL figura 1.18 unde primul grafic corespunde semnalului de intrare iar cel de-al doilea semnalului de ieire.39.0 8.05 29.0 4.05VOUT in Volts

19.0

VIN in Volts

51.3M

1

2

9.00

-3.95

-1.00

-7.95

100.0N

300N

500N

700N

900N

WFM.1 VIN vs. TIME in Secs

PROGRAMUL 1.3.*INCLUDE DIODE.LIB .DC VIN 0 15 0.15 .TRAN 1NS 1US .PRINT TRAN V(7) V(13) .PRINT DC V(13) .MODEL DN D RS=40 TT=0.1NS + CJO=0.9PF .MODEL QND NPN BF=50 RB=70 RC=40 + CCS=2PF TF=0.1NS TR=10NS + CJE=0.9PF CJC=1.5PF PC=0.85 VA=50 *ALIAS V(7)=VIN *ALIAS V(13)=VOUT D2 1 7 DN D3 2 1 DN D4 3 2 DN R1 4 11 3K R2 11 0 6K Q1 13 4 11 QND

- 21 -

ELECTRONIC DIGITAL CAPITOLUL 1 Q2 14 11 0 QND D5 13 14 DN Q3 8 14 13 QND R3 8 9 500 R4 14 9 9K R5 3 9 10K VCC 9 0 15 VIN 7 0 PULSE + 0 9 100NS 1NS 1NS 400NS RSARCINA 13 0 10K DZ 4 3 BZX796V2 .END Realizarea fizic a circuitelor logice

Schema utilizat pentru poarta I-NU n tehnologie HLL este prezentat n figura 1.19. Dac pe cele dou intrri se aplic semnale corespunztoare curbelor 1 i 2 (figura 1.20) atunci la ieire se obine un semnal corespunztor curbei 3 care respect tabelul de adevr a funciei logice I-NU.9

R5 10K V(6) VIN1 D1 DN6

R4 9K8

R3 500

VCC 15

25.0

10.00

15.0

0

1

VIN2 in Volts

V(7) VIN2

D2 DN7 1

D3 DN2

D4 DN3

V(13) VOUT

5.00

VIN1 in Volts

Q3 QND

-10.00

2

VIN1 PULSE

VIN2 PULSE

DZ BZX796V24

13

D5 DN14

R6 10K

-5.00

-20.0

3

Q1 QND

R1 3K11

-15.0

-30.0

Q2 QND

100.0N

300N

500N

700N

900N

WFM.1 VIN1 vs. TIME in Secs

Figura 1.20. Formele de und ale semnalelor la intrrile i ieirea circuitului NAND Figura 1.19. Poarta I-NU n tehnologie HLL

Principalii parametri ai unei pori logice HLL sunt prezentai n tabelul 1.5. TABELUL 1.5.

Caracteristici principaleGama temperaturilor de funcionare Sortana Fan-out Tensiunea de alimentare VCC(V) MIN. MAX. 13,5 17 13,5 17MIN. TIP. MAX. Uniti

0oC +70oC -25oC +85oCSimbol Parametri 1 2 VIH Tensiunea de intrare n starea 1

10 10

Caracteristici electriceCondiii de test3 VCCmin, VO< 1,7V IO = 18 mA

4 7,5

5 -

6 -

7 V

- 22 -


TABELUL 1.5. (continuare) 1 2 VIL Tensiunea de intrare n starea 0 IIH Curent de intrare n starea 1 -IIL Curent de intrare n starea 0 VOH Tensiunea de ieire n starea 1 VOL Tensiunea de ieire n starea 0 -IOS Curent de scurtcircuit la ieire ICCL Curent de alimentare pe capsul ICCH Curent de alimentare pe capsul tpLH tpHL Timp de propagare creterea semnalului ieire Timp de propagare descreterea semnalului ieire

3VCCmin, VO> 12V IO = 0,1 mA VCCmax, VI= 17V IO = 0 mA VCCmax, VI = 1,7V IO = 0 mA VCCmin, VIL IO= 0,1 mA VCCmax, VIH IO= 18 mA VCCmax, VI = 0V VO = 0V VCCmax, VI = 17V IO = 0 VCCmax, VI = 0V IO = 0

4 -

5 -

6 4,5

7 V

12 15 -

-

1 1,8 1,7 60 16 8,4

A mA V V mA mA mA

Caracteristici dinamicela de CL=10pF la de 175 175 ns ns

Familia ECL Tehnologia ECL (Emitter Coupled Logic) permite obinerea circuitelor logice ultrarapide cu timpi de propagare extrem de redui de ordinul 1...4 ns n detrimentul unui consum de putere relativ ridicat i o diferen mic de tensiune ntre VEE R2 R3 nivelele logice. Aceste particulariti 6 10K 10K au condus la utilizarea pe scar mai Q3 QSTD redus a acestui tip de circuite V(5) Q2 VIN integrate, n special n aplicaiile care QSTD V(4) VOUT Q1 impun viteze de lucru foarte ridicate. QSTD VIN VBB R4 Tipmul de propagare redus se PULSE 1.7 100 datoreaz funcionrii nesaturate a R1 tranzistoarelor ce compun poarta logic 100K i saltului de amplitudine mic a tensiunii de ieire. Aa cum s-a artat i la Figura 1.21. Schema electronic de principiu a unei celelalte tipuri de tehnologii utilizate, pori logice ECL preul pltit pentru creterea vitezei este scderea imunitii la perturbaii i creterea consumului de putere pe poart.6 2 3 5 7 4 1

1.3.6.

- 23 -


Schema electric simplificat a unei pori ECL este prezentat n figura 1.21. n aceast figur se observ cele trei grupe de circuite care formeaza poarta ECL: amplificatorul diferenial de intrare format din tranzistoarele Q1 i Q2; circuitul de polarizare VBB; repetorul pe emitor realizat cu tranzistorul Q3. La acest circuit nivelurile de tensiune difer puin ntre ele (saltul de tensiune tipic fiind de 0,8V) iar principiul de funcionare se refer la comutarea de la tranzistorul Q1 la Q2 sau invers a unui curent practic constant (curentul prin rezistena R1); din acest motiv aceste circuite se mai numesc i circuite logice cu comutare n curent. n figura 1.21, dac tensiunea de intrare VIN este mai mic dect tensiunea de referin VBB atunci tranzistorul Q1 este blocat iar Q2 conduce iar prin rezistena R1 trece un curent cu valoarea IO. Valorile R1, R3 i VBB sunt astfel alese nct tranzistorul Q2 s se afle n regiunea activ normal el funcionnd n clas A. Atunci cnd VIN=VBB atunci prin cele dou tranzistoare circul acelai curent (egal cu IO/2). Creterea tensiunii VIN duce la creterea tensiunii pe rezistena R1 deoarece:

VR 1 = VIN VBE 1

(1.12)

unde VBE1 poate fi considerat practic constant. Rezult c la un moment dat tranzistorul Q2 se va bloca din cauza tensiunii VBE2 care se micoreaz i ea la creterea tensiunii VIN. Practic la un moment dat Q1 ncepe s conduc n regiunea activ normal iar Q2 se blocheaz ceea ce nseamn c se produce o comutare a curentului de pe Q2 pe Q1. Caracteristica de transfer a porii este prezentat n figura 1.22. De asemenea din figura 1.21 se remarc faptul c este foarte simpl introducerea unei ieiri suplimentare care s reprezinte valoarea logic negat a ieirii care deja este desenat prin Figura 1.22. Caracteristica de transfer a adugarea unui repetor pe emitor suplimentar unei pori logice ECL conectat n colectorul tranzistorului Q1. Poarta fundamental a familiei ECL realizeaz funcia SAU (SAU-NU) din cauz c obinerea funciei sau se face foarte simplu prin conectarea n paralel a mai multor tranzistoare n locul tranzistorului Q1 aa cum este artat n figura 1.23. n figura 1.23 tranzistoarele Q2 i Q9 reprezint cele dou intrri ale porii logice, Q10 mpreun cu R15, R16, R17, D3 i D4 formeaz referina de ieire iar Q8 ieirea SAU i Q7 ieirea SAU-NU. Din schem se mai observ faptul c circuitul de mas este reprezentat de borna pozitiv a sursei de alimentare (adic rezistenele cin colectorul tranzistoarelor sunt conectate la mas). NOT|: Din cauza modului de simbolizare a sursei de tensiune n simulatorul SPICE, n schema din figura 1.23 borna pozitiv a sursei pare conectat n emitorul tranzistoarelor. Dac ne uitm ns la valoarea sursei (de exemplu V4=-4V) i la notaia folosit n programul 1.4 ne dm seama c de fapt borna la mas este borna pozitiv a sursei.1.81 1 1.80VOUT in Volts

1.79

1.78

1.77

1.00

3.00

5.00

7.00

9.00

WFM.1 VOUT vs. VIN in Volts

- 24 -

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logiceC2 5P R7 80 C3 5P

RC1 80

RC2 135

R17 350

R6 80

2

5

Q1 QSTD3

V4 -5 Q10 QSTD9 4 11

Q9 7 QSTD

Q2 QSTD

Q7 QSTD

Q8 QSTD15

V(11) NVOUT

V(8) VIN18 6

V(6) VIN2

1

D3 DN RE 34013

D4 DN14 10

V6 PULSE

RIN1 50 V2 PULSE

RIN2 50

R15

R16 15

R8 125

V(15) VOUT R9 125

Figura 1.23. Poarta SAU (SAU-NU) n tehnologie ECL

Acest mod de conectare a circuitului de mas (diferit de cel obinuit) va fi explicat n continuare. Sursa de alimentare alimenteaz simultan mai multe pori logice care comut i ale cror comutaii pot produce cureni tranzitorii. Curenii tranzitorii creaz pe inductane sau chiar pe impedana finit a sursei de alimentare nite tensiuni care sunt echivalente cu nserierea cu sursa de alimentare a unei tensiuni perturbatoare. Pentru atenuarea efectului acestor tensiuni perturbatoare asupra circuitelor logice circuitul de mas trebuie format la borna pozitiv a sursei de alimentare. Un alt motiv pentru care se adopt circuitul de mas la borna pozitiv a sursei de alimentare este protecia la scurtcircuit a tranzistoarelor de ieire. Din figura 1.23 se vede c un scurtcircuit la mas a uneia din ieiri nu poate duce la distrugerea tranzistorului de ieire, sursa debitnd pe o rezisten egal cu R8 sau R9. Programul de simulare a circuitului din figura 1.23 este programul 1.4, rezultatul simulrii fiind prezentat n figura 1.24.PROGRAMUL 1.4..TRAN 0.2MS 20MS .MODEL QSTD NPN IS=1E-16 BF=50 BR=0.1 RB=50 RC=10 TF=0.12NS + TR=5NS CJE=0.4PF PE=0.8 ME=0.4 CJC=0.5PF PC=0.8 MC=0.333 + CCS=1PF VA=50 .MODEL DN D RS=40 + TT=0.1NS + CJO=0.9PF *ALIAS V(6)=VIN2 *ALIAS V(11)=NVOUT *ALIAS V(15)=VOUT *ALIAS V(8)=VIN1 .PRINT TRAN V(6) + V(11)V(15)V(8) Q2 5 9 1 QSTD RC1 2 0 80 RC2 5 0 135 RIN2 7 6 50 RE 1 13 340

- 25 -

ELECTRONIC DIGITAL CAPITOLUL 1 Q7 0 2 11 QSTD Q8 0 5 15 QSTD V2 13 6 + PULSE -1.0 -1.8 + 5MS 1NS 1NS 10MS R6 0 15 80 R7 0 11 80 R8 15 13 125 R9 11 13 125 C2 0 15 5P C3 0 11 5P V4 13 0 -5 Q9 2 3 1 QSTD RIN1 8 3 50 V6 13 8 PULSE + -1.0 -1.8 0 + 1NS 1NS 10MS R15 9 13 Q10 0 4 9 QSTD D3 4 14 DN D4 14 10 DN R16 10 13 15 R17 4 0 350 Q1 2 7 1 QSTD .END Realizarea fizic a circuitelor logice

-500M

-240M

1

-700M

-440M

NVOUT in Volts

VOUT in Volts

2 -640M

-900M

-1.10

-840M 3 4

-1.30

-1.04

2.00M

6.00M

10.0M

14.0M

18.0M

WFM.4 NVOUT vs. TIME in Secs

Figura 1.24. Rezultatul simulrii circuitului din figura 1.23. Curbele 1 i 2 reprezint semnalele de intrare, curba 3 funcia SAU iar curba 4 funcia SAU-NU

Este demn de remarcat faptul c circuitul din figura 1.23 realizeaz la ieire funciile logice SAU i SAU-NU n logic pozitiv sau funciile I i I-NU n logic negativ.1.3.7. Circuite integrate logice I L2

Circuitele n tehnologia I2L (Integrated V(7) Y1 Injection Logic Logica integrat de injecie) datorit VCC V(2) Y2 avantajelor pe care le aduc i anume: vitez de lucru Q1 comparabil cu circuitele construite n tehnologie bipolar, densitate de integrare a componentelor mare Q2 (n unele situaii mai mare dect cea permis de X tehnologia MOS), putere consumat sczut (comparabil cu cea a circuitelor n tehnologie CMOS) i capacitate la ieire foarte mic, au dus la Figura 1.25. Schema de principiu a dezvoltarea unor componente cu funcii complexe larg inversorului I2L utilizate n tehnica digital. Schema electric de principiu a unei pori n tehnologie I2L (sau IIL) este prezentat n figura 1.25.

- 26 -


Acest schem foarte simpl explic posibilitatea de integrare pe scar larg (LSI) a circuitelor. Elementul logic este reprezentat de tranzistorul multicolector Q2, tranzistorul Q1 avnd rolul de generator de curent constant. Intrarea (X) a inversorului este chiar baza tranzistorului Q2 iar ieirile (Y1, Y2) reprezint R1 R2 1K 1K colectoarele n gol ale aceluiai 6 tranzistor. Evident c pentru funcionarea corect a circuitului V(4) VOUT2 V(3) VOUT1 VCC 4 3 Q1 pe ieiri trebuie conectate sarcini 1.5V QPD corespunztoare. V(2) VIN 2 Q2 Q3 Dac pe intrarea X a QND QND circuitului se aplic o tensiune VIN egal cu zero (zero logic) atunci 1.5V curentul furnizat de tranzistorul Q1 este dirijat la mas iar tranzistorul Q2 se blocheaz, ieirile Y1 i Y2 fiind n starea unu logic. Cnd pe Figura 1.26. Circuitul utilizat pentru simularea funcionrii inversorului I2L intrare se aplic valoarea 1 logic (intrarea X n aer sau se aplic o tensiune de 0,4 ... 0,8V) atunci tranzistorul Q2 conduce ieirea circuitului fiind n starea zero logic. Tensiunea de alimentare i nivelele logice au valori foarte mici n comparaie cu porile logice construite n alte tehnologii. Astfel, dac VCC=1,5V, atunci tensiunea corespunztoare nivelului logic zero, VL < 20mV iar tensiunea corespunztoare nivelului logic unu VH = 0,4 ... 0,8V.1.60

1.50

3.50

1.20

500M

2.50

1VOUT1 in Volts

800M

VOUT1 in Volts

VIN in Volts

-500M

1.50

2

400M

-1.50

500M

1 0

-2.50

-500M

200M

600M

1.00

1.40

1.80

10.0N

30.0N

50.0N

70.0N

90.0N

WFM.1 VOUT1 vs. VIN in Volts

WFM.2 VOUT1 vs. TIME in Secs

Figura 1.27. Caracteristica de transfer a porii inversoare n tehnologie I2L

Figura 1.28. Comportarea dinamic a porii inversoare n tehnologie I2L

Schema utilizat pentru simularea porii inversoare este prezentat n figura 1.26 iar programul de simulare este programul 1.5.

- 27 -


PROGRAMUL 1.5.MODEL QND NPN BF=50 RB=70 RC=40 CCS=2PF TF=0.1NS TR=10NS + CJE=0.9PF CJC=1.5PF PC=0.85 VA=50 .MODEL QPD PNP BF=50 RB=70 RC=40 CCS=2PF TF=0.1NS TR=10NS + CJE=0.9PF CJC=1.5PF PC=0.85 VA=50 .DC VIN 0 1.5 0.05 .PRINT DC V(3) V(4) .TRAN 1NS 100NS .PRINT TRAN V(2) V(3) V(4) *ALIAS V(3)=VOUT1 *ALIAS V(4)=VOUT2 *ALIAS V(2)=VIN Q2 4 2 0 QND Q3 3 2 0 QND VCC 6 0 1.5V VIN 2 0 1.5V PULSE 0 1.5 10N 1N 1N 50N R1 6 4 1K R2 6 3 1K Q1 2 0 6 QPD .END

Tranzistorul multicolector Q2 din figura 1.25 a fost nlocuit n schema de simulare (figura 1.26) cu tranzistoarele Q2 i Q3. De asemenea rezistoarele R1 i R2 au fost adugate pentru a asigura sarcina pe ieirile inversorului. Rezultatele simulrii sunt prezentate n figurile 1.27 i 1.28. Astfel n figura 1.27 este prezentat caracteristica de transfer a porii inversoare iar n figura 1.28 comportarea dinamic. n figura 1.28, prima curb (1) reprezint tensiunea de intrare iar cea de-a doua tensiunea de ieire. Operatorii I-NU (NAND) i SAU (OR) derivai din poarta logic prezentat n figura 1.25 au schemele de principiu date n figurile 1.29 i respectiv 1.30. Operatorul I-NU din figura 1.29 se deosebete de inversor doar prin prezena a dou borne de intrare. Dac una sau ambele intrri (X1, X2) sunt aduse n zero logic atunci ieirea va avea starea unu logic din cauz c tranzistorul Q2 este blocat aa cum s-a artat mai sus. Dac ambele intrri X1 i X2 sunt n starea unu logic atunci tranzistorul Q2 este saturat iar ieirea se va gsi n starea zero logic. Aa cum se va arta mai trziu, acest mod de conectare a celor dou intrri, presupune ca circuitele de comand ale acestora s permit realizarea funciilor logice cablate. Funcionarea circuitului SAU din figura 1.30 este i ea uor de neles dac observm c la intrrile unui circuit I-NU s-au conectat dou inversoare. Conform teoremei lui De Morgan rezult c funcia circuitului obinut este SAU. Circuitele realizate n aceast tehnologie prezint avantaje care le fac apte pentru realizarea unor circuite integrate pe scar larg cum sunt memoriile, microprocesoarele, etc. Ele sunt utilizate pe scar larg n realizarea bunurilor de larg consum din cauz c pot fi alimentate la tensiuni mici (pn la 1,5V) i au un consum redus.

- 28 -

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logiceV(7) Y1 VCC Q4 V(2) Y2

Q1

Q5

V(3) Y1 VCC Q1 V(2) Y2X1

Q2

Q2 V(1) X2 V(1) X1X2 Q3

Figura 1.29. Poarta I-NU

Figura 1.30. Poarta SAU

Principalele avantaje prezentate de circuitele logice realizate n tehnologie I2L sunt:

prezint o excursie mic a tensiunii pentru nivelele logice (

electronic a digitala - curs

Documents