Παρουσίαση του powerpointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf ·...
TRANSCRIPT
![Page 1: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/1.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Πανεπιστήμιο Δυτικής Μακεδονίας
Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών
Ψηφιακή Σχεδίαση
Ενότητα 10: Καταχωρητές & Μετρητές
Δρ. Μηνάς Δασυγένης[email protected]
Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών
http://arch.icte.uowm.gr/mdasyg
![Page 2: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/2.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Άδειες Χρήσης
• Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons.
• Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναφέρεται ρητώς.
2
![Page 3: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/3.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Χρηματοδότηση• Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια
του εκπαιδευτικού έργου του διδάσκοντα.
• Το έργο «Ανοικτά Ψηφιακά Μαθήματα στο Πανεπιστήμιο Δυτικής Μακεδονίας» έχει χρηματοδοτήσει μόνο τη αναδιαμόρφωση του εκπαιδευτικού υλικού.
• Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους.
3
![Page 4: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/4.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σκοπός της ενότητας
• Να γίνει εισαγωγή και ανάλυση στους καταχωρητές και στους μετρητές.
4
![Page 5: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/5.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές & Μετρητές
• Ένας n-bit καταχωρητής είναι ένα σύνολο από n flip-flops, ικανό να αποθηκεύσει n bits δυαδικής πληροφορίας.
• Με επιπρόσθετες συνδυαστικές πύλες, ο καταχωρητής μπορεί να εκτελέσει λειτουργίες επεξεργασίας δεδομένων ( data-processing ).
• Ένας μετρητής είναι ένας καταχωρητής που έχει μια προκαθορισμένη σειρά καταστάσεων, βάση της εφαρμογής των παλμών του ρολογιού.
5
![Page 6: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/6.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Παράδειγμα: καταχωρητής 2bit (1)
1. Πόσες καταστάσεις υπάρχουν;
2. Πόσοι συνδυασμοί εισόδων/εξόδων;
3. Ποιά είναι η συνάρτηση εξόδου;
4. Ποια είναι η συνάρτηση της επόμενης κατάστασης;
5. Είναι Moore ή Mealy;
• Ποιά είναι η απάντηση για τα 1 και 2 ( πιο πάνω ) για έναν καταχωρητή με n-bits;
6
D
C
C
D
In1
In0
CP
Q
QA1
A0
Y1
Y0
![Page 7: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/7.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Παράδειγμα: καταχωρητής 2bit (2)
7
Παρούσα Κατάσταση
Επόμενη Κατάσταση A1
( t + 1 ) A0( t + 1 )Για ln1 ln0 =
Έξοδος (= A1 A0)
A1 A0 00 01 10 11 Y1 Y0
0 0 00 01 10 11 0 1
0 1 00 01 10 11 0 1
1 0 00 01 10 11 1 0
1 1 00 01 10 11 1 1
![Page 8: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/8.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Παράδειγμα: καταχωρητής 4bit• Η κοινή είσοδος Clock πυροδοτεί όλα τα flip-flops στην θετική ακμή κάθε παλμού,
και η διαθέσιμη πληροφορία στις 4 D-εισόδους μεταφέρεται στον καταχωρητή.
Logic diagram: Λογικό διάγραμμα
Symbol: Σύμβολο
8
D
C
R
D
C
R
D
C
R
D
C
R
Q0
Q1
Q2
Q3
D0
Clock
Clear
D1
D2
D3
D0
D1
D2
D3
clear
REG
(a) Logic diagram
(b) Symbol
![Page 9: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/9.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μνήμη Καταχωρητών (1)
• Προσδοκίες:– Ένας καταχωρητής πρέπει να μπορεί να
αποθηκεύει πληροφορίες για πολλαπλές χρονικές περιόδους.
– Η «αποθήκευση» ή «φόρτωση» πληροφοριών πρέπει να ελέγχεται από κάποιο σήμα.
• Πραγματικότητα:– Ο προηγούμενος καταχωρητής φορτώνει
πληροφορίες σε κάθε χρονική περίοδο του ρολογιού ( clock cycle ).
9
![Page 10: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/10.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μνήμη Καταχωρητών (2)• Λύση:
– Χρήση του σήματος για μπλοκάρισμα του καταχωρητή από το ρολόι ή
– χρήση του σήματος για έλεγχο ανάδρασης ( feedback control ) από την έξοδο του καταχωρητή πίσω στις εισόδους του ή
– χρήση SR ή JK flip-flops τα οποία κρατούν την παρούσα κατάσταση τους για είσοδο ( 0, 0 ).
• Load: συχνή ονομασία για το σήμα που ελέγχει την αποθήκευση και φόρτωση καταχωρητών.– Load = 1: Φορτώνει τις τιμές των εισόδων.– Load = 0: αποθηκεύει τις τιμές του καταχωρητή.
10
![Page 11: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/11.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Αποφυγή ελέγχου του ρολογιού
• Μια λύση για να παραμείνουν αναλοίωτα τα περιεχόμενα του καταχωρητή είναι μια πύλη επίτρεψης στο ρολόι.
• Η εισαγωγή λογικών πυλών στη γραμμή του ρολογιού, προκαλεί άνισες καθυστερήσεις διάδοσης.
• Για να είναι συγχρονισμένο το κύκλωμα πρέπει να εξασφαλίσουμε ότι όλοι οι παλμοί φτάνουν την ίδια στιγμή.
11
![Page 12: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/12.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητής 4bit
12
Το Clock-gating δεν είναι καλή λύση
Τα FFs είναι ευαίσθητα σε αλλαγές μόνο όταν Load=1
D
C
R
D
C
R
D
C
R
D
C
R
Q0
Q1
Q2
Q3
D0
Clock
Clear
D1
D2
D3
D0
D1
D2
D3
clear
REG
(a) Logic diagram
(b) Symbol
LoadClock
(c) Load control input
C inputs (clock inputs of flip-flops)
C = Load + Clock
Clock
Load
C inputs
(d) Timing diagram
![Page 13: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/13.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές με clock gating• Το σήμα Load χρησιμοποιείται για ενεργοποίηση του σήματος του
ρολογιού όταν είναι 1, και απνεργοποιεί το ρολόι όταν είναι 0.
• Παράδειγμα προβλήματος: Για Flip-flops θετικής ακμοπυροδότησης ή αρνητικού-επίπεδου πυροδότησης:
• Ποιό είναι το πρόβλημα;
Απόκλιση του gated clock από το πραγματικό ρολόι λόγω της καθυστέρησης από τις επιπρόσθετες πύλες ( clock skew ).
13
![Page 14: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/14.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές παράλληλης φόρτωσης με έλεγχο ανάδρασης (1)
• Πιο αξιόπιστος σχεδιασμός:– Το ρολόι δουλεύει ασταμάτητα
( στα FFs ), και – Επιλεκτική χρήση του Load για
αλλαγή των περιεχομένων του καταχωρητή.
• Παράδειγμα: καταχωρητής 2-bit:
• Για Load = 0 κράτηση παρούσας κατάστασης.
• Για Load = 1 φότωση τιμών εισόδου, βάση του ρολογιού.
• Πιο σύνθετος σχεδιασμός από clock gating, αλλά ελέυθερος από προβλήματα χρονισμού.
14
![Page 15: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/15.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητης Παράλληλης φόρτωσης 4 bit
15
![Page 16: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/16.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης (1)• Οι καταχωρητές ολίσθησης μεταφέρουν πληροφορίες
«πλάγια» μέσα στον καταχωρητή, προς την περισσότερο σημαντική ( MSB ) ή λιγότερο σημαντική ( LSB ) θέση
• Στην πιο απλή περίπτωση, ο καταχωρητής ολίσθησης είναι απλά ένα σύνολο από D flip-flops ενωμένα διαδοχικά ως ακολούθως:
16
D Q D Q D Q D QIn Out
CP
SRG 4
S1
Clock
S0
A B C
![Page 17: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/17.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης (2)
• Είσοδος δεδομένων, In, ονομάζεται σειριακή είσιοδος ή είσοδος δεξιάς ολίσθησης.
• Έξοδος δεδομένων, Out, συχνά ονομάζεται σειριακή έξοδος.
• Το διάνυσμα ( A, B, C, Out ) ονομάζεται η παράλληλη έξοδος.
17
![Page 18: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/18.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης (3)
• Η συμπεριφορά του σειριακού καταχωρητή ολίσθησης δίνεται στον πίνακα απέναντι.
• Τ0 είναι η κατάσταση ακριβώς πρίν την εμφάνιση του 1ου παλμού του ρολογιού.
• Τ1 έρχεται μετά τον πρώτο παλμό και πριν τον δεύτερο.• Αρχικές άγνωστες καταστάσεις δηλώνονται με “?”.
18
D Q D Q D Q D Q OutIn
A B C
Clock CP
![Page 19: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/19.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης (4)
• Συμπληρώστε τις 3 τελευταίες γραμμές του πίνακα.
19
CP In A B C Out
T0 0 ? ? ? ?
T1 1 0 ? ? ?
T2 1 1 0 ? ?
T3 0 1 1 0 ?
T4 1
T5 1
T6 1
![Page 20: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/20.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή Μεταφορά (1)
• Ένα ψηφιακό σύστημα λειτουργεί σειριακά ( in serial mode ) όταν σε κάθε παλμό του ρολογιού, ένα bit μόνο των δυαδικών πληροφοριών μεταφέρεται και υπόκειται σε επεξεργασία.
20
![Page 21: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/21.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή Μεταφορά (2)• Σε παράλληλα μονοπάτια υπάρχει πρόβλημα
συγχρονισμού επειδή υπάρχουν διαφορετικές καθυστερήσεις σε κάθε κάθε αγωγό.
• Το πρόβλημα οξύνεται με την αύξηση της ταχύτητας μετάδοσης bit.
• Ο συγχρονισμός πολύ πιο εύκολος με ένα μόνο καλώδιο με σταθερή καθυστέρηση για όλα τα bit.
• Με αύξηση κόστους μπορούμε να έχουμε ομοιόμορφη καθυστέρηση σε παράλληλες οδεύσεις.
• Παράλληλες οδεύσεις απαιτούν πολλαπλάσιο χώρο από σειριακές οδεύσεις bit ( ευελιξία ).
21
![Page 22: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/22.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή Μεταφορά Δεδομένων• Σειριακή μεταφορά δεδομένων από έναν καταχωρητή Α σε έναν καταχωρητή Β. Απαιτείται μία
περίοδος ρολογιού για κάθε bit.
Shift: Ολίσθηση Register: ΚαταχωρητήςClock: ΡολόιC input: Είσοδος C
22
C
SI SO
C
SI SO
Register A Register BSRG 4 SRG 4
0
Shift
Clock
Clock
Shift
C Input
![Page 23: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/23.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή μεταφορα από τον Α στον Β
• Υποθέτουμε 4bit καταχωρητές.
• Οι πληροφορίες επανατροφοδοτούνται στον ίδιο καταχωρητή.
• Κάθε θετική ακμή του παλμού προκαλεί όλισθηση στους δύο καταχωρητές.
Shift control: Ελεγχόμενη ολίσθηση
Shift register: Καταχωρητής ολίσθησης
23
![Page 24: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/24.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή Πρόσθεση (1)
• Οι δύο δυαδικοί προσθετέοι αποθηκεύονται σειριακά σε δύο καταχωρητές Α και Β. Πόσος χρόνος χρειάζεται για να φορτωθούν οι αριθμοί;
• Τα bits προσθέτονται ανά ζεύγος κάθε χρονική στιγμή, μέσω ενός πλήρη αθροιστή ( full-adder circuit ). Πόσος χρόνος χρειάζεται για την πρόσθεση;
• Το carry out του πλήρη αθροιστή μεταφέρεται σε ένα D flip-flop, του οποίου η έξοδος χρησιμοποιείται ως το carry in για το επόμενο ζεύγος των bits.
• To sum bit στην έξοδο S του πλήρη αθροιστή μεταφέρεται πίσω στον καταχωρητή Α ( συσσωρευτής ).
24
![Page 25: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/25.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή Πρόσθεση (2)
• Πόσος χρόνος χρειάζεται για ολόκληρη τη διαδικασία;
• Σχεδιάστε το διάγραμμα, σε επίπεδο καταχωρητών ( ή RTl-level = Register-Transfer Level )….
25
![Page 26: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/26.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Διάγραμμα Σειριακού Αθροιστή• Το αποτέλεσμα αποθηκεύεται στον Α.• Μπορούν να προστεθούν περισσότεροι αριθμοί.
Serial input: Σειριακή είσοδοςShift control: Ελεγχόμενη ολίσθησηShift register: Καταχωρητής ολίσθησης
26
![Page 27: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/27.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή ή παράλληλη πρόσθεση• Ο παράλληλος αθροιστής είναι ένα συνδυαστικό
κύκλωμα, ενώ ο σειριακός ένα ακολουθιακό.
• Ο παράλληλος αθροιστής αποτελείται απο n πλήρες 1-bit αθοιστές για προσθετέους των n-bit, ενώ ο σειριακός απαιτεί μόνο 1 πλήρη 1-bit αθροιστή.
• Το σειριακό κύκλωμα πάιρνει n περιόδους του ρολογιού για να ολοκληρώσει, ενώ το παράλληλο 1.
• Συνοπτικά, ο παράλληλος αθροιστής είναι n φορές μεγαλύτερος του σεριακού σε χώρο, αλλά είναι και n φορες πιο γρήγορος.
27
![Page 28: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/28.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης (1)
• Προσθέτοντας ένα MUX μεταξύ κάθε «στάδιο» του καταχωρητή ολίσθησης, δεδομένα μπορούν να αποθηκεύονται ή φορτώνονται με αξιόπιστο τρόπο.
• SHIFT = 0, τα A και B αντικαθιστούνται με τα δεδομένα στις γραμμές DA και DB ( παράλληλη φόρτωση ), αλλιώς τα δεδομένα ολισθαίνουν προς τα δεξιά στην κάθε περίοδο ρολογιού και φορτώνεται 1-bit ( σειριακή φόρτωση ).
• Προσθέτοντας και άλλα bits, κατασκευάζουμε καταχωρητή ολίσθησης παράλληλης φόρτωσης n-bit.
28
DQ D
Q
DA DB
AB
IN
SHIFT
CP
![Page 29: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/29.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης (2)
29
DQ D
Q
DA DB
AB
IN
SHIFT
CP
![Page 30: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/30.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης (3)
30
![Page 31: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/31.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης (4)
31
SHIFT = 1
![Page 32: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/32.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης (5)
32
SHIFT = 0
LOAD = 1
![Page 33: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/33.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης (6)
33
SHIFT = 0
LOAD = 1
![Page 34: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/34.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης (7)
• Μπορούμε να προσθέσουμε την λειτουργία “hold” για αποθήκευση/κράτηση της παρούσας πληροφορίας.
34
Shift Load Λειτουργία
0 0 Κράτηση παρούσας κατάστασης:Q0 Q0, Q1 Q1, Q2 Q2, ….
0 1 Παράλληλη φόρτωση:D0 Q0, D1 Q1, D2 Q2, ….
1 X Ολίσθηση:Serial Input Q0 Q1 Q2 ...
![Page 35: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/35.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητές ολίσθησης με Επιπρόσθετες Λειτουργίες
• Προσθέτοντας ένα MUX 4-εισόδων μπροστά από κάθε flip-flop σε ένα καταχωρητή ολίσθησης, μπορούμε να υλοπιήσουμε ένα κύκλωμα με λειτουργίες:
ολίσθηση δεξιά, ολίσθηση αριστερά, παράλληλη φόρτωση, κράτηση παρούσας κατάστασης.
• Καταχωρητές ολίσθησης μπορούν επίσης να σχεδιαστούν για ολίσθηση περισσότερων του ενός bit ολίσθηση k( < n ) bits.
35
![Page 36: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/36.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Αμφίδρομος καταχωρητής ολίσθησης με παράλληλη φόρτωση 4bit
36
• Γενικός καταχωρητής ολίσθησης.
Parallel outputs: Παράλληλες εξόδους
Serial input of shift-right: Σειριακοί είσοδοι για δεξιά ολίσθηση
Serial input of shift-left: Σειριακοί είσοδοι για αριστερή ολίσθηση
![Page 37: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/37.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητής Ολίσθησης Διπλής Κατέυθυνσης (1)
S1S0 Λειτουργία
00 Κρατηση παρούσας κατάστασης
01 Ολίσθηση προς τα κάτω
10 Ολίσθηση προς τα πάνω
11 Παράλληλη φόρτωση
37
![Page 38: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/38.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητής Ολίσθησης Διπλής Κατέυθυνσης (2)
38
S1
S0
0
1
2
3
MUX
D
C
D
C
D
C
Clock
S1
S0
Q i-1
Q i
Q i+1
Di
SHR 4
S1
S0
LSI
D0
D1
D2
D3
RSI
Q0
Q1
Q2
Q3
Clock
Mode S1
Mode S0
Left serial input
Right serial input
![Page 39: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/39.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητής Ολίσθησης Διπλής Κατέυθυνσης (3)
39
S1
S0
0
1
2
3
MUX
D
C
D
C
D
C
Clock
S1
S0
Q i-1
Q i
Q i+1
Di
SHR 4
S1
S0
LSI
D0
D1
D2
D3
RSI
Q0
Q1
Q2
Q3
Clock
Mode S1
Mode S0
Left serial input
Right serial input
S0 S1 = 00
![Page 40: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/40.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητής Ολίσθησης Διπλής Κατέυθυνσης (4)
40
S1
S0
0
1
2
3
MUX
D
C
D
C
D
C
Clock
S1
S0
Q i-1
Q i
Q i+1
Di
SHR 4
S1
S0
LSI
D0
D1
D2
D3
RSI
Q0
Q1
Q2
Q3
Clock
Mode S1
Mode S0
Left serial input
Right serial input
S0 S1 = 10
![Page 41: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/41.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Καταχωρητής Ολίσθησης Διπλής Κατέυθυνσης (5)
41
S1
S0
0
1
2
3
MUX
D
C
D
C
D
C
Clock
S1
S0
Q i-1
Q i
Q i+1
Di
SHR 4
S1
S0
LSI
D0
D1
D2
D3
RSI
Q0
Q1
Q2
Q3
Clock
Mode S1
Mode S0
Left serial input
Right serial input
S0 S1 = 11
![Page 42: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/42.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητές• Ένας μετρητής είναι ένας καταχωρητής που «μετρά»
μια προκαθορισμένοι ακολουθία καταστάσεων, βάση της εφαρμογής παλμών του ρολογιού.
• Οι μετρητές κατηγοριοποιούνται σε:– Μετρητές Ριπής:
• Το ρολόι του συστήματος ενώνεται στην είσοδο ρολογιού του LSBFF.
• Για τα υπόλοιπα FFs, η έξοδος ενός FF ενώνεται στην είσοδο ρολογιού του επόμενου σημαντικού FF.
• Δεν υπάρχει κοινό ρολόι.• Χαμηλή κατανάλωση ισχύος. Γιατι;
– Σύγχρονους Μετρητές:• Όλα τα FFs έχουν κοινό ρολόι.• Χρήση κοινής λογικής για υλοποίηση της επόμενης κατάστασης.
42
![Page 43: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/43.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής Ριπής ( Ripple Counter ) (1)
• Πως δουλευει;– Στην θετική ακμή στην είσοδο
του ρολογιού του A, το A συμπληρώνεται.
– Η είσοδος του ρολογιού για το Β είναι το συμπλήρωμα της εξόδου του Α.
– Όταν το A αλλάξει από 1 σε 0 ( αρνητική ακμή ), υπάρχει θετική ακμή ( 0 σε 1 ) στην είσοφο του ρολογιού του Β, προσκαλώντας το Β να συμπληρωθεί.
• Προς-τα-πάνω ( upward counting ). Γιατι;
43
![Page 44: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/44.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής Ριπής ( Ripple Counter ) (2)
• Τα βέλη δειχνουν την σχέση αιτίας-αποτελέσματος από την προηγούμενη διαφάνεια.
• Η αντίστοιχη ακολουθία καταστάσεων είναι: ( B, A ) = ( 0, 0 ), ( 0, 1 ), ( 1, 0 ), ( 1, 1 ), ( 0, 0 ), ( 0, 1 ), ...
44
![Page 45: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/45.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής Ριπής ( Ripple Counter ) (3)
• Κάθε επιπρόσθετο bit, C, D, …. Συμπεριφέρεται όπως το bit Β,αλλάζοντας 50% λιγότερο συχνά από το προηγούμενο bit.
• Για 3 bits: ( C, B, A ) = ( 0, 0, 0 ), ( 0, 0, 1 ), ( 0, 1, 0 ), ( 0, 1, 1 ), ( 1, 0, 0 ), ( 1, 0, 1 ), ( 1, 1, 0 ), ( 1, 1, 1 ), ( 0, 0, 0 ), …
45
![Page 46: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/46.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Δυαδικός Μετρητής Ριπής με T και D flip-flop
46
(α) T flip-flops (β) D flip-flops
![Page 47: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/47.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Διάγραμμα καταστάσεων ενός δεκαδικού μετρητή BCD
• Απαιτούνται 4 FF.
• Ίδιο με δυαδικό μετρητή μόνο που μετά το 1001 βρίσκεται το 0000.
47
![Page 48: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/48.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Λογικό διάγραμμα μετρητή ριπής BCD με JK FF
• Ασύγχρονο ακολουθιακό κύκλωμα.
• Θυμηθείτε ότι
– Αν J = 1 Q = 1.
– Αν K = 1 Q = 0.
– Αν J = K = 1 Q =συμπλήρωση.
– Αν J = K = 0 Q =σταθερό.
48
BCD Ripple Counter
![Page 49: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/49.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σύνδεση μετρητών BCD για πολλαπλά δεκαδικά ψηφία
49
Block Diagram of a Three-Decade Decimal BCD Counter ( Σχηματικό διάγραμμα για τρείς δεκαδικούς BCD μετρητές )
Count pulses: Μετρητής παλμών
![Page 50: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/50.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σύγχρονοι Δυαδικοί Μετρητές (Synchronous Binary Counters )
• Για εξουδετέρωση του προβλήματος του “ripple effect” χρησιμοποιείται κοινό ρολόι για όλα τα FFs και ένα συνδυαστικό μέρος του κυκλώματος για πραγωγή της επόμενης κατάστασης.
• Για ένα μετρητή προς τα πάνω χρήση συνδυαστικού Incrementer.
50
![Page 51: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/51.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή τοποθέτηση Πυλών ( Serial Gating ) (1)
• Εσωτερική λογική– XOR συμπληρώνει ή κρατά το κάθε bit ανάλογα.– Αλυσίδα από AND συμπληρώνει ένα bit εάν όλα τα
bits από το LSB μέχρι το τρέχον είναι 1.
• Count Enable– Θέτει όλες τις εξόδους των AND σε 0 για να
«κρατήσει» την παρούσα κατάσταση.
• Carry out– Κομμάτι του Incrementer ( προσαυξητή ).– Ενώνεται στο Count Enable του επόμενου μετρητή 4-
bit για δημιουργία μεγαλύτερων μετρητών.
51
![Page 52: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/52.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή τοποθέτηση Πυλών ( Serial Gating ) (2)
Logic Diagram-Serial Gating ( Λογικό διάγραμμα-Σειριακών πυλών )
52
![Page 53: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/53.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σειριακή τοποθέτηση Πυλών ( Serial Gating ) (3)
53
Q0 ( t + 1) = Q0 ( t ) ⊕ EN
Q1 ( t + 1) = Q1 ( t ) ⊕ ( EN ∙ Q0 (t) )
Q2 ( t + 1) = Q2 ( t ) ⊕ ( EN ∙ Q0 ( t ) ∙ Q1 ( t ) )
Q3 ( t + 1 ) = Q3 ( t ) ⊕ ( EN ∙ Q0 ( t ) ∙ Q1 ( t ) ∙ Q2 ( t ) )
Logic Diagram-Serial Gating ( Λογικό διάγραμμα-Σειριακών πυλών )
![Page 54: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/54.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Παράλληλη τοποθέτηση Πύλών ( Parallel gating )
• Αλυσίδα του Carry– Σειρά από πύλες AND μέσα από την
οποία περνά το carry ( “ripples” ).– Δίνει μεγάλες καθυστερήσεις.– Ονομάζεται “serial gating”.
• Αντικατάστσαση της AND αλυσίδας του carry με πύλες AND παράλληλα
– Μειώνει τις καθυστερήσεις μονοπατιών.
– Ονομάζεται “parallel gating”.– Παρόμοιο με “carry lookahead”.– Το lookahead χρησιμοποιήται στα Cos
και Ens για αποτροπή δημιουργίαςμεγάλων μονοπατιών σε μεγαύτερους μετρητές.
– Πλεονεκτήματα για parallel gating: πιο γρήγορο σε κάποιε περιπτώσεις ( 1111 0000 ). Συμβολισμός
Logic Diagram-Parallel Gating ( Λογικό διάγραμμα-παράλληλων πυλών )
54
![Page 55: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/55.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σύγχρονοι Δυαδικοί Μετρητές (1)
• Η διαδικασία σχεδιασμού για ένα δυαδικό μετρητή είναι ίδια με αυτή για ένα τυχαίο σύγχρονο ακολουθιακό κύκλωμα.
• Οι είσοδοι του κυκλώματος είναι το ρολόι ( CLK ) και άλλα απαραίτητα σήματα ελέγχου ( EN, Loadκτλ. ).
• Οι έξοδοι του κυκλώματος είναι οι έξοδοι των FF ( παρούσα κατάσταση ).
• Συνήθως οι πιο αποτελεσματικές υλοποιήσεις χρησιμοποιούν T-FFs ή JK-FFs.
55
![Page 56: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/56.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητές με JK flip-flop (1)
56
Σύγχρονοι Δυαδικοί Μετρητές
Σχεδιασμός με J-K FFs για Up Counter 4ων-bit
![Page 57: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/57.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητές με JK flip-flop (2)
57
![Page 58: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/58.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητές με JK flip-flop (3)
58
![Page 59: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/59.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητές με JK flip-flop (4)
59
![Page 60: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/60.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητές με JK flip-flop (5)JQ0 = 1
KQ0 = 1
JQ1 = Q0
KQ1 = Q0
JQ2 = Q0Q1
KQ2 = Q0Q1
JQ3 = Q0Q1Q2
KQ3 = Q0Q1Q2
60
![Page 61: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/61.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σχεδιασμός μετρητή με JK Flip-Flop με ΕΝ, CO (1)
• EN = σημα ενεργοποίησης όταν είναι 0 ο μετρητής διατηρεί την παρούσα κατάσταση, όταν είναι 1 μετρά.
• CO = σήμα εξόδου carry ( κρατούμενου ), χρησιμοποιείται για την κατασκευή μεγαλύτερων μετρητών.
61
![Page 62: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/62.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Σχεδιασμός μετρητή με JK Flip-Flop με ΕΝ, CO (2)
• JQ0 = 1 x EN
• KQ0 = 1 x EN
• JQ1 = QO x EN
• KQ1 = QO x EN
• JQ2 = QOQ1 x EN
• KQ2 = QOQ1 x EN
• JQ3 = QOQ1Q2 x EN
• KQ3 = QOQ1Q2 x EN
• CO = QOQ1Q2Q3 x EN
62
Αν J=K=0 τότε συμπλήρωμα
![Page 63: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/63.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Δυαδικός Μετρητής Πάνω-Κάτω (1)
• UD = 0: μετρά προς τα πάνω.• UD= 1: μετρά προς τα κάτω.
Up-Down Counter: Μετρητής Πάνω-Κάτω.
63
n-bitUp-DownCounter
.
.
.
Clock
UD
Q0 Q1
Qn-1
![Page 64: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/64.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Δυαδικός Μετρητής Πάνω-Κάτω (2)
64
UD Q2 Q1 Q0 Q2.D Q1.D Q0.D
0 0 0 0 0 0 1
0 0 0 1 0 1 0
0 0 1 0 0 1 1
0 0 1 1 1 0 0
0 1 0 0 1 0 1
0 1 0 1 1 1 0
0 1 1 0 1 1 1
0 1 1 1 0 0 0
![Page 65: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/65.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Δυαδικός Μετρητής Πάνω-Κάτω (3)
65
UD Q2 Q1 Q0 Q2.D Q1.D Q1.D
1 0 0 0 1 1 1
1 0 0 1 0 0 0
1 0 1 0 0 0 1
1 0 1 1 0 1 0
1 1 0 0 0 1 1
1 1 0 1 1 0 0
1 1 1 0 1 0 1
1 1 1 1 1 1 0
![Page 66: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/66.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Δυαδικός Μετρητής Πάνω-Κάτω (4)
• Συμπληρώστε τον K-χάρτη για Q2.D, Q1.D και Q0.D, απλοποιείστε, και βρείτε το λογικό διάγραμμα με (a) D-FFs και (b) T-FFs.
66
![Page 67: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/67.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Δυαδικός Μετρητής Πάνω-Κάτω (5)
67
![Page 68: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/68.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Δυαδικός μετρητής Παράλληλη Φορτωση (1)
• Πρόσθεση μονοπατιού για δεδομένα εισόδων:
– Ενεργοποιείται για Load = 1.
• Πρόσθεση Λογικής για:
– Πάυση μέτρησης για Load = 1.
– Πάυση κράτησης παρούσας κατάστασης για Load = 1.
– Ενεργοποίηση μέτρησης για Load = 0 και Count = 1.
• Ο πίνακας λειτουργίας:
68
Load Count Λειτουργία
0 0 Κρατηση παρούσας κατάστασης
0 1 Μέτρηση προς τα πάνω
1 Χ Παράλληλη Φορτωση
![Page 69: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/69.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Δυαδικός μετρητής Παράλληλη Φορτωση (2)
69
![Page 70: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/70.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής BCD (1)• Ένας δυαδικός μετρητής με παράλληλη φόρτωση μπορεί να
μετατραπεί σε ένα σύγχρονο μετρητή BCD με μία μόνο επιπρόσθετη πύλη AND.
• Εξηγείστε πως λειτουργεί αυτό το κύκλωμα...
70
D0
D1
D2
D3
Count
CTR 4Clock
Q0
Q1
Q2
Q3
Load
1
Q0
Q1
Q2
Q3
(Logic 0)
![Page 71: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/71.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής BCD (2)
• Ο μετρητής ξεκινά με έξοδο = 0000.
• Εάν η έξοδος της AND είναι 0, σε κάθε θετικό παλμό του ρολογιού η τιμή αυξάνεται κατά 1.
• Όταν η έξοδος γινει 1001, Q0 και Q3 γίνονται 1, κάνονται την έξοδο της AND ίση με 1. Αυτή η κατάσταση ενεργοποιεί το Load, έτσι στον επόμενο παλμό μετρητής δεν μετρά, αλλά φορτώνει από τις τέσσερις εισόδους δεδομένων.
• Η τιμή που φορτώνεται ειναι 0000.
71
![Page 72: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/72.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής BCD (3)
• Χρήση ακολουθιακού μοντέλου για το σχεδιασμό σύγχρονου μετρητή BCD με D flip-flops.
• Πίνακας καταστάσεων ( επόμενη διαφάνεια ).
• Συνδυασμοι εισόδων 1010 μέχρι 1111 είναι συνδυασμοι αδιαφορίας ( don’t cares ).
72
![Page 73: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/73.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής BCD (4)
73
Παρούσα Κατάσταση
Επόμενη Κατάσταση
Q8 Q4 Q2 Q1 Q8 Q4 Q2 Q1
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 0 1 1
0 0 1 1 0 1 0 0
0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
1 0 0 0 1 0 0 1
1 0 0 1 0 0 0 0
![Page 74: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/74.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής BCD (5)• Βρείτε τις τιμές των 6 επόμενων καταστάσεων για τους
συνδυασμούς αδιαφορίας από τις εξισώσεις της προηγούμενης διαφάνειας.
• Βρείτε το ολοκληρωμένο διάγραμμα του κυκλώματος για τις συνθήκες εργασίας.
74
![Page 75: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/75.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής BCD (6)
75
Παρούσα Κατάσταση
Επόμενη Κατάσταση
Q8 Q4 Q2 Q1 Q8 Q4 Q2 Q1
1 0 1 0 1 0 1 1
1 0 1 1 0 1 1 0
1 1 0 0 1 1 0 1
1 1 0 1 0 1 0 0
1 1 1 0 1 1 1 1
1 1 1 1 0 0 1 0
![Page 76: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/76.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής BCD (7)• Για τον προηγούμενο σχεδιασμό, σε περίπτωση που το
κύκλωμα έρθει σε μια άκυρη κατάσταση ( invalid state ) θα επανέλθει σε μια έγξυρη κατάσταση μέσα σε 2 περιόδους του ρολογιού ( clock cycles ).
• Είναι αυτό ικανοποιητικό; Αν όχι:– Χρειάζεται κάποιο σήμα που να υποεδεικνύει ότι το κύκλωμα εισήλθε
σε άκυρη κατάσταση; Ποια η εξίσωση τέτοιου σήματος;– Χρειάζεται τροποποιήση του κυκλώματος για να μπορεί να
επιστρέψει σε έγκυρη κατάσταση μέσα σε 1 περίοδο του ρολογιού;– Χρειάζεται τροποποίηση του κυκλώματος για να μπορεί να
επιστρέψει σε συγκεκριμένη έγκυρη κατάσταση ( όπως 0 );
• Τυχόν ενέργειες εξαρτώνται από:– Την εφαρμογή που θα χρησιμοποιήσει το κύκλωμα.– Πολιτική της ομάδας σχεδιασμού.
76
![Page 77: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/77.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητές Τυχαίων Ακολουθιών• Δεδομένης μιας τυχαίας ακολουθίας, σχεδιάστε
ένα μετρητή που να αναπαράγει την ακολουθία.• Διαδικασία:
– Παραγωγή πίνακα / διάγραμμα καταστάσεων βάση δεδομένης ακολουθίας.
– Ελαχιστοποίηση ( με Κ-χάρτες, κτλ. ).– Σχεδιασμός λογικού διαγράμματος.
• Παράδειγμα: Σχεδιάστε το λογικό διάγραμμα για τον μετρητή με την εξής ακολουθία: 0 7 6 1 0 ( 000 111 110 001 000 ). Χρησιμοποιήστε D FFs.
77
![Page 78: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/78.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρώντας modulo n (1)
• Μετρητής Διαίρεσης-δια-n ( Modulo n )
– Μετρά το υπόλοιπο της διαίρεσης δια n, όπου το n μπορεί να μην είναι δύναμη του 2 ή
– μετρά τυχαία ακολουθία από n καταστάσεις, ειδικά σχεδιασμένος βάσης κάθε κατάστασης.
– Περιλαμβάνει modulo 10 που είναι ο μετρητής BCD.
78
![Page 79: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/79.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρώντας modulo n με ασύγχρονη επαναφορά
Χρήση ενός σύγχρονου δυαδικού μετρητή 4ων-bit με σύγχρονη φόρτωση (load) και ασύγχρονο clear για την κατασκευή μετρητή Modulo 7.
• Όταν ανιχνεύεται το 7, το κύκλωμα επανέρχεται στο 0 σύγχρονα αφού φορτώνει το 0 από τις εισόδους. Άρα δίνει: 0 1 2 3 4 5 6 7 ( για πολύ λίγο ) 0 1 2 3 4 5 6 7 ( για πολύ λιγο ) κτλ.
• Αυτό ΔΕΝ ΠΡΕΠΕΙ ΝΑ ΓΙΝΕΤΑΙ! Αναφέρεται ως μετρητής «αυτοκτονίας»! ( το 7 «σκοτώνεται», αλλά μαζί του και η δουλειά του σχεδιαστή ).
79
D0
D1
D2
D3
CLEAR
CP
Q0
Q1
Q3
LOAD
Q2
0
Clock
![Page 80: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/80.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρώντας modulo n με παράλληλη φόρτωση 0
• Χρήση ενός σύγχρονου δυαδικού μετρητή 4ων-bit με σύγχρονη φόρτωση ( load ) και ασύγχρονο clear για την κατασκευή μετρητή Modulo 7.
• Όταν ανιχνεύεται το 6, το κύκλωμα επανέρχεται στο 0 σύγχρονα αφού φορτώνει το 0 από τις εισόδους. Άρα δίνει: 0 1 2 3 4 5 6 0 1 2 3 4 5 6 ...
• Για καταστάσεις μεγαλύτερες ( σε δυαδική τιμή ) του 0110, χρησιμοποιούνται συνθήκες αδιαφορίας, και έτσι Load = Q2 Q1 ( Q0 = X, Q3 = X ).
80
D0
D1
D2
D3
CLEAR
CP
Q0
Q1
Q3
LOAD
Q2
Clock
0
0
0
0
Reset
![Page 81: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/81.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Άλλο παράδειγμα μετρητής 9-14 με σύγχρονη φόρτωση του 9
• Χρήση ενός σύγχρονου δυαδικού μετρητή 4ων-bit με σύγχρονη φόρτωση ( load ) και ασύγχρονο clear για την κατασκευή μετρητή Modulo 6.
• Το Load χρησιμοποιείται για να θέσει την κατάσταση στο δυαδικό 9 είτε στο Reset είτε όταν ανιχνευει 14.
• Αυτό δίνει
• 9 10 11 12 13 14 9 10 11 12 13 14 9 ...
81
D0
D1
D2
D3
CLEAR
CP
Q0
Q1
Q3
LOAD
Q2
Clock
1
0
0
1
Reset
1
![Page 82: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/82.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητές με αχρησιμοποίητες καταστάσεις (1)
• n flip-flop έχουν 2n δυαδικές καταστάσεις.
• Αν δε χρησιμοποιούνται όλες τότε υπάρχουν αχρησιμοποίητες καταστάσεις.
• Πρέπει να υπάρχει τρόπος ώστε σε περίπτωση που βρεθεί το κύκλωμα σε αχρησιμοποίητη κατάσταση να μπορεί να επανέλθει.
• Μπορούμε να προσδιορίσουμε την επόμενη κατάσταση από την ανάλυση του κυκλώματος.
82
![Page 83: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/83.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητές με αχρησιμοποίητες καταστάσεις (2)
83
(α) Λογικό διάγραμμα
(β) Διάγραμμα καταστάσεων
![Page 84: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/84.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Στο Μετρητή δακτυλίου μόνο ένα FF έχει τιμή 1 ανά κατάσταση
84
Ring-counter ( initial value = 1000 ) ( Μετρητής δακτυλίου ( Αρχική τιμή = 1000 ) )
Counter and decoder ( Μετρητής και κωδικοποιητής )
Sequence of four signals ( Ακολουθία τεσσάρων σημάτων )
![Page 85: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/85.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Μετρητής Δακτυλίου με αντιστροφή ούρας ( switch-tail ring counter )
85
(a) Four-stage switch-tail ring counter ( Τεσσάρων καταστάσεων διακόπτης-μετρητής δακτυλίου ουράς )
(b) Count sequence and required decoding ( Μετρητής ακολουθίας και απαιτείται αποκωδικοποίηση )
Sequencenumber
A B C E AND gate required for
output
1 0 0 0 0 A’E’
2 1 0 0 0 AB’
3 1 1 0 0 BC’
4 1 1 1 0 CE’
5 1 1 1 1 AE
6 0 1 1 1 A’B
7 0 0 1 1 B’C
8 0 0 0 1 C’E
![Page 86: Παρουσίαση του PowerPointarch.icte.uowm.gr/courses/digital_design/lecture10.pdf · –Το ρολόι δολεύει ασ αμάη α ( σ α FFs ), και –πιλεκική](https://reader030.vdocuments.net/reader030/viewer/2022040216/5f0d5f607e708231d43a073c/html5/thumbnails/86.jpg)
Πανεπιστήμιο Δυτικής Μακεδονίας
Τέλος Ενότητας
86