ザイリンクス wp389 : 28nm プロセスを採用した 7 シリーズ … · virtex®-4 fpga...

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このホワイトペーパーでは、 TSMC 28nm high-k メタ

ルゲート (HKMG)、高性能、低消費電力 (28nm HPL または 28 HPL) プロセスの選択を含め、ザイリンクス

28nm 7 シリーズ FPGA の消費電力に関する事項につい

てさまざまな観点で論じます。

28 HPL プロセスによって得られる消費電力の利点やザ

イリンクス製品すべてがもたらす有用性だけでなく、革

新的なアーキテクチャやスタティック電力、ダイナミッ

ク電力、および I/O 電力を削減するための機能について

も説明しています。

ホワイトペーパー : 7 シリーズ FPGA

WP389 (v1.1) 2011 年 6 月 13 日

28nm プロセスを採用した7 シリーズ FPGA で消費電力を削減

著者 : Jameel Hussein、 Matt Klein、 Michael Hart

http://japan.xilinx.com

2 www.xilinx.com WP389 (v1.1) 2011 年 6 月 13 日

はじめに

はじめに

FPGA の消費電力は FPGA 選定における重要な要素となっています。絶対的な消費電力、使用可能なパ

フォーマンス、バッテリー寿命、熱課題、あるいは信頼性のどれを考慮して選択する場合でも、その中

心であるのが消費電力です。ザイリンクスは、これまで何年にもわたって消費電力削減に注力しており、

Virtex®-4 FPGA の開発ではトリプルオキサイドを使用することで、スタティック電力の飛躍的な削減

に成功しました。さらに、 Virtex-4 デバイスでは、 FPGA のスタティック電力の温度変動をモデル化し

て提供しています (WP221 『スタティック電力および現実的なジャンクション温度解析の重要性』を参

照)。ザイリンクスは、プロセスの変更や改善、アーキテクチャの変更、電圧スケーリング製品、ソフト

ウェアでの消費電力適化など、さまざま消費電力削減方法についての検討と実装を継続的に行ってい

ます。

ザイリンクスの 7 シリーズ FPGA (Artix™-7、 Kintex™-7、および Virtex-7) では、スタティック電力、

ダイナミック電力、 I/O 電力に対する電力削減方法の効果がすべて評価されています。また、新しいテ

クノロジの導入、製品化までの時間、パフォーマンス、ソフトウェア、ダイ面積への影響などのリスク

およびそのコストについての追加調査も実施しています。このホワイトペーパーでは、ザイリンクスの

新 28nm 7 シリーズ FPGA の消費電力に関わる事項についてさまざまな観点で論じると共に、28 HPLプロセスの選択、すべてのザイリンクス製品における消費電力と有用性の利点、スタティック電力、ダ

イナミック電力、 I/O 電力を削減するための革新的なアーキテクチャや機能についても説明していきま

す。

適切なプロセス技術の選択

ザイリンクスでは、各プロセスノードにおける製品リリースに先立って、革新的なプロセス技術の調査

やさまざまなオプションをどのように FPGA アーキテクチャで適合させるかの決定までに数年をかけ

ています。そして、その調査ではパフォーマンス、消費電力、製造の容易さに重点を置いています。

TSMC は 28nm に対して、 28 LP、 28 HP、 28 HPL の 3 つのプロセスを提供しています。ザイリンク

ス 7 シリーズ FPGA での適な選択は 28 HPL プロセスで、消費電力とパフォーマンスが重要な決定要

素となりました (ザイリンクスプレスリリース、「ザイリンクス、高性能かつ低消費電力の 28nm プロ

セスを採用」を参照)。

ザイリンクスは、7 シリーズ FPGA の製品決定段階で実現可能なあらゆる 28nm プロセス技術について

検討しました。そして非常に早い段階で、 FPGAアプリケーションにおける HKMG トランジスタ技術

の優位性を認識し、ファウンドリパートナーと密接に協力して、この技術の確立と開発を行いました。

HKMG は (40nm および従来の Poly/SiON (ポリシリコン/シリコンオキシナイトライド )と比較して) パフォーマンスの飛躍的な向上を可能とし、高性能で低価格な FPGA を実現する統一アーキテクチャを採

用する機会を生み出しました。低消費電力のためのパフォーマンスに関するいくつかのトレードオフに

より、他社 40nm 製品において報告されているスタティック電力の問題を軽減しています。

http://japan.xilinx.com/support/documentation/white_papers/wp221.pdf

http://www.xilinx.com

http://press.xilinx.com/phoenix.zhtml?c=212763&p=irol-newsArticle&ID=1393795&highlight

http://press.xilinx.com/phoenix.zhtml?c=212763&p=irol-newsArticle&ID=1393795&highlight



統一アーキテクチャ7 シリーズ FPGA における統一アーキテクチャは、高性能な領域を備えつつ、飛躍的な消費電力削減を

可能とする 28 HPL プロセスをベースとしています。 (HP プロセスと比較して) リーク電流の低い HPLプロセスを採用することで、 FPGA デザインにおける複雑で高コストのスタティック電力の管理が不要

となり、予定通りの市場出荷、新たな製品機能、しっかりとした設計、性能強化に集中することが可能

となります。量産かつ高性能な FPGA 全体でアーキテクチャが統一されていることは、FPGA 業界でほ

かになく、次のような利点をもたらします。

• 異なる FPGA デバイス間およびファミリ間の移行が容易

• お客様のコードや IP が再利用可能

• 共通ブロック (ブロック RAM、DSP、 I/O、クロッキング、相互接続ロジック、メモリインターフェ

イス)

28 HPL プロセスの利点 28 HPL プロセス技術は、 28 HP プロセスで使用される SiGe 埋め込みプロセスに見られる歩留まりや

リーク問題を回避し、よりコスト効率の良いプロセスソリューションを提供します。 HPL プロセスの

大規模デザインのマージン (電圧マージン) は、より広い VCC 動作範囲の選択を許容して、 28 HPプロ

セスでは不可能な、電力/性能の柔軟な組み合わせを可能とします。 28 HPL には次に示すような利点が

あります。

• 高性能モード (VCC = 1.0V) : 28 HPL は FPGA のターゲット性能範囲で、スタティック電力を低く

抑えた状態の 28 HP よりも高い性能を提供します (図 1 参照)。

• 低消費電力モード (VCC = 0.9V) : 28 HPL は 28 HP よりも 65% 低いスタティック電力を実現しま

す。 28 HPL での電圧マージンは Vcc = 0.9V においても、良好な性能分布を示します (図 1 参照)。

また、ダイナミック電力もこの低い電圧により ~20% 削減されます。

• Adaptive Voltage Scaling (AVS) または Voltage ID (VID) モード : これらのモードは VCC を制御す

ることで電力削減を可能とし、一部のデバイスではさらなる性能向上に活用されています。 VID で

は特にデバイスごとに電圧 ID が格納されています。読み出し可能な電圧 ID は、必要な性能を満足

する小電圧を示します。

低消費電力モードの優位点は、 28 HPL プロセスにおける電圧マージンによってもたらされています。




スタティック消費電力が重要ではない場合、 28 HP 技術は高性能製品に良い選択肢となります。歴史的

には MPU や GPU クラス製品では、65nm および 40nm ノードにおいて HP (G) タイプのプロセスが使

用されてきましたが、これらの製品の電力は複雑なヒートシンクを必要とするような非常に高いレベル

に達しました。 FPGA は電力レベルの許容範囲での性能低下を引き替えにしつつも、これに追従しまし

た。しかし、 28nm HP (G) プロセスでは、 MPU や GPU 製品ではまだ許容可能であっても、 FPGA では受け入れることのできない、さらに高い電力レベルに達します。

このような電力レベルは FPGA には適していません。あいにく、28 HP では高いスタティック電力レベ

ルで高性能を提供しようという傾向が続いています。 FPGA の場合、 28 HP 技術で妥当なスタティック

電力レベルを使用すると、主にこのプロセスでは VCC 動作電圧が低いことに関連して電圧マージンが低

いために、大きな性能低下を引き起こします。このような性能低下は温度およびプロセスの厳しい部分

では機能的な障害が発生するなど、顕著となります。電圧マージンは VCC - VT で求められます (VCC＝コア電圧、 VT = しきい値電圧)。

28 HPL は、リーク電流の低いポイントで、 28 HP よりも良好な性能/電力特性を提供し、より低いリー

ク電流領域へ拡張します。低リーク電流領域へ拡張することで、ザイリンクスはまったく異なるプロセ

ス技術に乗り換えることなく、低電力な Artix-7 ファミリの製造を可能にしました。

終的な結果として、28 HP プロセスで製造される競合 FPGA で、Virtex-7 FPGA を超える性能は実現

できていません。ある競合 FPGA 製品ではスタティック電力が 2 倍以上という大きな代償を伴ってお

り、リーク電流を削減することが課題となっています (表 1 参照)。

X-Ref Target - Figure 1

図 1 : 28 HPL、 28 HP、および 28 LP プロセスにおける性能とリーク電流の比較

100

10

1

2

0.1

Leak

age

Pow

er

0.90.80.70.6 1 1.1 1.2 1.3 1.4 1.5 1.6

WP389_01_060911

Performance

28 HP28 HPL28 LP

Better Performance / Power

Increasing Vt

Higher Power Region for GPUs

Lower Power Region for FPGAs




28 HPL ではプロセスのばらつき、電圧、および温度へのセンシティビティが、主に設計マージンが大

きくなったことにより、 28 HPよりも大きく改善されています。図 2 に、 28 HPL および 28 HP の各プ

ロセスでのトランジスタのしきい値電圧 (V) における電圧マージン対性能を示します。

HPL プロセスでは、このようなすべての要素が HP プロセスよりも容易に電力と性能のターゲットを満

たすのに役立ちます。HP プロセスと HPL プロセスのデバイス上で同じデザインを動作させた場合、前

者の方がずっと早い段階でシステムの温度もしくは電力が上限に到達するでしょう。この周波数マージ

ンは、HPL プロセスとザイリンクスの適化されたトランジスタ構成の必然的な結果です。電圧スケー

リングは HPLプロセスのもう 1 つの利点で、電力、温度条件が等しい同一デザインの消費電力マージン

を増加させます。図 3 に、この概念を図示します。

表 1 : 28 HP における電力削減かつ性能向上のためのプロセステクニック

Options Other FPGA Vendors 28 HP Process to Reduce Leakage

Xilinx 28 HPL Low Leakage

Low leakage transistors Custom Standard

Low bulk leakage transistors Custom Standard

Judicious use of mixed gatelengths

New

Used by Xilinx since 65 nm (Virtex-5 FPGAs and earlier):

See WP246, Power Consumption in 65 nm FPGAs and WP298, Power Consumption at 40 and 45 nm.

Capacitance 1X 1X

Ability to operate at twodifferent VCC voltages fordifferent power modes

No, due to lack of headroom

Yes


図 2 : 28 HPL と 28 HP プロセスにおける性能対電圧マージン

0.8

0.7

0.5

0.6

0.4

Hea

droo

m (

VC

C -

VT) V

olts

0.9 1 1.1 1.2 1.3 1.4 1.5 1.6 1.7

WP389_02_021511

Performance

Less Sensitive to VCC and Process

Unusable Region(Too Leaky)

Increasing V T

28 HP28 HPL

Increasing Headroom


http://www.xilinx.com/support/documentation/white_papers/wp246.pdf

http://www.xilinx.com/support/documentation/white_papers/wp298.pdf



7 シリーズ FPGA の -3 および -2L デバイスには拡張 (E) 温度範囲 (0 ～ 100°C) のオプションがありま

す。 28 HPL プロセスでは設計マージンが確保されているため、 -2LE デバイスは 1.0V または 0.9V で動作可能です。このホワイトペーパーでは、これらのデバイスを -2L (1.0V) および -2L (0.9V) と記載

します。 1.0V で動作する -2L デバイスはスピードグレードでは -2I および -2C デバイスと同じ性能を

持ちますが、スタティック電力が大きく削減されています。また、 0.9V で動作する -2L デバイスも -1Iおよび-1C デバイスとほぼ同等の能力を持ちながら、スタティック電力とダイナミック電力が低くなっ

ています。「改善された電圧スケーリングオプション」を参照してください。

28 HPL プロセスの電圧スケーリングデバイスは、HPプロセスのデバイスと比べ、かつてないレベルで

のスタティック電力削減を実現します。図 4 は、 28 HPL と電圧スケーリングによってリーク電流がさ

らに削減されることを示しています。


図 3 : カスタマーデザインにおける 28nm でのプロセス別の性能マージン


図 4 : 28 HP と 28 HPL プロセスのリーク電流

Frequency in MHzWP389_03_060711

Power Headroomfrom 28 HPL Processand Voltage Scaling

Frequency Headroomfrom HPL Process

Additional FrequencyHeadroom fromVoltage Scaling

-2L (0.9V)

28 HP

28 HPL

28 HPL at 0.9V

Power/ThermalLimitP

ower

in W

atts

120%

100%

60%

80%

40%

40%

20%

Rel

ativ

e Le

akag

e P

ower

Nearest 28 nmCompetitor

7 Series Standard 7 Series -2L (0.9V)

WP389_04_060711

28 HP (VCC = 0.85V)

Xilinx 28 HPL (VCC = 1V)

Xilinx 28 HPL (VCC = 0.9V)

50%Lower

65%Lower




HP プロセスと LP プロセスHPL プロセスが低価格、高性能、低電力、そしてファミリ間での簡単な移行を提供する、世界クラスの

FPGA ファミリにとって正しい選択であることは明らかです。ザイリンクスは、 HPL プロセスにより、

適な電力範囲内で、 2 倍のロジックセルを集積できました。高集積の 28nm で一層高性能な製品を提

供することで、マルチコアプロセッサによって CPU の性能が向上するのと同様に、ユーザーは並列処

理を有効に活用して、同じ熱および電力要件内で 2 倍のデザイン量を持つことができるようになります。

HPL プロセスによってザイリンクスはさらに、さまざまなコストと性能の組み合わせを可能とする統一

アーキテクチャを提供しています。

HP プロセスは 100W 程度で動作する GPU および CPU をターゲットとし、そのうち大 40% がリー

ク電力 (~40W) で消費されます。ダイサイズは GPU や CPU とほぼ同等ですが、 40W 程度を総電力 ( リーク電力とダイナミック電力) の大値とする FPGA では、このリーク電力量は許容できません。

FPGA の許容範囲内に HP プロセスでのリーク電力が削減されたとしても、性能は著しく減少すること

になり、結果的にそのプロセスは、同等の性能の HPL プロセスよりも非常に高価で複雑なものとなり

ます。

LP プロセスは、それほど性能を必要としないアプリケーションをターゲットとする従来の PolySiON プロセスで、 FPGA には不向きです。妥当な性能を得るには、 28 LP は VCC=1.1V で動作させなければな

らず、HKMG 28nm プロセスと比べると非常に高いダイナミック電力になってしまいます。このプロセ

スは、性能の低い携帯電話などをターゲットとしています (表 2 参照)。

HPL プロセスの選択は、 FPGA 業界で 28G SerDes をリードするザイリンクスの可能性も拡げます。

Virtex-7 HT FPGA は業界高のバンド幅 (28G のトランシーバーを 16 本、他社 FPGA ベンダーの 4倍) を提供します。

表 2 : 28nm プロセスの比較

Process Normalized FPGA Speed

Normalized Leakage Current

Technology Features

Targeted Applications

28 LP 87% 250%

Legacy PolySiON:

Complex embeddedSiGe strain

Legacy low performancecell phones

28 HPL 100% 100%HKMG: Simple rotatedsubstrate strain

FPGAs, ASICs, andASSPs

28 HP 100% 220%H K M G : C o m p l e xembedded SiGe strain

GPUs and CPUs



スタティック、ダイナミック、 I/O の電力削減


FPGA に正しい低電力プロセスを決定するには、おびただしい技術や調査が必要とされます。しかし、

プロセスレベルでの低電力化が止まることはありません。ザイリンクスは 28nm ノードであらゆる角度

から電力効率を高めることに力を注ぎました。ザイリンクスの電力に対する取り組みは、プロセス改善、

革新的なアーキテクチャ、電圧スケーリング、ソフトウェアによる適化など広範囲にわたります。ス

タティック、ダイナミック、あるいは I/O の電力削減率並びに歩留まり、インプリメンテーションに伴

うリスクや時間などを基準に多数のオプションが評価されました。さらにこれまでと同様に、各電力削

減手法は性能、コスト、デザインフローや全体的なスケジュールへの影響などの点での評価も行いまし

た。数多くの手法が 28nm 7 シリーズ FPGA に適用され、かつ統一アーキテクチャが採用されたことで、

すべての製品ファミリで低電力機能が利用できるようになっています。

スタティック電力の削減28nm ノードにおけるスタティック電力削減のも大きな要素は TSMC からの HPL プロセスで、HP プロセスよりも電力が 50% 低くなっています。それに加え、ザイリンクスは電力を抑えるための総合的

なアプローチをプロセスレベルを超えて行い、 28nm で改善あるいは導入されたスタティック電力の低

減機能を多数組み込みました。 (表 3 参照)。表 3 : 7 シリーズ FPGA で使用されているスタティック電力削減手法

Reduction Technique Power Savings Reason for Xilinx Choice

Use 28 HPL Process 50% savings compared to HPprocess

Xilinx co-developed thislow-power, high-performanceprocess specifically for FPGAs

Transistor DistributionOptimizations in IntegratedBlocks and Core Logic

40–80% reduction compared toprevious generation, dependingon block, with new highthreshold voltage transistors

Xilinx’s investment at designtime provides great reduction inleakage for customerapplications

Stacked Silicon InterconnectTechnology

Saves 40% static powercompared to monolithic deviceof same density

Offers unprecedented powersavings in the largest devicesever made

Integrated Blocks Up to 90% reduction in staticpower compared to soft-IPimplementations throughreducing the number oftransistors

Selecting a set of commonblocks needed by manycustomers allows Xilinx to offerbetter performance and lowerstatic power. Also, see 表 5 fordynamic power benefits.

Power Gating of Unused Blocks Eliminates up to 100% of blockRAM leakage depending onutilization

Allows customers to powerblocks instead of forcing themto pay a power penalty forblocks they are not using

Partial Reconfiguration 80% static power savings ifseveral sections of logic areswapped in and out of the activedesign

Unique Xilinx benefit; greatstatic power savings




最適なトランジスタ構成Virtex-6 FPGA ( WP298 『40nm および 45 nm における消費電力』参照) で初めて導入されていますが、

すべての 7 シリーズ FPGA においてもトランジスタの選択や前世代よりも優れたトランジスタ構成に

よる利点を得ています。 IC 設計者は、高/標準/低のしきい値電圧およびゲート長、幅の異なるトランジ

スタを使用できます。各トランジスタにはそれ自身のリーク電流と性能の特性があります。高速なトラ

ンジスタと低速なトランジスタのリーク電流差は、15～20 倍にもなり得ることに注意することが重要で

す。可能な限りリーク電流を低くするためにザイリンクスは、各ブロックを設計する際にもリーク電

流の低いトランジスタだけを使用して設計を開始しました。そして、ブロックの性能目標を達成するた

めに必要な部分だけ高速トランジスタに移行しました。この手法は各ブロックにおける高リーク電流の

トランジスタを減少させるために非常に有効で、標準 (Typical) と大 (Maximum) の間のばらつきを減

らしました。 HPL プロセスと上手く組み合わせることで、ザイリンクスは前世代と比較して 65% のス

タティック電力の削減を実現しています (図 5 参照)。

Voltage Scaling -2L Devices Operated at 0.9V

Static power from leakage isapproximately proportional toVCCINT

3 (i.e., ~30% reductionfor 10% lower VCCINT)

Up front IC design verificationand implementation of processscreen at manufacturing testallows lower power option forusers

Lower VCCAUX Voltage from2.5V to 1.8V

30% savings compared toprevious generation on PLL,IDELAY, and other parts of theI/O block

Significantly reduces expensiveDC power in the FPGA

表 3 : 7 シリーズ FPGA で使用されているスタティック電力削減手法 (続き)



図 5 : 7 シリーズ FPGA のコアロジックでのトランジスタのタイプ比率

100%

80%

40%

60%

0%

20%Per

cent

age

of T

rans

isto

rs

Regular VT, 33 nmLowest Leakage,

Slowest

Regular VT, 28 nmLow Leakage,

Slow

Low VT, 33 nmHigh Leakage,

Fast

Low VT, 28 nmHighest Leakage,

Fastest

Minimal use of 28 nm Low VT transistors yieldsoptimized performance/power in 7 series FPGAs

40%

50%

9.5% < 0.5%

WP389_06_021511

Transistor Type

http://japan.xilinx.com/support/documentation/white_papers/j_wp298.pdf




改善された電圧スケーリングオプション

ザイリンクスは、 28 HPL プロセスのマージン増加によるもう 1 つの有効な利点である電圧スケーリン

グオプションを提供しています。 7 シリーズ FPGA は 1.0V と 0.9V の 2 つのコア電圧で動作させるこ

とが可能です。これは Virtex-6 と Spartan-6 で初めて導入した消費電力への取り組みと同様です。 1.0Vまたは 0.9V で動作可能なデバイスは、 1.0V でのスピードグレードに基づいて「-2L」と位置付けられ

ました。その性能は 1.0V で -2 スピードグレードと等しくで、0.9V では -1 スピードグレードとほぼ同

等ですが、「L」は低スタティック電力と低電圧で動作可能であることを示しています。 0.9V でデバイ

スの電圧を下げるだけでも～30% のスタティック電力が削減されます。電圧を下げることによって性能

も低下してしまいますが、ザイリンクスはこの -2L (0.9V) デバイスをスピードおよび標準デバイスより

も厳しいリーク電流の条件で選別しています。図 6 に示すように、 -2L (0.9V) デバイスになり得る低い

リーク電流および高い性能のデバイスのみを選択しています。この選別手法を用いることで、標準スピー

ドグレードのデバイスと比較してワーストケースプロセスで 55% の電力削減を可能としています (図 7 および表 4 参照)。X-Ref Target - Figure 6

図 6 : 標準デバイスと -2L (0.9V) デバイスのスピード分布


図 7 : 標準デバイスと -2L (0.9V) デバイスのリーク電流

Dis

trib

utio

n

Slower Faster

WP389_06_021511

Absolute Speed

Too Leaky

Too Slow

7 Series -1, -2, -3 VCCINT = 1.0V7 Series -1L VCCINT = 0.9VToo Slow/Too Leaky

1.0V0.9V

Leak

age

Slower Faster

WP389_07_021711

Normalized Speed

Maximum

Typical

-30% from Voltage Scaling

2.5

1.751.7

1.2

1.0

0.7

-50%

7 Series -1, -2, -3 VCCINT = 1.0V7 Series -1L VCCINT = 0.9V

Leaky Partsfor -1L




PDS (電力分配システム) は、電源が悪条件下で正常動作し、供給できることを保証するためにワース

トケース ( 大) での電力要求に追従する必要があります。このため、ザイリンクスはワーストケース

プロセスでのスタティック電力を削減するための取り組みにも非常に注力しました。

スタックドシリコンインターコネクトテクノロジ

ワーストケースでのリーク電流は FPGA において深刻な問題になっています。それは各トランジスタ

がリーク要素を持つだけでなく、大規模デバイスでは 1 兆個を超えるトランジスタが使用されることも

あるためです。 XC7V1500T や XC7V2000T のような大規模な 7 シリーズ FPGA は、ザイリンクスの

スタックドシリコンインターコネクトテクノロジを使用して製造されます。単純に言えば、このテク

ノロジは 1 つの大きなデバイスを作るために複数のダイを用います。スタックドシリコンインターコ

ネクトテクノロジの利点の 1 つは、 1 つのダイで製造されたほぼ同じサイズのデバイスに比べて、大

スタティック電力が削減できることです (図 8 参照)。

たとえば、1 つのダイで構成された 500K ロジックセルでワーストケースのリーク電流が標準的なリー

ク電流に対して 2 倍の場合、スタックドシリコンインターコネクトテクノロジを使用していない

1,500K ロジックセルのデバイスのワーストケースリーク電流は約 6 倍になります。これに対して、ス

タックドシリコンインターコネクトテクノロジを使用し、かつザイリンクスの低電力手法を適用した

場合は、1,500K ロジックセルデバイスのワーストケースのリーク電流は 3.6 倍で、40% 削減されます。

ザイリンクスは 1 つのデバイス内のダイすべてのリーク電流がワーストケースとならないようにしま

した。ダイの 1 つがワーストケースのリーク電流に近い場合は、デバイス内のその他のダイは標準に近

いものを選択します。その結果、同じ集積度の 1 つのダイと比べるとワーストケースのリーク電流は非

常に小さくなりました。

また、スタックドシリコンインターコネクトテクノロジによって、 I/O インターコネクト電力の大幅

な削減も可能です。ザイリンクスの SSI デバイス (Virtex-7 1500T および 2000T FPGA など) ではなく、

小さな個々の FPGA で 2M ロジックセルを実現するには、各デバイスを機能的に必要な帯域幅で接続

するために何万本もの I/O ピンが必要となります。スタックドシリコンインターコネクトテクノロジ

表 4 : スタティック電力、ダイナミック電力、性能の比較

7 シリーズ FPGAs C-Grade Devices -2LE (1.0V) -2LE (0.9V)

VCCINT 1.0V 1.0V 0.9V

Static Power Nominal –45% –55%

Dynamic Power Nominal Nominal –20%

Performance -1, -2 -2 ~ -1


図 8 : Virtex-7 FPGA の最大 (Maximum) プロセスでのスタティック電力とロジックセル

Max

imum

Sta

tic P

ower

0 500 1,000 1,500 2,000WP389_08_021711

28 nm FPGA Slice

28 nm FPGA Slice

28 nm FPGA Slice

28 nm FPGA Slice

Stacked Silicon Interconnect Technologywith 28 nm FPGA Slices

Virtex-7 Monolithic FPGA Virtex-7 Multi-Slice FPGA

Extrapolated Virtex-7 Monolith

ic FPGA




を用いれば、 I/O インターコネクト電力は I/O とトランシーバーで構成した同等のインターフェイスよ

りも 100 倍 (帯域/W) 小さくなります。信号をオフチップで駆動するのではなく、すべての接続をオン

チップで構成することにより、非常に高速かつ低電力となる、この劇的な削減が可能となっています (図 9 参照)。

VCCAUX の低電圧化

スタティック電力はアーキテクチャレベルでも削減されました。ザイリンクスは VCCAUX を 2.5V から

1.8V に低減しました。これにより、 PLL、 IDELAY、入出力バッファー、コンフィギュレーション回路

など VCCAUX によって電力供給されるすべてのブロックの消費電力が～30% 抑えられます。

未使用ブロックの電力ゲーティング

これまでの世代のザイリンクス FPGA でも、未使用のトランシーバー、 PLL、 DCM、および I/O の電

力を遮断できました。これにさらに 7 シリーズデバイスでは、未使用ブロック RAM への電力ゲーティ

ングが追加されています。

前世代のザイリンクス FPGA を分析したところ、リーク電流の約 30% がブロック RAM によるもので

した。ザイリンクスはこのリーク電流を削減するために積極的に改善に取り組みました。 7 シリーズ

FPGA では、デバイス上のすべてのブロック RAM ではなく、そのデザインで使用されているブロック

RAM でのみリーク電流が発生します。ソフトウェアはブロック RAM がインスタンスされているか、

されていないかを認識し、デザインがロードされるときにインスタンスされているブロック RAM にの

み電力を供給します。反対に、未使用のブロック RAM に対しては電力を供給しません (図 10 参照)。


図 9 : スタックドシリコンインターコネクトテクノロジによる

I/O インターコネクト電力削減

I/O PerformanceBottlenecks

Large Monolithic FPGA Multiple Die on an Interposer

Xilinx Innovation

WP389_09_021011


図 10 : 未使用ブロック RAM の電力ゲーティング

WP389_10_021011

Unused Block RAMPower Savings

Block RAM




パーシャルリコンフィギュレーションとスタティック電力の低減

いくつかの例外 (スタックドシリコンインターコネクトテクノロジを使用したデバイスなど) を除い

て、スタティック電力はデバイスのサイズに直接関係します。スタティック電力を削減する手段の 1 つは、簡単に言うと小さなデバイスを使うことです。しかし、これまで多くのデザインは小さなダイに適

合できませんでした。これが、 Virtex-6 FPGA で主流デザインにおけるパーシャルリコンフィギュレー

ションを推進する変化の始まりでした。そして、これは 7 シリーズ FPGA においても継続し、改善され

てきています。ザイリンクスはすでにパーシャルリコンフィギュレーション技術を持っていましたが、

この機能は近のソフトウェアの改善により、従来よりもさまざまな FPGA デザインに適用できるもの

となりました。パーシャルリコンフィギュレーションでは、カスタマーは原則的に FPGA を時分割で

処理させ、デザインの各部を個別に動作させます。デザインの全部分が常に必要とはならないため、よ

り小さなデバイスが使用できます。

また、パーシャルリコンフィギュレーションはスタティック電力だけでなく、動作電力を削減できる可

能性も持っています。たとえば、多くのカスタマーデザインは非常に高速で動作しなければなりません

が、その高性能が必要とされている時間の割合はとても低いものです。電力を抑えるため、常時 100%高性能なデザインではなく、パーシャルリコンフィギュレーションを使用して低電力バージョンに置き

換えることが可能です。その後、必要なときに高性能デザインに戻すことができます (図 11 参照)。

また、この原理は I/O 規格に対しても適用可能で、消費電力の高いインターフェイスが随時必要とされ

ない場合に有効です。 LVDS は直流動作であるため、動作率に関わらず消費電力の高いインターフェイ

スです。ここでパーシャルリコンフィギュレーションを用いて、高速が必要のないときには LVDS から LVCMOS のような消費電力の低い I/O 規格に変更できます。そして、再び高速伝送が要求されたと

きに LVDS に戻すことが可能です。

パーシャルリコンフィギュレーションに関する詳細は、 WP374 『ISE 12 を使用した Virtex FPGA のパーシャルリコンフィギュレーション』をご参照ください。


図 11 : パーシャルリコンフィギュレーションによる機能的な変更とサイズの削減

WP389_11_021011


http://japan.xilinx.com/support/documentation/white_papers/j_wp374_Partial_Reconfig_Virtex_FPGAs.pdf



ダイナミック電力の削減ダイナミック電力は、 CV2f (=動作率、 C =容量、 V =電圧、 f =クロック周波数) で得られます。ザイ

リンクスは 7 シリーズ FPGA におけるダイナミック電力に関わる全要素を検討しました。プロセスノー

ドが継続的に微細化しているのに伴い、ダイナミック電力の削減は難しい課題となっています。それに

も関わらずザイリンクスは、多くの改善と新たな機能によって、 7 シリーズ FPGA においてダイナミッ

ク電力をさらに低減させています (表 5 参照)。

7 シリーズ FPGA では、プロセスの微細化をはじめとして、寄生容量および配線容量の削減によってダ

イナミック電力が 25% 以上低減されます (図 12 参照)。

28 HPL および製造中のテストを通して得られたマージンにより、ザイリンクスは設計者へ選択肢を提

供します。設計レベルでは、 -2L (0.9V) 電圧スケーリングデバイスを使用するだけで、標準の 7 シリー

ズ FPGA に比べて 20% の電力を節約できます。

表 5 : 7 シリーズ FPGA におけるダイナミック電力の削減


Smaller Process Approximate linear reduction indynamic power in the core basedon transistor and interconnectshrink

Allows packing more transistorsinto a given area to increasedensity.

On-chip Clock GatingEnhancements

Depends on clock enable dutycycle (10–80% can be achieved)

Offers an excellent opportunity forcustomers and software to reduceclock-tree power.

Integrated Blocks Up to 90% reduction in dynamicpower compared to soft-IPimplementations throughcapacitance reduction by use ofdedicated metal connections andminimum layers of logic

Selecting a set of common blocksneeded by many customers allowsXilinx to offer better performanceand lower dynamic power.Also see表 3 for static power benefits.

ISE Design Tool Automated Intelligent Clock Gating

Up to 30% savings in dynamic power

Takes power reduction beyond any limitations of the silicon and focuses on customer design.

Voltage Scaling -2L (0.9V) devices

Dynamic power is proportional to VCCINT

2 (i.e., 20% reduction for 10% lower VCCINT)

Up front IC design verification and implementation of process screen at manufacturing test allows lower power option for users.


図 12 : プロセス微細化による容量とダイナミック電力の削減

WP389_12_021411

L

POLY

Transistor

Interconnect

DrainVia

Source

W

Metal Plate




FPGA そのもので比較する場合、コア電圧が低減すると、常に電圧の二乗の割合でダイナミック電力も

削減されます。しかし、複数の FPGA を比較する場合は、一部の FPGA 製造者が提案しているように

単純にコア電圧のみの問題ではありません。ザイリンクス FPGA では、高いコア電圧を使用しているに

も関わらず、似たような機能を持ついくつかのブロックで実際、ダイナミック電力がより低くになって

います。これは容量を小化するために内部でクロックゲーティングなどを使用し、非常に効率の良い

ブロック設計が施されているためです。

ザイリンクスはいくつかの方法で容量に対処しています。アーキテクチャレベルでは、ザイリンクスの

エンジニアは LUT6 やメモリサブシステムブロックの統合などのような機能的な革新に注力していま

す。クロックゲーティングのような機能、クロックツリーの電力削減および高ファンアウトの削減な

ど Virtex-6 FPGA における改善はすべての 7 シリーズデバイスに適用されています。 LUT6 は高性能、

小領域、少配線を継続して提供し、容量を小さく、電力を節約することができます。 7 シリーズデバイ

スでは、 PCIe のような統合されたブロックによって、ソフト IP を実装する場合に比べて、スタティッ

ク電力を大 90% 下げられることがあります。

周波数はよくデザイン目標としてかかげられますが、それを緩和することでダイナミック電力を削減す

ることが可能です。多くの場合、デザインのいくつかの部分は 100% は動作していません。したがって

設計者は、クロックバッファーを使用して、その部分に接続されるクロックを止めることができます。

周波数を 0 に落とすことは、デザインの一部のダイナミック消費電力を本質的に抑えます。

動作率はダイナミック電力計算式の後の部分で、大でどの程度トグルしているかを示し、周波数は

トグルしている速度になります。ザイリンクスはこのダイナミック電力計算式の動作率の部分と挑戦す

るためにソフトウェアによる適化を用います。この適化は Virtex-6 FPGA で初めて導入したもので

す ( 「ISE デザインツールでの自動クロックゲーティング」を参照)。




内蔵クロックゲーティング

内蔵クロックゲーティングは、ダイナミック電力削減のための優れた手法を提供します。クロックゲー

ティングにより、クロックドライバーはロジックが使用されていないときに動的に停止されます。これ

は、ある時間基準で動作/停止する必要がある部分に対して静的に、または 1 クロックサイクルの精度で

動的に動かすことができます。以前の Virtex および Spartan デバイスには、デバイスサイズに関わら

ず、 16～32 個の静的あるいはイネーブル付きのグローバルバッファー (それぞれ BUFG と BUFGCE)があります。図 13 は、多くの世代の FPGA に共通するクロック領域と次のレベルの横方向のバッファー

(BUFH) を示しています。 BUFG は割愛していますが、図 13の中に階層的に存在します。

各 HROW 領域は 32 個のクロックバッファーすべてに接続できます。各 HROW クロック領域の中に

は選択された 8～12 本のクロックが BUFH と呼ばれるブロックを通してバッファーされます。図 14 に示すように、各 HROW 領域あたり 12 の BUFH を動的あるいは静的にゲート制御できます。つまり、

固定数のゲート付きクロック (16～32 個) ではなく、 Virtex-6 およびすべての 7 シリーズ FPGA ではデ

バイスサイズによって異なる数のクロックが使用できます。3 段階の階層レベルのクロックゲーティン

グおよびさまざまなクロックイネーブル (CE) を使用したブロックのイネーブルは電力削減に大きな柔

軟性を与えます。も大きな 7 シリーズ FPGA には、ゲート制御可能なグローバルクロックに加えて、

数百のゲート制御可能なリージョナルクロックがあります (図 14 参照)。


図 13 : HROW クロック領域と BUFH クロックドライバー

WP389_13_021611

Horizontal or HROWClock Regions

BUFH Clock Driver




クロックツリー電力 (CV2f) のほとんどは、 BUFH およびその上位からきています。それは、何千本も

の負荷 (キャパシタンス) が駆動するために必要となるからです。このレベルでのゲーティングが許容で

きればダイナミック電力を大幅に削減できます。数千個のフリップフロップもしくはその他のリソース

を制御するファンアウトの多い CE は複数あるいは 1 つの BUFH に移行させることができます (図 14 内の CEY (1-y) を参照 )。ファンアウトを減らすことは、 CE が数本だけの負荷になり、さらに

クロックツリーの電力を削減するため、 CE の電力削減につながります。非常に多数のゲート制御可能

なクロックにより、デザインによっては (イネーブル率にも依存しますが) クロックツリー電力を 30～80% 節約できます。このクロックゲーティングは、デザインにファンアウトの多い CE が含まれてい

る場合に有効です。

統合されたブロック

統合されたブロックは、トランジスタ数を少にできるためスタティック電力を削減しますが、ダイナ

ミック電力に対しても大きな効果があります。統合されたブロックはプログラマブルな配線を必要とせ

ず、配線長やロジック段数を減らすことができるため、エリアおよびダイナミック電力が削減されます。

すべてにおいて、ソフト IP を統合ブロックで置き換えれば電力を大で 10 分の 1 まで削減可能です。

ザイリンクスは、特徴的な機能の統合ブロックを豊富に構築しました。 7 シリーズでの特に注目すべき

統合ブロックは、 PCI Express® Gen1/Gen2 およびトランシーバー ( 大 28Gbps) です。


図 14 : クロックゲーティングの概要

BUFG(32 Clocks)

1

2

32

BUFH(Clocks = 12 x Number of Regions)

1

2

12

1

2

12

1

2

12

32

Flip-Flops, DSP, Block RAM, etc.12

12

12

WP389_14_021011

CEX (1-x)

CEY (1-y)CEZ (1-z)

Flip-Flops, DSP, Block RAM, etc.

Flip-Flops, DSP, Block RAM, etc.




ISE デザインツールでの自動クロックゲーティング

デザインツールでの電力適化の点で、ザイリンクスは FPGA デザインでダイナミック電力を大

30% 削減できる初の自動化、ファイングレーンクロックゲーティングソリューションを取り入れまし

た。これは Virtex-6 および Spartan-6 FPGAで初めて導入された重要な機能です。ザイリンクスの高度

なクロックゲーティングによる適化は、新たなツールやフローへの追加手順を必要とせず、さらに既

存ロジックやクロックに対してデザインの挙動を変えることなく、デザイン全体に対して自動的に実行

されます。そしてまた、ほとんどの場合でタイミングに影響を与えません。

ISE® Design Suite 12 デザインツールのリリースにより、ザイリンクスはデザイン全体 (従来の IP やサードパーティの IP を含む) を解析する革新的なアルゴリズムを用いて、標準の FPGA デザインフロー

の配置配線の部分に自動化機能を取り入れました。ソフトウェアは、各クロックサイクルの結果に影響

を与えない、レジスタに接続される前段のロジックを解析して、 7 シリーズ FPGA が豊富に備える CEを利用します。ソフトウェアは、図 15 に示したように、必要以上のスイッチングを抑制するためのファ

イングレーンクロックゲーティングもしくはロジックゲーティング信号を生成します。さらにフリッ

プフロップレベルでは、CE は対象となる FF の D 入力と Q 出力ではなく、実際にはクロックをゲート

制御します。これは CE の性能を上げるだけではなく、クロックの電力も削減します。これは Virtex-6FPGA にも言えることですが、 7 シリーズ FPGA ではさらに改善されています。

高度なクロックゲーティングによる適化により、専用ブロック RAM (シンプル、デュアルポートの

両モードで利用可能) の電力も削減できます。これらのブロックは数本のイネーブル、アレイイネーブ

ル、ライトイネーブルおよび出力レジスタのクロックイネーブルを備えています。電力節約のほとん

どはアレイイネーブルによるものです。そして、ソフトウェアはデータが書き込みされていないときや

出力が未使用のときに電力を削減するための機能を実装します (図 16 を参照)。

7 シリーズ FPGA においては、さらに多くのデザインで電力が一層削減されるようソフトウェアの改善

が続けられています。 WP370 『高度なクロックゲーティングによるスイッチ電力の削減』を参照してく

ださい。


図 15 : 高度なクロックゲーティング


図 16 : ブロック RAMイネーブルを活用した高度なクロックゲーティングによる最適化

WP389_15_021011

Before

sigPower

ConsumptionPower

Consumption

After

sig

CE

address address

data in

data in

ce

data out data out

Before After

WP389_16_021011


http://japan.xilinx.com/support/documentation/white_papers/j_wp370_Intelligent_Clock_Gating.pdf

I/O の電力削減


I/O の電力削減

I/O の電力は、総電力の中でも極めて大きな要素の 1 つになってきています。 FPGA の進化により、コ

ア電力は大きく削減されましたが、 I/O 電力はそれほど削減されていません。メモリを集約するような

デザインでは総電力の 50% 程度が I/O によるものです。ザイリンクスは前世代の FPGA で積極的に I/O電力の削減に取り組み、改善の余地を見ました。そして、 7 シリーズ FPGA に電力削減技術を実装しま

した (表 6 参照)。

変更可能なスルーレートやドライブ能力に加えて、 FPGA 間や低速なメモリインターフェイスの電力を

大きく減らすことができる HSLVDCI のような特別な規格も用意しています。7 シリーズ FPGA でザイ

リンクスは、高速メモリインターフェイスでの電力削減に注力しました。その利点は、そこでの電力削

減がほかのタイプのインターフェイスにも適用できることです。

すべての 7 シリーズデバイスは変更可能なスルーレートやドライブ能力を兼ね備えています。ザイリン

クスは、トライステート制御可能な DCI (デジタルコントロールインピーダンス) も実装しています。

この機能は前世代の FPGA ファミリで提供され、 7 シリーズでさらに改善させたもので、メモリイン

ターフェイスに有用です。 DCI は FPGA からメモリへの書き込み動作中の終端電力を除去できるため、

終端電力は読み出し動作時のみ消費されます。場合によっては、およそバスサイクル中の書き込み率の

分だけ、終端電力を削減可能です。

表 6 : 7 シリーズ FPGA における I/O 電力の削減

Reduction Technique Power Savings Reason for ザイリンクス Choice

Programmable Slew Rate andDrive Strength

Lowers dynamic power in I/Odrive.

Gives the user the ability tochoose various edge rates forsignal integrity vs. I/O dynamicpower.

Lowest slew/power should beused.

3-State DCI Dynamically assertabletermination during memory readremoves termination powerduring memory write.

Eliminates unnecessarytermination power when I/Oinput is not being used.

Stacked Silicon InterconnectTechnology

Saves 100X I/O connectionpower needed to bridge multipledevices together to get anequivalently sized device.

Offers unprecedented powersavings compared to amulti-device equivalent.

HSLVDCI Series Termination 50% input power reduction forFPGA inputs driven byHSLVDCI vs. split terminationplus IODELAY and input bufferpower

Offers users the ability to gain ahigh-performance, single-endedI/O standard and lower powerwithout the need for a paralleltermination.

Programmable IODELAYPower

70% input power reduction vs.high performance.

Offers the ability to selectivelyreduce IODELAY power forsmall reduction in performance.

Programmable ReferenceReceiver Power (HSTL, SSTL,LVDS)

50% input power reduction vs.high performance.

Offers the ability to selectivelyreduce power for the inputreceiver for a small reduction inperformance.

IBUF and DCI TerminationDisable

Eliminates power on IBUF andDCI termination when bus is inIDLE state.

Cuts power when the bus is notin use.The customer only paysfor DC power in I/O duringinputs to the device.



I/O の電力削減

また、ザイリンクスは HSLVDCI という基本的に直列終端の I/O 規格を持っています。これは FPGA 間の接続に有効なだけでなく、 RLDRAM のような外部メモリの DQ ピンからデータをキャプチャする場

合などにも有効です。 7 シリーズデバイスには、 HSTL および SSTL のためのユーザ変更可能なリファ

レンスレシーバー電力モードもあります。そして、ザイリンクスは 7 シリーズデバイスにおいても変

更可能な電力モードを持つ IODELAY ブロックを継続的に提供します。これらの 2 つの変更可能な電力

モードは I/O 単位で制御可能であるため、設計者は電力と性能のトレードオフを考慮しながら DC 電力

を削減できます。

メモリインターフェイスの電力

メモリインターフェイスの I/O 電力には 3 つの主要素があります。 1 つは PCB 配線のインピーダンス

整合のための DCI、次に I/O 電圧からコア電圧へのリファレンス入力レシーバー、後に信号をクロッ

クに同期させるための IDELAY です。これらの要素は相当量の電力を消費します。 Virtex-6 FPGA では、トライステート DCI によってメモリ書き込み動作中は自動的に終端を切り離すことで終端電力を

50% 節約できました。ザイリンクスは高性能モードと比較して 70% 節約可能なリファレンスレシー

バーおよび 50% 節約可能な IDELAY の低電力モードを提供します。これらの機能により、前世代では

同等インターフェイスで消費されていた電力の 50% 以上を節約できます。 7 シリーズ FPGA でザイリ

ンクスはその基盤を構築し、大限の電力削減を行うために各機能の微調整を行っています。

設計面で第一歩として、 VCCAUX を 2.5V から 1.8V へ下げることで VCCAUX によって電源供給される

すべてのアイテム (IDELAY や入出力バッファーなど) の 30% が節約できます (図 17 参照)。 X-Ref Target - Figure 17

図 17 : VCCAUX の電圧変更

WP389_17_021511

Input

PAD

OBUF

IBUF IOB

Output

VCCO

1.8V 2.5

VCCAUX

VCCAUX 1.8V 2.5


I/O の電力削減


7 シリーズ FPGA での新しい機能は、動作中に入力バッファーを無効にできることです。これは動的な

トライステート DCI 回路の改良と拡張によって実現しました。トライステート DCI 機能は、メモリへ

の書き込み動作中に終端が未使用のときは切り離す、もしくは無効にする機能から派生したものです。

しかし、前世代では、入力バッファーは出力もしくはメモリへの書き込み動作中にも電力を消費してい

ました。 7 シリーズ FPGA では、入力バッファーもメモリへの書き込み動作 (出力) 中に無効にできま

す。これにより書き込みと読み出しが 50% の比率の場合には、50% の電力削減が可能になります (図 18参照)。


図 18 : 入力バッファーと DCI 終端の無効化

WP389_18_021011

Tristate

TERMINATION OFF

Input

OBUF

IOBIBUF

IBUF OFF

Output

OE

VCCO

PAD

Memory Write

Tristate

TERMINATION OFF

Input

OBUF

IOBIBUF

IBUF OFF

Output

OE

VCCO

PAD

Memory Read



I/O の電力削減

このような機能を活用することで、メモリ書き込み中の電力の多くを削減できますが、メモリインター

フェイスが読み出しあるいは書き込みを行っていない場合も考えられます。これはアイドル状態と考え

られ、以前は DCI 終端および入力バッファーの両方がこの状態でも電力を消費していました。これを受

けて、7 シリーズ FPGA では、DCI と入力バッファーの一方または両方を無効にする新機能が追加され

ています (図 19 参照)。

7 シリーズ FPGA の場合、 I/O はメモリからの読み出し動作のような必ず必要な場合にのみ電力を消費

し、書き込み動作中もしくはアイドル状態の場合には電力を節約します。その結果、前世代の製品と比

べて 50% の電力削減となり、以前の同等のインターフェイスと比較すると 75% 以上の電力削減となり

ます (図 20 参照)。


図 19 : バスがアイドル状態の場合は、入出力バッファーおよび DCI 終端を無効化


図 20 : 7 シリーズ FPGA の入力電力削減

WP389_19_021011

Tristate

TERMINATION OFF

Input

OBUF

IOBIBUF

IBUF_OFF

Output

VCCO

OE

PAD

BUS IDLE

35

30

25

20

15

10

5

0

Pow

er (

mW

)

DDR2 1.8V DDR3 1.5V T_DCI(50% R/W)

Low PowerRef Receiver

Low PowerIODELAY

IBUF andDCI Disable

WP389_20_021511

> 75% Reduction

IDELAYReferenced ReceiverDCI


トランシーバーの電力削減


トランシーバーの電力削減

7 シリーズ FPGA のトランシーバーは、高性能と低ジッタを共に実現するよう適化されており、低消

費電力動作用の機能を備えています。各ファミリのトランシーバーは次のとおりです。

• Artix-7 FPGA GTP : 大 6.6Gb/s

• Kintex-7 FPGA GTX : 大 12.5Gb/s

• Virtex-7 FPGA GTH および GTZ : それぞれ大 13.1Gb/s および 28Gb/s

それぞれのトランシーバーには、設計者がその動作を柔軟にカスタマイズし、消費電力と性能のバラン

スを調整できるようにする機能があります。

7 シリーズの GTP および GTH トランシーバーのアーキテクチャは再設計されており、 Spartan-6 LXTと Virtex-6 HXT FPGA それぞれの GTP および GTH トランシーバーと比較すると、総消費電力が

>60% 削減されています。

Artix-7 ファミリに搭載されている GTP トランシーバーは大 6.6Gb/s のデータレートをサポートし、

コストと消費電力を重視するアプリケーションにおいて、も低い消費電力を実現するよう適化され

ています。 1 つの GTP クワッドにある 4 つのトランシーバーを 3.125Gb/s の同一レートで動作させた

場合の PMA の消費電力はたった 80mW です。

Virtex-7 XT および HT デバイスが備える GTH トランシーバーは、400G のラインカードなどチャネル

数が非常に多く、かつ高性能なアプリケーションにおける消費電力を低減するよう適化されています。

低ジッタ LC タンクと共有 PLL を使用し、 1 つの GTH クワッドにある 4 つのトランシーバーを

12.5Gb/s の同一レートで動作させた場合の PMA の消費電力は 148mW です。さらに、 Virtex-7 HTFPGA の GTZ トランシーバーは 28Gb/s のデータレートで、チャネルあたり 250mW の消費電力であ

りながら、十分きれいなデータアイを実現します。

7 シリーズトランシーバーのアーキテクチャには、LC タンクの電力を抑えた状態で、各トランシーバー

のリングオシレーターを使用できる高い柔軟性があります。また、 LC タンクとリングオシレーターの

両方を使用することで、1 つのトランシーバーの TX と RX それぞれを異なるスピード /プロトコルで動

作させることができます。つまり、 1 つのクワッドで複数のレートのトランシーバーを混在させて使用

することが可能です。

表 7 で説明している手法を用いてトランシーバー全体の消費電力を低減させることができます。

表 7 : 7 シリーズ FPGA におけるトランシーバーの消費電力の削減


Bypassable DFE Turns off the decision feedbackequalizer (DFE) circuitry whennot needed and uses the linearequalizer. The linear equalizer ismuch lower power than the DFEbecause of lower RX gain andminimal circuity. This is theLow Power Mode (LPM) of thereceiver.

Many non-backplaneapplications do not need DFE,which burns extra power, soXilinx gives designers a choicewhen servicing otherapplications.

Power Efficient Mode Source all four transceivers’high-speed clocks from one LCtank in a quad since ringoscillators of the quad arepowered down.For RX, the CDR can pull inplesiochronous differences.

Reduces power for multi-laneprotocols when all fourtransceivers of a quad arerunning at the same rate ordivision of that rate by 1, 2, 4, or8.

Separate AVCC and AVTT perQuad

Static power from unusedtransceivers is saved.

Offers the user the opportunityto remove power if sometransceivers will never be used.



まとめ

まとめ

ザイリンクスは、 7 シリーズ FPGA において FPGA とシステムに対する電力削減に総体的に取り

組み、飛躍的な電力削減に成功しました。 7 シリーズ FPGA は大 50% の総電力削減を提供しま

す。そして、それは大 (ワーストケース) プロセスで前世代の同じ大きさのデバイスと比較した

場合においても大幅な電力削減をもたらします (図 21 参照)。新しい I/O 機能、ならびにクロック

とロジックゲーティングを実現する進化したソフトウェアを利用することにより、さらに電力を削

減することが可能です。ザイリンクスは業界でも総電力の低い FPGA を提供しています。

改訂履歴

次の表に、この文書の改訂履歴を示します。

Notice of DisclaimerThe information disclosed to you hereunder (the “Information”) is provided “AS-IS” with no warranty ofany kind, express or implied.Xilinx does not assume any liability arising from your use of theInformation.You are responsible for obtaining any rights you may require for your use of thisInformation.Xilinx reserves the right to make changes, at any time, to the Information without notice andat its sole discretion.Xilinx assumes no obligation to correct any errors contained in the Information or toadvise you of any corrections or updates.Xilinx expressly disclaims any liability in connection withtechnical support or assistance that may be provided to you in connection with the Information.XILINXMAKES NO OTHER WARRANTIES, WHETHER EXPRESS, IMPLIED, OR STATUTORY,REGARDING THE INFORMATION, INCLUDING ANY WARRANTIES OF MERCHANTABILITY,FITNESS FOR A PARTICULAR PURPOSE, OR NONINFRINGEMENT OF THIRD-PARTYRIGHTS.


図 21 : ザイリンクス 7 シリーズ FPGA における総体的な電力削減への取り組み

Xilinx 40 nm

I/O Power

I/O Power

Dynamic Power

Dynamic Power

Maximum StaticPower

Maximum Static Power

Typical StaticPower

100

90

80

70

60

50

40

30

20

10

0

Nor

mal

ized

Tot

al P

ower

(%

)

Xilinx 28 nm

Up to 50%LowerPower

Increase UsablePerformanceand Capacity

Or

WP389_21_021511

–30%

–25%

–65%

日付バージョン内容

2011/02/24 1.0 初版リリース

2011/06/13 1.1 文書全体で 1L デバイスを -2L (0.9V) に変更。図 1、図 3、図 7 の更

新。表 3 および表 5 の更新。表 4 および表 7の追加。「改善された電圧

スケーリングオプション」、「7 シリーズ FPGA におけるダイナミック

電力の削減」の更新。「トランシーバーの電力削減」の追加。


Notice of Disclaimer


本資料は英語版 (v1.1) を翻訳したもので、内容に相違が生じる場合には原文を優先します。

資料によっては英語版の更新に対応していないものがあります。

日本語版は参考用としてご使用の上、新情報につきましては、必ず新英語版をご参照ください。


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