アナログ集積回路の レイアウト技術回路設計技術者 ファブレス企業...
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
アナログ集積回路の
レイアウト技術
担当
群馬大学 大学院電気電子工学専攻
小林春夫
群馬大学工学部電気電子工学科
「集積回路システム工学」 講義資料 (8)
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
内容内容内容内容
● レイアウト技術、デザインルール
● アナログ集積回路のレイアウトの注意点
• 素子マッチング
• 高速、高周波化の考慮
• CMOS ラッチアップ
• 抵抗、容量のレイアウト
• 電源、配線のレイアウト
• クロック分配
• 熱の影響の考慮
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
レイアウト設計(ICパターン設計)とIC
CMOSアナログICの
レイアウト設計
レイアウト設計データを
もとにファブリケーション
されたチップ
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
ICレイアウト設計とプリント基板設計
ICレイアウト設計はデスクリート回路でのプリント基板設計に対応
共通点:
● 配置と信号線・電源・GND配線は重要
● 高密度に配置配線できれば、
高速・高周波化、小型化、低コスト
相違点:
ICレイアウト設計はプリント基板設計に比べ
● サイズが数百分の1
● 部品(トランジスタ、R, C, L等)も作り込む
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
ICICICICレイアウトレイアウトレイアウトレイアウト技術技術技術技術のののの位置位置位置位置づけづけづけづけ
回路設計技術者
ファブレス企業
プロセス・デバイス技術者
ファンダリ企業
インターフェース部
● マスクデータ
● トランジスタ・モデル(SPICE パラメータ)
マスクデータによる回路設計者とプロセス技術者の仕事の切り分け
Mead-Conway 法
マスクデータ作成 ICのレイアウト
C. Mead and L. Conway, Introduction to VLSI Systems, Addison-Wesley, 1980.
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
in
out
VddVss
out
in
Vdd Vssout
p-subatrate
p-subatrate
n-well
p+ p+ n+ n+
p+ p+ n+ n+
p-subatrate
outfield oxide
gate oxidepolysilicon
n-well
Vdd Vss
CMOSインバータ
回路図
レイアウト図
断面図(モデル)
断面図(実際)
レイアウト技術
位置付け
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
アナログアナログアナログアナログ集積回路集積回路集積回路集積回路でのでのでのでのレイアウトレイアウトレイアウトレイアウト技術技術技術技術
アナログ集積回路では
回路設計とともにレイアウト設計は重要
高性能(高精度、高速高周波)
低コスト(小さなチップ面積)
CMOS: 素子ばらつきが大きい
特性のマッチングを考慮
バイポーラ: 比較的大きな電源電圧・バイアス電流
熱バランスを考慮
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
デザインルールデザインルールデザインルールデザインルール
レイアウトを行う際の素子間の最小距離、最小寸法等の
制約のルール
回路設計者とプロセス技術者との攻防
● デザインルールが緩い:
チップ面積が大(寄生容量大 回路性能下がる。
コスト大)
歩留まりがよい(プロセス技術者は楽)
● デザインルールが厳しい:
チップ面積が小(回路性能上がる。コスト小)
歩留まりが下がる(プロセス技術者は大変)
適切なトレードオフでデザインルールが決まる。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
Source Drain
Gate
Source Drain
Gate
diffusion bloats
overetched poly shrinks short circuit
as drawn as processed
レイアウト設計ルールを守らなかったときに生じる不良例 1
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
source
drain
gate
source
drain
gate
poly mask is shifted right
active mask shifted left
レイアウト設計ルールを守らなかったときに生じる不良例 2
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
デザインルール
Relu1 Relu2
レイアウトレイアウトレイアウトレイアウトをををを行行行行うううう上上上上でのでのでのでの制約制約制約制約のことでのことでのことでのことで、、、、
主主主主ににににリソグラフィーリソグラフィーリソグラフィーリソグラフィー技術技術技術技術ややややエッチングエッチングエッチングエッチング技術技術技術技術にににに依存依存依存依存したしたしたしたルールルールルールルールであるであるであるである。。。。
デザインルールデザインルールデザインルールデザインルールはははは大大大大きくきくきくきく分分分分けてけてけてけて以下以下以下以下のののの2種類種類種類種類ののののルールルールルールルールがあるがあるがあるがある。。。。
Rule1111::::最小線幅最小線幅最小線幅最小線幅ルールルールルールルール
「 「 「 「0.35umプロセスプロセスプロセスプロセス」」」」とはとはとはとは
Polyのののの最小線幅最小線幅最小線幅最小線幅ルールルールルールルールのことをのことをのことをのことを表表表表しているしているしているしている
Rule2::::最小間隔最小間隔最小間隔最小間隔ルールルールルールルール
((((1))))各層各層各層各層のののの最小寸法最小寸法最小寸法最小寸法ルールルールルールルール
各層各層各層各層のののの加工加工加工加工できるできるできるできる最小寸法最小寸法最小寸法最小寸法ののののルールルールルールルールでででで、、、、
最小線幅最小線幅最小線幅最小線幅とととと最小間隔最小間隔最小間隔最小間隔にににに関関関関するするするするルールルールルールルールがががが一般的一般的一般的一般的であるであるであるである。。。。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
((((2))))各層各層各層各層のののの重重重重ねねねね合合合合わせわせわせわせルールルールルールルール
2222つつつつ以上以上以上以上のののの層層層層のののの重重重重ねねねね合合合合わせにわせにわせにわせに関関関関するするするするルールルールルールルールでででで、、、、
主主主主にににに以下以下以下以下のののの2222つのつのつのつの観点観点観点観点よりよりよりより決決決決められているめられているめられているめられている。。。。
•マスクマスクマスクマスクがずれてもがずれてもがずれてもがずれても必必必必ずずずず重重重重なるようにするためのなるようにするためのなるようにするためのなるようにするためのルールルールルールルール
•マスクマスクマスクマスクがずれてもがずれてもがずれてもがずれても必必必必ずずずず重重重重ならないようにするためのならないようにするためのならないようにするためのならないようにするためのルールルールルールルール
Rule1::::Layer2にににに対対対対するするするするLayer1ののののオーバーラップルールオーバーラップルールオーバーラップルールオーバーラップルール
Layer1ととととLayer2をををを必必必必ずずずず重重重重ねるためのねるためのねるためのねるためのルールルールルールルール
Rule2::::Layer1ととととLayer3のののの間隔間隔間隔間隔ルールルールルールルール
Layer1ととととLayer3がががが必必必必ずずずず重重重重ならないようにするためのならないようにするためのならないようにするためのならないようにするためのルールルールルールルール
Layer1
Layer2 Layer3
Relu1
Relu2
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
デザインルール
1))))アルミニウムアルミニウムアルミニウムアルミニウム配線配線配線配線/ポリシリコンポリシリコンポリシリコンポリシリコン/拡散層拡散層拡散層拡散層((((線間線間線間線間ととととスペーススペーススペーススペース))))
2))))コンタクトコンタクトコンタクトコンタクト周辺周辺周辺周辺((((コンタクトサイズコンタクトサイズコンタクトサイズコンタクトサイズととととコンタクトコンタクトコンタクトコンタクト余裕余裕余裕余裕))))
3))))ゲートゲートゲートゲート・・・・コンタクトコンタクトコンタクトコンタクト余裕余裕余裕余裕
λ以上
λ以上
λ以上
λ以上
λ以上
λ以上
全てλ以上
アルミ/ポリ/拡散層
コンタクト
コンタクト
ゲートフリンジλ以上
ゲート・ポリシリコン
余裕λ以上
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
例:Diffusionの関するルール
N-Well to External P+DF11a
N-Well to External N+DF10a
N-Well Overlap P+DF9a
N-Well Overlap N+DF8a
N+ to P+DF7a
P+ SpaceDF6a
N+ SpaceDF5a
P+ WidthDF4a
N+ WidthDF3a
N-Well SpaceDF2a
N-Well WidthDF1a
Design RuleRule IDN-Well
N-Well
N+
P+
P+
P+
N+
N+DF1a
DF2a
DF8a
DF10a
DF7aDF3a
DF6a
DF4a
DF11a
DF9a
DF5a
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
Widthルールルールルールルール
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
Spaceルールルールルールルール(1)
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
Spaceルールルールルールルール(2)
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
Overlapルールルールルールルール(1)
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
Overlapルールルールルールルール(2)
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
(演習問題)
(例題) 下図のDRCエラーに対して最も適当な修正方法はどれでしょうか?
修正案
Poly : 共に最小線幅
さらに2つのPolyは別ノード
PolyのSpaceエラー発生
A.Polyを細くして
Spaceを増やす
B.Polyを移動して
Spaceを増やす
C.Poly Spaceを
埋める
(解答) 正解はB
(解説) AはPolyの最小線幅以下となり、別のエラーが発生
Cは確かにエラーは無くなるが、2つのPolyが電気的に接続されてしまい、
旧レイアウトと電気的特性が異なってしまう。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
(問題) デザインルールが表の値(最小寸法)の場合、ルールエラーとなるのは図の
A~Gのどれでしょうか? 複数個選びなさい。
1.0umN-Well to External P+DF11a
2.0umN-Well to External N+DF10a
2.0umN-Well Overlap P+DF9a
1.0umN-Well Overlap N+DF8a
1.0umN+ to P+DF7a
1.0umP+ SpaceDF6a
1.0umN+ SpaceDF5a
2.0umP+ WidthDF4a
2.0umN+ WidthDF3a
5.0umN-Well SpaceDF2a
5.0umN-Well WidthDF1a
Rule Value (Min)Design RuleRule ID
A.A.A.A.1.8um
B.B.B.B.2.2um
C.C.C.C.1.2um
D.D.D.D.1.7um
E.E.E.E.1.5um
F.F.F.F.1.5um G.G.G.G.1.9um
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
PMOSNMOS
A A´BSDD
GG
SB
B S
G
D D
G
S B
Poly-silicon(G)
SiO2
(insulator)
P-diffusion(B)
n-diffusion(S,D)
P-substraten-well
n-diffusion(B)p-diffusion(D,S)
metal-1
contact
平面平面平面平面
A-A’’’’断面断面断面断面
MOSトランジスタトランジスタトランジスタトランジスタのののの構造構造構造構造
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
PMOSNMOS
AA´
平面平面平面平面
A-A´́́́断面断面断面断面
metal-2
via-1
metal-1
contact
poly-silicon
p-diffusion
n-diffusion
n-well
n-diffusionp-diffusion
p-substrate
SiO2
(insulator)
CMOS集積回路集積回路集積回路集積回路のののの構造構造構造構造((((配線配線配線配線をををを含含含含むむむむ))))
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
NMOSとPMOS の
トランジスタサイズ
G
S
D
G
S
D
G
S
D
G
S
D
Vin
Vin
NMOS
PMOS
PMOS
NMOS
Wp
Wp
Lp
Ln
Lp
Ln
Vout
Vout
Wn
Wn
Vin Vout
Inverter:
とPMOSの を
NMOSの より2倍
程度大きくすることあり
Wp
Lp
Wn
Ln≒2・
Wp
Lp
Wn
Ln
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
配線配線配線配線・・・・コンタクトコンタクトコンタクトコンタクトのののの構造構造構造構造
n-well
stacked via
SiO2
(insulator)
Via-1
metal-2
metal-1
contact
P-substrate
metal 1 は全ての層と接続可能。
他層との接続は metal 1 を仲介する。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
コンタクトコンタクトコンタクトコンタクトととととViaコンタクト: 配線メタルとポリシリコン、拡散、ウェル、基板等への接続
Via: 1層目配線メタルと2層目配線メタルへの接続
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
基板基板基板基板、、、、ウェルウェルウェルウェルのののの電源電源電源電源、、、、グランドグランドグランドグランド等等等等へのへのへのへの接続接続接続接続
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
P+ N+ N+ P+ P+ N+
Rwell
PNPn-well
NPN
P-substrateRsubstrate
P-substrate
VSS VDD
out in
NPN
PNP
Rsubstrate
Rwell
0=VSS
VDD CMOSプロセス断面図と
寄生バイポーラ・トランジスタ
寄生バイポーラ・トランジスタ
とポジティブ・フィードバックに
よる破壊現象(ラッチアップ)
CMOSプロセス
と
ラッチアップ
ラッチアップを防ぐ
ためには
Rwell, Rsubstrate
の値を小さくする。
PMOS ソースの
直近に
ウェルコンタクト
NMOSソースの
直近に
基板コンタクト
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
基板基板基板基板コンタクトコンタクトコンタクトコンタクト、、、、ウェルウェルウェルウェル・・・・コンタクトコンタクトコンタクトコンタクト
ラッチアップを防ぐため、 substrate contact、well contact を設ける。
n well n well contact
pmos
pmos
p substrate contact
voutvin
vdd
vss
※ この図は p-substrate wafer の場合
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
CMOS インバータレイアウト図例
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
CMOS NAND レイアウト図例 CMOS NOR レイアウト図例
各セルで 上側をVdd,下側をVss配線、
また、“高さ H”を同じにしてセル間を接続しやすくする。
H
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32
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
バランスバランスバランスバランスよくよくよくよく取取取取れたれたれたれたCMOS NAND レイアウトレイアウトレイアウトレイアウト
Simple NAND Two Finget NAND Balanced NAND
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33
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
レイアウトレイアウトレイアウトレイアウトととととチップチップチップチップ面積面積面積面積
バイポーラIC
各トランジスタ間にアイソレーション必要
比較的チップ面積が大きくなってしまう。
CMOS IC PMOS間にアイソレーション不要、 NMOS間にアイソレーション不要、
チップ面積が小さくなる。
ただし、
PMOSとNMOS間にアイソレーション必要 基板電圧が異なるPMOS間にウェル分離必要 基板電圧が異なるNMOS間にウェル分離必要
この分 チップ面積が大きくなるので注意
MOSでは2つのトランジスタの
ドレイン、ソース等を共有できるので
小チップ面積。
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34
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
集積回路内集積回路内集積回路内集積回路内のののの素子素子素子素子のののの精度精度精度精度
● 集積回路内の素子特性 (トランジスタ、R, C, L)
☆ 絶対精度は悪い
ロット間、ウェーハー間、チップ間、チップ内
☆ 相対精度(同一チップ内比精度)は良い
これを利用したアナログ回路設計が行われる
● バイポーラとMOSの相対精度
☆ バイポーラのVbeばらつきは
MOSのVthばらつきより10分の1程度
☆ オペアンプのオフセット、ADC/DACの線形性等の
特性に影響
● 素子の物理的寸法が小さいほど相対精度は劣化する。
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35
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
微細CMOSプロセスでの素子特性ばらつきの増大
ΔVth は ゲート面積 W・L の平方根に反比例する。
● 微細CMOSを利用しようとするとばらつき増大
● W・Lを大きくして用いると微細化のメリットが失われる(コスト大、低速)
微細CMOSアナログ
回路設計での
大きな課題
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
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37
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
L1L2
W1W2
MOSトランジスタの特性のばらつき
W2=nW1, L2=L1
Vth1=Vth2
W1=W2, L1=L2
Vth1=Vth2
Tr1 Tr2Tr1 Tr2
製造工程製造工程製造工程製造工程においてにおいてにおいてにおいて、、、、 L1≠≠≠≠L2 , Vth1≠≠≠≠ Vth2, 特性特性特性特性ののののバラツキバラツキバラツキバラツキとなるとなるとなるとなる。。。。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
アナログ的にはMOSのソースとドレインは対称でない
どちらの端子をソースにするかでVthが異なる。
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39
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
どちらの端子をソースにするかで
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
電流ミラー回路のレイアウト設計の悪い例
Layout
M1 M2 M3 M4
D D
DD
S S
SS
VddG
正確なマッチング
が取れない
※M1とM4,M2とM3をペアにして使うなら問題ない
M1M2
M3 M4
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
MOSトランジスタのミスマッチ低減
(1) 電流を同一方向に
(2) L, Wを大きく
LWVTH
1∝∆
短チャネル、狭チャネル効果低減
斜めインプラの影響を排除
(カレントミラー、差動増幅器の入力)
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
整数倍カレントミラーのレイアウト
ミラー比を正確に
2W
WW
WW
定数をN倍する 同じ定数の素子を
N個並べる
● トランジスタの“端”の影響(狭チャネル効果)で、
Wと2Wのものの電流比は正確には2倍にならない。
● 電流2倍のものはWを2つ並べてドレインを結線する。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
電流電流電流電流モードモードモードモード回路回路回路回路でのでのでのでの整数比電流発生回路整数比電流発生回路整数比電流発生回路整数比電流発生回路ののののレイアウトレイアウトレイアウトレイアウト
S
D
W
G
S
D
8W
S
D
S
D
S
D
S
D
・・・
8個
正確なマッチングが
とれない。
1 8765432
W/L
LayoutLayout
改善
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
セグメントセグメントセグメントセグメント電流電流電流電流セルセルセルセル型型型型DADADADA変換器変換器変換器変換器
●メリット
・グリッチが小さい
・入出力間の単調性
が 確保できる
●デメリット
・回路規模が大きい
・サンプリング速度が
やや低下する
RRRR
T15T15T15T15
IIII
T14T14T14T14 T2T2T2T2 T1T1T1T1
IIIIIIIIIIII
VoutVoutVoutVout
DECODERDECODERDECODERDECODER
出力出力出力出力TTTT1111~~~~TTTT15151515
入力入力入力入力BBBB0000~~~~BBBB3333
4bitセグメント型DA変換器
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
セグメントセグメントセグメントセグメント型型型型DA変換器変換器変換器変換器のののの電流電流電流電流セルセルセルセル配列配列配列配列ののののレイアウトレイアウトレイアウトレイアウト
IIII
RRRR
TFTFTFTF
IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIII
TETETETE TDTDTDTD TCTCTCTC TBTBTBTB TATATATA T9T9T9T9 T8T8T8T8 T7T7T7T7 T6T6T6T6 T5T5T5T5 T4T4T4T4 T3T3T3T3 T2T2T2T2 T1T1T1T1
入力7の場合
Vout=7IR
Random Walk (酔歩)状にレイアウト
T1 T2 T4T3
T5 T6 T8T7
T9 TA TCTB
TD TE TF
TE T3 T9T7
T6 T1 T5TC
T8 TA TBTF
T4 TD T2DAC線形性改善
規則的に電流セルをレイアウト
電流源のシステマテック・ミスマッチのDAC非線形性への影響
大 小
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
セグメントセグメントセグメントセグメントDACののののONさせるさせるさせるさせる順番順番順番順番
columun
line
通常
1
2
3
4
5
6
7
8
1 2 3 4 5 6 7 8
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
セグメントセグメントセグメントセグメントDACののののONさせるさせるさせるさせる順番順番順番順番
コモンセントロイド
上下左右対称
line
columun
1 23 4
1
2
3
4
1本のline線に全columun線が1箇所ずつ対応し、
同じcolumun線が重複しないようにする。
Colunum信号配線が複雑
Local Decoderがそのまま使える。
提案
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
6ビットビットビットビットのののの場合場合場合場合
線対称になるように
半分に分配
対象になるように配置
90°回転
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49
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
6ビットビットビットビットのののの場合場合場合場合((((8888xxxx8888====64646464))))
前の4色と対象に追加の4色を配置
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50
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
MOSトランジスタのペアのミスマッチ低減
Common Centroid配置
共通の重心
コモンセントロイド(Common Centroid) レイアウト
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
バイポーラトランジスタ・ペアのコモンセントロイド配置
↓
1Q 2Q
↓
aQ 2aQ2 bQ1aQ1
aQ1
bQ1
aQ2
bQ2
面積半分のエミッタ2つに分解
レイアウト
等価
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
櫛形レイアウト (Comb Layout)
D
G
S
W/Lが大きい場合
D
S
G
Coxはこの面積に比例=W・M
W
M
L
drainの面積=W・M
sourceの面積=W・M ※Mの最小値は決まっている
Layout
チャネル幅Wが大きなMOSトランジスタ
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
S
S
S
S
S
D
D
D
D
M'
M'
M'
M'
M'
M'
M'
MM
m
G
メタルで配線
櫛形レイアウト
※M’はMの2倍よりも小さくできる
M’<2M M’=M+α≒1.2M
W=2m × 4= 2m
Drainの面積 =M’ × m × 4
=1.2M ×W/8 ×4
=0.6MW
Sourceの面積 =M’ × m×3 + m ×M ×2
=1.2M × W/8 ×2 + W/8 ×M ×2
=0.55MW
Drain、Sourceとも面積が小さくなる。
ソース、ドレインの寄生容量が小さくなる
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
櫛形レイアウトとコモンセントロイドの組み合わせ
Layout
G2
D1 D2
G1M1 M2
S
G1
D1
S
D2
S
S
D1
D2
m
G2
寄生容量は減り、マッチングも改善する。
M1 : W = 3m
M2 : W = 3m
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55
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
両端にダミートランジスタを設ける
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
ミラー容量(ドレイン容量)の低減
Vin
Vout
Vdd
ここの寄生容量
を減らしたい
DGS
W
Layout
高周波回路ではゲート抵抗の低減レイアウトも重要
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
シート抵抗
シート容量
d
S
W
LR
w
L
hhW
LR s===
ρρ
・h
Rs
ρ=
ただし、
sR をシート抵抗
参考 MOSISの poly siliconは =2.5Ω/sR
SCd
SC s・== ε ただし、
d
SCs =
sC をシート容量
W
L
受動素子(R,C)のレイアウト
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
ダミーダミーダミーダミー抵抗抵抗抵抗抵抗のののの配置配置配置配置によるによるによるによる抵抗比抵抗比抵抗比抵抗比マッチングマッチングマッチングマッチングのののの向上向上向上向上
● 両端の抵抗と内部の抵抗とで、物理的な条件(プロセス条件)が異なる。
正確な抵抗比マッチングをとることができない。
● 両端に実際には使わないダミー抵抗を付け加える。
ダミーに挟まれた抵抗のみ使用することで、マッチングは改善される。
R R RRR R
・・・
ダミー抵抗
実際に回路で使用
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
例: ADCの参照電圧発生用
抵抗ラダーのレイアウト
via 抵抗
ばらつき大
poly silicon
コンパレータ回路群へ
抵抗マッチングの考慮の際のVia 抵抗の影響
Via抵抗のばらつき大
●複数個Viaを設けて平均化、低抵抗化
● Viaに電流が流れないレイアウト
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
コモンセントロイド・レイアウト法による
容量マッチングの向上
1C
2C
aC1
bC1
aC2
bC2
1C
2C
bC 1
aC 1
aC 2
bC 2
改善
Layout
Layoutミスマッチが
大きい
ミスマッチが減る
面積半分
21 CC = としたい場合
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
容量容量容量容量ののののマッチングマッチングマッチングマッチングをとるためのをとるためのをとるためのをとるためのレイアウトレイアウトレイアウトレイアウト
1C
1C
1C
1C
1C
1C
1C
1C2C
8
1C
1
2C
正確な8:1の容量比がとれない。
● 同じ容量を8個並列接続で
“端”の影響(フリンジ容量)
を除去
● 重心を同じくする
コモン千トロイド法で
“傾斜”の影響を除去
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
R, C のミスマッチ低減のための
C1
C2
容量 抵抗
ダミー
ダミー
R2R1
Common Centroid 配置
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
Vdd Vdd-ΔV
電流
L
GND
circuit1 circuit2
電源配線
レイアウト
電圧降下
ΔV=R・I∝L・I
対処法1 Lが短くなるように、
回路を縦長にレイアウト。
電流
電流
Vdd Vdd-ΔV
circuit2circuit1
GND
対処法2VddとGNDに流れる電流が
同じ向きにする。
Vdd Vdd
GND GND
Circuit 1
Circuit 2
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
Ib
Vee電流
電圧
トランジスタの位置
Vb1 Vb2 Vbn
Vb1
Vb2
Vbn
Vee1 Vee2 Veen
Vee1Vee2
Veen
ベース電流とGND電流
を同じ方向に流す。
各バイポーラトランジスタ
のベース・エミッタ間電圧
が一定。
バイポーラトランジスタのベース電流によるIRドロップ
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
電源配線
A B
R R
R R
R R
A B
A B
電流の変化大
Layout
改善
電流はほぼ一定
Vdd
Vdd
IRドロップ、
寄生インダクタの影響
を考慮
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
ソース寄生抵抗に注意
S D S D S D S D
電源幹線 電源幹線
寄生のソース抵抗、
(パワー系、高周波系では)ソース・インダクタ
に注意。 この部分の配線は短くする。
電流ミラー回路のレイアウト
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
差動信号配線レイアウト
並行
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
配線と寄生インダクタ
●寄生インダクタは高周波系、パワー系回路で特に問題になる。
インダクタは電流変化により電圧を発生する。
V(t) = L I(t)d
dt
I(t) = I0 sin (ωt) のとき V(t) = L ω I0 cos(ωt)
V(t) は L, ω, I0に比例する。
ω 大: 高周波回路、 I0大: パワー回路
● 寄生インダクタ L を小さくするためには
配線長を短くする (L は配線長に比例)
配線幅を広くする (L は配線幅に反比例)
例: ボンデングワイアを2本使用すれば Lは半分
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
C =ε
d
S基板との容量大 高周波信号配線に向かない
C
C
d
電源など
多層配線
一番上層の配線は基板との寄生容量が小さい.
高周波信号の配線
オンチップ・インダクタ作成 に使用する.
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70
アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
他の回路ブロック上にアナログ信号線をはわせてはいけない。
容量、相互インダクタ結合による信号の干渉が生じる。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
電源ノイズ低減
基準電圧
発生回路
電圧変換/
トリミング
Voltage
follower
VEXT1
VREF
負荷
VBGR
VEXT2
VSS1 VSS2
シールド線
VINT
信号線をGND線でシールドしノイズ低減
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
再生波形
(150.1MHz 入力、300Msps変換周波数)
再生波形
(200.1MHz 入力、300Msps変換周波数)
8ビット高速AD変換器の評価結果
武蔵工業大学 堀田先生資料より
サンプリング周波数が高い。
歪みが大きい
高速AD変換器では多くのコンパレータへのクロック分配の配線・レイアウトが重要
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
V
A
t∆t
∆V
tfA
V inπ2sin2
= infAt
V⋅⋅=
∆
∆πmax|
inN f
t⋅
=∆π2
1
MHzfin 300= 8=N12
111015.4
1041.2
1 −×=×
=∆tとすれば
8ビット高速AD変換器の歪の原因
CLK fin
武蔵工業大学 堀田先生資料よりサンプリング・クロックス・キューが原因
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
クロックスキュー
デジタルLSIのクロック分配
� クロックスキュー
� クロックジッタ
� クロック・バッファ・ツリー
クロック・バッファ・ツリー
同期式デジタルLSI上
多数Flip-Flopに
小スキューのクロックを
分配する必要。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
同期式デジタルLSI上でのクロック分配
各クロックバッファでは、配線長を同じに、負荷を同じにする。
チップの端から端までクロック・スキューを最小。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
Q1 Q2
Q3
発熱の影響の考慮
熱バランスを考慮したレイアウト
熱バランスを考慮しないレイアウト
例: バイポーラ
差動アンプの
レイアウト
バイアス電流大のバイポーラトランジスタ等
パワー系デバイスや
センサ回路等高精度アナログ回路の
レイアウト設計には「熱の影響」を
考慮する必要あり。
発熱による温度上昇まで考慮した
回路シミュレータの市販のものはない。
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アナログアナログアナログアナログ技術技術技術技術シリーズシリーズシリーズシリーズ アナログアナログアナログアナログ集積回路集積回路集積回路集積回路
その他のレイアウト技術とまとめ
●デジタル回路からのノイズ回り込み低減のためのガードリング等レイアウト
● バイアスの分配
チップ全体(global)には電流で、局所回路(local)では電圧でバイアスを分配
● 信頼性、歩留まり向上のためのレイアウト
- Via は2個以上つける
- 配線幅は電流1mAに対し1um以上(ElectroMigrationの考慮)
- 電源、GND等幅が広い配線にはスリットを設ける
DFM (Design for Manufacturablity、製造のし易さ)と関連した
レイアウト技術も重要な話題
● バックアノテーション: レイアウト後に配線の寄生容量、寄生抵抗を抽出し
これらをSPICEファイルにいれて回路全体をシミュレーションし
性能を確認する必要がある。
● “見た目”がきれいなレイアウトは良いレイアウトであることが多い。
信頼性の高い高性能化アナログ集積回路の実現のためには、
回路設計とともにレイアウト設計は重要である。