分子レベルの薄さの高誘電体ナノシート-ビーカー電子素子をつくる新技術-

長田 実・佐々木高義

（独）物質・材料研究機構 国際ナノアーキテクトニクス研究拠点

JSTシーズ新技術説明会H20年10月28日 JSTホール

酸化チタンナノシート Ti0.87O2(厚さ1nmの高誘電体ナノ材料)

1 nm

10 μm

高誘電体材料（高誘電体材料（HighHigh--kk材料）材料）

■ 誘電体：電子機器の重要なコンポーネント

メモリ，トランジスタ，コンデンサ…

デバイスの高性能化・高集積化

誘電体薄膜の高容量化が不可欠

デバイスの高性能化・高集積化

誘電体薄膜の高容量化が不可欠

■ キーマテリアル： 高誘電体ナノ材料

・高い誘電率の持つ（High-k）材料 (ε)

・nmオーダーの薄膜化 (d)

■ キーマテリアル： 高誘電体ナノ材料

・高い誘電率の持つ（High-k）材料 (ε)

・nmオーダーの薄膜化 (d)

C =ε ⋅ Sd

（誘電率）（面積）（容量）

（膜厚）

比例関係

反比例関係

高容量化の相乗効果！

高誘電体高誘電体 (High(High--k) k) 材料の候補材料の候補

Log (ε)

1 10 100

10~20Al2O3Ta2O5

〜30HfO2

＞200(Ba,Sr)TiO3

(ペロブスカイト)

3.9SiO2

電極

高誘電体

●● DRAMメモリ, 積層コンデンサ用 ●●●● DRAMメモリ, 積層コンデンサ用 ●●

+- - -

+ +

+- - -

+ +

電極

●● トランジスタ・ゲート膜用●●

●● トランジスタ・ゲート膜用●●

比誘電率

現在の実用材料 High-k材料の候補

ゲート

ドレインソース

High-kゲート絶縁膜

① 製造時 (熱処理過程) の基板界面劣化

② リーク電流による消費電力の増大

③ 薄膜化に伴う誘電率の低下（サイズ効果）

① 製造時 (熱処理過程) の基板界面劣化

② リーク電流による消費電力の増大

③ 薄膜化に伴う誘電率の低下（サイズ効果）

電極

誘電体

基板

デバイス設計・高容量化が困難デバイス設計・高容量化が困難

0

100

200

300

0 20 40 60 80 100

î‰óU

ìdó¶

ñååÝ (nm)

誘電率低下

① 基板界面劣化(低誘電率層，組成ズレ)

② リーク電流

高誘電体本来の性能が得られない！高誘電体本来の性能が得られない！

従来技術の問題点従来技術の問題点

③ サイズ効果の壁 (Ba,Sr)TiO3③ サイズ効果の壁 (Ba,Sr)TiO3高誘電体薄膜の機能劣化要因高誘電体薄膜の機能劣化要因

ナノシートの作製

層状結晶を基本ブロックの１層にまで剥離層状結晶を基本ブロックの１層にまで剥離

AFM

T. Sasaki et al., J. Am. Chem. Soc.120, 4682 (1998)

単層剥離

コロイド化

1nm（原子数個に相当）の厚さを持つ新タイプの酸化チタンナノ結晶

1nm

層状結晶 ナノシート

Ti

O

【【本研究のシーズ本研究のシーズ】】 高誘電体ナノシート高誘電体ナノシート

Ti0.87O2[Ti0.87O2]・

K+

酸化チタンナノシート

誘電体キーブロックを抽出

チタン酸化物＝高誘電体 (ε > 100)

チタン酸化物＝高誘電体 (ε > 100)

(Ba,Sr)TiO3, SrTiO3・・・TiO2 (ルチル)

高誘電体ナノシート高誘電体ナノシート --究極な薄さの究極な薄さの高誘電体ナノブロック高誘電体ナノブロック--

Ti0.87O2

トップダウン手法（微細化・薄膜化）

トップダウン手法（微細化・薄膜化）

膜厚 d (nm)

容量

0 20 3010

従来のHigh-k材料

ナノシートボトムアップ手法ボトムアップ手法

従来の材料では到達困難な薄膜化と高容量化が実現

従来の材料では到達困難な薄膜化と高容量化が実現

薄膜化限界

「もともと薄いナノブロックを使う」

【構造の特徴】TiO6ブロックだけで構成

C =ε ⋅ Sd

① 室温・溶液プロセス ：シンプルな素子製造プロセス，基板界面劣化を回避① 室温・溶液プロセス ：シンプルな素子製造プロセス，基板界面劣化を回避

高誘電体ナノシートのデバイス応用のメリット高誘電体ナノシートのデバイス応用のメリット

② ナノ薄膜でも高誘電率 ：優れた誘電体ナノブロックのボトムアップ集積

5~15 nmの超薄膜で世界最高の誘電率 (ε~125)

② ナノ薄膜でも高誘電率 ：優れた誘電体ナノブロックのボトムアップ集積

5~15 nmの超薄膜で世界最高の誘電率 (ε~125)

③ 低リーク電流・省エネ特性：リーク電流特性を抑制した低消費電力素子③ 低リーク電流・省エネ特性：リーク電流特性を抑制した低消費電力素子

積層コンデンサ

積層コンデンサ

低誘電体層欠陥なし基板

基板

ナノシート

M. Osada et al., Adv. Mater. 18, 1023 (2006); 未来材料 7, 48 (2007)

【【メリットメリット①①】】低コスト低コストのの室温・溶液プロセス室温・溶液プロセス

【室温・溶液プロセス】

分子層１層ずつの積層で

高品位積層ナノ薄膜

【室温・溶液プロセス】

分子層１層ずつの積層で

高品位積層ナノ薄膜

原子平滑基板（SrRuO3）

紫外光照射ポリマー分解

紫外光照射ポリマー分解

積層ナノ薄膜積層ナノ薄膜

緻密化

超音波処理ナノシート

欠陥除去

ナノシートを綺麗に並べるひと工夫原子レベル平滑基板と超音波緻密化処理

T. Tanaka et al., Adv. Mater. 16, 872 (2004)

ナノシート

[Ti0.87O2]δ−

レイヤーバイレイヤー積層

10 μm

AFM像AFM像１層膜 (膜厚1nm) ５層積層膜（5nm） １0層積層膜（10nm）

原子レベルの平滑性

(平均ラフネス0.36 nm)

断面TEM像断面TEM像

ナノシート積層構造

ナノシート積層構造

3 nm

エポキシ

基板良好な界面！

(界面反応層なし）

高品位積層ナノ薄膜の実現高品位積層ナノ薄膜の実現 --室温・室温・溶液プロセスで積層溶液プロセスで積層コンデンサコンデンサ--

1 nm

【高誘電体ナノシート】数ナノ領域で最高の比誘電率125

DRAM，High-kゲート絶縁膜：将来の薄膜化・高機能化に対応

【高誘電体ナノシート】数ナノ領域で最高の比誘電率125

DRAM，High-kゲート絶縁膜：将来の薄膜化・高機能化に対応

●●● 誘電体ナノ薄膜の誘電特性 ●●●●●● 誘電体ナノ薄膜の誘電特性 ●●●

SrBi2Ta2O9（ε=53）

●

【【メリットメリット②②】】ナノ薄膜で高誘電率ナノ薄膜で高誘電率

SrBi4Ti4O15（ε=200）

●

0

50

100

150

300

0 10 20

比誘

電率

膜厚 (nm)

BST (εr~300)

HfO2-Al2O3 HfO2ZrO2

TiO2-La2O3

TiO2 (Rutile)

~~~~ ナノシート(Ti(Ti0.870.87OO22))nn

サイズフリー誘電特性

【既存の材料】サイズ効果による誘電率低下

【ナノシート】サイズ効果フリー

（量子サイズ効果の壁を破る！）

【既存の材料】サイズ効果による誘電率低下

【ナノシート】サイズ効果フリー

（量子サイズ効果の壁を破る！）

●●● 誘電体ナノ薄膜の膜厚依存性 ●●●●●● 誘電体ナノ薄膜の膜厚依存性 ●●●

ナノシート

DRAM用(Ba,Sr)TiO3

サイズ効果の壁

誘電率低下

ボトムアップ手法

優れた誘電体ナノブロックの積層

ボトムアップ手法

優れた誘電体ナノブロックの積層

トップダウン手法

サイズ効果フリー誘電特性サイズ効果フリー誘電特性

膜厚5 nm

●●● DRAM素子の単位面積当たりの容量 ●●●●●● DRAM素子の単位面積当たりの容量 ●●●

高誘電体ナノシート

High-k酸化物

Ta2O5：ε=20

サイズ効果による容量低下

ペロブスカイト

(Ba,Sr)TiO3：ε=200

3 nm付近薄膜化限界

20 nm付近薄膜化限界

F/μm2

105

104

103

102

101

数ナノでも高容量保持数ナノでも高容量保持

約２桁高容量化

高誘電体ナノシートの高誘電体ナノシートのDRAMDRAMメモリ応用メモリ応用

【【メリットメリット③③】】低リーク低リーク電流電流・省エネ・省エネ効果効果

10 -10

10 -8

10 -6

10 -4

10 -2

10 0

0 0.5 1 1.5 2

リー

ク電

流密

度 (

A/cm

2)

印加電圧 (V)

5 層 (5 nm)

10 層 (10 nm)

15 層 (15 nm)

HfO2, Ta2O5

SiO2

(Ti0.87O2)n

■ 10-7 A/cm以下の良好な絶縁特性

■ 既存のHigh-k材料と比べ3〜4桁低下

■ 10-7 A/cm以下の良好な絶縁特性

■ 既存のHigh-k材料と比べ3〜4桁低下

リーク電流抑制した低電力消費型素子の実現！リーク電流抑制した低電力消費型素子の実現！

●●● 誘電体ナノ薄膜のリーク電流・消費電力特性 ●●●●●● 誘電体ナノ薄膜のリーク電流・消費電力特性 ●●●

リーク電流（電力消費）

② 低コストの室温溶液プロセスで，高品位の積層薄膜素子の作製に成功② 低コストの室温溶液プロセスで，高品位の積層薄膜素子の作製に成功

まとめまとめ

① 分子レベルの薄さの高誘電体ナノシートを開発① 分子レベルの薄さの高誘電体ナノシートを開発

③ 5~15 nmの超薄膜で世界最高レベルの誘電率 (ε~125)，低リーク電流特性③ 5~15 nmの超薄膜で世界最高レベルの誘電率 (ε~125)，低リーク電流特性

【現在】次世代の高容量メモリ，低消費電力型トランジスタへ向けた応用展開

基板

想定される用途・業界想定される用途・業界

・積層コンデンサ，DRAM用キャパシタ膜

（従来の高誘電体材料では到達困難な薄膜化と約1000倍の高容量化が可能）

・分子エレクトロニクス，有機トランジスタ用のキャパシタ膜，ゲート絶縁膜

・低コスト・低環境プロセスによる電子素子の作製技術

想定される用途

・電機メーカー，電子部品メーカー，半導体メーカー

・デバイス製造メーカー，フィルムメーカー，化学メーカー他

想定される業界

実用化に向けた課題，実用化に向けた課題，企業への期待企業への期待

・実験室レベルでは，再現性良く小型デバイスを作製することが可能．

しかし，大量生産を考えた場合，製造プロセスのスケールアップが課題．

・既存デバイスへの応用（例えば積層コンデンサ，DRAM用キャパシタ膜）

では，現在とのデバイス製造プロセスとのマッチングの検討が必要．

・各種デバイスを想定した最適素子構造の設計．

（積層コンデンサ，DRAM，トランジスタ用のセル設計）

・製造プロセス，特に，印刷技術や溶液プロセスをベースとした薄膜製造プロ

セスの技術を持つ企業との共同研究を希望．

・分子エレクトロニクス，透明電子デバイス，フレキシブルエレクトロニク

ス分野への展開を考えている企業には，本技術の導入が有効と思われるた

め，これらの分野での共同研究を希望．

企業への期待企業への期待

実用化に向けた実用化に向けた課題課題

本技術に関する知的財産権本技術に関する知的財産権

発明の名称：ナノ超薄膜誘電体とその製造方法

出願番号：特願2006-035583

出願人：独立行政法人物質・材料研究機構

発明者：長田 実・佐々木高義

発明の名称：誘電体膜と誘電体素子及びその製造方法

出願番号：特願2008−135379

出願人：独立行政法人物質・材料研究機構

発明者：長田 実・佐々木高義

お問い合わせ先お問い合わせ先

科学技術振興機構（ＪＳＴ）技術移転促進部 シーズ展開課

技術移転プランナー 坂本 隆

ＴＥＬ ： ０３－５２１４ － ７５１９ＦＡＸ ： ０３－５２１４ － ８４５４E-mail： t2sakamo@jst.go.jp