アーキテクチャ fpga メモリインターフェイスソ …...logicore ip ultrascale...

LogiCORE IP UltraScale アーキテクチャ FPGA メモリインターフェイスソリューション

製品ガイド

Vivado Design Suite

PG150 2015 年 4 月 1 日

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UltraScale アーキテクチャ FPGA MIS v7.0 japan.xilinx.com 2PG150 2015 年 4 月 1 日

目次

セクション I : 概要

IP の概要

セクション II : DDR3/DDR4

第 1 章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

第 2 章 : 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

第 3 章 : コアのアーキテクチャ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

メモリコントローラー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16ECC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

PHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

第 4 章 : コアを使用するデザインクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

DDR3 の PCB ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

DDR4 の PCB ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

ピンおよびバンクの規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

x4 RDIMM のピンマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

第 5 章 : デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

MIG I/O ピン配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

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第 6 章 : サンプルデザインサンプルデザインのシミュレーション (標準ユーザーインターフェイスのデザイン). . . . . . . . . . . . . . . . . . . . . . 150

プロジェクトベースのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

非プロジェクトベースのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

シミュレーション速度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

Synplify Pro ブラックボックステスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

CLOCK_DEDICATED_ROUTE 制約および BUFG のインスタンシエーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

第 7 章 : テストベンチスティミュラスパターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

バス使用率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

サンプルパターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

パフォーマンストラフィックジェネレーターのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

セクション III : QDR II+ SRAM

第 8 章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

第 9 章 : 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

第 10 章 : コアのアーキテクチャ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176PHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

第 11 章 : コアを使用するデザインクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

QDR II+ SRAM の PCB ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

ピンおよびバンクの規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189


MIG I/O ピン配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197





シミュレーション速度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

Synplify Pro ブラックボックステスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213




第 14 章 : テストベンチ

セクション IV : RLDRAM 3

第 15 章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

第 16 章 : 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

リソース使用量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

第 17 章 : コアのアーキテクチャ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

メモリコントローラー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

ユーザーインターフェイスの割り当て . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224PHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

第 18 章 : コアを使用するデザインクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

RLDRAM 3 の PCB ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

ピンおよびバンクの規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235


MIG I/O ピン配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246





シミュレーション速度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257



セクション V : トラフィックジェネレーター

第 22 章 : トラフィックジェネレーター概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

シンプルトラフィックジェネレーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263



アドバンストトラフィックジェネレーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

セクション VI : 複数の IP コア

第 23 章 : 複数の IP コア複数の IP コアを含むデザインの作成. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

バンクの共有 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

入力クロックソースの共有 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

XSDB および dbg_clk の変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

PBLOCK および MMCM 制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

セクション VII : 付録

付録 A : 移行およびアップグレード

付録 B : デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

ハードウェアのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

付録 C : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281



セクション I : 概要

IP の概要


http://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG150&Title=LogiCORE%20IP%20UltraScale%20%26%2312450%3B%26%2312540%3B%26%2312461%3B%26%2312486%3B%26%2312463%3B%26%2312481%3B%26%2312515%3B%20FPGA%20%26%2312513%3B%26%2312514%3B%26%2312522%3B%20%26%2312452%3B%26%2312531%3B%26%2312479%3B%26%2312540%3B%26%2312501%3B%26%2312455%3B%26%2312452%3B%26%2312473%3B%20%26%2312477%3B%26%2312522%3B%26%2312517%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%20%20v7.0%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=&docPage=6

UltraScale アーキテクチャ FPGA MIS v7.0 japan.xilinx.comPG150 2015 年 4 月 1 日

7 Production 製品仕様

はじめに

ザイリンクス UltraScale™ アーキテクチャ FPGA のメモリインターフェイスソリューション (MIS) コアは、あらかじめ構築されたコントローラーと物理層 (PHY) を組み合わせたコアであり、 UltraScale アーキテクチャ FPGA を使用したユーザーデザインを、 DDR3/DDR4 SDRAM、 QDR II+ SRAM、RLDRAM 3 デバイスに接続するインターフェイスを提供します。

この製品ガイドでは、 UltraScale アーキテクチャ FPGA 用のDDR3/DDR4 SDRAM、QDR II+ SRAM、RLDRAM 3 LogiCOREIP インターフェイスコアの使用、カスタマイズ、シミュレーションの方法について解説します。コアアーキテクチャについても説明し、そのカスタマイズ方法および接続方法の詳細も示します。

機能

DDR3/DDR4 SDRAM、 QDR II+ SRAM、 RLDRAM 3 インターフェイスの機能については、次のセクションを参照してください。

• DDR3/DDR4 SDRAM : 第 1 章の「機能概要」

• QDR II+ SRAM : 第 8 章の「機能概要」

• RLDRAM 3 : 第 15 章の「機能概要」

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ (1) Virtex® および Kintex® UltraScale ファミリ


ユーザーインターフェイス

ユーザー

リソース表 2-1、表 2-2、表 9-1、表 16-1 参照

コアに含まれるもの

デザインファイル RTL

サンプルデザイン Verilog

テストベンチ Verilog

制約ファイル XDC

シミュレーション

モデルなし


ソフトウェア

ドライバー

N/A

テスト済みデザインフロー (2)

デザイン入力 Vivado Design Suite

シミュレーション(3)

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノートガイド、インストール

およびライセンス』を参照

合成 Vivado 合成

サポート

japan.xilinx.com/support で提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、『Vivado Design Suiteユーザーガイド : リリースノートガイド、インストールおよび

ライセンス』を参照

3. ビヘイビアーシミュレーションのみがサポートされており、ネッ

トリスト (合成後および実装後) シミュレーションはサポートさ

れていません。

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.1;t=vivado+release+notes



http://japan.xilinx.com/support






UltraScale アーキテクチャ FPGA MIS v7.0 www.xilinx.com 8PG150 2015 年 4 月 1 日

セクション II : DDR3/DDR4

概要

製品仕様

コアのアーキテクチャ

コアを使用するデザイン

デザインフローの手順

サンプルデザイン

テストベンチ

http://www.xilinx.com



第 1 章

概要ザイリンクス UltraScale™ アーキテクチャには、DDR3/DDR4 SDRAM メモリインターフェイスソリューション (MIS)コアが含まれます。 MIS コアは、これら SDRAM タイプのメモリに接続するためのインターフェイスソリューションを提供します。メモリコントローラー全体のソリューションと、物理層 (PHY) のみを提供するソリューションの両方をサポートしています。 DDR3/DDR4 コアの UltraScale アーキテクチャは次の上位ブロックで構成されます。

• コントローラー ― ユーザーインターフェイスからのバーストトランザクションを受信し、 SDRAM との間のトランザクションを生成します。コントローラーは SDRAM のタイミングパラメーターとリフレッシュを制御します。書き込み/読み出し時のバスの方向切り替えに伴うデッドサイクル数を減らすために、これらの両トランザクションを結合します。さらに、 SDRAM へのデータバス使用率を改善するためにコマンドの並べ替えも実行します。

• 物理層 ― SDRAM への高速インターフェイスを提供します。この層には FPGA 内のハードブロックと、それらハードブロックと SDRAM 間で適なインターフェイスタイミングを確保するために使用されるソフトブロックキャリブレーションロジックが含まれます。

UltraScale アーキテクチャに新たに導入されたハードブロックによって、大 2400Mb/s のインターフェイス速度を実現できるようになりました。 SDRAM トランザクション、タイミング、リフレッシュは、すべてアプリケーションロジックが処理します。

° ハードブロックには次の機能があります。

- データのシリアライズと送信

- データのキャプチャとデシリアライズ

- 高速クロックの生成と同期

- 電圧および温度のトラッキング機能を備えた、ピンごとの粗精度/細精度の遅延調整エレメント

° ソフトブロックには次の機能があります。

- メモリ初期化 ― キャリブレーションモジュールは、メモリタイプ固有の JEDEC® 準拠初期化ルーチンを提供します。必要に応じて初期化プロセスの遅延をバイパスしてシミュレーション時間を短縮できます。

- キャリブレーション ― キャリブレーションモジュールは、ハードブロック内のすべての遅延を設定し、ソフト IP がメモリインターフェイスで適切に動作するようにする包括的な方法を提供します。インターフェイス性能を適化するために、各ビットを個別にトレーニングしてから結合します。キャリブレーションプロセスの結果はザイリンクスのデバッグツールで確認できます。キャリブレーションの完了後、 PHY 層は SDRAM への raw (未調整) インターフェイスを提供します。

• アプリケーションインターフェイス ― ユーザーインターフェイス層は、アプリケーションにシンプルな FIFOインターフェイスを提供します。データはバッファーに格納され、読み出しデータは要求順に出力されます。

上記のユーザーインターフェイス層は、コントローラーへのネイティブインターフェイスの上位に配置されます。ネイティブインターフェイスにはユーザーアプリケーションからアクセスできず、バッファー機能がなく、SDRAM から受信した順にユーザーインターフェイスにデータを返します。この受信順序は、元の要求順序と必ずしも一致しません。ユーザーインターフェイスは読み出しデータおよび書き込みデータをバッファーし、必要に応じてデータの順序を変更します。




第 1 章 : 概要

X-Ref Target - Figure 1-1

図 1-1 : UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューション




第 1 章 : 概要

機能概要

DDR3 SDRAM• コンポーネントは 8 ～ 80 ビット幅のインターフェイスをサポート (RDIMM、 UDIMM、および SODIMM をサ

ポート )。

° コンポーネントの大数は 9 個です。この制限は、コンポーネントに対してのみ有効であり、 DIMM に対しては無効です。

• DDR3 (1.5V)

• 8GB の集積度のデバイスをサポート

• 8 バンクをサポート

• x4 (x4 デバイスは偶数倍で使用する必要がある )、 x8、および x16 デバイスをサポート

• x8 および x16 デバイスでは、 8:1 の DQ:DQS 比をサポート

• x4 デバイスでは、 4:1 の DQ:DQS 比をサポート

• 8 ワードバーストをサポート

• 5 ～ 14 サイクルの CAS (列アドレスストローブ) レイテンシ (CL) をサポート

• オンダイ終端 (ODT) をサポート

• 5 ～ 10 サイクルの CAS 書き込みレイテンシをサポート

• DDR3 のライトレベリングをサポート (コンポーネントデザインに必要なフライバイ配線トポロジ)

• JEDEC® 準拠の DDR3 初期化をサポート

• Verilog でソースコードを提供

• 4:1 のメモリ対 FPGA ロジックインターフェイスのクロック比をサポート

• 常時開、常時閉、トランザクションごとのプリチャージコントローラーの動作ポリシー

• Vivado ハードウェアマネージャーを通じてインターフェイスキャリブレーションおよびトレーニング情報を提供

DDR4 SDRAM• コンポーネントは 8 ～ 80 ビット幅のインターフェイスをサポート (RDIMM、 UDIMM、および SODIMM をサ

ポート )。

° コンポーネントの大数は 9 個です。この制限は、コンポーネントに対してのみ有効であり、 DIMM に対しては無効です。

• 8GB の集積度のデバイスをサポート

• x4 (x4 デバイスは偶数倍で使用する必要がある )、 x8、および x16 デバイスをサポート

• x8 および x16 デバイスでは、 8:1 の DQ:DQS 比をサポート

• x4 デバイスでは、 4:1 の DQ:DQS 比をサポート

• 8 ワードバーストをサポート

• 9 ～ 24 サイクルの CAS (列アドレスストローブ) レイテンシ (CL) をサポート

• ODT をサポート

• 9 ～ 18 サイクルの CAS 書き込みレイテンシをサポート

• DDR4 のライトレベリングをサポート (コンポーネントデザインに必要なフライバイ配線トポロジ)

• JEDEC 準拠の DDR4 初期化をサポート




第 1 章 : 概要



• 常時開、常時閉、トランザクションごとのプリチャージコントローラーの動作ポリシー


ライセンスおよび注文情報このザイリンクス LogiCORE IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクスVivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCOREIP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。

ライセンスチェッカー

IP にライセンスキーが必要な場合、そのキーの認証が必要です。 Vivado® デザインツールでは、設計フローにライセンスが必要な IP の使用を確認する、ライセンスチェックポイントが複数あります。ライセンスチェックが正常に終了すると、 IP の生成が継続されます。正常に終了しなければ、 IP の生成はエラーとなり停止します。ライセンスチェックポイントが適用されるのは、次のツールです。

• Vivado デザインツール : Vivado 合成

• Vivado インプリメンテーション

• write_bitstream (Tcl コマンド )

重要 : チェックポイントでは、 IP のライセンスレベルは無視されます。有効なライセンスの有無のみを検証します。IP ライセンスレベルは確認しません。


http://japan.xilinx.com/ise/license/license_agreement.htm

http://japan.xilinx.com/products/intellectual-property/index.htm

http://japan.xilinx.com/company/contact/index.htm



第 2 章

製品仕様

規格このコアは、 JEDEC® Solid State Technology Association (JEDEC 半導体技術協会) による、『DDR3 SDRAM 規格』 (JESD79-3F) および『DDR4 SDRAM 規格』 (JESD79-4) [参照 1] に準拠する DRAM をサポートしています。

UltraScale™ アーキテクチャに関する資料の詳細は、 274 ページの「参考資料」を参照してください。

性能

最大周波数

大周波数の詳細は、『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2] を参照してください。

リソース使用状況

Kintex UltraScale デバイス

表 2-1 と表 2-2 に、 Kintex® UltraScale デバイスでのリソース概数を示します。

表 2-1 : デバイス使用量 ― Kintex UltraScale FPGA (DDR3)

パラメーター値デバイスリソース

インターフェイス幅 FF LUT メモリ LUTRAMB36E2/RAMB18E2 BUFG PLLE3_ADV MMCME3_ADV

72 13,423 11,940 1,114 25.5 5 3 1

32 8,099 7,305 622 25.5 5 2 1

16 6,020 5,621 426 25.5 5 1 1




第 2 章 : 製品仕様

Kintex UltraScale デバイスの場合に UltraScale アーキテクチャ FPGA MIS コアに必要なリソースを見積もりました。Vivado® IP カタログを使用して得られた値です。合成後レポートから求めた値であり、インプリメンテーション時に変化する可能性があります。

ポートの説明完全なメモリコントローラーソリューションの場合、メモリインターフェイスコアの上位にはユーザーデザインと呼ばれる 3 つのポートカテゴリがあります。

• 第 1 のカテゴリは SDRAM に直接接続するメモリインターフェイス信号です。これらは JEDEC 仕様で定義されています。

• 第 2 のカテゴリはアプリケーションインターフェイス信号です。これらは、 78 ページの「プロトコルの説明」で解説しています。

• 第 3 のカテゴリには、コアの適切な動作に必要なその他の信号が含まれます。クロック、リセット、コアからのステータス信号などです。クロックおよびリセット信号については、それぞれ該当セクションで説明します。

アクティブ High の init_calib_complete 信号は、初期化とキャリブレーションが完了し、インターフェイスがコマンドを受け入れ可能な状態になったことを示します。

PHY 層のみのソリューションの場合、上位アプリケーションインターフェイス信号は PHY インターフェイスに置き換えられます。これらの信号は、 107 ページの「PHY のみのインターフェイス」で解説しています。

SDRAM と直接インターフェイスする信号、およびクロック信号とリセット信号は、メモリコントローラーソリューションの場合と同じです。

表 2-2 : デバイス使用量 ― Kintex UltraScale FPGA (DDR4)



72 13,535 11,905 1,105 25.5 5 3 1

32 8,010 7,161 622 25.5 5 2 1

16 5,864 5,363 426 25.5 5 1 1




第 3 章

コアのアーキテクチャこの章では、UltraScale™ アーキテクチャ FPGA のメモリインターフェイスソリューション (MIS) コアについて説明し、モジュールおよびインターフェイスの概要を示します。

概要図 3-1 に UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューションを示します。


図 3-1 : UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューションコア




第 3 章 : コアのアーキテクチャ

メモリコントローラーメモリコントローラー (MC) はユーザーインターフェイス (UI) ブロックから読み出し、書き込み、Read-Modify-Writeトランザクションを受け取り、これらをメモリへ効率よく発行します。このメモリコントローラーは低レイテンシで、 DRAM のプロトコルおよびタイミング要件をすべて満たしており、 FPGA リソース使用量を小限に抑えています。このコントローラーは DRAM クロックとシステムクロックの比を 4:1 として動作し、 1 システムクロックサイクルでアクティベート、 CAS、プリチャージコマンドをそれぞれ 1 つずつ発行できます。

このコントローラーはオープンページポリシーをサポートしており、空間局所性の高いワークロードで非常に高い効率を達成できます。クローズドページポリシーおよびトランザクションのリオーダーもサポートしており、アドレスパターンがよりランダムなワークロードも効率よくスケジューリングできます。また、このコントローラーにはトランザクション単位でのオートプリチャージ用 UI 制御信号や DRAM リフレッシュコマンドの発行タイミングを決定するための信号もあり、低レベル機能をある程度まで制御できます。

このコントローラーのコマンドパスには次の主要なブロックがあります。

1. グループ FSM : トランザクションを待ち行列に入れ、 DRAM タイミングをチェックし、プリチャージ/アクティベート /CAS DRAM コマンドをいつ要求するかを決定します。

2. 「安全な」ロジックおよびアービトレーションユニット : 詳細な DRAM タイミングチェックに基づき複数のグループ FSM 間でトランザクションの順番を変更しながら、すべての DRAM コマンド要求が滞りなく処理されるよう手配します。

3. 終アービタ : どのコマンドを PHY に発行するかを終決定し、結果を前のステージにフィードバックします。

また、リフレッシュおよび ZQCS コマンド、 VT トラッキングに必要なコマンドを生成するメンテナンスブロックもあります。さらに、72 ビット幅データバス用の SECDED ECC をインプリメントするオプションのブロックもあります。





図 3-2 に、メモリコントローラーのブロック図を示します。

ネイティブインターフェイス

UI ブロックはネイティブインターフェイスによってメモリコントローラーに接続されており、アドレスデコードおよび読み出し /書き込みデータバッファリングの機能をコントローラーに提供します。書き込みの場合、コントローラーはデータが必要になる 1 サイクル前にネイティブインターフェイスにデータバッファーのアドレスを出力してデータを要求します。データは、次のサイクルで UI ブロックから供給されます。したがって、データに対してはいかなる種類のバッファー機能も提供されません (データを特定の DDR クロックで配置するバレルシフトによる場合を除く )。

読み出しの場合、データは利用可能になったサイクルで MC から供給されます。読み出しデータは、準備できるとただちにバッファーアドレスと共にネイティブインターフェイスに出力されます。このデータは UI ブロックで受信する必要があります。


図 3-2 : メモリコントローラーのブロック図





読み出しおよび書き込みトランザクションは、 UI ブロックからのデコード済みアドレスのバンクグループおよびバンクアドレスビットに基づいて mcGroup インスタンスにマッピングされます。DDR3 にはグループがありませんが、DDR4 の名称付きのグループは DDR4 x4 デバイスおよび x8 デバイスいずれかにある実際のグループを表します (各グループに 4 つのバンクを提供)。 DDR3 の場合、各 mcGroup モジュールは 2 つのバンクを提供します。

DDR4 x16 インターフェイスの場合、 mcGroup は 1 ビットのグループ (x16 ではグループビットが 1 つしかない)、および 1 ビットのバンクに相当します。この場合、 mcGroup は 2 バンクを提供します。

未処理状態にできる要求の総数は、mcGroup インスタンスの数およびコントローラーとメモリ間のラウンドトリップ遅延によって決まります。 CAS コマンド、読み出しリターンデータ、または書き込みが完了していなくても、コントローラーが SDRAM CAS コマンドをメモリへ発行すると利用可能な mcGroup インスタンスが 1 つ増え、新しい要求を受け取ることができます。

制御パスおよびデータパス

制御パス

制御パスは mcGroup インスタンスを起点に開始します。 SDRAM グループおよびバンクアドレスは mcGroup インスタンスにマッピングされるため、同じフルアドレスに対するトランザクションは必ず同じ mcGroup インスタンスにマッピングされます。各 mcGroup インスタンスはトランザクションを受信順に処理するため、 Read-after-Write および Write-after-Write アドレスハザードは発生しません。

データパス

読み出しおよび書き込みデータはメモリコントローラーをそのまま通過します。 ECC を有効にした場合、書き込みでは SECDEC コードワードが生成され、読み出しではチェックされます。詳細は、 21 ページの「ECC」を参照してください。 MC は mcRead および mcWrite モジュールに必要な制御信号を生成し、読み出しおよび書き込みデータのタイミングを知らせます。これら 2 つのモジュールは必要に応じて適切なタイミングでデータを取得または供給します。

読み出しおよび書き込みの結合

リオーダーを有効にすると、コントローラーは書き込みよりも読み出しを優先します。 SDRAM コマンドバスに読み出し CAS コマンドと書き込み CAS コマンドのどちらを発行しても安全な場合、コントローラーは読み出し CAS コマンドのみをアービトレーションの対象として選択します。読み出し CAS コマンドを発行すると、書き込み CAS コマンドは tRTW パラメーターで指定した SDRAM クロック期間だけブロックされます。読み出し CAS を発行後に書き込み CAS を安全に発行できるようになるまでには余分な時間が必要なため、保留中の書き込みによって中断されることなく複数の読み出しをコマンドバスに発行できます。





リオーダー

同じ mcGroup にマッピングする要求は、インオーダーで実行されます。異なる mcGroup インスタンス間でのリオーダーは、 ORDERING パラメーターで制御します。このパラメーターを「NORM」に設定するとリオーダーが有効になり、アービタは SDRAM に発行しても安全なコマンドを持つ mcGroup にラウンドロビン方式で優先権を与えます。

SDRAM へコマンドを安全に発行できるタイミングは、ターゲットバンクまたはバンクグループおよびそのページステータスによって異なります。このことが、主にコマンドの実行順に影響します。

ORDERING パラメーターを「STRICT」に設定すると、ネイティブインターフェイスで要求を受け取った順番で CASコマンドが発行されます。「STRICT」の設定は、読み出し要求の結合などコントローラーのほかのすべてのメカニズムに優先的に適用されるため、ワークロードによってはデータ帯域幅の使用率が低下することがあります。

グループマシン

メモリコントローラーには 4 つのグループステートマシンがあります。これらのステートマシンは、テクノロジ(DDR3 または DDR4) と幅 (x4、 x8、 x16) に従って割り当てられます。各グループマシンの割り当てについて次にまとめます。ここで、 GM はグループマシン (0 ～ 3)、 BG はグループアドレス、 BA はバンクアドレスを表します。グループステートマシンの説明におけるグループは概念的なグループであり、実際のグループと必ずしも一致しません (DDR4 の x4、 x8 の場合を除く )。

• DDR3、全デバイス – 合計 8 バンク

° GM 0 : BA[2:1] == 2'b00、バンク 0 と 1 に対応

° GM 1 : BA[2:1] == 2'b01、バンク 2 と 3 に対応

° GM 2 : BA[2:1] == 2'b10、バンク 4 と 5 に対応

° GM 3 : BA[2:1] == 2'b11、バンク 6 と 7 に対応

• DDR4、 x4 および x8 デバイス – 合計 16 バンク

° GM 0 : BG 0 に対応、グループあたり 4 バンク




• DDR4、 x16 デバイス – 合計 8 バンク

° GM 0 : BG 0、 BA[0] == 0 に対応、グループあたり 2 バンク








図 3-3 に、 1 インスタンスのグループ FSM のブロック図を示します。グループ FSM ブロックにはメインセクションとしてステージ 1 とステージ 2 の 2 つがあり、それぞれに FIFO と FSM が 1 つずつ含まれます。ステージ 1 は UI ブロックと接続し、プリチャージおよびアクティベートコマンドの発行および DRAM ページステータスの追跡を実行します。

ステージ 2 は CAS コマンドを発行し、 RMW フローを管理します。各ランクとバンクにはそれぞれ複数の DRAM タイマーがあり、 FSM はこれらのタイマーを使用して、安全に発行できるようになった DRAM コマンドから実行するようにスケジューリングします。グループ FSM ブロックは、各インスタンスが UI からの複数のトランザクションを待ち行列に入れ、複数のトランザクションからの DRAM コマンドを DDR バスに効率よくインターリーブし、CAS コマンドを厳密にインオーダーで実行するように設計されています。

UI から受け取った新しいトランザクションは、ステージ 1 のトランザクション FIFO へプッシュされます。ステージ1 FIFO の先頭にあるトランザクションのページステータスをチェックし、ステージ 1 のトランザクション FSM へ送信します。この FSM は、プリチャージまたはアクティベートコマンドを発行する必要があるかどうか、そしてこれらをいつ安全に発行できるかを DRAM タイマーに基づいて判断します。

ページがオープンで、ステージ 2 FIFO の保留中 RDA または WRA によってクローズされるようにスケジューリングされていなければ、トランザクションはステージ 1 FIFO からステージ 2 FIFO へ転送されます。この時点でステージ1 FIFO をポップし、ステージ 1 FSM は次のトランザクションの処理を開始します。これと平行して、ステージ 2 FSMはステージ 2 FIFO の先頭にあるトランザクションの CAS コマンドフェーズを処理します。ステージ 2 FSM は、tRCDタイマーに基づいて安全になった時点で CAS コマンド要求を発行します。ステージ 2 FSM は RMW トランザクションの読み出しおよび書き込み CAS 要求も発行します。


図 3-3 : グループ FSM のブロック図





ECCMC はオプションで SECDED ECC 方式をサポートしており、 DQ バスバースト 1 回につき 1 ビットの読み出しデータエラーを検出および訂正し、バースト 1 回につき 2 ビットのエラーをすべて検出します。 2 ビットのエラーは訂正されません。1 バーストあたり 3 ビット以上のエラーは検出されることもありますが、訂正されることはありません。ECC を有効にすると、エラー検出/訂正の有無にかかわらずすべての読み出しレイテンシが 4 DRAM クロックサイクル増加します。

ECC を有効にした場合、部分書き込みをサポートするために Read-Modify-Write (RMW) 方式も実装されています。部分書き込みでは 1 つ以上のユーザーインターフェイス書き込みデータマスクビットを High にセットします。 ECCが無効な場合の部分書き込みは、データマスクビットを DRAM データマスク (DM) ピンに送信して処理されます。このため、 RMW フローは ECC が有効な場合のみ使用します。 ECC を有効にした場合、部分書き込みには専用のコマンド wr_bytes (0x3) が必要です。このコマンドにより、いつ RMW フローを使用するかを MC に伝えます。

Read-Modify-Write フロー

ユーザーインターフェイスが受け取った wr_bytes コマンドは、終的にはほかの書き込みまたは読み出しトランザクション同様にいずれかのグループマシンに割り当てられます。グループマシンは部分書き込みを読み出しフェーズと書き込みフェーズに分解します。読み出しフェーズでは、次を実行します。

1. メモリからデータを読み出す。

2. 読み出しデータのエラーをチェックする。

3. 1 ビットのエラーを訂正する。

4. 結果をメモリコントローラー内に格納する。

読み出しフェーズからのデータはユーザーインターフェイスには返されません。読み出しデータにエラーが検出された場合、ネイティブインターフェイスの ECC エラー信号がアサートされます。読み出しデータがコントローラーに格納されると、次に示す書き込みフェーズが開始します。

1. 書き込みデータマスクビットに基づいて、書き込みデータと保存済みの読み出しデータをマージする。

2. マージしたデータに対して新しい ECC チェックビットが生成され、チェックビットがメモリに書き込まれる。

3. マージ後のデータに対して新しいチェックビットが生成されているため、読み出しフェーズで複数ビットのエラーがあると、書き込みフェーズではエラーを検出できません。データがユーザーインターフェイスに返されないにもかかわらず、 ECC エラー信号が読み出しフェーズで生成されるのはこのためです。これにより、システムは訂正不能なエラーが検出不能なエラーに変化したかどうか知ることができます。

書き込みフェーズが完了すると、新しいトランザクションを処理するためのグループマシンが利用可能になります。RMW フローでは、単純な読み出しまたは書き込みよりも長時間にわたってグループマシンが占有されるため、性能が低下する場合があります。





ECC モジュール

ECC モジュールは DDR3/DDR4 メモリコントローラー内にインスタンシエートされます。図 3-4 に示すように、このモジュールは 5 つのサブモジュールで構成されます。

PHY からの読み出しデータとチェックビットはデコードブロックに送信され、次のシステムクロックサイクルでデータとエラーステータス信号 ecc_single/ecc_multiple が NI に送信されます。訂正可能なエラーが検出され、読み出しデータが訂正されると ecc_single がアサートされます。訂正不能なエラーが検出されると ecc_multiple がアサートされます。

訂正不能なエラーの場合、 ECC ロジックは読み出しデータを変更しません。「周期的読み出し」 (VT トラッキングの目的でのみコントローラーが生成する読み出しトランザクション) に関するエラーステータス信号はアサートされません。また、ユーザーインターフェイスに返されることも RMW フローでメモリーに書き戻されることもありません。


図 3-4 : ECC のブロック図





書き込みデータは、ECC バッファーに格納された読み出しデータとエンコードブロックでマージされます。このマージ処理は、書き込みデータマスク信号によってバイト単位で制御されます。書き込みはすべてこのフローを利用するため、すべてのデータマスクビットをディアサートするには完全な書き込みが必要で、これによって意図しないマージを防いでいます。マージステージの後、エンコードブロックによって書き込みデータ用のチェックビットが生成されます。データとチェックビットは、 1 システムクロックサイクルの遅延後にエンコードブロックから出力されます。

ECC Gen ブロックは、 ECC チェックビットの生成およびエラーチェック /訂正に使用する H 行列を生成するアルゴリズムを実装しています。生成されるコードは、 PAYLOAD_WIDTH および DQ_WIDTH パラメーターにのみ依存します (ただし DQ_WIDTH = PAYLOAD_WIDTH + ECC_WIDTH)。現時点では、DQ_WIDTH = 72 および ECC_WIDTH =8 のみがサポートされます。

エラーアドレス

読み出し CAS コマンドが発行されるたびに、完全な DRAM アドレスがデコードブロックの FIFO に格納されます。読み出しデータが返されてエラーチェックされると、 DRAM アドレスが FIFO からポップされ、エラーログの記録またはデバッグのために ecc_single 信号および ecc_multiple 信号と同じサイクルで ecc_err_addr[44:0]が返されます。表 3-1 に、 DDR3 と DDR4 に共通の ECC エラーアドレスの定義を示します。

レイテンシ

ECC パラメーターを「ON」にすると ECC モジュールがインスタンシエートされ、読み出しおよび書き込みデータがMC を通過する際のレイテンシが 1 システムクロックサイクル増加します。 ECC パラメーターを「OFF」にするとデータバスは MC をそのまま通過し、すべての ECC ロジックが無効になります。

表 3-1 : ECC エラーアドレスの定義

ecc_err_addr[44:0] 44 43:42 41:40 39:24 23:22 21:18 17:8 7:6 5:4 3 2 1:0

DDR4 (x4/x8) RMW 予約 Row[17:0] 予約予約Col[9:0] 予約

Rank[1:0]

Group[1:0]

Bank[1:0]

DDR (x16) RMW 予約 Row[17:0] 予約予約Col[9:0] 予約

Rank[1:0] 予約

Group[0]

Bank[1:0]

DDR3 RMW 予約Row[15:0] 予約 Col[13:0] 予約

Rank[1:0] 予約 Bank[2:0]





PHYPHY は外部 DDR3 または DDR4 SDRAM デバイスへの低レベル物理インターフェイス、およびこの物理インターフェイスの動作信頼性を確保するためのキャリブレーションロジック一式で構成されます。 PHY はメモリデバイスとのインターフェイスに必要な信号のタイミングおよびシーケンスを生成します。

PHY には次のような機能があります。

• クロック /アドレス /制御信号用の生成ロジック

• 書き込みおよび読み出しデータパス

• 電源投入後の SDRAM 初期化ロジック

さらに、システムの静的遅延および動的遅延に対応するために、読み出しおよび書き込みデータパスのタイミングトレーニングを実行するキャリブレーションロジックもあります。

完全なメモリコントローラーソリューションには PHY が含まれますが、PHY のみの単体ブロックとして実装することもできます。カスタムメモリコントローラーを実装する場合は、PHY のみのソリューションを選択できます。PHYのみのブロックに接続する場合の詳細は、 107 ページの「PHY のみのインターフェイス」を参照してください。

PHY 全体のアーキテクチャ

UltraScale アーキテクチャの PHY は専用ブロックとソフトキャリブレーションロジックで構成されています。専用ブロックは互いに隣接して配置され、高性能な物理層を構築するために必要なクロックおよびデータパス配線を短に抑えるよう、インターコネクトで直接接続されています。

メモリコントローラーおよびキャリブレーションロジックは、 4 分周または 2 分周された低周波数クロックドメインにある、この専用 PHY と通信します。分周比は DDR3 または DDR4 のメモリクロックに依存します。図 3-5 に、PHY デザインの詳細なブロック図を示します。





メモリコントローラーは、コントローラーと物理層を明確に分離するため、下位の PHY 要件からコマンド処理を独立させるように設計されています。コマンド処理は必要に応じてカスタムロジックに置き換えることができますが、その場合も PHY とのインターフェイス用ロジックは変わらず、そのままキャリブレーションロジックで使用できます。


図 3-5 : PHY のブロック図

表 3-2 : PHY のモジュール

モジュール名説明

ddr_mc_cal.sv ddr_cal.sv、 ddr_mc_pi.sv、およびキャリブレーションとメモリコントローラー間の MUX が含まれます。

ddr_cal.sv MicroBlaze プロセッシングシステムと関連ロジックが含まれます。

ddr_mc_pi.sv 読み出しおよび書き込みのために、 PHY の信号タイミングを調整します。

ddr_cal_addr_decode.sv MicroBlaze プロセッサの FPGA ロジックインターフェイスです。

ddr_config_rom.sv キャリブレーションオプションのコンフィギュレーションを格納する場所です。

microblaze MicroBlaze プロセッサです。

ddr_iob.sv バイト IOB モジュールすべてをインスタンシエートします。

ddr_iob_byte.sv 特定のバイトレーンに含まれるすべての信号で使用する I/O バッファーを生成します。

ddr_debug_microblaze.sv シミュレーション専用ファイルです。 MicroBlaze で実行されるソフトウェアからのデバッグステートメントを解析し、ステータスおよびキャリブレーション結果をログに記録します。

ddr_cal_cplx.sv 複雑なパターンのキャリブレーションに使用する RTL ステートマシンです。





PHY アーキテクチャは ddr_phy.sv 内のすべてのロジックを包含します。 PHY には、より小さなコンポーネントからメモリインターフェイスを構築するために、専用ハードブロックに対するラッパーがあります。バイトレーンにはすべてのクロック、リセット、および特定の I/O サブセットのデータパスが含まれます。専用クロッキングリソースと共に複数のバイトレーンをまとめてグループ化し、単一バンクのメモリインターフェイスを構築します。 PHYには、ニブル単位でレジスタインターフェイスユニット (RIU) があります。 RIU は XIPHY に含まれる専用の統合ブロックで、汎用インターコネクトロジックへのインターフェイスを提供します。キャリブレーションの設定および遅延はこのインターフェイス経由で変更します。ハードシリコン物理層アーキテクチャの詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 3] を参照してください。

メモリの初期化は Verilog RTL で実行されます。キャリブレーションとトレーニングは内蔵 MicroBlaze™ プロセッサによって実装されます。MicroBlaze コントローラーシステム (MCS) は I/O モジュールとブロック RAM で構成されます。 ddr_cal_addr_decode.sv モジュールは、プロセッサからシステムのほかの部分へのインターフェイスを提供し、ヘルパーロジックをインプリメントします。ddr_config_rom.sv モジュールは、初期化とキャリブレーションの動作を制御する設定を格納し、ソースコードを再コンパイルせずに調整できるランタイムオプションを提供します。

アドレスユニットは MCS をローカルレジスタセットと PHY に接続します。そのために、メモリマップ内の空間から、I/O モジュールバス上でアドレスデコードと制御変換を実行し、戻りデータを多重化します (ddr_cal_addr_decode.sv)。さらに、 DRAM インターフェイスの論理的概念から、 PHY アドレス空間における、ピン配置に依存する適切な遅延制御ロケーションへのアドレス変換 (マッピングと呼ばれる場合もある ) も実行します。

キャリブレーションアーキテクチャが提供するアドレスマップは、個々のデータ、制御、およびコマンドビットの遅延要素を操作する単純で整理されたものである一方、これらの I/O ピンの配置方法には柔軟性があります。特定のI/O 配置の場合、 FPGA ロジックへのパスは特定ピンに固定されます。 1 つのバイナリソフトウェアファイルですべてのメモリインターフェイスピン配置に対応できるよう、変換ブロックは単純な RIU アドレス指定をターゲットデザインのピン配置に固有の RIU アドレスに変換します (表 3-3 参照)。固有のアドレス変換はピン配置の選択後に MIGによって書き込まれ、書き換えることはできません。次のコードは、これをサポートする RTL 構造の例を示したものです。

Casez(io_address)// MicroBlaze I/O module address // … static address decoding skipped //========================================// //===========DQ ODELAYS===================// //========================================// //Byte0

28’h0004100: begin //c0_ddr4_dq[0] IO_L20P_T3L_N2_AD1P_44 riu_addr_cal = 6’hD; riu_nibble = ‘h6; end // … additional dynamic addressing follows

この例では、DQ0 がニブル 0 の Bit[0] に出力されます (ニブル 0 になるのはインスタンシエーション順による )。Bit[0]の ODELAY の RIU アドレスは 0x0D です。 DQ0 のアドレスが指定されると、つまりアドレス 0x000_4100 が指定されると、コードのこの部分がアクティブになります。これにより、ニブル 0 が有効になり (ワンホットダウンストリームにデコードされ)、アドレス 0x0D が RIU アドレスバスに転送されます。

ddr_cal_cplx_data.sv 複雑なパターンのキャリブレーションに使用するデータパターンです。

ddr_xiphy.sv 上位の XIPHY モジュールです。

ddr_phy.sv PHY の上位で、 ddr_mc_cal.sv および ddr_xiphy.sv モジュールが含まれます。

表 3-2 : PHY のモジュール (続き)






MicroBlaze I/O モジュールインターフェイスは、キャリブレーションに必要な全機能を実装するには十分に高速でない場合があります。ddr_cal_addr_decode.sv に実装されたヘルパー回路は、レジスタからコマンドを取得し、少なくともその一部を PHY に発行できるように 1 サイクル精度に変換するのに必要な回路です。この回路はさらに、連続読み出しトランザクションと読み出しデータ比較を可能にするコマンド繰り返し機能もサポートします。

表 3-3 : XIPHY RIU のアドレスと説明

RIU アドレス名前説明

0x00 NIBBLE_CTRL0 ニブル制御 0。 XIPHY での DQS ゲートの有効化、ゲートフィードバック用の GT_STATUS、ゲート回路をリセットするゲートクリアを制御。

0x01 NIBBLE_CTRL1 ニブル制御 1。ニブル内のすべてのビットの TX_DATA_PHASE を制御。

0x02 CALIB_CTRL キャリブレーション制御。 BISC に関する XIPHY 制御およびステータス。

0x03 予約予約

0x04 予約予約

0x05 BS_CTRL ビットスライスリセット。ニブルの ISERDES および IFIFO をリセット。

0x06 予約予約

0x07 PQTR DQS の立ち上がりエッジ遅延

0x08 NQTR DQS の立ち下がりエッジ遅延

0x09 予約予約

0x0A TRISTATE_ODELAY トライステートの出力遅延

0x0B ODELAY0 ビットスライス 0 の出力遅延

0x0C ODELAY1 ビットスライス 1 の出力遅延

0x0D ODELAY2 ビットスライス 2 の出力遅延

0x0E ODELAY3 ビットスライス 3 の出力遅延

0x0F ODELAY4 ビットスライス 4 の出力遅延

0x10 ODELAY5 ビットスライス 5 の出力遅延

0x11 ODELAY6 ビットスライス 6 の出力遅延

0x12 IDELAY0 ビットスライス 0 の入力遅延







0x19 PQTR Align 立ち上がりエッジ DQS の BISC エッジアライメント計算結果

0x1A NQTR Align 立ち下がりエッジ DQS の BISC エッジアライメント計算結果

0x1B ～ 0x2B 予約予約

0x2C WL_DLY_RNK0 ランク 0 のライトレベリング用レジスタ。粗粒度 (コース) および細粒度 (ファイン) 遅延。 WL_TRAIN。

0x2D WL_DLY_RNK1 ランク 1 のライトレベリング用レジスタ。粗粒度 (コース) および細粒度 (ファイン) 遅延。





メモリの初期化およびキャリブレーションのシーケンス

システムリセットのディアサート後、 PHY はまず必要な内部キャリブレーション手順をいくつか実行します。

1. PHY のビルトインセルフチェック (BISC) を実行します。 PHY の BISC は、キャリブレーション完了後に電圧および温度 (VT) トラッキングで使用する内部スキューを計算するために使用します。

2. BISC が完了すると、キャリブレーションロジックはメモリに必要なパワーオン初期化シーケンスを実行します。

3. その後、書き込みおよび読み出しデータパスのタイミングキャリブレーションが複数のステージにわたって実行されます。

4. キャリブレーションの完了後、 PHY は電圧および温度のトラッキング機能で使用する内部オフセットを計算します。

5. PHY がキャリブレーションの完了を示し、コントローラーはメモリへのコマンド発行を開始します。

0x2E WL_DLY_RNK2 ランク 2 のライトレベリング用レジスタ。粗粒度 (コース) および細粒度 (ファイン) 遅延。

0x2F WL_DLY_RNK3 ランク 3 のライトレベリング用レジスタ。粗粒度 (コース) および細粒度 (ファイン) 遅延。

0x30 RL_DLY_RNK0 ランク 0 の DQS ゲートレジスタ。粗粒度 (コース) および細粒度 (ファイン) 遅延。




0x34 ～ 0x3F 予約予約

表 3-3 : XIPHY RIU のアドレスと説明 (続き)

RIU アドレス名前説明





図 3-6 に、メモリの初期化およびキャリブレーションの各ステージを含む全体的なフローを示します。


図 3-6 : PHY 全体の初期化およびキャリブレーションのシーケンス





MIG を使用してデザインをシミュレーションする場合は、なるべく早く DRAM との間で双方向トラフィックを生成するためにキャリブレーションはスキップされます。ハードウェアで実行する場合やキャリブレーションを伴うシミュレーションを実行する場合は、現在実行中のキャリブレーションステージ、およびエラーが発生した場合はその発生位置を示す信号が出力されます。

キャリブレーションステータスを調べるには、まず CalDone ポートをチェックします。CalDone ポートをチェックした後、ステータスビットをチェックして、どのステージまで完了したかを調べます。キャリブレーションは初のエラー発生時に停止するため、ステータスビットをチェックすれば後に実行されたキャリブレーションステージがわかります。ステータスおよびエラー信号をチェックするには、Vivado アナライザーの信号をこれらのポートに接続するか、同じく Vivado 経由で XSDB ツールを利用します。

XSDB ポートから出力されるキャリブレーションステータスを Vivado IDE に表示すると、キャリブレーションに関する有益な情報が得られます。キャリブレーションステータスおよびエラー信号はポートとしても出力され、デバッグまたはトリガーに利用できます。表 3-4 にポートのステータス信号およびコア XSDB データとの対応関係を示します。

表 3-4 : XSDB ステータス信号の説明

XSDB ステータスレジスタXSDB ビット [8:0]

ステータスポートビット [40:0]

説明キャリブレーションステージ名

キャリブレーションステージ番号

DDR_CAL_STATUS_RANKx_0

0 0すべてのニブルの準備が完了

MicroBlaze が起動完了 1

1 1 開始予約 –

2 2 完了

3 3 開始DQS_Gate_Bias 2

4 4 完了

5 5 開始Check_for_DQS_Gate_Bias 3

6 6 完了

7 7 開始Write_Leveling 4

8 8 完了






0 9 開始Read_Leveling (シンプル) 5

1 10 完了

2 11 開始Read_Sanity_Check 6

3 12 完了

4 13 開始Write_DQS_to_DQ (シンプル) 7

5 14 完了

6 15 開始Write_Latency_Calibration 8

7 16 完了

8 17 開始Write_Read_Sanity_Check 9


0 18 完了

1 19 開始Read_Leveling (複雑) 10

2 20 完了

3 21 開始Read_VREF_Training 11

4 22 完了


6 24 完了

7 25 開始Write_DQS_to_DQ (複雑) 13

8 26 完了

表 3-4 : XSDB ステータス信号の説明 (続き)









表 3-5 に、エラー信号とその説明を示します。エラーをデコードするには、まずステータス信号を見てどのキャリブレーションステージが失敗したか (開始ビットがアサートされ、完了ビットがディアサートされているステージ) を調べた後、エラーコードを確認します。エラー信号は、初にエラーが検出された時点でアサートされます。


0 27 開始Write_VREF_training 14

1 28 完了

2 29 開始Write_DQS_to_DM_training 15

3 30 完了


5 32 完了

6 33 開始 Read_Level_Multi_Rank_Adjustment

17

7 34 完了

8 35 開始Multi_rank_DQS_Gate 18


0 36 完了


2 38 完了

3 39 開始DQS Gate Tracking 20

4 40 完了

5 – – – –

6 – – – –

7 – – – –

8 – – – –

表 3-4 : XSDB ステータス信号の説明 (続き)









表 3-5 : エラー信号の説明

STAGE_NAME ステージコードDDR_CAL_ERROR_1

DDR_CAL_ERROR_0 エラー

予約 1 – – – –

DQS_Gate_Bias 2

0x0 バイト RIU ニブル

MR レジスタに格納された計算済みのレイテンシをキャリブレーションの初期値として使用し、そこから値をデクリメントしてサンプリングを開始します。DQS バーストにおいてサンプルのタイミングが遅く、これ以上タップをデクリメントしてレイテンシを調整できない場合に、このエラーが発生します。

0x1 バイト RIU ニブル GT_STATUS で期待値パターンが検出されなかった。

0x2 バイト RIU ニブルサニティチェックに失敗した。キャリブレーションは成功したが、 FIFO の問題が検出された。

0x3 バイト RIU ニブルCAS レイテンシ (CL) の値が小さすぎる。キャリブレーションは (CL) – 3 から開始するため、現時点では CL ≥ 5 が必要。

0x4 バイト RIU ニブルGT_STATUS でパターンが検出されず、すべて 0 がサンプリングされた (プリアンブルのサンプリング時)。

0x5 バイト RIU ニブルGT_STATUS でパターンが検出されず、すべて 1 がサンプリングされた (プリアンブルのサンプリング時)。

0x6 バイト RIU ニブル少なくとも約 1 tck のファインタップの間に 0 から 1 への遷移を検出できなかった。

Check_for_DQS_Gate_Bias

3 0x0 N/A N/A 期待される回数のデータバーストが PHY から返されなかった。

Write_Leveling 4

0x0 バイト N/A 「安定 0」を検出できなかった。

0x1 バイト N/A 「安定 1」を検出できなかった。

0x2 バイト N/A ファインタップでノイズ領域の左側エッジを検出できなかった。

Read_Leveling (シンプル)

5

0x0 ニブルビットスキュー調整パターンを実行してもニブルのビットに関して有効なデータが検出されなかった。

0x1 ニブルビットニブルのビットに関して有効なデータが検出されなかった。

0xF ニブルビット読み出しデータが返される前にタイムアウトエラーが発生した。

Read_Sanity_Check 6

0x0 ニブル 0 読み出しデータの比較失敗。

0xF N/A N/A 読み出しデータが返される前にタイムアウトエラーが発生した。





Write_DQS_to_DQ (シンプル)

7

0x0 バイト N/A DQS スキュー調整エラー。有効なデータが検出される前に利用可能なタップがなくなった。

0x1 バイトビットDQ スキュー調整エラー。検出失敗点を検出できなかった。このエラーは CAL_FULL ビットをセットすると検出される。

0x2 バイト N/A DLY0 エラー。エッジを検出する前に利用可能なタップがなくなった。


0xF バイト N/A 読み出しデータが返される前にタイムアウトエラーが発生した。

Write_Latency_Calibration

8

0x0 バイト N/A 割り当てられたタップ数の範囲内でデータパターンを検出できなかった。

0x1 バイト N/Aデータパターンが検出されなかった。データ開始のタイミングが遅く、「F0A55A96」ではなく「00F0A55A」が検出された。

0x2 バイト N/A

データパターンが検出されなかった。データのタイミングが早く、パターン検出に十分な遷移が見られなかった。パターン「A55A96FF」または「5A96FFFF」が検出された。

0x3 バイト N/A データパターンが検出されなかった。同じアドレスからの複数回の読み出し結果が一致しなかった。


Write_Read_Sanity_Check

9



Read_Leveling (複雑)

10 Read_Leveling (シンプル) のエラーコードを参照。

Read_VREF_Training 11

0x0 バイト N/A どの VREF 値にも有効なウィンドウが検出されなかった。

0xF ニブル N/A 読み出しデータが返される前にタイムアウトエラーが発生した。


12



Write_DQS_to_DQ (複雑)

13 Write_DQS_to_DQ (シンプル) のエラーコードを参照。

Write_VREF_Training 14

0x0 バイト N/A どの VREF 値にも有効なウィンドウが検出されなかった。


表 3-5 : エラー信号の説明 (続き)







DQS ゲート

XIPHY は DRAM からの読み出しデータを DQS ストローブを使用してキャプチャし、同じストローブを使用してデータを内部 FIFO へ転送します。データをキャプチャするには、まず XIPHY がゲートを開くと DQS によってデータがPHY に取り込まれるように DQS ストローブの位置を評価する必要があります。

XIPHY は内部クロックを使用して読み出しバースト中に DQS をサンプリングし、 GT_STATUS と呼ばれる 1 ビットの値を返します。このサンプルをトレーニングアルゴリズムの一部として使用し、サンプリングクロックを基準にした DQS の初の立ち上がりエッジの位置を判定します。

Write_DQS_to_DM_Training

15

0x0 バイト N/A DQS スキュー調整エラー。有効なデータが検出される前に利用可能なタップがなくなった。

0x1 バイト N/ADQ スキュー調整エラー。検出失敗点を検出できなかった。このエラーは CAL_FULL ビットをセットすると検出される。





16



Read_Level_Multi_Rank_Adjustment

17 – – – N/A

Multi_rank_DQS_Gate 18

0x0 バイト RIU ニブル

現在のバイトに対して全ランクに共通の汎用インターコネクト読み出しレイテンシ設定が見つからなかった。ランク間のばらつきをコースタップで補償できなかった。

0x1 バイト RIU ニブル現在のバイトのランク間スキューが 360° を超えている。


19

0x0 ニブル RIU ニブル読み出しデータの比較失敗。


DQS Gate Tracking 20

0x0 バイトランクトラッキングに使用するコースタップのアンダーフロー。

0x1 バイトランクトラッキングに使用するコースタップのオーバーフロー。

予約 21 – – – –

予約 22 – – – –

表 3-5 : エラー信号の説明 (続き)







キャリブレーションロジックが個々の読み出しコマンドを DRAM に発行し、 XIPHY に対して clb2phy_rd_en 信号をアサートしてゲートを開くと、 DQS がサンプリングされます。 clb2phy_rd_en 信号は、 DRAM クロックサイクル単位でゲートを開くタイミングを制御します (DQS_GATE_READ_LATENCY_RANK#_BYTE#)。この信号はキャリブレーションおよびコントローラーで使用するもので、 PHY 内部でバイト単位で制御され、 ddr_mc_pi ブロックで設定されます。

キャリブレーションは、コントローラーがバイト単位で使用する値を決定します。 XIPHY には、ゲートを開くタイミング粒度としてコース (粗粒度) タップとファイン (細粒度) タップの 2 つが追加されています。コースタップは 90° のDRAM クロックサイクル粒度で 16 タップを利用でき、ファインタップは 2.5 ～ 15ps の粒度で 512 タップを利用できます。 BISC は (BISC_PQTR_NIBBLE#-BISC_ALIGN_PQTR_NIBBLE#) または (BISC_NQTR_NIBBLE#-BISC_ALIGN_NQTR_NIBBLE#) を取得して 1/4 DDR クロックサイクルのタップ数を提供します。これらを使用して、特定のニブルに対する 1 タップの分解能を推定します。

DQS をサーチするには、まず DQS が返されるタイミングを推定します。読み出し全体のレイテンシは、 PHY 遅延、PCB 遅延、および DRAM のレイテンシ設定 (CAS レイテンシ、アディティブレイテンシなど) の関数として決まります。このサーチは、 DQS が返されると推定されるタイミングの 3 DRAM クロックサイクル前に開始します。アルゴリズムは DQS の初の立ち上がりエッジの前に (なるべくプリアンブル領域で) サンプリングを開始する必要があります。図 3-7 に示すように、 DDR3 と DDR4 では DQS のプリアンブルが異なります。

仕様では DDR3 の方がプリアンブルが長く (3/4 DRAM クロックサイクル)、終端されたトライステートから開始します。これに対し、 DDR4 のプリアンブルは短く (1/2 DRAM クロックサイクル)、レール終端レベルから開始します。DDR4 では、DQS ゲートキャリブレーション中にプリアンブルトレーニングモードが有効になるため、DQS がアイドルの場合、 DQS は常に Low に駆動されます。このため、アルゴリズムは DDR3 と DDR4 で同じ DQS サンプルパターンの検出を試みます (どちらの場合も 1/2 クロックサイクルより大きいプリアンブル)。

DDR3 はバースト前にトライステート領域で開始するため、取得したサンプルは 0 または 1 のどちらかとなります。この結果を避けるため、1 つのサンプルに対してハードウェアで 20 サンプルを取得し、トライステート領域またはサンプリングクロック /ストローブのノイズを実際の DQS と誤認識する確率を抑えます。この確率は、次式によって二項確率として表されます。

X = 期待される結果

n= 試行回数

P = すべて同じ結果になる確率

トライステート領域でサンプルを取得した場合の結果は 0 または 1 であるため、20 サンプルすべてが同じ値で到着する確率は約 9.5 × 10-6 です。図 3-8 に、コースタップを調整して期待されるサンプリングパターンが検出された DQSバーストのサンプルの例を示します。 DQS に対してサンプリングクロックを調整すると、このパターンが DQS のレベルとして現れることが期待されます。


図 3-7 : DDR3/DDR4 の DQS プリアンブル

P X x=( ) n!x! n x–( )!--------------------px 1 p–( )

n x–=





このパターンの各要素は DRAM からの 20 回の読み出しバーストと XIPHY からのサンプルで構成されます。 XIPHYのゲートが開かれ、DQS 上でのレベルを示す新しいサンプルを取得します。すべてのサンプルが初に取得したサンプルと同じなら、その値に確定します。サンプルのうち 1 つでも異なる値があれば、パターン内でその値は「X」とマークされます。パターンの中の「X」は、クロック間のジッターおよび DCD を許容し、アライメントの不明なクロックを扱う際の不確実性に対処するためのものです。クロックのアライメントによっては、これらはすべて 0 になることも、すべて 1 になることも、 0 と 1 の組み合わせになることもありますが、いずれの場合も DQS パターンを正しく検出できます。

XIPHY でコースタップをインクリメントし、各コースタップにおける値を記録して完全なパターン「00X1X0X1X0」を検出します。アルゴリズムがトライステート領域を実際の DQS パターンと誤認識するためには、あるコースタップで取得した 20 サンプルがすべて 0 で、次のコースタップで取得した 20 サンプルもすべて 0、そして次のコースタップで取得した 20 サンプルがすべて 1 である必要があります (DQS パターン先頭の「00X1」と一致)。これが発生する確率は 8.67 × 10-19 です。しかもこれはパターン先頭のみとの一致であり、 10 コースタップで取得する完全なパターンと一致する確率はさらに低くなります。

しかしカップリングまたはノイズが DQS パターンと誤認識される確率は非常に小さいものの、ゼロではありません。この場合、各サンプルはもはやランダムではなく、非常に繰り返し性の高い信号となります。 DDR3 システムのトライステート領域を実際の DQS パルスと誤認識するのを防ぐもう 1 つの手段として、 MPR レジスタからデータを読み出してゲートアライメントを確認します。読み出しパスは BISC によってデータキャプチャ用にセットアップされます、キャプチャクロックは DRAM からの期待されるビット時のほぼ中央に設定されます。

アルゴリズムは決まったパターンをサーチしているだけで、データのサンプリングに使用するクロックと DQS の正確なアライメントは未知のため、図 3-9 に示すように 4 つのパターンの可能性が考えられます。


図 3-8 : コースタップを用いた DQS ゲートサンプルの例


図 3-9 : DQS ゲートキャリブレーションで考えられるパターン





パターンのサーチにかかる時間を短縮するため、初の 7 つのコースタップのみを使用して開始パターンが検出されたかどうかを判定します。このため、初の 7 つのサンプルが期待される結果と一致しない場合、それ以上コースタップをサーチする必要がありません。初の 7 つのコースタップの結果が図 3-9 に示した 4 つのパターンのいずれにも該当しない場合、次の処理が実行されます。

• コースタップを 0 にリセットする

• 汎用インターコネクト制御 clb2phy_rd_en の値を 1 DRAM クロックサイクル大きくする

• サーチを再開する (すなわち図 3-9 のコースタップ 4 から開始)

DDR4 では、アルゴリズムが 1XX または 01X をサンプルした場合、 DQS バーストに対してサンプリングの開始が遅すぎることを意味します。アルゴリズムは汎用インターコネクト制御 clb2phy_rd_en の値を小さくして再試行します。すでに clb2phy_rd_en が下限値の場合はエラーをアサートします。

特定のレイテンシで許容される clb2phy_rd_en の値をすべてチェックしても期待値パターンが検出されない場合、ファインタップ (コースタップの半分) を使用してサンプリングを約 45° だけオフセットしてもう一度サーチを開始します。これにより、初とは異なる位相関係でサンプリングが実行されます。パターンの検出に失敗するたびにオフセットを半分ずつ減らし、オフセットをデクリメントできなくなるまで続けます。

図 3-10 に、ファインタップによるオフセットを適用するまでパターンが検出されない極端な例 (DQS の DCD) を示します。

パターンが検出されたら、図 3-9 でチェックしたパターンのアライメントに基づいて終的なコースタップ(DQS_GATE_COARSE_RANK#_BYTE#) を設定します。コースタップは、図 3-11 に示すパターンで 1 の前に検出された後の 0 の位置に設定されます ( 「3」は複数のサンプルが 0 と 1 を返した不安定な領域を示します)。この手順により、コースタップの終値は 5 ～ 9 に設定されます。


図 3-10 : DQS ゲートキャリブレーションのファインオフセットの例





この場所から clb2phy_rd_en (DQS_GATE_READ_LATENCY_RANK#_BYTE#) を 1 つ増やしてゲートを終位置に設定してから、ファインスイープを開始します。これは、通常動作時に完全な DQS バーストに対して適切なゲートのタイミングを確保するために行います。この場合、別の信号でストローブをサンプリングすることになるため、互いにジッターが存在します。

たとえばこれらをアライメントして複数のサンプルを取得した場合、新しいサンプルを取得するたびに結果が異なる場合があります。ファインサーチは、すべてのサンプルが 0 を返す比較的安定した領域から開始します (図 3-12)。次に、0 以外の値が返されるまで (つまり不安定な領域の左側エッジまで) ファインタップをインクリメントし、このときのタップ値を DQS_GATE_FINE_LEFT_RANK#_BYTE# に記録します (図 3-14)。


図 3-11 : ファインサーチ開始前の DQS ゲートのコースタップ設定


図 3-12 : DQS ゲートの微調整、 0 をサンプル





次に、取得したサンプルがすべて 1 となるまでファインタップをインクリメントします (図 3-13)。このときのタップ値を、不安定な領域の右側エッジとして DQS_GATE_FINE_RIGHT_RANK#_BYTE# に記録します (図 3-14)。

終的なファインタップは不確定領域の中央点、すなわち (right – left)/2 + left として計算します (DQS_GATE_FINE_CENTER_RANK#_BYTE#)。これにより、 DQS に対してゲートを適な位置に設定できます。シミュレーションの場合は、ファインタップの調整方法を変更してサーチにかかる時間を短縮します。すなわち、二分探索を利用してファインタップをより大きな値にジャンプすることにより、 0 から 1 への遷移を短時間で検出します。

マルチランクシステムの場合、 XIPHY にはランクごとに別の制御が存在し、すべてのランクを個別にトレーニングしてコースタップとファインタップを決定できます。キャリブレーションが完了したら、各バイトの clb2phy_rd_en(DQS_GATE_READ_LATENCY_RANK#_BYTE#) の値が全ランクで共通となるように調整します。ゲート信号のタイミングがキャリブレーションで検出したタイミングと一致するようにコースタップをインクリメント /デクリメントします。特定のバイトに対し、全ランク共通の clb2phy_rd_en 設定が検出されない場合、エラーがアサートされます。

DQS ゲートサニティチェック

あるランクのすべてのバイトで DQS ゲートキャリブレーションが完了したら、読み出しデータが返されるタイミングを計算し、ギャップをはさんで 10 回の読み出しバーストを発行します。次に、 FIFO が 10 回読み出されたことをロジックでチェックします。このステージではデータチェックは行いません。これは FIFO 読み出しポート制御ロジックの基本的な機能チェックであり、DQS ゲートキャリブレーションの結果に基づいて設定します。読み出しデータが返されるタイミングは、各ランクで DQS ゲートキャリブレーションが完了するたびに更新されます。すべてのDQS レーンおよびすべてのランクにおける DQS ゲート遅延の大値が、終的な読み出しデータの返されるタイミングとなります。


図 3-13 : DQS ゲートの微調整、 1 をサンプル


図 3-14 : DQS ゲートの微調整、不確定領域





ライトレベリング

DDR3/DDR4 SDRAM メモリモジュールはクロック、アドレス、コマンド、制御信号をフライバイトポロジとすることでシグナルインテグリティを改善しています。しかしフライバイトポロジではモジュールの各メモリデバイスでDQS と CK の間にスキューが発生します。ライトレベリングは、 DDR3/DDR4 デバイスに転送されるクロック (CK)に対して各書き込み DQS の位相をコントローラーで個別に調整してこのスキューを補償し、 tDQSS 仕様 [参照 1] に適合できるようにする DDR3/DDR4 SDRAM の機能です。

ライトレベリングを実行中、 DQS は FPGA メモリインターフェイスによって駆動され、 DQ は DDR3/DDR4 SDRAMデバイスによって駆動されてフィードバックを供給します。ライトレベリングを開始するには、 MRS コマンドをDRAM へ送信してフィードバック機能を有効にします。後にもう一度 MRS コマンドを送信するとライトレベリングが無効になります。図 3-15 に、ライトレベリングインプリメンテーションのブロック図を示します。

ライトレベリングを実行するには、 RIU で XIPHY の属性をいくつか設定する必要があります。まず、 DQS を駆動する際に DQS と DQ がデカップルされるように WL_TRAIN を設定します。これで、XIPHY は DRAM から返される DQをキャプチャできるようになります。 DQ は返されてもキャプチャ用の DQS ストローブは返されないため、 XIPHYで RX_GATE を 0 に設定して DQS ゲートの動作を無効にします。ライトレベリングアルゴリズムは一度に 1 つのDQS のみに対して実行されますが、 DQ に対してバス上で競合が発生しないように XIPHY のすべてのバイトがライトレベリングに設定されます。

DQS には ODELAY および RIU の WL_DLY_RNKx レジスタに格納されたコース遅延が適用されます (WL_DLY_CRSE[12:9] がニブルのすべてのビットに適用される )。個々のニブルに対するライトレベリングの ODELAY 値は、 RIU の WL_DLY_FINE[8:0] に格納します。これは、 XIPHY がランクを切り替える際に使用します。


図 3-15 : ライトレベリングのブロック図





DDR3/DDR4 メモリデバイスにおける CK と DQS の関係を検出するために、FPGA は一連の DQS パルスを DRAM へ出力します。 DQS には ODELAY およびコースタップ遅延が適用され、フィードバック DQ 入力で 0 から 1 への遷移が検出されるまでコースタップを小単位ずつ増やしていきます。まず、代表的なバースト長である 8 パターンを 1 回 DQS へ送出 (4 クロックパルス) した後、ギャップをはさんで 8 パターンのバーストを 100 回 DRAM に送信します (図 3-16)。

ギャップの前の部分は、 DRAM が送り返された DQ でフィードバックサンプルを更新するためのもので、ギャップの後の部分は DQ に現れるレベルを XIPHY に取り込むために XIPHY が使用するクロックを供給するためのものです。1 回のバーストの後に DQS でリンギングが発生すると DRAM によってクロックエッジと誤認識される可能性があるため、 DQS を駆動しながら DQ をサンプリングすることによってこれを防いでいます。

ジッターによって CK の立ち下がりエッジが誤検出されるのを防ぐため、 DQS はウィンドウ全体を後方へ移動して「0」および「1」の安定した大きな領域 (取得したサンプルの値がすべて同じ領域) を検出します。この「安定 1」の領域の右側では、DQS で CK の立ち下がりエッジがキャプチャされるため、この領域の左側であることを確認します(図 3-17)。

ライトレベリングは、次の 2 つの手順で実行されます。

1. コースタップおよび ODELAY タップ (必要な場合) を使用して「0」から「1」への遷移を検出する。

まず、取得したすべてのサンプルから固定値「0」が返されることを確認します。取得した 64 サンプルすべてが「0」であればデータは「0」と確定されます。現在のコースタップ値を保存して、コースタップをインクリメントします。

° すべてのサンプルで再び「0」が返されたら、WRLVL_COARSE_STABLE0_RANK_BYTE を現在のコースタップ値で更新して、同じ処理を繰り返します。

° アルゴリズムが 0 以外の値 (ノイズ) を受信するか、すべてのサンプルで「1」を受信 (WRLVL_COARSE_STABLE0_RANK_BYTE) したら、すべてのサンプルで「0」を受信した後のコースタップ値に遅延量を戻します。この基準値により、アルゴリズムが目的の遷移の左側にコースタップを置いたことがわかります。

° アルゴリズムが「安定 0」領域からノイズ領域または「安定 1」領域への遷移をコースタップで検出できない場合、 DQS の ODELAY をオフセット値 ( 初は 45° に設定、 WRLVL_ODELAY_INITIAL_OFFSET_BYTE)に設定し、コースタップを「0」に戻してもう一度チェックします。「安定 0」から「安定 1」への遷移を検出します (ノイズ領域が 90° に近い場合、または DCD 量が大きい場合にこの処理が必要となる )。


図 3-16 : ライトレベリングの DQS バースト


図 3-17 : ライトレベリングの領域





° それでも遷移を検出できない場合、オフセットを半分にしてアルゴリズムをもう一度実行します。後に使用したオフセット値を WRLVL_ODELAY_LAST_OFFSET_RANK_BYTE に格納します。このアルゴリズムはDQS をも近いクロックエッジにアライメントしているため、コースタップのスイープは 5 (1.25 クロックサイクル) に制限されます。終的なコースタップ値を WRLVL_COARSE_STABLE0_RANK_BYTE に格納します。

2. 「0」から「1」への遷移途中のノイズ領域の中央を ODELAY タップを用いて検出する。

ここでは、ODELAY タップをスイープしてノイズ領域の両方のエッジ (WRLVL_ODELAY_STABLE0_RANK_BYTE、WRLVL_ODELAY_STABLE1_RANK_BYTE) を検出します ( 終値は WRLVL_ODELAY_CENTER_RANK_BYTE に保存)。使用する ODELAY タップ数は、 DQS と CK の初のアライメントおよびこのノイズ領域のサイズによって決まります (図 3-18)。

終的な ODELAY 設定値が決定したら、 ODELAY の値を RIU の WL_DLY_RNKx[8:0] レジスタに格納します。この値は、 DQS に一致させるために DQ および DM の ODELAY レジスタにも格納されます。すでに DQS/DQ/DM に対してスキュー調整を実行している場合 (マルチランクシステム)、スキュー調整の情報が維持され、そのオフセットが適用されます。

ODELAY の小値は WRLVL_ODELAY_LOWEST_COMMON_BYTE に格納されます。これは、個々のバイトの ODELAY のスキュー調整で WRLVL 要素を保持する目的で使用します。マルチランクシステムの通常動作時には、各ランクで保存した値が XIPHY によって ODELAY に格納されます。

ライトレベリングが完了したら、 MPR コマンドを DRAM に発行してライトレベリング機能を無効にします。すると WL_TRAIN はデフォルトの「off」に設定され、 DQS ゲートが再びオンになり、返された DQS ストローブで DQをキャプチャできるようになります。


図 3-18 : ワーストケースの ODELAY タップ (最大および最小)





リードレベリング

ゲートトレーニングとライトレベリングが完了したら、次は DQS を用いて読み出しデータを確実にキャプチャできるようにリードレベリングを行います。このステージは、ビット単位のスキュー調整と読み出し DQS センタリングの 2 つのフェーズで構成されます。読み出し DQS センタリングには、 DDR3 および DDR4 の多目的レジスタ (MPR)を使用します。 MPR には読み出しキャプチャ用の読み出し DQS および DQ のトレーニングに使用するパターンが格納されています。 DDR4 ではいくつかのパターンを利用できますが、 DDR3 では 1 つのパターンを繰り返して利用します。

ビット単位のスキュー調整では、同じバイトのビット間に極端なスキューがあっても対処および診断ができるように繰り返しのないパターンを使用します。 DDR3 の MPR パターンではこれが制限されるため、長いパターンを初にDRAM に書き込んでから読み出してビット単位のスキュー調整を行います (マルチランクシステムの場合は初のランクのみ実行)。ビット単位のスキュー調整が完了したら、 DDR3 および DDR4 の MPR に格納されたシンプルな繰り返しパターンを使用して DQS を DQ 読み出しアイの中央に揃えます。

XIPHY には、 DQS に関して別々の遅延要素 (1 タップあたり 2.5 ～ 15ps、合計 512) があり、立ち上がりエッジ DQデータのクロック (PQTR) と立ち下がりエッジ DQ データのクロック (NQTR) をニブル単位 (PQTR/NQTR につき 4 DQ ビット ) で個別に調整できます。これにより、アルゴリズムは立ち上がりエッジと立ち下がりエッジの DQS ストローブを個別にセンタリングして DCD に対処する際のマージンを増やすことができます。 PQTR クロックドメインでキャプチャしたデータは、 NQTR クロックドメインに転送されてから読み出し FIFO および汎用インターコネクトクロックドメインへ送信されます。

このクロックドメイン間の転送により、PQTR クロックと NQTR クロックの位相差は約 180° とする必要があります。PQTR/NQTR クロックパスのこの位相関係は、BISC スタートアップルーチンで設定します。このため、キャリブレーションを実行する場合は、トレーニング中にこの位相関係を維持する必要があります (BISC_ALIGN_PQTR、BISC_ALIGN_NQTR、 BISC_PQTR、 BISC_NQTR)。

読み出しのビット単位スキュー調整

まず、アドレス 0x000 に 0x00 を書き込みます。書き込みレイテンシのキャリブレーションがまだ実行されていないため、期待される書き込みレイテンシの前後 8 クロックサイクルの間、アドレス DQ が保持されます。図 3-19 に示すように、 DQS が前後 8 クロックサイクルの間トグルします。これにより、 DRAM が期待するタイミングでバーストが実行されなくてもデータが DRAM に書き込まれます。

次に、連続して読み出し可能な別のアドレスに 0xFF を書き込みます (図 3-20)。 DDR3 の場合はアドレス 0x008 を使用し、 DDR4 の場合はバンクグループ 0x1 のアドレス 0x000 を使用します。 DDR4 は周波数が高いため、 8 クロックサイクルのバーストを連続実行するにはバンクグループを切り替える必要があります。


図 3-19 : ビット単位のスキュー調整 – アドレス 0x000 に 0x00 を書き込み





データを書き込んだら、これらアドレスからの連続読み出しを DRAM に発行してビット単位のスキュー調整を実行します (図 3-21)。

このパターンを使用して同じバイトの各ビットを DQS ストローブの左側エッジにアライメントします (PQTR/NQTR)。1 ビット時を超えるスキューを検出および訂正できます。

推奨 : 一般に、 1 ビット時のビット間スキューは理想的ではありません。 DQS バイト内で DDR3/DDR4 トレースマッチングガイドラインを満たすようにしてください。 64 ページの「DDR3 の PCB ガイドライン」、 64 ページの「DDR4の PCB ガイドライン」を参照してください。

スキュー調整の初に、PQTR/NQTR のどちらかが 0 になるまで、BISC で設定した初の位相関係が維持されるように両方を同じだけデクリメントします。次に、特定のビットのデータがパターンと一致するかチェックします。このチェックは、立ち上がりエッジデータに対してのみ行います。立ち下がりエッジの比較は行いません。これは、 DQに対して PQTR/NQTR に余分な遅延を確保するためです。

理想的な条件では、この遅延を 0 に設定すると PQTR/NQTR は DQ のエッジにアライメントされます。 PQTR/NQTRパスには余分な遅延があるため、高い周波数では NQTR が次のバーストトランザクションにずれ込む可能性があるため、比較から除外します (図 3-22 ～図 3-23)。スキューが 1 ビット時を超える場合は、バーストの立ち上がりエッジデータをより多く破棄する必要があります。バーストの後の部分を除外しないと比較に失敗し、 DQ の IDELAYではなく PQTR/NQTR がインクリメントされてしまいます。


図 3-20 : ビット単位のスキュー調整 – 別のアドレスに 0xFF を書き込み


図 3-21 : ビット単位のスキュー調整 – 連続読み出し (ギャップなし )


図 3-22 : ビット単位のスキュー調整 – 遅延を 0 に設定 (理想)





パターンが検出されたら、そのビットに対する IDELAY を 1 つインクリメントしてもう一度チェックします。パターンが検出されない場合、 PQTR/NQTR を 1 つインクリメントしてデータをもう一度チェックします。アルゴリズムは個々のビットの検出成功領域と検出失敗領域をチェックし、 PQTR/NQTR 遅延またはそのビットの IDELAY を調整します。

不確定領域のノイズ対策として、検出成功領域を小ウィンドウサイズ (10) で定義します。こうすると、PQTR/NQTRをインクリメントし、あるビットに対して検出成功データの連続した領域が見つからない限り検出成功領域とは見なされません。すべてのビットに関して、 PQTR/NQTR を後方へ移動してニブルのも遅いビットとアライメントします。図 3-24 ～図 3-26 に、スキュー調整ステージでの PQTR/NQTR と各 DQ ビットのアライメント例を示します。


図 3-23 : ビット単位のスキュー調整 – 遅延を 0 に設定


図 3-24 : ビット単位のスキュー調整 – 最初の関係の例





アルゴリズムは一度に 1 ビットの結果のみを取得し、その結果のみに基づいて決定します。共通の PQTR/NQTR は、各ビットとアライメントするように必要に応じてインクリメントされますが、デクリメントはされません。このように後方へ移動することで、も遅いビットにアライメントします。


図 3-25 : ビット単位のスキュー調整 – タイミングの早いビットを後方へ移動


図 3-26 : ビット単位のスキュー調整 – PQTR/NQTR を最もタイミングの遅いビットに合わせて後方へ移動





次に、PQTR/NQTR をもタイミングの遅い DQ ビットに合わせて後方へ移動します (RDLVL_DESKEW_PQTR_nibble、RDLVL_DESKEW_NQTR_nibble)。すると、図に示したようにキャリブレーション済みの DQ ビットのタイミングが早くなります。ここですべてのビットをもう一度チェックして、必要に応じて後方へ移動します (図 3-27)。

スキュー調整後の終的な DQ IDELAY の値は RDLVL_DESKEW_IDELAY_Byte_Bit に格納されます。

読み出し DQS センタリング

データのスキュー調整が完了したら、 PQTR/NQTR の遅延を調整してニブル全体のデータ有効ウィンドウの中心に揃える必要があります。センタリング用のデータパターンは DRAM の MPR レジスタから供給します。したがってパターンはビット時ごとに変化し、 DRAM にパターンを初に書き込んでおく必要がないため、不確実性が減少します。DDR3 と DDR4 でパターンチェックを共通にするため、シンプルなクロックパターンを使用します。初の DQSパルスに対する ISI の影響を考慮し、DRAM に対する読み出しにギャップを設けることで初のセンタリングを強調しています (図 3-28)。

DRAM から返されるデータとクロックに対するジッターに適切に対処するため、1 つのタップ値で複数のデータサンプルを取得します。ハードウェアの場合は 64 回の読み出しバーストを使用し、シミュレーションでは 5 回の読み出しバーストを使用します。サンプル数が多いほどデータ有効ウィンドウとの適なアライメントを見つけやすくなります。

PHY には PQTR と NQTR の 2 つのキャプチャストローブがあり、これらを同時に移動しながら個別にセンタリングする必要があるため、これらクロックの位相関係を維持したままキャリブレーションを実行するよう注意が必要です。


図 3-27 : ビット単位のスキュー調整 – タイミングの早いビットを必要に応じて後方へ移動


図 3-28 : MPR 読み出し間のギャップ





データと PQTR/NQTR の遅延量は、スキュー調整で決定した値を初期値として使用します。データの初の遅延量は、ニブルのすべてのビットで PQTR および NQTR クロックの両方がデータ有効ウィンドウのすぐ左から開始して 1 クロックで読み出しウィンドウ全体をスキャンできるように IDELAY で調整します (図 3-29、 RDLVL_IDELAY_VALUE_Rank_Byte_Bit)。異なる遅延ラインを使用して読み出しウィンドウのエッジを検出するとタップ分解能の不確実性が生じますが、同じ遅延要素でウィンドウをスキャンし、その遅延要素を用いてセンターを計算することにより、この不確実性を小限に抑えることができます。

トレーニングの開始時点で PQTR/NQTR とデータのエッジはほぼ揃っていますが、パターンがスキュー調整のものと異なるため、エッジが若干変化している可能性があります。また、スキュー調整で検出したのは PQTR と NQTR の全体のエッジですが、ここでは各クロックのエッジを個別に検出する必要があります。

PQTR/NQTR の両方がデータ有効ウィンドウの外側から開始することを確認した後、これらのクロックをインクリメントして検出成功領域を見つけます (図 3-30)。 PQTR については立ち上がりエッジデータをチェックし、 NQTR については立ち下がりエッジデータをチェックします。これにより、各クロックの検出成功領域と検出失敗領域の場所を示します。

エッジ検出の際は、ノイズ領域をクリアして実際のエッジが検出されるように小ウィンドウサイズを 10 とします。初の検出成功点を超え、左側エッジの検出前に小ウィンドウサイズが見つかるまで PQTR/NQTR 遅延を増やし

ます。どちらのクロックに関しても、タップ値をすべてスイープして小ウィンドウが見つからない場合はエラーがアサートされます。


図 3-29 : DQ を後方へ移動し、 PQTR/NQTR が検出失敗領域へ


図 3-30 : PQTR と NQTR を後方へ移動し、検出成功領域を見つける (左側エッジ)





データ有効ウィンドウの左側エッジ (RDLVL_PQTR_LEFT_Rank_Nibble、 RDLVL_NQTR_LEFT_Rank_Nibble) が検出されたら、右側のエッジは (左側エッジ + 小ウィンドウサイズ) からサーチできます。このサーチ開始点は小ウィンドウサイズの条件を満たしているため、右側エッジのサーチには小ウィンドウサイズは使用しません。

ここでも、 PQTR/NQTR の遅延を同時にインクリメントして個別にエラーチェックを行い、ウィンドウの右側エッジを追跡します。 PQTR ドメインからのデータは XIPHY で NQTR クロックドメインへ転送されるため、 NQTR のエッジを先にチェックした後、 PQTR の結果を追跡します (図 3-31)。

NQTR エッジの場所を特定できたら、 PQTR エッジも検出されたかどうかをフラグで確認します。 PQTR エッジが検出されていない場合、NQTR 遅延は右側エッジのままで PQTR 遅延のエッジ検出を続けます (RDLVL_PQTR_RIGHT_Rank_Nibble、RDLVL_NQTR_RIGHT_Rank_Nibble)。シミュレーションの場合は、 1 回あたりの遅延調整量を 1 タップより大きくすることで右側エッジ検出にかかる時間を短縮します。

立ち上がりエッジウィンドウと立ち下がりエッジウィンドウの両方が検出されたら、左側および右側エッジに基づいて各クロックの終的な中央点を計算します。各クロックの終的な遅延 (RDLVL_PQTR_CENTER_Rank_Nibble、RDLVL_NQTR_CENTER_Rank_Nibble) は次式で求めます。

left + ((right – left)/2)

マルチランクシステムでは、スキュー調整は初のランクに対してのみ行い、PQTR/NQTR を使用した読み出し DQSセンタリングはすべてのランクに対して行います。すべてのランクでキャリブレーションが完了したら、個々の DQビットの IDELAY を全ランクで検出された値域の中央に設定します (RDLVL_IDELAY_FINAL_BYTE_BIT)。 PQTR/NQTR の終値も、全ランク検出された値域に基づいて計算します (RDLVL_PQTR_CENTER_FINAL_NIBBLE、RDLVL_NQTR_CENTER_FINAL_NIBBLE)。

重要 : マルチランクシステムでは、読み出しウィンドウの計算にオーバーラップを含める必要があります。また、ランク間の許容スキューに制限があります。詳細は第 4 章の「DDR3 の PCB ガイドライン」および第 4 章の「DDR4 のPCB ガイドライン」を参照してください。

読み出しサニティチェック

読み出し DQS センタリングのステージが完了したら、直前のキャリブレーションステージによって読み出しパスのアライメントに悪影響が出ていないことを確認するためにデータチェックを実行します。DRAM に MPR 読み出しコマンドを 1 回発行し、すべてのバイトで読み出しデータと期待値データを照合してから次のステージへ進みます。


図 3-31 : PQTR と NQTR を後方へ移動し、検出失敗領域を見つける (右側エッジ)





書き込み DQS-to-DQDRAM では、書き込みマージンを大化するために書き込み DQS を DQ の中央にアライメントする必要があります。初の時点では、XIPHY で DQS の TX_DATA_PHASE が 1 に設定されており、書き込み DQS と DQ の位相差は約 90°

です。 TX_DATA_PHASE はオプションのビット単位調整で、高速な内部 XIPHY クロックを使用してビット間に 90°のオフセットを生成します。 DQS と DQ の ODELAY を使用して 90° の位相アライメントを微調整し、 DRAM でのマージンを大化します。

ここでは書き込みレイテンシが不明のため、初は「10101010」の単純なクロックパターンを使用します。 PCB/DIMM モジュールの配線はフライバイ構造のため、コマンド -データ間のタイミングは次のキャリブレーションステージまで不明です。読み出しのビット単位スキュー調整と同様に、DRAM に書き込みを発行すると、期待される書き込みレイテンシの前後 8 クロックサイクルの間 DQS と DQ がトグルします。これは、コマンド発行からデータ書き込みまでのタイミング関係が不明であってもデータが DRAM に確実に書き込まれるようにするためです。書き込み DQS-to-DQ はビット単位のスキュー調整と DQS センタリングの 2 つのステージで行われます。

書き込み DQS-to-DQ のビット単位スキュー調整

初の時点では、ライトレベリングの結果に基づいてすべての DQ ビットの ODELAY が同じ値に設定されています。しかしビット間スキューを調整するには、各ビットの ODELAY を個別に設定する必要があります。図 3-32 に、書き込み DQS と DQ の初のタイミング関係の例を示します。

1. 個々のバイトについて、 DQ の TX_DATA_PHASE を 1 に設定し、 DQ に対して 90° の位相シフトを DQS に加えます (図 3-33)。この状態で DQ ビットを読み出すと、「10101010」のものと「01010101」のものが存在します。


図 3-32 : 書き込み DQS と DQ (ビット間スキューあり ) の最初のタイミング関係


図 3-33 : DQ に 90° のシフトを加算





2. 同じバイトの読み出しデータの中に、期待されるデータパターンに一致しないものが含まれる場合、すべてのビットのデータパターンが期待値と一致するまで DQS の ODELAY を 1 タップずつインクリメントします。そして、すべてのビットのデータパターンが期待値と一致したときの ODELAY の値を WRITE_DQS_TO_DQ_DESKEW_DELAY_Byte として保存します (図 3-34)。 DQS の ODELAY をインクリメントすると、 CK とのエッジアライメントから離れていきます。スキュー調整データは、書き込みのデータ有効ウィンドウの内側エッジです。

3. 次に、期待されるデータパターンが検出されなくなるまで各 DQ の ODELAY をインクリメントします。これでデータと書き込み DQS のエッジがアライメントされます (図 3-35)。

4. TX_DATA_PHASE を使用して DQ を元の位置 (位相シフト 0°) に戻します。 DQS の ODELAY を初期値に戻します (図 3-36)。


図 3-34 : すべてのビットが正しいパターンでキャプチャされるまで書き込み DQS の ODELAY をインクリメント


図 3-35 : ビット単位の書き込みスキュー調整





書き込み DQS-to-DQ センタリング

ビット単位の書き込みスキュー調整が完了したら、次に書き込みデータアイにおける DQS の相対的な中央点を決定し、 TX_DATA_PHASE の 90° オフセットで発生するエラーを補償します。

1. データパターン「10101010」を使用して複数回の書き込みおよび読み出しバーストを発行し、読み出しデータをチェックします。読み出し /書き込みのビット単位スキュー調整と同様に、 DRAM に書き込みを発行すると、期待される書き込みレイテンシの前後 8 クロックサイクルの間 DQS と DQ がトグルします。これは、コマンド発行からデータ書き込みまでのタイミング関係が不明であってもデータが DRAM に確実に書き込まれるようにするためです。

2. すべての DQ ビットの読み出しデータパターンが期待されるデータパターン「10101010」から変化するところ (検出失敗点) まで DQ の ODELAY タップを一斉にインクリメントします。検出失敗点の検出に必要な ODELAY遅延量を WRITE_DQS_TO_DQ_PRE_ADJUST_MARGIN_LEFT_BYTE として保存します (図 3-37)。

3. DQ の ODELAY タップを元の値に戻します。


図 3-36 : DQ を DQS に対して約 90° のオフセットに戻す


図 3-37 : 書き込み DQS センタリング – 左側エッジ





4. データが期待されるデータパターン「10101010」から変化するまで DQS の ODELAY タップをインクリメントしてウィンドウの右側エッジを検出します。検出失敗点の検出に必要な ODELAY 遅延量を WRITE_DQS_TO_DQ_PRE_ADJUST_MARGIN_RIGHT_BYTE として保存します (図 3-38)。

5. スキュー調整、左側エッジ、右側エッジに基づいて DQS ODELAY の中央タップ位置を計算します。

新しい DQS 遅延 = (スキュー調整後の DQS 遅延) – [(dly0 – dly1)/2]

この式で dly0 は (元の DQS 遅延 + 左側マージン)、 dly1 は (元の DQS 遅延 + 右側マージン) です。

この計算で DQS の ODELAY を求めると、図 3-39 のようにウィンドウの右側が大きく DQS の ODELAY をインクリメントする必要がある場合と、図 3-40 のようにウィンドウの左側が大きく DQS の ODELAY をデクリメントする必要がある場合の 2 つの可能性があります。

ライトレベリングのアライメントは DQS の設定に対して行われているため、データ有効ウィンドウの中心に揃えるには DQS ではなく DQ を調整します。

図 3-39 のように DQS をインクリメントする必要がある場合、同じバイトのすべての DQ の ODELAY を同じ量だけデクリメントします。DQ の ODELAY をデクリメントしただけではセンタリングできない場合のみ、DQS の ODELAYをインクリメントして不足分を補います。


図 3-38 : 書き込み DQS センタリング – 右側エッジ


図 3-39 : ウィンドウの右側が大きい場合。 DQS の ODELAY をインクリメントするかすべての DQ の ODELAY をデクリメントする


図 3-40 : ウィンドウの左側が大きい場合。 DQS の ODELAY をデクリメントするかすべての DQ の ODELAY をインクリメントする





図 3-40 のように DQS をデクリメントする必要がある場合は、 DQ をインクリメントしてセンタリングします。 DQSの終的な ODELAY タップ値は WRITE_DQS_TO_DQ_DQS_ODELAY_BYTE に保存し、 DQ の ODELAY タップ値はWRITE_DQS_TO_DQ_DQ_ODELAY に保存します。計算で求めた終的な左マージンと右マージンは、それぞれ WRITE_DQS_TO_DQ _MARGIN_LEFT_BYTE と WRITE_DQS_TO_DQ _MARGIN_RIGHT_BYTE に保存します。

書き込み DQS-to-DMキャリブレーションの間、データマスク (DM) 信号は使用しません。これらは、DRAM へのパターン書き込みに影響しないように書き込み中は必要な時間量の前後ディアサートされます。 DM 信号を使用しない場合、このキャリブレーション手順は実行されません。

DM ピンのキャリブレーションには 2 つのパターンを使用します。初のパターンは DM をディアサートして DRAMに書き込みます。これにより、パターンが DRAM に正しく書き込まれます。次に、バーストの既知の位置で DM をアサートして初のパターンと同じアドレスに別のパターンを上書きします (図 3-41)。

このステージは書き込みレイテンシのキャリブレーション前に実行されるため、DRAM に書き込みを発行すると、期待される書き込みレイテンシの前後 8 クロックサイクルの間 DQS と DQ/DM がトグルします。これは、コマンド発行からデータ書き込みまでのタイミング関係が不明であってもデータが DRAM に確実に書き込まれるようにするためです。

どのニブルに対しても、読み出したデータは「5B5B_5B5B」です。このバーストの「5」は、 DM をアサートした場所を示します。この手順ではデータは一定であるため、 DQS と DQ のアライメントは重要ではありません。 DQS とDM の位相関係を互いに調整するため、 DQS と DM のアライメントのみをチェックします。

書き込み DQS-to-DM のビット単位スキュー調整

この手順は書き込み DQS-to-DQ のビット単位スキュー調整と同様で、DQ ビットの代わりに DM を使用します。アルゴリズムの詳細は、 51 ページの「書き込み DQS-to-DQ」を参照してください。 DQS と DM のエッジアライメントに使用する DQS ODELAY の値を WRITE_DQS_TO_DM_DESKEW_BYTE として保存します。DM の ODELAY タップ値を WRITE_DQS_TO_DM_DM_ODELAY_BYTE として保存します。


図 3-41 : DM ベースデータを書き込み


図 3-42 : DM をアサート





書き込み DQS-to-DM センタリング

この手順は書き込み DQS-to-DQ のセンタリングと同様で、DQ ビットの代わりに DM を使用します。アルゴリズムの詳細は、 51 ページの「書き込み DQS-to-DQ」を参照してください。左側エッジを検出するために DM に設定したタップ値を WRITE_DQS_TO_DM_PRE_ADJUST_MARGIN_LEFT_BYTE として保存します。右側エッジを検出するためにDQS に設定したタップ値を WRITE_DQS_TO_DM_PRE_ADJUST_MARGIN_RIGHT_BYTE として保存します。終的な DM のマージンを WRITE_DQS_TO_DM_MARGIN_LEFT_BYTE および WRITE_DQS_TO_DM_MARGIN_RIGHT_BYTE として保存します。

DQS の ODELAY には 1 つしか値を格納できないため、 DQ と DM の間の全体の左右マージンの小値を計算し、この全体のウィンドウの中央に DQS の ODELAY 値を設定します。 DQS と DM の終的な ODELAY の値はそれぞれWRITE_DQS_ODELAY_FINAL と WRITE_DM_ODELAY_FINAL として保存します。

書き込みレイテンシキャリブレーション

書き込みレイテンシキャリブレーションは、書き込み DQS を適切な CK エッジにアライメントするために実行します。ライトレベリングでは、書き込み DQS は CK のも近い立ち上がりエッジにアライメントされます。ただしこのエッジで書き込みコマンドをキャプチャできるとは限りません。インターフェイスのタイプ (UDIMM、 RDIMM、またはコンポーネント ) によっては、 DQS が書き込みコマンドをキャプチャする CK エッジにアライメントされず、そのエッジから大 3 CK サイクル遅れることがあります。

書き込みレイテンシキャリブレーションでは、 XIPHY の WL_DLY_RNK に格納したコースタップを利用してバイト単位で書き込みレイテンシを調整します。ライトレベリングは、各書き込み DQS がも近いクロックエッジにアライメントされるように XIPHY のコースタップ遅延を大 3 つ使用します。メモリコントローラーは書き込みデータを 1TCK 早く PHY に供給します。その後、ライトレベリングによって大 1 メモリクロックサイクルの遅延が追加されます。つまり、 PCB 遅延がゼロの一般的なシミュレーションの場合、書き込みキャリブレーションによる遅延を追加しなくてもデータは DRAM でアライメントされます。

遅いタイミングで DRAM に到着したデータの場合、コントローラーによってデータのタイミングを早くすることはできないため、書き込みレイテンシキャリブレーションではタイミングの早いデータにしか対処できません。XIPHYで利用できるコースタップは 16 個 (各タップは 90°) で、 4 メモリクロックサイクルの遅延を利用できますが、そのうち 1 メモリクロックはライトレベリングで使用します。このため、書き込みレイテンシキャリブレーションに利用できる遅延は 3 メモリクロックとなります。





図 3-43 に各バイトで必要な設定を求めるキャリブレーションのフローを示します。

DRAM が書き込みデータを取り込む際に DQS がトグルしたままでいるように、書き込みコマンドに対する書き込みDQS は必要以上に延長されます。特定のデータパターンを使用して正しいデータパターンが DRAM に書き込まれるタイミングをチェックします (図 3-44)。


図 3-43 : 書き込み DQS と DQ (ビット間スキューあり ) の最初のタイミング関係





この例では、あるバイトの書き込みレイテンシキャリブレーションの開始時にターゲット書き込みレイテンシがデータパターンの中央に位置しています。この場合、データは期待値の FF00AA5555AA9966 ではなく 55AA9966FFFFFFFFが返されます。次に、書き込み DQS とデータに XIPHY コースタップの遅延を加算してもう一度データを読み出します。正しいデータパターンが検出されるまで、またはこれ以上コースタップを追加できなくなるまでこの動作を繰り返します。パターンが検出されたら、必要なコース遅延量を WRITE_LATENCY_CALIBRATION_COARSE_Rank_Byteとして保存します。

• 現在のバイトで正しいデータパターンが検出されなかった場合、検出されたデータパターンをチェックして (1) 大遅延量のデータが到着するタイミングがまだ早い (すなわち XIPHY によるアライメントが不十分で正しい位置に揃っていない) か、 (2) 遅延を追加していない初のバーストのタイミングがすでに遅い (すなわち初の時点でデータを引き戻す必要がある ) かを調べます。次のデータパターンをチェックします。

° ニブル単位で期待されるパターン : F0A55A96

° タイミングの遅いデータ : 00F0AA55A

° タイミングの早いデータ : A55A96FF、 5A96FFFF、 96FFFFFF

• 上記のいずれのケースにも該当しない場合、書き込みエラーまたは読み出しエラーのどちらかへの再分類を試みます。 1 回の書き込みバーストを DRAM に送信した後、 20 回の読み出しバーストを実行します。 1 回目のバーストで読み出したデータを保存して、残り 19 回の読み出しバーストと比較します。

• すべての読み出しデータが一致した場合、書き込みエラーと分類されます。

• データが一致しない場合は読み出しエラーと分類されます。

書き込み/読み出しサニティチェック

書き込み DQS-to-DQ のステージが完了したら、直前のキャリブレーションステージによって書き込みまたは読み出しパスのタイミングに悪影響が出ていないことを確認するためにデータチェックを実行します。1 回の書き込みバーストの後、同じアドレスに対して 1 回の読み出しコマンドを DRAM に送信し、すべてのバイトで読み出しデータと期待値データを比較し、一致していれば次のステージに進みます。この手順では、ニブル単位で期待されるデータパターンは 937EC924 です。


図 3-44 : 書き込みレイテンシキャリブレーションのアライメント例





リードレベリングのマルチランク調整

マルチランクシステムの場合、読み出し DQS センタリングのアルゴリズムを各ランクに対して実行しますが、終的な遅延設定は全ランク共通とする必要があります。各ランクのトレーニング結果はそれぞれ個別に XSDB に保存しますが、終的な遅延設定は全ランクのトレーニング結果の平均値となります。終的な PQTR/NQTR 遅延はRDLVL_PQTR_CENTER_FINAL_NIBBLE/RDLVL_NQTR_CENTER_FINAL_NIBBLE として保存し、DQ の IDELAY は RDLVL_IDELAY_FINAL_BYTE_BIT として保存します。

マルチランク調整およびチェック

DQS ゲートのマルチランク調整

マルチランクシステムの DQS ゲートキャリブレーションでは、 35 ページの「DQS ゲート」で説明したキャリブレーションアルゴリズムを各ランクに対して個別に実行できます。すべてのランクのキャリブレーションが完了したら、通常動作の前にランク間を高速に切り替えられるように調整が必要です。ここでは、 DRAM クロックサイクル単位でゲートタイミングを制御する汎用インターコネクト信号 clb2phy_rd_en (XSDB では DQS_GATE_READ_LATENCY_RANK_BYTE によって示される) を各バイトで全ランク共通となるように調整します。

ゲートが開くタイミングがすべてのランクで同じになるようにコースタップを調整します。4 コースタップが汎用インターコネクトでは 1 回の読み出しレイテンシの調整量に相当します。この手順では、アルゴリズムはキャリブレーションで決定した各バイトの読み出しレイテンシの小値を初期値として使用し、そのバイトのコースタップの値がオーバーフローもアンダーフローもしない全ランク共通の clb2phy_rd_en 設定を見つけます。小値で全ランク共通の設定が見つからない場合、 clb2phy_rd_en を 1 つインクリメントしてチェックを繰り返します。ファインタップの設定は 90° 未満のため、この調整には含まれません。

初にキャリブレーションで決定した clb2phy_rd_en の大値に達してもそのバイトの全ランク共通の設定が見つからない場合は、エラーがアサートされます (表 3-6 の例 #4)。調整後にコースタップが 360° (4 コースタップ) を超えた場合は別のエラーがアサートされます (表 3-6 の例 #5)。エラーコードについては、33 ページの表 3-5、「エラー信号の説明」を参照してください。

書き込みレイテンシのマルチランクチェック

マルチランクシステムでは書き込みレイテンシは任意の値とすることができますが、各ランクはライトレベリングおよび書き込みレイテンシキャリブレーションのアルゴリズムを用いて個別にキャリブレーションを実行できます。すべてのランクのキャリブレーションが完了したら、後に書き込みパスで XIPHY の要件が満たされていることを確認します。ランク間の書き込みレイテンシの位相差は 180° (XIPHY の 2 コースタップ分) まで許容されます。

表 3-6 : DQS ゲートのマルチランク調整の例 (2 ランクの場合)

例設定キャリブレーションマルチランク調整後

ランク 0 ランク 1 ランク 0 ランク 1 結果

#1読み出しレイテンシ 14 15 14 14

合格コースタップ 8 6 8 10

#2読み出しレイテンシ 22 21 21 21

合格コースタップ 6 9 10 9

#3読み出しレイテンシ 10 15 N/A N/A

エラーコースタップ 9 9 N/A N/A

#4読み出しレイテンシ 10 11 10 10

エラーコースタップ 6 9 6 13





VT トラッキングの有効化

DQS ゲートのマルチランク調整を必要に応じて実行した後、VT (電圧/温度) トラッキングを開始するための内部遅延の再キャリブレーション信号が XIPHY に送信されます。これが完了すると XIPHY は信号 phy2clb_phy_rdy_upp(上位ニブル) および phy2clb_phy_rdy_low (下位ニブル) をアサートします。

マルチランクシステムの場合、すべてのニブルで通常動作の準備が完了したら、 XIPHY の要件として通常のトラフィックを開始する前に 2 回の書き込み/読み出しバーストを DRAM に送信する必要があります。初のデータパターンには F00FF00F を使用し、 2 回目は 0FF00FF0 を使用します。データ自体はチェックしません (チェックしても失敗します)。

書き込み/読み出しサニティチェック (マルチランクのみ)マルチランクシステムでは、直前のキャリブレーションステージによって書き込みまたは読み出しパスのタイミングに悪影響が出ていないことを確認するために各ランクに対してデータチェックを実行します。各 DRAM ランクに対して 1 回の書き込みバーストの後、同じアドレスに 1 回の読み出しコマンドを発行します。すべてのバイトでデータと期待値データを比較し、一致したら次のステージへ進みます。

この手順で、各ランクの期待されるデータパターンを表 3-7 に示します。

すべてのランクですべてのステージがエラーなしで完了すると calDone がアサートされ、ユーザートラフィックを開始できます。 XSDB では、キャリブレーションが完了すると DBG_END に 0x1 が格納され、エラーがあった場合は0x2 が格納されます。

表 3-7 : 全ランクでのサニティチェック

ランク1 回のバーストでニブル単位で期待されるデータパターン

0 A1E04ED8

1 B1E04ED8

2 C1E04ED8

3 D1E04ED8




第 4 章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

クロッキングメモリインターフェイスには MMCM が 1 つ、メモリインターフェイスが使用する I/O バンクあたり TXPLL が 1 つ、および BUFGCE_DIV が 2 つ必要です。これらのクロッキングコンポーネントを使用して、メモリインターフェイスの適切な動作に必要なクロック周波数と位相シフトを生成します。

TXPLL は各バンクに 2 つあります。 1 つのバンクを 2 つのメモリインターフェイスで共用する場合、そのバンクのTXPLL を両方使用します。

注記 : クロッキング構造は MIG によって適切に生成されます。この RTL は変更できません。

MIG ツールは目的とするインターフェイス向けに適切なクロッキング構造を生成します。この構造は変更できません。可能なクロックコンフィギュレーションは次のとおりです。

• GCIO に接続される差動基準クロックソース

• GGCIO から MMCM (メモリインターフェイスの中央のバンク内に配置されたもの)

• MMCM から BUFGCE_DIV (メモリインターフェイスの中央のバンクに配置されたもの)。FPGA ロジックおよびすべての TXPLL を駆動

• MMCM から 2 分周モードの BUFGCE_DIV (メモリインターフェイスの中央のバンクに配置されたもの)。1/2 レートの FPGA ロジックを駆動

• SSI テクノロジデバイスの場合、インターフェイスのクロッキングペアがメモリインターフェイスと同じ SLRに属していること




第 4 章 : コアを使用するデザイン

要件

GCIO

• 差動 I/O 規格を使用すること

• メモリインターフェイスと同じ I/O カラムに属すること

• SSI テクノロジデバイスの場合、メモリインターフェイスと同じ SLR に属すること

MMCM

• MMCM を使用して FPGA ロジックのシステムクロック (メモリクロックの 4 分周) を生成

• メモリインターフェイスの中央のバンクに配置すること

• 内部フィードバックを使用すること

• 入力分周器で分周した入力クロック周波数 ≥ 70MHz (CLKINx/D ≥ 70MHz) であること

• 整数倍の周波数および出力分周値を使用すること

BUFGCE_DIV およびクロックルート

• 1 つの BUFGCE_DIV を使用して FPGA ロジックのシステムクロックを生成し、もう 1 つの BUFGCE_DIV を使用してシステムクロックを 2 分周する

• これらの BUFGCE_DIV とクロックルートはメモリインターフェイスのも中央寄りのバンクに配置すること

° 2 バンクシステムの場合、どちらのバンクも使用可能。 Vivado 統合設計環境 (IDE) でも上に選択したバンクが MIG では常に中央バンクとして参照される

° 4 バンクシステムの場合、内側 2 つのバンクのいずれも使用可能。上から 2 番目に選択したバンクが MIGでは中央バンクとして参照される

° 両方の BUFGCE_DIV が同じバンクに属すること

TXPLL

• TXPLL からの CLKOUTPHY は、そのバンク内の XIPHY を駆動する

• 位相シフト 90° の CLKFBOUT を使用するように TXPLL を設定すること

• MMCM ロック出力が High に遷移するまで TXPLL をリセット状態に保持すること






図 4-1 に、 3 バンクメモリインターフェイスのクロッキング構造の例を示します。 GCIO がメモリインターフェイスの中央バンクにある MMCM を駆動します。MMCM は同じバンクに属する両方の BUFGCE_DIV を駆動します。BUFGCE_DIV の出力がインターフェイスの各バンクで使用する TXPLL を駆動し、 FPGA ロジックへのシステムクロックを生成します。

MMCM をほかのバンクの GCIO ピンで駆動する場合、 MMCM 入力に対する CLOCK_DEDICATED_ROUTE 制約の値を「BACKBONE」とする必要があります。 BACKBONE 配線を使用するには、 GCIO と MMCM 入力の間に BUFG が存在する必要があります。このため、 GCIO ピンと MMCM が同じバンクにない場合、 MIG は GCIO と MMCM の間に BUFG をインスタンシエートします。 GCIO ピンと MMCM が別のバンクに割り当てられている場合、 MIG はCLOCK_DEDICATED_ROUTE 制約の値を「BACKBONE」として生成します。 GCIO ピンと MMCM が同じバンクに割り当てられている場合、 MMCM 入力に制約を設定する必要はありません。

同様に、[System Clock Configuration] で [No Buffer] を選択して生成したデザインでは、GCIO ピンと MMCM が別のバンクに割り当てられている場合に BACKBONE 制約を正しく設定して GCIO と MMCM の間に BUFG を配置する必要があります。コンフィギュレーションで [No Buffer] を選択したデザインでは、MIG は XDC ファイルにクロック制約を生成しません。この場合、ユーザーがクロック制約に配慮する必要があります。


図 4-1 : 3 バンクメモリインターフェイスのクロッキング構造





注記 : 同じバンク内の 2 つの MIG IP コアに対して 2 つの異なる GCIO ピンを使用する場合、メモリインターフェイスの中央バンクは IP ごとに異なります。 MMCM の LOC および CLOCK_DEDICATED_ROUTE 制約は MIG によって適切に生成されます。

入力クロックソース (sys_clk_p) の共用

2 つの IP コアで同じ GCIO ピンを使用する必要がある場合、 [System Clock Configuration] で [No Buffer] を選択して 2 つの IP コアを生成してください。両方の IP がインスタンシエートされているラッパーファイルに次の変更を加えます。

1. MIG は sys_clk_i などのシステムクロックピンに対してシングルエンド入力を生成します。両方の IP コアのシングルエンドシステムクロック入力 (sys_clk_i) に差動バッファー出力を接続してください。

2. システムクロックピンは、割り当てられたメモリインターフェイスピンの同じ I/O カラム内に割り当てる必要があります。システムクロックピンに対するピン LOC 制約およびクロック制約を上位の XDC に追加してください。

3. GCIO ピンと MMCM が同じバンクに割り当てられていない場合、MMCM 入力に BACKBONE 制約を追加する必要があります。さらに、 BACKBONE 配線を使用するには BUFG を GCIO と MMCM の間にインスタンシエートする必要があります。

注記 :

° Ultrascale アーキテクチャには、各 XIPHY に独立した XIPHY 電源と TXPLL があります。これによって、メモリシステムに低ジッターのクリーンなクロックを供給します。

° BUFG → TXPLL と同じ BUFG → システムクロックロジックの間には単一の接点があるため、複数の BUFGの間にスキューがあっても問題にはなりません。

° クロックラインが長くなるとジッターが大きくなるため、システム入力クロックは複数の I/O カラムにまたがることはできません。

リセット非同期リセット (sys_rst) 入力を使用できます。このアクティブ High のリセット信号は、コントローラークロックピンの 20 サイクル以上アサートする必要があります。 sys_rst は内部または外部ピンのどちらでもかまいません。

DDR3 の PCB ガイドライン正しく動作させるには、 DDR3 PCB ガイドライン文書に完全に従う必要があります。 PCB ガイドラインの詳細は、『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583) [参照 4] を参照してください。

DDR4 の PCB ガイドライン正しく動作させるには、 DDR4 PCB ガイドライン文書に完全に従う必要があります。 PCB ガイドラインの詳細は、『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583) [参照 4] を参照してください。





ピンおよびバンクの規則

DDR3 のピン規則

次の規則はシングルランクおよびマルチランクメモリインターフェイスに共通です。

• アドレス /制御とは、 cs_n、 ras_n、 cas_n、 we_n、 ba、 ck、 cke、 a、 parity (RDIMM の場合のみ有効)、 odtを意味します。マルチランクシステムは、各ランクに 1 つの cs_n、cke、odt、および 1 つの ck ペアがあります。

• 1 バイトレーンのピンには、 N0 ～ N12 の番号が付けられています。

• 1 バンクのバイトレーンは、 T0、 T1、 T2、 T3 で識別します。バイトレーン内のニブルは、バイトレーン識別子(T0、 T1、 T2、 T3) の後に「U」または「L」を付けて区別します。つまり、 T0L、 T0U、 T1L、 T1U、 T2L、 T2U、T3L、 T3U として識別します。

注記 : 各バンクには 2 つの PLL があり、コントローラーはインターフェイスが使用するすべてのバンクで PLL を 1 つ使用します。

1. dqs、 dq、 dm の配置

a. x8 または x16 コンポーネントを使用するデザイン – dqs は「U」で識別される上位ニブル内の専用バイトクロックペア (N6 および N7) に配置する必要があります。 dqs に対応する dq は、同じバイトレーン内のピン 1 と 12 以外のピンに配置します。

b. x4 コンポーネントを使用するデザイン – dqs はニブル内の専用 dqs ペア (下位ニブルでは N0 と N1、上位ニブルでは N6 と N7) に配置する必要があります。 dqs に対応する dq (および使用する場合は dm) は同じニブル内の N12 (上位ニブル) 以外のピンに配置します。

c. dm を使用する場合は、対応する dqs と同じバイトレーン内の N0 ピンに配置する必要があります。

注記 : dm は x4 コンポーネントではサポートされません。

2. x4 コンポーネントはペアで使用する必要があります。x4 コンポーネントを奇数個で使用することはできません。1 つのデータバイトの上位ニブルと下位ニブルは、同じ x4 dq/dqs グループで占める必要があります。

3. dqs のあるバイトレーンはデータバイトレーンと見なされます。データバイトレーンでは、ピン N1 と N12 をアドレス /制御に使用できます。データバイトが残りのアドレス /制御ピンと同じバンクにある場合は、規則 4 を参照してください。

4. アドレス /制御は、アドレス /制御バイトレーンの 13 本のピンのいずれにも配置できます。アドレス /制御は同じバンクに含める必要があります。

5. 各バンクに 1 つの vrp ピンを使用し、インターフェイスには DCI が必要です。入力を含む I/O バンクおよび出力のみのバンクでは vrp ピンが必要です。出力のみのバンクで必要なのは、制御出力インピーダンスを使用するためにアドレス /制御信号が SSTL15_DCI/SSTL135_DCI を使用するためです。 DCI のカスケード接続はサポートされません。『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 3] の DCI に関する規則をすべて順守する必要があります。

6. ck ペアはアドレス/制御バイトレーンの任意の PN ペアに配置する必要があります。

7. 汎用インターコネクトのタイミングを満たし、選択したバンクで I/O 規格を利用できるなら、reset_n は任意のピンに配置できます。

8. バンクは 2 つのコントローラーで共有できます。

a. reset_n を除き、各バイトレーンはいずれかのコントローラー専用です。

b. 片方のコントローラーのバイトレーンをもう一方のコントローラーに配置することはできません。たとえばコントローラー A と B がある場合、「AABB」は可能ですが「ABAB」は認められません。

9. メモリインターフェイスが使用する I/O バンクはすべて同じカラムになければなりません。

10. SSI テクノロジデバイスの場合、メモリインターフェイスが使用する I/O バンクはすべて同じ SLR のカラムになければなりません。





11. 144 ビット幅インターフェイスの場合、インターフェイスの高さは大でバンク 5 つ分です。サポートされるインターフェイス幅は大 80 ビットです。

12. バンクスキップは禁止です。

13. インターフェイスの MMCM の入力クロックは、メモリインターフェイスに使用する I/O カラムの GCIO ペアから供給する必要があります。詳細は、 61 ページの「クロッキング」を参照してください。

14. 専用の VREF ピンがあります (上記の規則には含まれていない)。内部または外部 VREF を使用できます。外部 VREFを使用しない場合、VREF ピンを『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 3]に記載された抵抗値を介してグランドに接続する必要があります。これらのピンは、使用する規格に合わせて適切に接続する必要があります。

15. インターフェイスは同じ I/O バンクタイプ (HR または HP) に含める必要があります。上記手順 7 の reset_n および手順 12 で説明した入力クロックを除き、バンクタイプを混在させることはできません。

DDR3 のピン配置例

重要 : キャリブレーションステージがあるため、 MIG には set_input_delay/set_output_delay は必要ありません。制約のない MIG の入出力およびキャリブレーション対象の信号は無視してください。

表 4-1 に、 1 つのバンクに含まれる 16 ビット DDR3 インターフェイスの例を示します。これは、 2 個の x8 DDR3 コンポーネントを使用したコンポーネントインターフェイスの例です。

表 4-1 : 1 つのバンクに含まれる 16 ビット DDR3 (x8/x16 コンポーネント ) インターフェイス

バンク信号名バイトグループ I/O タイプ

1 a0 T3U_12 –

1 a1 T3U_11 N

1 a2 T3U_10 P

1 a3 T3U_9 N

1 a4 T3U_8 P

1 a5 T3U_7 N

1 a6 T3U_6 P

1 a7 T3L_5 N

1 a8 T3L_4 P

1 a9 T3L_3 N

1 a10 T3L_2 P

1 a11 T3L_1 N

1 a12 T3L_0 P

1 a13 T2U_12 –

1 a14 T2U_11 N

1 we_n T2U_10 P

1 cas_n T2U_9 N

1 ras_n T2U_8 P

1 ck_n T2U_7 N

1 ck_p T2U_6 P





1 cs_n T2L_5 N

1 ba0 T2L_4 P

1 ba1 T2L_3 N

1 ba2 T2L_2 P

1 sys_clk_n T2L_1 N

1 sys_clk_p T2L_0 P

1 cke T1U_12 –

1 dq15 T1U_11 N

1 dq14 T1U_10 P

1 dq13 T1U_9 N

1 dq12 T1U_8 P

1 dqs1_n T1U_7 N

1 dqs1_p T1U_6 P

1 dq11 T1L_5 N

1 dq10 T1L_4 P

1 dq9 T1L_3 N

1 dq8 T1L_2 P

1 odt T1L_1 N

1 dm1 T1L_0 P

1 vrp T0U_12 –

1 dq7 T0U_11 N

1 dq6 T0U_10 P

1 dq5 T0U_9 N

1 dq4 T0U_8 P

1 dqs0_n T0U_7 N

1 dqs0_p T0U_6 P

1 dq3 T0L_5 N

1 dq2 T0L_4 P

1 dq1 T0L_3 N

1 dq0 T0L_2 P

1 reset_n T0L_1 N

1 dm0 T0L_0 P

表 4-1 : 1 つのバンクに含まれる 16 ビット DDR3 (x8/x16 コンポーネント ) インターフェイス (続き)







表 4-2 : 1 つのバンクに含まれる 16 ビット DDR3 (x4 コンポーネント ) インターフェイス


1 a0 T3U_12 –

1 a1 T3U_11 N

1 a2 T3U_10 P

1 a3 T3U_9 N

1 a4 T3U_8 P

1 a5 T3U_7 N

1 a6 T3U_6 P

1 a7 T3L_5 N

1 a8 T3L_4 P

1 a9 T3L_3 N

1 a10 T3L_2 P

1 a11 T3L_1 N

1 a12 T3L_0 P

1 a13 T2U_12 –

1 a14 T2U_11 N

1 we_n T2U_10 P

1 cas_n T2U_9 N

1 ras_n T2U_8 P

1 ck_n T2U_7 N

1 ck_p T2U_6 P

1 cs_n T2L_5 N

1 ba0 T2L_4 P

1 ba1 T2L_3 N

1 ba2 T2L_2 P

1 sys_clk_n T2L_1 N

1 sys_clk_p T2L_0 P

1 cke T1U_12 –

1 dq15 T1U_11 N

1 dq14 T1U_10 P

1 dq13 T1U_9 N

1 dq12 T1U_8 P

1 dqs3_n T1U_7 N





DDR4 のピン規則

次の規則はシングルランクおよびマルチランクメモリインターフェイスに共通です。

• アドレス /制御とは、 cs_n、 ras_n、 cas_n、 we_n、 ba、 bg、 ck、 cke、 a、 odt、 act_n、 parity (RDIMMの場合のみ有効)。マルチランクシステムは、各ランクに 1 つの cs_n、 cke、 odt、および 1 つの ck ペアがあります。




1 dqs3_p T1U_6 P

1 dq11 T1L_5 N

1 dq10 T1L_4 P

1 dq9 T1L_3 N

1 dq8 T1L_2 P

1 dqs2_n T1L_1 N

1 dqs2_p T1L_0 P

1 vrp T0U_12 –

1 dq7 T0U_11 N

1 dq6 T0U_10 P

1 dq5 T0U_9 N

1 dq4 T0U_8 P

1 dqs1_n T0U_7 N

1 dqs1_p T0U_6 P

1 dq3 T0L_5 N

1 dq2 T0L_4 P

1 dq1 T0L_3 N

1 dq0 T0L_2 P

1 dqs0_n T0L_1 N

1 dqs0_p T0L_0 P

表 4-2 : 1 つのバンクに含まれる 16 ビット DDR3 (x4 コンポーネント ) インターフェイス (続き)






1. dqs、 dq、 dm/dbi の配置

a. x8 または x16 コンポーネントを使用するデザイン – dqs は「U」で識別される上位ニブル内の専用バイトクロックペア (N6 および N7) に配置する必要があります。 dqs に対応する dq は、同じバイトレーン内のピン N1 と N12 以外のピンに配置します。

b. x4 コンポーネントを使用するデザイン – dqs はニブル内の専用バイトクロックペア (下位ニブルでは N0 とN1、上位ニブルでは N6 と N7) に配置する必要があります。 dqs に対応する dq は、同じニブル内の N12 (上位ニブル) 以外のピンに配置します。下位ニブルの dq と上位ニブルの dq は同じバイトレーンに割り当てる必要があります。

注記 : dm/dbi ポートは x4 DDR4 コンポーネントではサポートされません。

c. dm/dbi は、対応する dqs と同じバイトレーン内の N0 ピンに配置する必要があります。ピンあたりのデータレートが 2,133Mb/s を超える場合は書き込みおよび読み出し dbi が必要です。したがって、 2,133Mb/s を超える場合はデータマスク機能を利用できません。

d. x16 コンポーネントの場合は ldqs を偶数 dqs に接続し、 udqs を ldqs + 1 に接続する必要があります。初の x16 コンポーネントは、 XDC ファイルで ldqs を dqs0 に接続し、 udqs を dqs1 に接続します。 2 番目の x16 コンポーネントは、 ldqs を dqs2 に接続し、 udqs を dqs3 に接続します。インターフェイスで必要なだけ、このパターンを続けます。これによってバイトレーンの物理的位置が制限されることはありません。 dqs に関連するバイトレーンは必要に応じて Vivado IDE で移動し、 PCB 配線を適化できます。

2. x4 コンポーネントはペアで使用する必要があります。x4 コンポーネントを奇数個で使用することはできません。1 つのデータバイトの上位ニブルと下位ニブルは、同じ x4 dq/dqs グループで占める必要があります。 2 つの x4ニブルを含む各バイトレーンは、偶数から始まる連続したニブルとする必要があります。たとえばニブル 0 と1、またはニブル 2 と 3 で 1 つのバイトレーンを構成できますが、ニブル 1 と 2 では構成できません。バイトレーン内でのニブルの順番は重要ではありません。

3. dqs のあるバイトレーンはデータバイトレーンと見なされます。データバイトレーンでは、ピン N1 と N12 をアドレス /制御に使用できます。データバイトが残りのアドレス /制御ピンと同じバンクにある場合は、規則 4 を参照してください。


5. 各バンクに 1 つの vrp ピンを使用し、インターフェイスには DCI が必要です。入力を含む I/O バンクおよび出力のみのバンクでは vrp ピンが必要です。出力のみのバンクで必要なのは、制御出力インピーダンスを使用するためにアドレス /制御信号が SSTL12_DCI を使用するためです。 DCI のカスケード接続はサポートされません。『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 3] の DCI に関する規則をすべて順守する必要があります。

6. ck ペアはアドレス/制御バイトレーンの任意の PN ペアに配置する必要があります。

7. 汎用インターコネクトのタイミングを満たし、選択したバンクで I/O 規格を利用できるなら、reset_n は任意のピンに配置できます。






11. 144 ビット幅インターフェイスの場合、インターフェイスの高さは大でバンク 5 つ分です。サポートされるインターフェイス幅は大 80 ビットです。


13. インターフェイスの MMCM の入力クロックは、メモリインターフェイスに使用する I/O カラムの GCIO ペアから供給する必要があります。詳細は、 61 ページの「クロッキング」を参照してください。





14. DDR4 で使用するバンクの専用 VREF ピンは、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』(UG571) [参照 3] に記載された抵抗値を介してグランドに接続する必要があります。DDR4 では、内部 VREF が必須です。

15. インターフェイスは同じ I/O バンクタイプ (HP) に含める必要があります。上記手順 7 の reset_n および手順13 で説明した入力クロックを除き、バンクタイプを混在させることはできません。

16. コマンドおよびアドレスパリティ用の par 入力、 alert_n 入出力、コネクティビティテストモード用の TEN入力は、このインターフェイスではサポートされません。これらピンを使用しない場合の接続方法については、メモリベンダーにお問い合わせください。

重要 : コンポーネントインターフェイスを構築する際は、インターフェイスに含まれるすべてのコンポーネントを同じにする必要があります。 x16 コンポーネントと x8 コンポーネントではバンクグループの数が異なります。たとえば 72 ビット幅のコンポーネントインターフェイスを作成するには、9 個の x8 コンポーネントまたは 5 個の x16 コンポーネント ( うち 1 コンポーネントは半分のみ使用) で揃える必要があります。4 個の x16 コンポーネントと 1 個の x8コンポーネントを組み合わせることはできません。

DDR4 のピン配置例



表 4-3 : 2 つのバンクに含まれる 32 ビット DDR4 インターフェイス


バンク 1

1 – T3U_12 –

1 – T3U_11 N

1 – T3U_10 P

1 – T3U_9 N

1 – T3U_8 P

1 – T3U_7 N

1 – T3U_6 P

1 – T3L_5 N

1 – T3L_4 P

1 – T3L_3 N

1 – T3L_2 P

1 – T3L_1 N

1 – T3L_0 P

1 – T2U_12 –

1 – T2U_11 N

1 – T2U_10 P

1 – T2U_9 N





1 – T2U_8 P

1 – T2U_7 N

1 – T2U_6 P

1 – T2L_5 N

1 – T2L_4 P

1 – T2L_3 N

1 – T2L_2 P

1 – T2L_1 N

1 – T2L_0 P

1 reset_n T1U_12 –

1 dq31 T1U_11 N

1 dq30 T1U_10 P

1 dq29 T1U_9 N

1 dq28 T1U_8 P

1 dqs3_c T1U_7 N

1 dqs3_t T1U_6 P

1 dq27 T1L_5 N

1 dq26 T1L_4 P

1 dq25 T1L_3 N

1 dq24 T1L_2 P

1 未使用 T1L_1 N

1 dm3/dbi3 T1L_0 P

1 vrp T0U_12 –

1 dq23 T0U_11 N

1 dq22 T0U_10 P

1 dq21 T0U_9 N

1 dq20 T0U_8 P

1 dqs2_c T0U_7 N

1 dqs2_t T0U_6 P

1 dq19 T0L_5 N

1 dq18 T0L_4 P

1 dq17 T0L_3 N

1 dq16 T0L_2 P

1 – T0L_1 N

表 4-3 : 2 つのバンクに含まれる 32 ビット DDR4 インターフェイス (続き)






1 dm2/dbi2 T0L_0 P

バンク 2

2 a0 T3U_12 –

2 a1 T3U_11 N

2 a2 T3U_10 P

2 a3 T3U_9 N

2 a4 T3U_8 P

2 a5 T3U_7 N

2 a6 T3U_6 P

2 a7 T3L_5 N

2 a8 T3L_4 P

2 a9 T3L_3 N

2 a10 T3L_2 P

2 a11 T3L_1 N

2 a12 T3L_0 P

2 a13 T2U_12 –

2 we_n/a14 T2U_11 N

2 cas_n/a15 T2U_10 P

2 ras_n/a16 T2U_9 N

2 act_n T2U_8 P

2 ck_c T2U_7 N

2 ck_t T2U_6 P

2 ba0 T2L_5 N

2 ba1 T2L_4 P

2 bg0 T2L_3 N

2 bg1 T2L_2 P

2 sys_clk_n T2L_1 N

2 sys_clk_p T2L_0 P

2 cs_n T1U_12 –

2 dq15 T1U_11 N

2 dq14 T1U_10 P

2 dq13 T1U_9 N

2 dq12 T1U_8 P

2 dqs1_c T1U_7 N








2 dqs1_t T1U_6 P

2 dq11 T1L_5 N

2 dq10 T1L_4 P

2 dq9 T1L_3 N

2 dq8 T1L_2 P

2 odt T1L_1 N

2 dm1/dbi1 T1L_0 P

2 vrp T0U_12 –

2 dq7 T0U_11 N

2 dq6 T0U_10 P

2 dq5 T0U_9 N

2 dq4 T0U_8 P

2 dqs0_c T0U_7 N

2 dqs0_t T0U_6 P

2 dq3 T0L_5 N

2 dq2 T0L_4 P

2 dq1 T0L_3 N

2 dq0 T0L_2 P

2 cke T0L_1 N

2 dm0/dbi0 T0L_0 P

表 4-4 : 1 つのバンクに含まれる 16 ビット DDR4 (x4 コンポーネント ) インターフェイス


1 a0 T3U_12 –

1 a1 T3U_11 N

1 a2 T3U_10 P

1 a3 T3U_9 N

1 a4 T3U_8 P

1 a5 T3U_7 N

1 a6 T3U_6 P

1 a7 T3L_5 N

1 a8 T3L_4 P

1 a9 T3L_3 N

1 a10 T3L_2 P







1 a11 T3L_1 N

1 a12 T3L_0 P

1 a13 T2U_12 –

1 we_n/a14 T2U_11 N

1 cas_n/a15 T2U_10 P

1 ras_n/a16 T2U_9 N

1 act_n T2U_8 P

1 ck_c T2U_7 N

1 ck_t T2U_6 P

1 ba0 T2L_5 N

1 ba1 T2L_4 P

1 bg0 T2L_3 N

1 bg1 T2L_2 P

1 odt T2L_1 N

1 cke T2L_0 P

1 cs_n T1U_12 –

1 dq15 T1U_11 N

1 dq14 T1U_10 P

1 dq13 T1U_9 N

1 dq12 T1U_8 P

1 dqs3_c T1U_7 N

1 dqs3_t T1U_6 P

1 dq11 T1L_5 N

1 dq10 T1L_4 P

1 dq9 T1L_3 N

1 dq8 T1L_2 P

1 dqs2_c T1L_1 N

1 dqs2_t T1L_0 P

1 vrp T0U_12 –

1 dq7 T0U_11 N

1 dq6 T0U_10 P

1 dq5 T0U_9 N

1 dq4 T0U_8 P







注記 : システムクロックピン (sys_clk_p、 sys_clk_n) は別々のバンクに割り当てられます。

x4 RDIMM のピンマップ表 4-5 に、 x4 DDR3 レジスタ付き DIMM の場合のメモリデータシートと XDC のピンマップ例を示します。

1 dqs1_c T0U_7 N

1 dqs1_t T0U_6 P

1 dq3 T0L_5 N

1 dq2 T0L_4 P

1 dq1 T0L_3 N

1 dq0 T0L_2 P

1 dqs0_c T0L_1 N

1 dqs0_t T0L_0 P

表 4-5 : x4 DDR3 DIMM のピンマップ

メモリのデータシート MIG XDC

DQ[63:0] DQ[63:0]

CB3 ～ CB0 DQ[67:64]

CB7 ～ CB4 DQ[71:68]

DQS0、 DQS0 DQS[0]、 DQS_N[0]






















表 4-6 に、 x4 DDR4 レジスタ付き DIMM の場合のメモリデータシートと XDC のピンマップ例を示します。



表 4-6 : x4 DDR4 DIMM のピンマップ


DQ[63:0] DQ[63:0]

CB3 ～ CB0 DQ[67:64]

CB7 ～ CB4 DQ[71:68]

DQS0 DQS[0]

DQS1 DQS[2]

DQS2 DQS[4]

DQS3 DQS[6]

DQS4 DQS[8]

DQS5 DQS[10]

DQS6 DQS[12]

DQS7 DQS[14]

DQS8 DQS[16]

DQS9 DQS[1]

DQS10 DQS[3]

DQS11 DQS[5]

DQS12 DQS[7]

DQS13 DQS[9]

DQS14 DQS[11]

DQS15 DQS[13]

DQS16 DQS[15]

DQS17 DQS[17]

表 4-5 : x4 DDR3 DIMM のピンマップ (続き)






プロトコルの説明このコアには次のインターフェイスがあります。

• ユーザーインターフェイス

• AXI4 スレーブインターフェイス

• PHY のみのインターフェイス


表 4-7 にユーザーインターフェイス信号を示します。これらの信号を FPGA ユーザーデザインに接続して、外部メモリデバイスにアクセスします。ユーザーインターフェイスは、コントローラーの項で説明したネイティブインターフェイスの上位階層です。

表 4-7 : ユーザーインターフェイス

信号方向説明

app_addr[ADDR_WIDTH – 1:0] 入力この入力は、現在の要求に対するアドレスを示します。

app_cmd[2:0] 入力この入力は、現在の要求に対するコマンドを選択します。

app_autoprecharge(1)入力

この入力は、現在の要求に対する DRAM CAS コマンドの A10 オートプリチャージビットをセットするようコントローラーに指示します。

app_en 入力app_addr[]、 app_cmd[2:0]、 app_sz、 app_hi_pri 入力に対するアクティブ Highのストローブ信号です。

app_rdy 出力

この出力は、ユーザーインターフェイスがコマンドを受信可能な状態であることを示します。 app_en がイネーブルのときにこの信号がディアサートされた場合、app_rdy 信号がアサートされるまで現在の app_cmd、app_autoprecharge、app_addr を再送する必要があります。

app_hi_pri 入力この入力は予約されており、 0 に固定しておく必要があります。

app_rd_data[APP_DATA_WIDTH – 1:0] 出力読み出しコマンドからの出力データです。

app_rd_data_end 出力現在のクロックサイクルが app_rd_data[] の出力データの後のサイクルであることを示すアクティブ High の出力です。

app_rd_data_valid 出力このアクティブ High 出力は、 app_rd_data[] が有効であることを示します。

app_sz 入力この入力は予約されており、 0 に固定しておく必要があります。

app_wdf_data[APP_DATA_WIDTH – 1:0] 入力書き込みコマンド用のデータを供給します。

app_wdf_end 入力現在のクロックサイクルが app_wdf_data[] の入力データの後のサイクルであることを示すアクティブ High の入力です。

app_wdf_mask[APP_MASK_WIDTH – 1:0] 入力 app_wdf_data[] のマスクです。

app_wdf_rdy 出力この出力は、書き込みデータ FIFO がデータを受信可能な状態であることを示します。書き込みデータを受信できるのは、 app_wdf_rdy = 1’b1 かつ app_wdf_wren = 1’b1 の場合です。

app_wdf_wren 入力 app_wdf_data[] のアクティブ High のストローブ信号です。

app_ref_req(2)入力ユーザーリフレッシュ要求





app_addr[ADDR_WIDTH – 1:0]

この入力は、現在ユーザーインターフェイスに送信されている要求のアドレスを示します。ユーザーインターフェイスは外部 SDRAM の全アドレスフィールドを統合し、フラットなアドレス空間を示します。

app_addr を SDRAM アドレスバスおよびチップセレクトピンにどのようにマッピングするかは、MEM_ADDR_ORDER パラメーターで決定します。このマッピングはメモリ帯域幅の使用率に大きく影響します。MEM_ADDR_ORDER は「ROW_COLUMN_BANK」に設定することを推奨します。表 4-8 ～表 4-11 に、DDR3 と DDR4で「ROW_COLUMN_BANK」に設定した場合のマッピング例を示します。 app_addr の下位 3 ビットは、 SDRAMバースト順序を示す列アドレスの下位 3 ビットにマッピングします。

このコントローラーはバースト順序の変更をサポートしていないため、これらの下位ビットは無視されます。このため、 app_addr の小ステップサイズは実質上 0x8 となります。

app_ref_ack(2)出力ユーザーリフレッシュ要求完了

app_zq_req(2)入力ユーザー ZQCS コマンド要求

app_zq_ack(2)出力ユーザー ZQCS コマンド要求完了

ui_clk 出力このユーザーインターフェイスクロックは DRAM クロックの 1/4 とする必要があります。

init_calib_complete 出力キャリブレーションが完了すると、 PHY によってアサートされます。

ui_clk_sync_rst 出力アクティブ High のユーザーインターフェイスリセット信号です。

addn_ui_clkout1 出力ユーザー要件に基づいて提供される追加のクロック出力




dbg_clk 出力デバッグクロック。 dbg_clk には信号を接続せず、インスタンシエーション中はポートを開いたままにしてください。

sl_iport0 入力[36:0] 入力ポート 0 (* KEEP = "true" *)

sl_oport0 出力[16:0] 出力ポート 0 (* KEEP = "true" *)

c0_ddr4_app_correct_en_i 入力 DDR4 訂正イネーブル入力

app_raw_not_ecc 入力将来使用するために予約。 Low に接続してください。

注記 :

1. このポートは、 Vivado IDE で [Enable Precharge Input] をオンにすると現れます。

2. これらのポートは、 Vivado IDE で [Enable User Refresh and ZQCS Input] をオンにすると現れます。

表 4-7 : ユーザーインターフェイス (続き)

信号方向説明

表 4-8 : DDR3 の「ROW_COLUMN_BANK」マッピング

SDRAM app_addr マッピング

ランク (RANK == 1) ? 1’b0: app_addr[BANK_WIDTH + COL_WIDTH + ROW_WIDTH +: RANK_WIDTH]

行 app_addr[BANK_WIDTH + COL_WIDTH +: ROW_WIDTH]

列 app_addr[3 + BANK_WIDTH +: COL_WIDTH – 3], app_addr[2:0]

バンク app_addr[3 +: BANK_WIDTH – 1], app_addr[2 + BANK_WIDTH +: 1]





「ROW_COLUMN_BANK」を選択した場合、 app_addr[4:3] はコントローラーがグループ FSM をインターリーブするために使用する DDR4 バンクグループビットまたは DDR3 バンクビットにマッピングします。 app_addr[5]から上の下位アドレスビットは残りの SDRAM バンクおよび列アドレスビットにマッピングします。上位のアドレスビットは SDRAM 行にマッピングします。このマッピングは、アドレスストリームが長時間にわたって 0x8 のステップサイズで単調にインクリメントするようなワークロードに理想的です。このようなワークロードで「ROW_COLUMN_BANK」を選択すると、ユーザーインターフェイスに送信されたトランザクションはコントローラーのグループ FSM に均等にインターリーブされ、コントローラーのリソース使用効率が大限に高まります。また、このマッピングでは SDRAM のオープンページへのヒットが生成される傾向があります。グループ FSM のインターリーブと SDRAM ページヒットの組み合わせにより、 SDRAM データバスの使用率は非常に高くなります。

単調なインクリメントパターン以外のアドレスストリームでは、SDRAM バス使用率が低くなる傾向があります。このような性能の低下は、デザインのフラットなアドレス空間からユーザーインターフェイスの app_addr 入力ポートへのマッピングをチューニングすることで回復できます。実際のアドレスパターンが事前にわかっている場合、も頻繁にトグルするアドレスビットを app_addr[3] から上の下位ビットにマッピングするようにロジックを追加します。

たとえばワークロードのアドレスビット [4:3] よりもビット [10:9] の方が頻繁にトグルするとわかっている場合これらのビットを入れ替えてアドレスビット [10:9] が app_addr[4:3] にマッピングされるようにロジックを追加します。こうするとアドレスストリームがコントローラーのグループ FSM に効率よくインターリーブされるようになり、コントローラーのスループットおよび SDRAM データバス使用率が向上します。

app_cmd[2:0]

この入力は、現在ユーザーインターフェイスに送信されている要求のコマンドを指定します。表 4-12 に利用可能なコマンドを示します。ECC を有効にした場合、app_wdf_mask ビットが 0 でない書き込みを実行するには wr_bytesコマンドが必要です。 wr_bytes を実行するとコントローラーで Read-Modify-Write フローがトリガーされます。このフローが必要になるのは、 ECC モードでマスクデータを使用して書き込みを実行する場合のみです。

表 4-9 : DDR3 4GB (512MB x8) シングルランクのマッピング例

SDRAM バス Row[15:0] Column[9:0] Bank[2:0]

app_addr ビット 28 ～ 13 12 ～ 6、 2、 1、 0 4、 3、 5

表 4-10 : DDR4 「ROW_COLUMN_BANK」のマッピング

SDRAM app_addr マッピング

ランク(RANK == 1) ? 1’b0: app_addr[BANK_GROUP_WIDTH + BANK_WIDTH + COL_WIDTH + ROW_WIDTH +: RANK_WIDTH]

行 app_addr[BANK_GROUP_WIDTH + BANK_WIDTH + COL_WIDTH +: ROW_WIDTH

列 app_addr[3 + BANK_GROUP_WIDTH + BANK_WIDTH +: COL_WIDTH – 3], app_addr[2:0]

バンク app_addr[3 + BANK_GROUP_WIDTH +: BANK_WIDTH

バンクグループ app_addr[3 +: BANK_GROUP_WIDTH]

表 4-11 : DDR4 4GB (512MB x8) シングルランクのマッピング例

SDRAM バス Row[14:0] Column[9:0] Bank[1:0] Bank Group[1:0]

app_addr ビット 28 ～ 14 13 ～ 7、 2、 1、 0 6、 5 4、 3

表 4-12 : app_cmd[2:0] のコマンド

動作 app_cmd[2:0] のコード

書き込み 000

読み出し 001

wr_bytes 011





app_autoprecharge

この入力は、現在ユーザーインターフェイスに送信されている要求に対する DRAM CAS コマンドの A10 autoprecharge ビットのステートを指定します。この入力が Low の場合、メモリコントローラーは DRAM RD または WR CAS コマンドを発行します。この入力が High の場合、メモリコントローラーは DRAM RDA または WRACAS コマンドを発行します。この入力により要求単位での制御が可能ですが、固定値に接続してコントローラーの動作をオープンまたはクローズドページモードに静的に設定することもできます。

app_en

要求の入力ストローブ信号です。app_addr[]、app_cmd[2:0]、および app_hi_pri に目的の値を適用した後、app_enをアサートすると要求がユーザーインターフェイスへ送信されます。これによりハンドシェイクが開始し、ユーザーインターフェイスは app_rdy をアサートして肯定応答 (ACK) を送信します。

app_wdf_data[APP_DATA_WIDTH – 1:0]

このバスは、外部メモリへ書き込むデータを供給します。

app_wdf_end

この入力は、 app_wdf_data[] バスの現在のサイクルのデータが現在の要求に対する後のデータであることを示します。

app_wdf_mask[APP_MASK_WIDTH – 1:0]

このバスは、app_wdf_data[] のどのビットが外部メモリに書き込まれ、どのビットが現在のステートを維持するかを示します。

app_wdf_wren

この入力は、 app_wdf_data[] バスのデータが有効であることを示します。

app_rdy

この出力は、現在ユーザーインターフェイスに送信されている要求が受信されたかどうかを示します。 app_en がアサートされた後にユーザーインターフェイスがこの信号をアサートしない場合、現在の要求を再試行する必要があります。次の場合、 app_rdy 出力はアサートされません。

° PHY/メモリの初期化が完了していない

° コントローラーのグループ FSM がすべて占有されている (コマンドバッファーがフル)

- 読み出しを要求したが読み出しバッファーがフル

- 書き込みを要求したが利用できる書き込みバッファーポインターがない

° 周期的読み出しが挿入された

app_rd_data[APP_DATA_WIDTH – 1:0]

この出力には、外部メモリから読み出したデータが含まれます。

app_rd_data_end

この出力は、 app_rd_data[] バスの現在のサイクルのデータが現在の要求に対する後のデータであることを示します。





app_rd_data_valid

この出力は、 app_rd_data[] バスのデータが有効であることを示します。

app_wdf_rdy

この出力は、書き込みデータ FIFO がデータを受信可能な状態であることを示します。 app_wdf_rdy と app_wdf_wren の両方がアサートされると、書き込みデータが受信されます。

app_ref_req

このアクティブ High の入力をアサートすると、メモリコントローラーから DRAM へリフレッシュコマンドを送信するよう要求します。この入力を 1 クロックサイクルの間パルスして要求を送信したら、少なくとも app_ref_ack信号がアサートされるまで (すなわち要求に対して ACK が返され、リフレッシュコマンドが送信されたことが確認できるまで) ディアサートしておく必要があります。

app_ref_ack

このアクティブ High の入力がアサートされると、リフレッシュ要求に対して ACK が返され、メモリコントローラーから PHY へリフレッシュコマンドが送信されたことを意味します。

app_zq_req

このアクティブ High の入力をアサートすると、メモリコントローラーから DRAM へ ZQ キャリブレーションコマンドを送信するよう要求します。この入力を 1 クロックサイクルの間パルスして要求を送信したら、少なくともapp_zq_ack 信号がアサートされるまで (すなわち要求に対して ACK が返され、リフレッシュコマンドが送信されたことが確認できるまで) ディアサートしておく必要があります。

app_zq_ack

このアクティブ High の入力がアサートされると、 ZQ キャリブレーション要求に対して ACK が返され、メモリコントローラーから PHY へ ZQ キャリブレーションコマンドが送信されたことを意味します。

ui_clk_sync_rst

ui_clk と同期したユーザーインターフェイスからのリセットです。

ui_clk

ユーザーインターフェイスからの出力クロックです。 Vivado IDE で [4:1] モードを選択し、外部 SDRAM へ送信されるクロックの 1/4 の周波数とする必要があります。

init_calib_complete

キャリブレーションが完了すると、 PHY によってアサートされます。アプリケーションは init_calib_completeを待たずにメモリコントローラーへコマンドを送信できます。





コマンドパス

ユーザーロジックの app_en 信号がアサートされ、ユーザーインターフェイスから app_rdy 信号がアサートされると、ユーザーインターフェイスはコマンドを受け取って FIFO に書き込みます。 app_rdy がディアサートされている場合、ユーザーインターフェイスはコマンドを無視します。ユーザーロジックは、 app_rdy がアサートされるまで app_en を High に保持し、有効なコマンド、オートプリチャージ、アドレス値をアサートしておく必要があります。図 4-2 に、オートプリチャージ付き書き込みトランザクションの例を示します。

連続しない書き込みコマンドは、図 4-3 のように発行できます。この図には、 app_wdf_data、 app_wdf_wren、app_wdf_end の各信号について次の 3 つのシナリオを示しています。

1. 書き込みデータが対応する書き込みコマンドと同時に供給された場合

2. 書き込みデータが対応する書き込みコマンドの前に供給された場合

3. 書き込みデータが対応する書き込みコマンドの後 (ただし上限は 2 クロックサイクル後まで) に供給された場合

書き込みコマンドが取り込まれた後に書き込みデータが出力される場合、図 4-3 の注釈に示したように大遅延は 2 クロックサイクルです。


図 4-2 : app_rdy をアサートした場合のユーザーインターフェイスコマンドのタイミング図





書き込みパス

app_wdf_wren がアサートされ app_wdf_rdy が High のとき、書き込みデータが書き込み FIFO に取り込まれます(図 4-4)。 app_wdf_rdy がディアサートされている場合、ユーザーロジックは app_wdf_rdy がアサートされるまで app_wdf_wren と app_wdf_end を High に保持し、 app_wdf_data を有効な値にアサートしておく必要があります。 app_wdf_mask 信号を使用すると、外部メモリに書き込むバイトをマスクできます。


図 4-3 : 4:1 モードのユーザーインターフェイス書き込みのタイミング図 (メモリバーストタイプ = BL8)





関連する書き込みコマンドを基準にした app_wdf_data、app_wdf_wren、app_wdf_end のタイミング要件は、連続書き込みの場合も 1 回の書き込みの場合 (図 4-3) も同じです。

アプリケーションインターフェイスデータから DRAM 出力データへのマッピングは、例を示しながら説明します。

メモリコントローラーと DRAM のクロック比が 4:1 で 8 ビットメモリを使用した場合、アプリケーションインターフェイス側で 0000_0806_0000_0805 (16 進数) の 64 ビットデータを駆動すると、DRAM インターフェイス側のデータは図 4-5 のようになります。これは BL8 (バースト長 8) トランザクションの場合です。


図 4-4 : 4:1 モードのユーザーインターフェイスでの連続する書き込みコマンドのタイミング図 (メモリバーストタイプ = BL8)


図 4-5 : 4:1 モードでの DRAM インターフェイス側のデータ





表 4-13 に、各クロックエッジでのデータ値を示します。

表 4-14 は、 DRAM DQ バスデータを連結してアプリケーションインターフェイスのデータ信号を生成方法を一般化して表したものです。表 4-14 には app_wdf_data を示していますが、 app_rd_data にも同様の規則が適用されます。 DQ バスの各バイトは、表 4-13 に示したように Rise0 (バースト 0) ～ Fall3 (バースト 7) の 8 回のバーストで構成され、合計 64 データビットあります。 Rise0 を LSB の位置とし、 Fall3 を MSB の位置として連結すると、 64 ビットの app_wdf_data 信号が生成されます。

たとえば ddr3_dq[7:0] の 8 回のバーストは DQ バスバイト 0 に対応します。これを上記の説明に従って連結すると、 app_wdf_data[63:0] にマッピングします。連結順序をもう一度説明すると、 Rise0 (バースト 0) からのddr3_dq[0] が app_wdf_data[0] にマッピングし、Fall3 (バースト 7) からの ddr3_dq[7] が app_wdf_data[63]にマッピングします。この表にはもう 1 つの例として DQ バイト 1 から app_wdf_data[127:64] へのマッピング、および DQ バイト N の場合の式も示してあります。

DQ バスのマッピング同様、 DM バスも同じバースト順で DM ビットを連結して app_wdf_mask にマッピングします。表 4-15 に、 DRAM バスの初の 2 バイトのマッピング例、および DM バイト N の場合の式を示します。

表 4-13 : 各クロックエッジでのデータ値

Rise0 Fall0 Rise1 Fall1 Rise2 Fall2 Rise3 Fall3

05 08 00 00 06 08 00 00

表 4-14 : DRAM DQ バスデータのマッピング

DQ バスバイト

アプリケーションインターフェイス信号

各 BL8 バースト位置における DDR バス信号

Fall3 … Rise1 Fall0 Rise0

Napp_wdf_data[(N + 1) × 64 – 1: N × 64]

ddr3_dq[(N + 1) × 8 – 1:N × 8]

…ddr3_dq[(N + 1) × 8 – 1:N × 8]

ddr3_dq[(N + 1) × 8 – 1:N × 8]

ddr3_dq[(N + 1) × 8 – 1:N × 8]

1 app_wdf_data[127:64] ddr3_dq[15:8] … ddr3_dq[15:8] ddr3_dq[15:8] ddr3_dq[15:8]

0 app_wdf_data[63:0] ddr3_dq[7:0] … ddr3_dq[7:0] ddr3_dq[7:0] ddr3_dq[7:0]

表 4-15 : DRAM DM バスデータのマッピング

DM バスバイト

アプリケーションインターフェイス信号

各 BL8 バースト位置における DDR バス信号

Fall3 … Rise1 Fall0 Rise0

Napp_wdf_mask[(N + 1) × 8 – 1:N × 8]

ddr3_dm[N] … ddr3_dm[N] ddr3_dm[N] ddr3_dm[N]

1 app_wdf_mask[15:0] ddr3_dq[1] … ddr3_dm[1] ddr3_dm[1] ddr3_dm[1]

0 app_wdf_mask[7:0] ddr3_dq[0] … ddr3_dm[0] ddr3_dm[0] ddr3_dm[0]





読み出しパス

読み出しデータは要求された順番にユーザーインターフェイスから返され、 app_rd_data_valid がアサートされているときに有効です (図 4-6 および図 4-7)。app_rd_data_end 信号は各読み出しコマンドバーストの終了を示し、ユーザーロジックでは必要ありません。

図 4-7 で、読み出しデータはアドレス/制御バスで要求を発行したのと常に同じ順番で返されます。


図 4-6 : 4:1 モードのユーザーインターフェイス読み出しのタイミング図 (メモリバーストタイプ = BL8) #1


図 4-7 : 4:1 モードのユーザーインターフェイス読み出しのタイミング図 (メモリバーストタイプ = BL8) #2





メンテナンスコマンド

Vivado IDE では、ユーザーインターフェイスの DRAM リフレッシュモードを 2 種類に設定できます。デフォルトモードに設定すると、ユーザーインターフェイスとメモリコントローラーは DRAM プロトコルおよびタイミング要件を完全に満たすように DRAM リフレッシュおよび ZQCS コマンドを自動的に生成します。コントローラーは通常のシステムトラフィックを定期的に中断して DRAM バスにこれらのメンテナンスコマンドを発行します。

Vivado IDE で [Enable User Refresh and ZQCS Input] をオンにするとユーザーモードが有効になります。このモードでは、init_calib_complete が High にアサートされた後にユーザーが DRAM コンポーネント仕様で定義されたレートでリフレッシュおよび ZQCS コマンドを発行する必要があります。 (この場合、 ) ユーザーインターフェイスの app_ref_req および app_zq_req 信号を使用してリフレッシュおよび ZQCS コマンドを要求し、app_ref_ack および app_zq_ack を監視してコマンドが完了したかどうかを判定します。デフォルト DRAM リフレッシュモード同様、全体的なリフレッシュおよび ZQCS レートを含め、これらコマンドの DRAM タイミングおよびプロトコルをコントローラーで完全に管理する必要があります。これらの request/ack ポートは、 app_cmd や app_en などほかの UI コマンドポートとは独立して動作します。

通常の読み出しおよび書き込みトランザクションに対し、メンテナンストランザクションは UI に送信された順序がコントローラーによって厳密に維持されないことがあります。ユーザーがリフレッシュまたは ZQCS を要求すると、コントローラーはデフォルトモードと同様にシステムトラフィックを中断してメンテナンスコマンドを挿入します。このモードを大限に活用するには、 DRAM リフレッシュレートおよび ZQCS レートの要件を違反しないよう注意しつつ、コントローラーがアイドル中または少なくともあまりビジーでないときにメンテナンスコマンドを要求する必要があります。

図 4-8 は、ユーザーモードポートを使用した場合に DRAM コマンドバスに与える影響を示しています。この図はこの動作モードの概念図であり、タイミングは正確ではありません。ここでは、DRAM のすべてのバンクが閉じてアイドル状態であると仮定します。 app_ref_req または app_zq_req が 1 システムクロックサイクルの間 High にアサートされると、少し間隔を置いてコントローラーは要求されたコマンドを DRAM コマンドバスに発行します。app_ref_req と app_zq_req をアサートするのは同じサイクルでも別のサイクルでもよく、同じレートでアサートする必要もありません。要求信号を 1 システムクロックサイクルの間アサートした後、対応する ACK 信号がアサートされるまでディアサートしておく必要があります。


図 4-8 : DRAM コマンドバスに対するユーザーモードポートのタイミング図





図 4-9 は、 app_en をアサートして読み出しトランザクションを連続して UI に発行している間に app_ref_req とapp_zq_req をアサートした場合を示しています。コントローラーは DRAM プロトコルおよびタイミング要件に従って DRAM トラフィックを中断してリフレッシュおよび ZQCS コマンドを発行した後、読み出しトランザクションの発行を再開します。このシーケンス中、app_rdy 信号がディアサートされていることに注意してください。tRFCまたは tZQCS の期間にコントローラーのコマンドキューはすぐにいっぱいになるため、このようなシーケンス中はディアサートされることがよくあります。メンテナンスコマンドが発行されて通常のバストラフィックが再開したら app_rdy 信号がアサートされ、コントローラーは新しいトランザクションを再び受け取れるようになります。

図 4-9 は、シングルランクの場合の動作を示しています。マルチランクシステムでは、 1 回のリフレッシュ要求で各ランクに対して tRFC/2 の期間だけずらして逐次的に DRAM リフレッシュコマンドが生成されます。リフレッシュコマンドの動作は比較的消費電力が大きいため、このように時間差で実行されます。 ZQCS コマンドについては、1 回の要求ですべてのランクに対して並列に ZQCS コマンドが生成されます。

AXI4 スレーブインターフェイス

AXI4 スレーブインターフェイスブロックは AXI4 トランザクションを UI にマッピングし、メモリコントローラーに対して業界標準バスプロトコルインターフェイスを提供します。 MIG ツールで生成したデザインでは、 AXI4 スレーブインターフェイスはオプションです。どちらのツールを利用した場合も RTL には互換性があります。AXI4 シグナリングプロトコルの詳細は、 ARM AMBA 仕様 [参照 5] を参照してください。

デザイン全体は各 AXI チャネルを処理する個別ブロックの集合として構成されており、読み出しおよび書き込みトランザクションを独立して実行できます。 UI に対する読み出しおよび書き込みコマンドは、シンプルなラウンドロビン方式のアービタを利用して同時要求が処理されます。アドレス読み出し /書き込みモジュールは AXI4 バースト /ラップ要求を小さなメモリサイズのバースト (バースト長 4 または 8) に分割し、読み出し /書き込みデータモジュールに送信することでユーザーインターフェイスとのやりとりを可能にします。

ECC を有効にした場合、マスクビットを 1 つでもセットした書き込みコマンドはすべて Read-Modify-Write 動作として発行されます。

また、 ECC を有効にした場合、マスクビットを 1 つもセットしていない書き込みコマンドはすべて書き込み動作として発行されます。


図 4-9 : ユーザーインターフェイスに対する読み出しトランザクションのタイミング図





AXI4 スレーブインターフェイスのパラメーター

表 4-16 に、 AXI4 スレーブインターフェイスのパラメーターを示します。

表 4-16 : AXI4 スレーブインターフェイスのパラメーター

パラメーター名デフォルト値設定可能な値説明

C_S_AXI_ADDR_WIDTH 32 32アドレス読み出しおよびアドレス書き込み信号の幅です。この値は 32に設定する必要があります。

C_S_AXI_DATA_WIDTH 32 32、 64、 128、 256、 512

データ信号の幅です。高い性能を得るには、 APP_DATA_WIDTH と同じ幅を指定することを推奨します。これより小さい幅を指定するとアップサイザーが起動し、データのパック (結合) にクロックサイクルが消費されます。

C_S_AXI_ID_WIDTH 4 1 ～ 16 すべてのチャネルの ID 信号の幅です。

C_S_AXI_SUPPORTS_NARROW_BURST

1 0、 1

このパラメーターは、幅の狭い AXI転送をサポートするためのロジックブロックを追加します。幅の狭いバーストを発行するマスターをメモリコントローラーに接続した場合は、このロジックブロックが必要です。AXI データ幅が推奨値より小さい場合、このパラメーターは自動的に設定されます。

C_RD_WR_ARB_ALGORITHM RD_PRI_REG

TDM、 ROUND_ROBIN、RD_PRI_REG、RD_PRI_REG_STARVE_LIMIT、WRITE_PRIORITY_REG、WRITE_PRIORITY

このパラメーターは、アービトレーションアルゴリズム方式を示します。詳細は、 93 ページの「AXI シムにおけるアービトレーション」を参照してください。

C_S_AXI_BASEADDR – 有効なアドレス

このパラメーターは、メモリマップドスレーブインターフェイスのベースアドレスを指定します。このアドレスにあるアドレス要求は、ランク 1、バンク 0、行 0、列 0 にマッピングされます。ベースアドレスとハイアドレスを組み合わせて、アクセス可能なメモリサイズを定義します。このアクセス可能サイズは 2 のべき乗とする必要があります。また、ベースアドレスとハイアドレスのペアはアクセス可能サイズの整数倍にアラインしておく必要があります。小アクセス可能サイズは 4,096 バイトです。





AXI4 スレーブインターフェイスの信号

表 4-17 に、 AXI4 スレーブインターフェイス固有の信号を示します。インターフェイスに対する ui_clk とui_clk_sync_rst はメモリコントローラーから供給されます。 AXI インターフェイスは ui_clk に同期します。

C_S_AXI_HIGHADDR – 有効なアドレス

このパラメーターは、メモリマップドスレーブインターフェイスのハイアドレスを指定します。この値を超えるアドレス要求を受信した場合は、ベースアドレスへ折り返します。ベースアドレスとハイアドレスを組み合わせて、アクセス可能なメモリサイズを定義します。このアクセス可能サイズは 2 のべき乗とする必要があります。また、ベースアドレスとハイアドレスのペアはアクセス可能サイズの整数倍にアラインしておく必要があります。小アクセス可能サイズは 4,096 バイトです。

C_S_AXI_PROTOCOL AXI4 AXI4 このパラメーターは AXI プロトコルを指定します。

表 4-16 : AXI4 スレーブインターフェイスのパラメーター (続き)


表 4-17 : AXI4 スレーブインターフェイスの信号

名前幅方向アクティブ状態説明

ui_clk 1 出力コアからインターフェイスへの出力クロック

ui_clk_sync_rst 1 出力 High コアからインターフェイスへの出力リセット

aresetn 1 入力 Low AXI シムに対する入力リセット。 FPGA ロジッククロックと同期しておく必要があります。

s_axi_awid C_AXI_ID_WIDTH 入力書き込みアドレス ID

s_axi_awaddr C_AXI_ADDR_WIDTH 入力書き込みアドレス

s_axi_awlen 8 入力バースト長。 1 回のバーストに含まれる転送の正確な回数を指定します。

s_axi_awsize 3 入力バーストサイズ。この信号は、バースト中の各転送サイズを示します。

s_axi_awburst 2 入力バーストタイプ

s_axi_awlock 1 入力ロックタイプ。現在のインリメンテーションでは使用しません。

s_axi_awcache 4 入力キャッシュタイプ。現在のインプリメンテーションでは使用しません。

s_axi_awprot 3 入力プロテクションタイプ。現在のインプリメンテーションでは使用しません。

s_axi_awvalid 1 入力 High書き込みアドレスの Valid 信号。この信号は、有効な書き込みアドレスと制御情報が利用可能であることを示します。





s_axi_awready 1 出力 High書き込みアドレスの Ready 信号。この信号は、スレーブがアドレスおよび関連する制御信号を受信可能であることを示します。

s_axi_wdata C_AXI_DATA_WIDTH 入力書き込みデータ

s_axi_wstrb C_AXI_DATA_WIDTH/8 入力書き込みストローブ

s_axi_wlast 1 入力 High 書き込みの Last 信号。この信号は、書き込みバーストの後の転送を示します。

s_axi_wvalid 1 入力 High書き込みの Valid 信号。この信号は、書き込みデータとストローブが利用可能であることを示します。

s_axi_wready 1 出力 High 書き込みの ready 信号

s_axi_bid C_AXI_ID_WIDTH 出力応答 ID。書き込み応答の識別用タグです。

s_axi_bresp 2 出力書き込み応答。この信号は書き込み応答のステータスを示します。

s_axi_bvalid 1 出力 High 書き込み応答の Valid 信号

s_axi_bready 1 入力 High 応答の Ready 信号

s_axi_arid C_AXI_ID_WIDTH 入力読み出しアドレス ID

s_axi_araddr C_AXI_ADDR_WIDTH 入力読み出しアドレス

s_axi_arlen 8 入力読み出しバースト長

s_axi_arsize 3 入力読み出しバーストサイズ

s_axi_arburst 2 入力読み出しバーストタイプ

s_axi_arlock 1 入力ロックタイプ。現在のインプリメンテーションでは使用しません。

s_axi_arcache 4 入力キャッシュタイプ。現在のインプリメンテーションでは使用しません。

s_axi_arprot 3 入力プロテクションタイプ。現在のインプリメンテーションでは使用しません。

s_axi_arvalid 1 入力 High 読み出しアドレスの valid 信号

s_axi_arready 1 出力 High 読み出しアドレスの ready 信号

s_axi_rid C_AXI_ID_WIDTH 出力読み出し ID タグ

s_axi_rdata C_AXI_DATA_WIDTH 出力読み出しデータ

s_axi_rresp 2 出力読み出し応答

s_axi_rlast 1 出力読み出しの Last 信号

s_axi_rvalid 1 出力読み出しの valid 信号

s_axi_rready 1 入力読み出しの ready 信号

dbg_clk 1 出力デバッグクロック。 dbg_clk には信号を接続せず、インスタンシエーション中はポートを開いたままにしてください。

表 4-17 : AXI4 スレーブインターフェイスの信号 (続き)

名前幅方向アクティブ状態説明





AXI シムにおけるアービトレーション

AXI4 プロトコルでは読み出しと書き込みにそれぞれ独立したアドレスチャネルが必要です。しかしこのメモリコントローラーにはアドレスチャネルが 1 つしかありません。このため、次に示すアービトレーション方式を用いて読み出しアドレスチャネルと書き込みアドレスチャネルのアービトレーションを実行します。

時分割多重 (TDM)

このモードでは、読み出しアドレスチャネルと書き込みアドレスチャネルに同じ優先度を割り当てます。1 クロックサイクルごとに読み出しアドレスチャネルと書き込みアドレスチャネルに対して交互に優先権を与えます。 AXI マスターからの読み出しまたは書き込み要求があるかどうかは考慮されません。書き込み要求がない場合でも、読み出し要求は 1 クロックサイクルおきに処理されます。要求が処理されるスロットは固定されており、同じ要求が連続するクロックサイクルで処理されることはありません。

ラウンドロビン

このモードでは、読み出しアドレスチャネルと書き込みアドレスチャネルに同じ優先度を割り当てます。読み出しチャネルと書き込みチャネルのどちらに優先権を与えるかは、AXI マスターから許可され後に処理された要求に基づいて決定します。たとえば後に書き込みを実行した場合、次は読み出しが優先的に処理されます。同様に、後に読み出しを実行した場合、次は書き込みが優先的に処理されます。保留中の要求がなく、読み出しチャネルと書き込みチャネルで同時に要求が発生した場合は、書き込みチャネルが優先的に処理されます。

読み出し優先 (RD_PRI_REG)

このモードでは、読み出しアドレスチャネルと書き込みアドレスチャネルは同じ優先度で処理されます。書き込みアドレスチャネルからの要求は、次の条件のいずれか 1 つを満たした場合に処理されます。

• 読み出しアドレスチャネルからの保留中の要求がない。

• 読み出しスタベーションの上限値 256 に達した。このチェックは、バーストの後にのみ実行されます。

• 保留中の読み出し要求の数が上限値 16 に達した。

• 書き込みサービス品質 (QoS) が高い (0 以外)。このチェックは、バーストの後にのみ実行されます。

読み出しアドレスチャネルからの要求は、同様の方法で処理されます。

スタベーション上限値を使用する読み出し優先 (RD_PRI_REG_STARVE_LIMIT)

このモードでは、常に読み出しアドレスチャネルが優先されます。書き込みアドレスチャネルからの要求は、読み出しアドレスチャネルからの保留中の要求がない場合、または読み出しスタベーションの上限値に達した場合に処理されます。

書き込み優先 (WRITE_PRIORITY、 WRITE_PRIORITY_REG)

このモードでは、常に書き込みアドレスチャネルが優先されます。読み出しアドレスチャネルからの要求は、書き込みアドレスチャネルからの保留中の要求がない場合に処理されます。WRITE_PRIORITY_REG モードでは、アービトレーション出力が取り込まれます。

AXI4-Lite スレーブ制御/ステータスレジスタインターフェイスブロック

AXI4-Lite スレーブ制御レジスタブロックは、プロセッサから ECC メモリオプションにアクセスするためのインターフェイスを提供します。このインターフェイスは、 ECC が有効でプライマリスレーブインターフェイスが AXI4 の場合に利用できます。このブロックは割り込み、割り込みイネーブル、ECC ステータス、ECC イネーブル/ディスエーブル、 ECC 訂正可能エラーカウンター、初の訂正可能/訂正不能エラーデータ /ECC/アドレスを提供します。ECC_TEST_FI_XOR (C_ECC_TEST) パラメーターを「ON」にすると、ソフトウェアテスト用のフォルト挿入レジスタも利用できます。AXI4-Lite インターフェイスは 32 データビットに固定されており、シグナリングは標準の AMBAAXI4-Lite 仕様 [参照 5] に準拠します。





AXI4-Lite 制御/ステータスレジスタインターフェイスブロックは AXI4 メモリマップドインターフェイスと並列にインプリメントされます。このブロックはネイティブインターフェイスの出力を監視して訂正可能 (1 ビット ) エラーおよび訂正不能 (複数ビット ) エラーをキャプチャします。訂正可能/訂正不能エラーが発生すると、このインターフェイスはエラーのあったデータビットおよび ECC ビットに加え、エラーのあったバイトアドレスもキャプチャします。フォルト挿入は、書き込みデータパスに配置された XOR ブロックによって ECC エンコードの後で実行されます。エラーを挿入できるのは 1 回のトランザクションの初のメモリビートのみです。たとえばデータ幅が 72 でモードレジスタのバースト長が 8 のメモリコンフィギュレーションの場合、フォルト挿入インターフェイスによって破損できるのは初の 72 ビットのみです。訂正可能または訂正不能エラーのいずれかに基づく割り込み生成は、レジスタインターフェイスで個別に設定できます。

ECC 有効/無効

ECC_ON_OFF レジスタは ECC デコード機能を有効または無効にします。ただしエンコード機能は常に有効です。起動時のデフォルト値は、C_ECC_ONOFF_RESET_VALUE パラメーターで設定できます。このレジスタの ECC_ON_OFFビットに 1 を代入すると、mem_intfc への correct_en 信号がアサートされます。このレジスタの ECC_ON_OFF ビットに 0 を書き込むと correct_en 信号がディアサートされます。correct_en 信号がアサートされるとデコードが有効になり、ディアサートされると無効になります。 ECC_ON_OFF = 0 の場合、 ECC_STATUS/ECC_CE_CNT は更新されません。 ECC_ON_OFF = 0 の場合、 FI_D0、 FI_D1、 FI_D2、 FI_D3 レジスタには書き込みできません。

1 ビットエラーおよび 2 ビットエラーの報告

ECC エラーを通知するメモリコントローラーからのベクター信号には、 ecc_single と ecc_multiple の 2 つがあります。 ecc_single 信号は訂正可能エラーが発生したかどうかを示し、 ecc_multiple 信号は訂正不能エラーが発生したかどうかを示します。 ecc_multiple および ecc_single の幅は C_NCK_PER_CLK パラメーターで決まります。ベクタービットの 1 つによって通知される各データビートのサイクルあたりのエラー数は 0 ～ C_NCK_PER_CLK × 2 個の範囲です。複数の訂正可能エラーまたは訂正不能エラーが検出されると、 1 サイクルでベクターの複数ビットが変化します。 ecc_err_addr 信号 (詳細は「フォルト情報の収集」参照) は、 ecc_single または ecc_multiple 信号のどちらかがアサートされている間有効です。

訂正可能エラー /訂正不能エラーが検出されると、 ECC_STATUS レジスタの CE_STATUS/UE_STATUS ビットがそれぞれセットされます。

注意 : 複数ビットのエラーは訂正できないため、深刻なメモリエラーです。このようなエラーが発生した場合、アプリケーションはメモリの内容を信頼できません。それ以上メモリへのトランザクションを実行しないことを推奨します。

割り込み生成

ECC_EN_IRQ レジスタの CE_EN_IRQ ビットまたは UE_EN_IRQ ビットで割り込みを有効にすると、訂正可能エラーまたは訂正不能エラー発生時に割り込み信号がアサートされます。

フォルト情報の収集

ECC エラーの解析をサポートするため、 ECC デコードエラーに関する情報を収集して格納するためのレジスタバンクが 2 つあります。このうち 1 つは訂正可能エラー用、もう 1 は訂正不能エラー用です。これらのレジスタバンクには、エラーの発生したアドレス、未デコードのデータ、 ECC ビットが保存されます。これらは、訂正可能エラーの場合は CE_FFA、 CE_FFD、 CE_FFE、訂正不能エラーの場合は UE_FFA、 UE_FFD、 UE_FFE に保存されます。これらのデータと ECC ビットを組み合わせると、どのビットでエラーが発生したかがわかります。CE_FFA は ecc_err_addr信号からのアドレスを格納し、これをバイトアドレスに変換します。エラーを検出すると、データは該当するレジスタにラッチされます。エラーが発生した初のデータビートのみが格納されます。

訂正可能エラーに関しては、発生回数を記録するカウンターもあります。このカウンターは 8 ビット固定で、CE_CNTレジスタから読み出すことができます。大値までインクリメントしてもロールオーバーしません。





フォルト挿入

ECC フォルト挿入レジスタの FI_D と FI_ECC は、ソフトウェアドライバーのテストに使用します。セットすると、ECC フォルト挿入レジスタと MIG DFI データパスとを XOR 演算し、メモリエラーをシミュレーションします。 DFIインターフェイスはメモリコントローラーと PHY の間にあります。これはエンコード完了後のため、エラーを挿入するのに適な場所です。エラーの挿入は初のデータビートに対してのみサポートされるため、 FI_D レジスタの数は 2 ～ 4 となっています。動作中、データパスにエラーが挿入されるとこのレジスタは自己クリアします。

AXI4-Lite スレーブ制御/ステータスレジスタインターフェイスのパラメーター

表 4-18 に、 AXI4-Lite スレーブインターフェイスのパラメーターを示します。

AXI4-Lite スレーブ制御/ステータスレジスタインターフェイス信号

表 4-19 に、 AXI4 スレーブインターフェイス固有の信号を示します。インターフェイスに対するクロック / リセット信号はメモリコントローラーから供給されます。

表 4-18 : AXI4-Lite スレーブ制御/ステータスレジスタのパラメーター


C_S_AXI_CTRL_ADDR_WIDTH 32 32、 64 AXI4-Lite アドレスバスの幅です。

C_S_AXI_CTRL_DATA_WIDTH 32 32 AXI4-Lite データバスの幅です。

C_ECC_ONOFF_RESET_VALUE 1 0、 1 起動/ リセット時の ECC 有効/無効を制御します。

C_S_AXI_CTRL_BASEADDR – 有効なアドレスこのパラメーターは、 AXI4-Lite スレーブインターフェイスのベースアドレスを指定します。

C_S_AXI_CTRL_HIGHADDR – 有効なアドレスこのパラメーターは、 AXI4-Lite スレーブインターフェイスのハイアドレスを指定します。

C_S_AXI_CTRL_PROTOCOL AXI4LITE AXI4LITE AXI4-Lite プロトコル

表 4-19 : 新しい I/O 信号の一覧

名前幅方向アクティブ状態

説明

s_axi_ctrl_awaddr C_S_AXI_CTRL_ADDR_WIDTH 入力書き込みアドレス

s_axi_ctrl_awvalid 1 入力 High書き込みアドレスの Valid 信号。この信号は、有効な書き込みアドレスと制御情報が利用可能であることを示します。

s_axi_ctrl_awready 1 出力 High

書き込みアドレスの Ready 信号。この信号は、スレーブがアドレスおよび関連する制御信号を受信可能であることを示します。

s_axi_ctrl_wdata C_S_AXI_CTRL_DATA_WIDTH 入力書き込みデータ

s_axi_ctrl_wvalid 1 入力 High書き込みの Valid 信号。この信号は、書き込みデータとストローブが利用可能であることを示します。

s_axi_ctrl_wready 1 出力 High 書き込みの ready 信号

s_axi_ctrl_bvalid 1 出力 High 書き込み応答の Valid 信号

s_axi_ctrl_bready 1 入力 High 応答の Ready 信号

s_axi_ctrl_araddr C_S_AXI_CTRL_ADDR_WIDTH 入力読み出しアドレス

s_axi_ctrl_arvalid 1 入力 High 読み出しアドレスの valid 信号





AXI4-Lite スレーブ制御/ステータスレジスタマップ

表 4-20 に ECC 関連のレジスタマップを示します。このレジスタマップはリトルエンディアンです。読み出し専用または予約値への書き込みアクセスは無視されます。書き込み専用または予約値に対して読み出しアクセスを実行すると、値 0xDEADDEAD が返されます。

s_axi_ctrl_arready 1 出力 High 読み出しアドレス

s_axi_ctrl_rdata C_S_AXI_CTRL_DATA_WIDTH 出力読み出しデータ

s_axi_ctrl_rvalid 1 出力読み出しの valid 信号

s_axi_ctrl_rready 1 入力読み出しの ready 信号

interrupt 1 出力 High IP グローバル割り込み信号

表 4-19 : 新しい I/O 信号の一覧 (続き)

名前幅方向アクティブ状態

説明

表 4-20 : ECC 制御レジスタマップ

アドレスオフセットレジスタ名アクセスタイプ

デフォルト値

説明

0x00 ECC_STATUS R/W 0x0 ECC ステータスレジスタ

0x04 ECC_EN_IRQ R/W 0x0 ECC イネーブル割り込みレジスタ

0x08 ECC_ON_OFF R/W 0x0 または 0x1

ECC On/Off 制御レジスタ。 C_ECC_ONOFF_RESET_VALUE = 1 の場合、デフォルト値は 0x1 です。

0x0C CE_CNT R/W 0x0 訂正可能エラーカウンターレジスタ

(0x10 ～ 0x9C) 予約

0x100 CE_FFD[31:00] R 0x0 訂正可能エラーの初のエラーデータレジスタ

0x104 CE_FFD[63:32] R 0x0 訂正可能エラーの初のエラーデータレジスタ

0x108 CE_FFD[95:64](1) R 0x0 訂正可能エラーの初のエラーデータレジスタ

0x10C CE_FFD[127:96](1) R 0x0 訂正可能エラーの初のエラーデータレジスタ

(0x110 ～ 0x17C) 予約

0x180 CE_FFE R 0x0 訂正可能エラーの初のエラー ECC レジスタ

(0x184 ～ 0x1BC) 予約

0x1C0 CE_FFA[31:0] R 0x0 訂正可能エラーの初のエラーアドレス

0x1C4 CE_FFA[63:32](2) R 0x0 訂正可能エラーの初のエラーアドレス

(0x1C8 ～ 0x1FC) 予約

0x200 UE_FFD[31:00] R 0x0 訂正不能エラーの初のエラーデータレジスタ

0x204 UE_FFD[63:32] R 0x0 訂正不能エラーの初のエラーデータレジスタ

0x208 UE_FFD[95:64](1) R 0x0 訂正不能エラーの初のエラーデータレジスタ

0x20C UE_FFD[127:96](1) R 0x0 訂正不能エラーの初のエラーデータレジスタ

(0x210 ～ 0x27C) 予約

0x280 UE_FFE R 0x0 訂正不能エラーの初のエラー ECC レジスタ





AXI4-Lite スレーブ制御/ステータスレジスタマップの詳細

ECC_STATUS

このレジスタには、訂正可能および訂正不能エラーの発生に関する情報を格納します。これらのステータスビットは、訂正可能/訂正不能エラーの初の発生時に個別に 1 にセットされます。これらのステータスビットは、それぞれのビット位置に 1 を書き込むと 0 にクリアされます。つまりこれらのステータスビットは、レジスタへの書き込みによって 0 にクリアできるだけで、 1 にセットすることはできません。 ECC ステータスレジスタは ECC 割り込みイネーブルレジスタとは独立して動作します。

(0x284 ～ 0x2BC) 予約

0x2C0 UE_FFA[31:0] R 0x0 訂正不能エラーの初のエラーアドレス

0x2C4 UE_FFA[63:32](2) R 0x0 訂正不能エラーの初のエラーアドレス

(0x2C8 ～ 0x2FC) 予約

0x300 FI_D[31:0](3) W 0x0 フォルト挿入データレジスタ

0x304 FI_D[63:32](3) W 0x0 フォルト挿入データレジスタ

0x308 FI_D[95:64](1)(3) W 0x0 フォルト挿入データレジスタ

0x30C FI_D[127:96](1)(3) W 0x0 フォルト挿入データレジスタ

(0x340 ～ 0x37C) 予約

0x380 FI_ECC(3) W 0x0 フォルト挿入 ECC レジスタ

注記 :

1. データビット 64 ～ 127 は DQ 幅が 144 ビットの場合のみ有効です。

2. アドレスビット 63 ～ 32 のレポートは、アドレスマップが 32 ビットを超える場合のみ利用できます。

3. FI_D* および FI_ECC* は ECC_TEST パラメーターを 1 に設定した場合のみ有効です。

表 4-20 : ECC 制御レジスタマップ (続き)

アドレスオフセットレジスタ名アクセスタイプ

デフォルト値

説明

表 4-21 : ECC ステータスレジスタ (ECC_STATUS)

31 2 1 0

予約 ECC_STATUS

表 4-22 : ECC ステータスレジスタのビット定義

ビット名前コアアクセス

リセット値説明

1 CE_STATUS R/W 0 1 の場合、訂正可能なエラーが発生したことを示します。このビット位置に 1 を書き込むとこのビットはクリアされます。

0 UE_STATUS R/W 0 1 の場合、訂正不能なエラーが発生したことを示します。このビット位置に 1 を書き込むとこのビットはクリアされます。





ECC_EN_IRQ

このレジスタは、ECC ステータスレジスタの CE_STATUS および UE_STATUS ビットの値によって割り込み出力信号(ECC_Interrupt) をアサートするかどうかを決定します。CE_EN_IRQ と UE_EN_IRQ をどちらも 1 (有効) にセットした場合、割り込み信号の値は CE_STATUS ビットと UE_STATUS ビットの論理和となります。

ECC_ON_OFF

ECC On/Off 制御レジスタは、アプリケーションから ECC チェックの有効/無効を切り替えるために使用します。リセット時に ECC を有効にするか無効にするかは、デザインパラメーター C_ECC_ONOFF_RESET_VALUE で決定します (デフォルトでは有効)。これにより、外部メモリで ECC が初期化されているかどうかわからない場合のスタートアップ動作が容易になります。無効の場合、読み出しの ECC チェックは無効になりますが、書き込みに対する ECC生成は有効です。

表 4-23 : ECC 割り込みイネーブルレジスタ (ECC_EN_IRQ)

31 2 1 0

予約 ECC_EN_IRQ

表 4-24 : ECC 割り込みイネーブルレジスタのビット定義

ビット名前コアアク

セスリセット値説明

1 CE_EN_IRQ R/W 0 1 の場合、 ECC ステータスレジスタの CE_STATUS ビットの値が割り込み信号へ伝搬します。0 の場合、ECC ステータスレジスタの CE_STATUSビットの値は割り込み信号へ伝搬しません。

0 UE_EN_IRQ R/W 0 1 の場合、 ECC ステータスレジスタの UE_STATUS ビットの値が割り込み信号へ伝搬します。0 の場合、ECC ステータスレジスタの UE_STATUSビットの値は割り込み信号へ伝搬しません。

表 4-25 : ECC On/Off 制御レジスタ (ECC_ON_OFF)

31 1 0

予約 ECC_ON_OFF

表 4-26 : ECC On/Off 制御レジスタのビット定義

ビット名前コアアクセス

リセット値説明

0 ECC_ON_OFF R/W デザインパラメーター C_ECC_ONOFF_RESET_VALUE で指定

0 の場合、読み出し動作での ECC チェックを無効にします (C_ECC = 1 の場合、書き込み動作では ECC 生成が有効)。1 の場合、読み出し動作での ECC チェックを有効にします。訂正可能および訂正不能エラー条件はすべてキャプチャされ、ステータスが更新されます。





CE_CNT

このレジスタは、訂正可能エラーの発生回数をカウントします。このレジスタへの書き込みによって、カウンターをクリアすることも、特定の値にプリセットすることもできます。カウンターが大値に達すると、折り返しをせず大値のままインクリメントを停止します。このカウンターの幅は C_CE_COUNTER_WIDTH パラメーターの値で設定します。 CE カウンター幅の値は 8 ビットで固定されています。

CE_FFA[31:0]

このレジスタは、初に発生した訂正可能エラーのアドレス (ビット [31:0]) を格納します。 ECC ステータスレジスタの CE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正可能エラーのアドレスを格納します。エラーアドレスの格納はリセット後に有効になります。

CE_FFA[63:32]

注記 : C_S_AXI_ADDR_WIDTH < 33 の場合、このレジスタは使用しません。

このレジスタは、初に発生した訂正可能エラーのアドレス (ビット [63:32]) を格納します。 ECC ステータスレジスタの CE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正可能エラーのアドレスを格納します。エラーアドレスの格納はリセット後に有効になります。

表 4-27 : 訂正可能エラーカウンターレジスタ (CE_CNT)

31 8 7 0

予約 CE_FFA[31:0]

表 4-28 : 訂正可能エラーカウンターレジスタのビット定義

ビット名前コアアクセスリセット値説明

7:0 CE_CNT R/W 0 訂正可能エラーの発生回数を格納します。

表 4-29 : 訂正可能エラーの最初のエラーアドレスレジスタ (CE_FFA[31:0])

31 0

CE_FFA[31:0]

表 4-30 : 訂正可能エラーの最初のエラーアドレス [31:0] レジスタのビット定義


31:0 CE_FFA[31:0] R 0 初に発生した訂正可能エラーのアドレス (ビット [31:0])。

表 4-31 : 訂正可能エラーの最初のエラーアドレスレジスタ (CE_FFA[63:32])

31 0

CE_FFA[63:32]

表 4-32 : 訂正可能エラーの最初のエラーアドレス [63:32] レジスタのビット定義


31:0 CE_FFA[63:32] R 0 初に発生した訂正可能エラーのアドレス (ビット [63:32])。





CE_FFD[31:0]

このレジスタは、初に発生した訂正可能エラーの (訂正済み) エラーデータ (ビット [31:0]) を格納します。 ECC ステータスレジスタの CE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正可能エラーのデータを格納します。エラーデータの格納はリセット後に有効になります。

CE_FFD[63:32]


CE_FFD[95:64]

注記 : このレジスタは、 DQ_WIDTH == 144 の場合のみ使用します。


表 4-33 : 訂正可能エラーの最初のエラーデータレジスタ (CE_FFD[31:0])

31 0

CE_FFD[31:0]

表 4-34 : 訂正可能エラーの最初のエラーデータ [31:0] レジスタのビット定義


31:0 CE_FFD[31:0] R 0 初に発生した訂正可能エラーのデータ (ビット [31:0])


31 0

CE_FFD[63:32]





31 0

CE_FFD[95:64]








CE_FFD[127:96]


このレジスタは、初に発生した訂正可能エラーの (訂正済み) エラーデータ (ビット [127:96]) を格納します。 ECCステータスレジスタの CE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正可能エラーのデータを格納します。エラーデータの格納はリセット後に有効になります。

CE_FFE

このレジスタは、初に発生した訂正可能エラーの ECC ビットを格納します。ECC ステータスレジスタの CE_STATUSビットをクリアすると、このレジスタは再び有効になり、次に発生する訂正可能エラーの ECC を格納します。エラーECC の格納はリセット後に有効になります。

表 4-41 および表 4-42 に、 DQ_WIDTH = 72 の場合のレジスタビットの使用を示します。



31 0

CE_FFD[127:96]




表 4-41 : 72 ビット幅外部メモリの場合の訂正可能エラーの最初のエラー ECC レジスタ (CE_FFE)

31 8 7 0

予約 CE_FFE

表 4-42 : 72 ビット幅外部メモリの場合の訂正可能エラーの最初のエラー ECC レジスタのビット定義


7:0 CE_FFE R 0 初に発生した訂正可能エラーの ECC (ビット [7:0])

表 4-43 : 144 ビット幅外部メモリの場合の訂正可能エラーの最初のエラー ECC レジスタ (CE_FFE)

31 16 15 0

予約 CE_FFE

表 4-44 : 144 ビット幅外部メモリの場合の訂正可能エラーの最初のエラー ECC レジスタのビット定義


15:0 CE_FFE R 0 初に発生した訂正可能エラーの ECC (ビット [15:0])





UE_FFA[31:0]

このレジスタは、初に発生した訂正不能エラーのアドレス (ビット [31:0]) を格納します。 ECC ステータスレジスタの UE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正不能エラーのアドレスを格納します。エラーアドレスの格納はリセット後に有効になります。

UE_FFA[63:32]

注記 : C_S_AXI_ADDR_WIDTH < 33 の場合、このレジスタは使用しません。

このレジスタは、初に発生した訂正不能エラーのアドレス (ビット [63:32]) を格納します。 ECC ステータスレジスタの UE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正不能エラーのアドレスを格納します。エラーアドレスの格納はリセット後に有効になります。

UE_FFD[31:0]

このレジスタは、初に発生した訂正不能エラーの (未訂正の) エラーデータ (ビット [31:0]) を格納します。 ECC ステータスレジスタの UE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正不能エラーのデータを格納します。エラーデータの格納はリセット後に有効になります。

表 4-45 : 訂正不能エラーの最初のエラーデータレジスタ (UE_FFA[31:0])

31 0

UE_FFA[31:0]

表 4-46 : 訂正不能エラーの最初のエラーアドレス [31:0] レジスタのビット定義


31:0 UE_FFA[31:0] R 0 初に発生した訂正不能エラーのアドレス (ビット [31:0])

表 4-47 : 訂正不能エラーの最初のエラーデータレジスタ (UE_FFA[63:32])

31 0

UE_FFA[63:32]

表 4-48 : 訂正不能エラーの最初のエラーアドレス [31:0] レジスタのビット定義


31:0 UE_FFA[63:32] R 0 初に発生した訂正不能エラーのアドレス (ビット [63:32])

表 4-49 : 訂正不能エラーの最初のエラーデータレジスタ (UE_FFD[31:0])

31 0

UE_FFD[31:0]

表 4-50 : 訂正不能エラーの最初のエラーデータ [31:0] レジスタのビット定義


31:0 UE_FFD[31:0] R 0 初に発生した訂正不能エラーのデータ (ビット [31:0])





UE_FFD[63:32]


UE_FFD[95:64]



UE_FFD[127:96]


このレジスタは、初に発生した訂正不能エラーの (未訂正の) エラーデータ (ビット [127:96]) を格納します。 ECCステータスレジスタの UE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正不能エラーのデータを格納します。エラーデータの格納はリセット後に有効になります。


31 0

UE_FFD[63:32]





31 0

UE_FFD[95:64]





31 0

UE_FFD[127:96]








UE_FFE

このレジスタは、初に発生した訂正不能エラーの ECC ビットを格納します。ECC ステータスレジスタの UE_STATUSビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正不能エラーの ECC を格納します。エラーECC の格納はリセット後に有効になります。



FI_D0

このレジスタは、メモリに書き込まれるデータビット [31:0] にエラーを挿入するために使用します。また、エラー訂正およびエラー信号のテストにも使用できます。このレジスタのビットをセットすると、次にメモリに書き込まれるデータビット (ワード 0 またはビット [31:0]) は対応するビット位置がトグルし、 ECC ビットは元のままメモリに書き込まれます。フォルトが挿入されると、フォルト挿入データレジスタは自動的にクリアされます。

このレジスタは、 Vivado IP カタログの MIG デザインで C_ECC_TEST = “ON” または ECC_TEST_FI_XOR = “ON” かつ ECC = “ON” と設定した場合のみインプリメントされます。

フォルトの挿入はソフトウェアのクリティカルな領域で実行する必要があります。つまり、このレジスタへの書き込みとそれに続くメモリへの書き込みが中断されないようにします。

FI_D0、 FI_D1、 FI_D2、 FI_D3 によって 1 つのエラー条件のみが挿入されるように注意する必要があります。

表 4-57 : 72 ビット幅外部メモリの場合の訂正不能エラーの最初のエラー ECC レジスタ (UE_FFE)

31 8 7 0

予約 UE_FFE

表 4-58 : 72 ビット幅外部メモリの場合の訂正不能エラーの最初のエラー ECC レジスタのビット定義


7:0 UE_FFE R 0 初に発生した訂正不能エラーの ECC (ビット [7:0])

表 4-59 : 144 ビット幅外部メモリの場合の訂正不能エラーの最初のエラー ECC レジスタ (UE_FFE)

31 16 15 0

予約 UE_FFE

表 4-60 : 144 ビット幅外部メモリの場合の訂正不能エラーの最初のエラー ECC レジスタのビット定義


15:0 UE_FFE R 0 初に発生した訂正不能エラーの ECC (ビット [15:0])

表 4-61 : フォルト挿入データレジスタ (FI_D0)

31 0

FI_D0

表 4-62 : フォルト挿入データ (ワード 0) レジスタのビット定義


31:0 FI_D0 W 0 1 にセットすると、次のデータワードはそのビット位置に対応するビット [31:0] がトグルしてメモリに書き込まれます。フォルトを挿入後、このレジスタは自動的にクリアされます。





FI_D1




FI_D2

注記 : このレジスタは、 DQ_WIDTH = 144 の場合のみ使用します。




FI_D0、 FI_D1、 FI_D2、 FI_D3 によって 1 つのエラー条件のみが挿入されるように注意する必要があります。


31 0

FI_D1





31 0

FI_D2








FI_D3

注記 : このレジスタは、 DQ_WIDTH = 144 の場合のみ使用します。




FI_ECC

このレジスタは、メモリに書き込まれる生成済み ECC にエラーを挿入するために使用します。また、エラー訂正およびエラー信号のテストにも使用できます。このレジスタのビットを 1 にセットすると、次のデータはそのビット位置に対応する ECC ビットがトグルしてメモリに書き込まれます。フォルトが挿入されると、フォルト挿入 ECC レジスタは自動的にクリアされます。





31 0

FI_D3



31:0 FI_D3 W 0

1 にセットすると、次のデータワードはそのビット位置に対応するビット [127:96] がトグルしてメモリに書き込まれます。フォルトを挿入後、このレジスタは自動的にクリアされます。

表 4-69 : 72 ビット幅外部メモリの場合のフォルト挿入 ECC レジスタ (FI_FFE)

31 8 7 0

予約 FI_ECC

表 4-70 : 72 ビット幅外部メモリの場合のフォルト挿入 ECC レジスタのビット定義


7:0 FI_ECC W 0 1 にセットすると、次の ECC はそのビット位置に対応するビットがトグルしてメモリに書き込まれます。フォルトを挿入後、このレジスタは自動的にクリアされます。






PHY のみのインターフェイス

このセクションでは、 DDR3 および DDR4 PHY の FPGA ロジックインターフェイス信号および主要なパラメーターについて説明します。ここでの目標は、 MIG で生成したメモリコントローラーのユーザーインターフェイスまたはAXI インターフェイスを利用するのではなく、「PHY のみ」のソリューションをインプリメントしてカスタムメモリコントローラーを MIG で生成した PHY に直接接続することにあります。PHY インターフェイスは入力ポートでアクティベート、プリチャージ、リフレッシュなどの DRAM コマンドを受け取り、これらをそのまま DRAM バスへ発行します。

PHY には、ユーザーインターフェイスや AXI インターフェイスのように「メモリトランザクション」を受け取ってDRAM プロトコル/タイミング要件を満たした 1 つ以上の DRAM コマンドに変換する機能はありません。 PHY インターフェイスは DRAM プロトコル/タイミングチェクを実行しません。 PHY のみのソリューションを使用する場合は、システムで使用するすべての DRAM コンポーネントについて DRAM プロトコル要件およびタイミング仕様を完全に満たすようユーザーが注意する必要があります。

PHY はシステムクロック周波数、すなわち DRAM クロック周波数の 1/4 で動作します。したがって、 PHY は 1 システムクロックあたり 4 つの DRAM コマンドを受け取り、これらを連続する DRAM クロックサイクルで逐次的にDRAM バスへ発行します。つまり、 PHY インターフェイスには 4 つのコマンドスロット (スロット 0 ～ 3) があり、これらを 1 システムクロックで受け取ります。スロット 0 のコマンドが初に DRAM バスに発行され、スロット 3のコマンドが後に発行されます。 PHY には、読み出しおよび書き込み CAS コマンドを受け取るスロットに関して制約があります。詳細は、 125 ページの「CAS コマンドのタイミングに関する制約」を参照してください。 CAS コマンド以外の DRAM コマンドについては、どのスロットも任意の DRAM コマンドを受け取ることができます。

PHY の FPGA ロジックインターフェイスには、DDR3 または DDR4 バスの各ピンに対して入力ポートが 1 つあります。各 PHY コマンド /アドレス入力ポートの幅は、対応する DRAM バスピンの 8 倍です。たとえば DDR4 バスには act_nピンが 1 つあり、PHY には 8 ビット幅の mc_ACT_n 入力ポートが 1 つあります。mc_ACT_n ポートの各ビットペアが「コマンドスロット」に対応します。下位 2 ビットがスロット 0 で、上位 2 ビットがスロット 3 です。 18 本のアドレスピンを持つ DDR4 デザインの PHY アドレス入力ポートは 144 ビット幅で、各バイトが 1 本の DDR4 アドレスピンの 4 つのコマンドスロットに対応します。 PHY の各入力ポートの各コマンドスロットに対して 2 ビットがあります。これは、 PHY の基本設計およびダブルデータレートデータバスをサポートしていることに理由があります。しかしDRAM コマンド /アドレスバスはシングルデータレートであるため、 1 つのコマンドスロットに対応する 2 ビットは常に同じ値に駆動する必要があります。詳細は、この後に示すインターフェイスの表、および各バイトとビットがDRAM ピンとコマンドスロットにどのように対応するかを例示したタイミング図を参照してください。

PHY インターフェイスには、各 DRAM DQ ピンに対して 8 ビットの読み出しおよび書き込みデータポートがあります。各ポートビットが BL8 バーストにおける DDR DRAM バス上の 1 データビットを表します。したがって、 1 システムクロックで DQ バス全体に対する 1 回の BL8 データバーストが PHY インターフェイスで転送されます。PHYは BL8 データ転送のみをサポートします。データフォーマットは、ユーザーインターフェイスのデータフォーマットと同じです。詳細は、 24 ページの「PHY」を参照してください。

表 4-71 : 144 ビット幅外部メモリの場合のフォルト挿入 ECC レジスタ (FI_FFE)

31 16 15 0

予約 FI_ECC

表 4-72 : 144 ビット幅外部メモリの場合のフォルト挿入 ECC レジスタのビット定義


15:0 FI_ECC R 0 1 にセットすると、次の ECC はそのビット位置に対応するビットがトグルしてメモリに書き込まれます。フォルトを挿入後、このレジスタは自動的にクリアされます。





PHY インターフェイスにはいくつかの制御信号もあり、読み出しまたは書き込み CAS コマンド発行時に駆動または応答する必要があります。PHY はこれらの制御信号を使用して PHY インターフェイスと DRAM バス間の読み出しおよび書き込みデータ転送を管理します。詳細はこの後に示す信号表およびタイミング図を参照してください。

カスタムメモリコントローラーで DRAM コマンドを PHY へ送信する場合は、 PHY の calDone 出力がアサートされるまで待つ必要があります。 PHY は DRAM の初期化とトレーニングが完了すると calDone をアサートします。PHY 内部構造およびトレーニングアルゴリズムの詳細は、 24 ページの「PHY」を参照してください。 calDone がアサートされると、 PHY で DRAM コマンドを受け取る準備ができます。 DRAM または PHY コマンドのうち、必須なのは VT トラッキングおよび DRAM リフレッシュ /ZQ に関するコマンドのみです。これら要件の詳細は、 126 ページの「VT トラッキング」および 127 ページの「リフレッシュおよび ZQ」を参照してください。

PHY インターフェイス信号

FPGA ロジックに対する PHY インターフェイス信号は、次の 6 つのグループに分類できます。

• クロック / リセット

• コマンド /アドレス

• 書き込みデータ

• 読み出しデータ

• PHY 制御

• デバッグ

クロック / リセット信号とデバッグ信号については、ほかのセクションまたは文書で説明します。詳細は、これらを参照してください。ここでは、それ以外の 4 つのグループの各信号について説明し、実際の信号の使用例をタイミング図で示します。

クロック/リセット

クロック / リセット信号の詳細は、 61 ページの「クロッキング」を参照してください。

コマンド /アドレス

表 4-73 に、 PHY のみのインターフェイスのコマンド /アドレス信号を示します。

表 4-73 : コマンド /アドレス信号

信号方向説明

mc_ACT_n[7:0] 入力

4 DRAM クロックサイクルに対する DRAM ACT_n コマンド信号。ビット[1:0] が 1 番目、ビット [3:2] が 2 番目、ビット [5:4] が 3 番目、ビット [8:7]が 4 番目の DRAM クロックサイクルにそれぞれ対応します。1N タイミングで DRAM クロックとセンターアラインするために、各ビットペアは両方のビットを同じ値にアサートする必要があります。詳細は、タイミング図に示した例を参照してください。この表に示したコマンド /アドレスポートはすべて各 DRAM ピンに対して 8 ビットが割り当てられた共通のフォーマットを採用しています。アクティブ Low。この信号は DDR3 システムでは使用しません。





図 4-10 に、 PHY コマンド /アドレス入力信号と DDR4 コマンド /アドレスバスの機能の関係を示します。このタイミング図では、システムクロックサイクル N でスロット 1 の位置にアクティベートコマンドが発行されています。サイクル N で mc_ACT_n[3:2] と mc_CS_n[3:2] はどちらも Low にアサートされ、それ以外のビットはすべて Highにアサートされています。その約 2 システムクロック後にスロット 1 の位置にアクティベートコマンドが生成され、ほかのコマンドスロットには NOP/DESELECT コマンドが生成されています。

サイクル N + 3 で、mc_CS_n ビットと CAS/A15 に対応する mc_ADR ビットが 0xFC に設定されます。これにより、サイクル N + 3 で mc_ADR[121:120] と mc_CS_n[1:0] が Low にアサートされ、それ以外のビットはすべて High にアサートされています。その 2 システムクロック後にスロット 0 で読み出しコマンドが生成され、それ以外のコマンドスロットでは NOP/DESELECT コマンドが生成されています。アクティベートコマンドと読み出しコマンドの間隔は 3 システムクロックサイクル離れており、システムクロックサイクル内でのそれぞれのコマンドのスロット位置を考慮すると、 DDR4 バス上での間隔は 11 DRAM クロックサイクルと見積もることができます (図 4-10)。

mc_ADR[ADDR_WIDTH × 8 – 1:0] 入力

DRAM アドレス。 DRAM バスの各アドレスビットに PHY インターフェイスの 8 ビットが対応。ビット [7:0] は 4 DRAM クロックサイクルの DRAM アドレスビット [0] に対応し、ビット [15:8] は 4 DRAM クロックサイクルの DRAM アドレスビット [1] に対応 (以下同様)。詳細は、タイミング図に示した例を参照してください。この表に示した複数ビットの DRAM 信号はすべて同じフォーマットで、 1 バイトの PHY インターフェイスポートが 1 本の DRAM ピンの 4 つのコマンドに対応します。発行される DRAM コマンドのタイプによってアクティブ Low/High が混在しますが、 DRAM ピンのアクティブ High/Low 動作に従います。 mc_ADRポートの各バイトの機能はメモリタイプが DDR4 か DDR3 か、および発行される DRAM コマンドによって決まります。これらの機能は DRAM アドレスピンの機能に一致します。たとえば DDR4 メモリで mc_ACT_n ポートビットを High にアサートした場合、 mc_ADR[135:112] は RAS_n、 CAS_n、 WE_n ピンの機能となります。

mc_RAS_n[7:0] 入力 DDR3 DRAM RAS_n ピン。 DDR4 システムでは使用しません。

mc_CAS_n[7:0] 入力 DDR3 DRAM CAS_n ピン。 DDR4 システムでは使用しません。

mc_WE_n[7:0] 入力 DDR3 DRAM WE_n ピン。 DDR4 システムでは使用しません。

mc_BA[BANK_WIDTH × 8 – 1:0] 入力 DRAM バンクアドレス。各 DRAM バンクアドレスに対して 8 ビット。

mc_BG[BANK_GROUP_WIDTH × 8 – 1:0] 入力 DRAM バンクグループアドレス。各 DRAM ピンに対して 8 ビット。

mc_CKE[CKE_WIDTH × 8 – 1:0] 入力 DRAM CKE。各 DRAM ピンに対して 8 ビット。

mc_CS_n[CS_WIDTH × 8 – 1:0] 入力 DRAM CS_n。各 DRAM ピンに対して 8 ビット。アクティブ Low。

mc_ODT[ODT_WIDTH × 8– 1:0] 入力 DRAM ODT。各 DRAM ピンに対して 8 ビット。アクティブ High。

mc_PAR[7:0] 入力DRAM アドレスパリティ。1 本の DRAM パリティピンに対して 8 ビット。

注記 : この信号は RDIMM の場合のみ有効です。

表 4-73 : コマンド /アドレス信号 (続き)

信号方向説明





注記 : 図 4-10 は、 PHY 入力信号に基づく DDR バス上でのコマンドの相対位置を示しています。この図は PHY を通過する際のレイテンシをある程度まで実際に即して表示していますが、PHY から DDR バスまでのコマンドレイテンシやシステムクロックと DRAM クロックの位相アライメントを完全に正確には表していません。この図は、 PHY インターフェイスのコマンドスロットの概念を示すことを目的としています。

図 4-11 に、 1 システムクロックで 4 つのコマンドスロットすべてを使用した例を示します。この例では、サイクルN でランク 0 に対して 3 つのコマンド、ランク 1 に対して 1 つのコマンドを発行しています。DRAM プロトコルに違反しないよう、コマンドを異なるバンクに分散させるため、この図には BG および BA アドレスピンを含めています。表 4-74 に、各コマンドスロットのコマンドを示します。


図 4-10 : PHY コマンド /アドレス入力信号と DDR4 コマンド /アドレスバスの関係

表 4-74 : コマンドスロット

コマンドスロット 0 1 2 3

DRAM コマンド読み出しアクティベートプリチャージリフレッシュ

バンクグループ 0 1 2 0

バンク 0 3 1 0

ランク 0 0 0 1





異なるコマンドスロットに対する DRAM コマンドがどのように結合されるかを理解するため、PHY インターフェイスでの DRAM コマンドを DRAM コマンド /アドレスバス上のコマンドに変換する方法を例として示します。 PHY インターフェイスのコマンドを DRAM コマンドに変換するには、1 システムクロック期間の PHY 信号を 2 進数で書き出し、バイト単位でビットの並び順を逆転します。ビットペアは同じ値とする必要があるため、並び順を逆転した後のビットは 1 つおきに破棄できます。次に示す例では、サイクル N での mc_BA[15:0] 信号の値を 0x0C3C とします。


図 4-11 : 4 つのコマンドスロットをすべて使用した PHY コマンド /アドレス

16 進数 0x0C3C

2 進数 16'b0000_1100_0011_1100

バイト単位でビットの並び順を逆転 16'b0011_0000_0011_1100





上位 8 ビットを DRAM BA[1] とし、下位 8 ビットを DRAM BA[0] とすると、 DRAM バスで予想されるパターンは次のようになります。

これで、 DRAM BA[1:0] 信号の値が図 4-11 に示した「0、 3、 1、 0」となります。

書き込みデータ

表 4-75 に、 PHY のみのインターフェイスの場合の書き込みデータ信号を示します。

BA[1]

00 11 00 00

0 1 0 0

Low High Low Low

BA[0]

00 11 11 00

0 1 1 0

Low High High Low

表 4-75 : 書き込みデータ

信号方向説明

wrData[DQ_WIDTH × 8 – 1:0] 入力

DRAM 書き込みデータ。 DRAM バスの各 DQ レーンにつき 8 ビット。このポートは 1 システムクロックサイクルで BL8 書き込み全体のデータを転送します。書き込みデータは、 wrDataEn 出力がアサートされた 1 サイクル後、または ECC パラメーターを「ON」に設定している場合は 2 サイクル後に PHY に供給する必要があります。この手順は必ず守る必要があります。PHY にはデータバッファリングの機能はありません。

wrDataMask[DM_WIDTH × 8 – 1:0] 入力

DRAM 書き込み DM/DBI ポート。 wrData ポートの各バイトにつき1 ビット。 1 回の BL8 バースト転送の各バイトの 1 ビットに対応します。 wrDataMask は wrData と同じシステムクロックサイクルで転送されます。アクティブ High。

wrDataEn 出力

書き込みデータ要求。 PHY は 1 回の書き込み CAS コマンドごとに1 サイクルの間、このポートをアサートします。wrDataEn 出力がアサートされた 1 サイクル後、または ECC パラメーターを「ON」に設定している場合は 2 サイクル後に wrData とwrDataMask を PHY に供給する必要があります。

wrDataAddr[DATA_BUF_ADDR_WIDTH – 1:0] 出力

オプションの制御信号。処理中の書き込み CAS コマンドのデータバッファーアドレスを PHY が保存して返します。wrDataAddr 信号は、この保存されたアドレスを返します。 PHY が wrDataEn をアサートしたときのみ有効です。書き込み CAS コマンドに対して書き込みデータを PHY に送信するプロセスをこの信号で管理できますが、これは完全にオプションです。

tCWL[5:0] 出力オプションの制御信号。この出力は、 PHY で使用する CAS 書き込みレイテンシを示します。

dBufAdr[DATA_BUF_ADDR_WIDTH – 1:0] 入力予約。 Low に接続します。





読み出しデータ

表 4-76 に、 PHY のみのインターフェイスの場合の読み出しデータ信号を示します。

表 4-76 : 読み出しデータ

信号方向説明

rdData[DQ_WIDTH × 8 – 1:0] 出力

DRAM 読み出しデータ。 DRAM バスの各 DQ レーンにつき 8 ビット。このポートは 1 システムクロックサイクルで BL8 読み出し全体のデータを転送します。 rdData は rdDataEn、 per_rd_done、または rmw_rd_done がアサートされているときのみ有効です。これらデータ Valid 信号のいずれか 1 つがアサートされている間に読み出しデータを消費する必要があります。 PHY にはデータバッファリングの機能はありません。

rdDataEn 出力

読み出しデータの Valid 信号。rdData および rdDataAddr 信号が有効になると、この信号が High にアサートされます。読み出しが特殊タイプの読み出しとタグ付けされた場合を除き、rdDataEn は 1 回のBL8 読み出しにつき 1 システムクロックサイクルの間アサートされます。特殊タイプの読み出しの詳細は、オプション信号の per_rd_done および rmw_rd_done の説明を参照してください。 rdDataEn がアサートされている間に rdData を消費しないとデータは失われます。アクティブ High。

rdDataAddr[DATA_BUF_ADDR_WIDTH – 1:0] 出力

オプションの制御信号。処理中の読み出し CAS コマンドのデータバッファーアドレスを PHY が保存して返します。 rdDataAddr 信号は、この保存されたアドレスを返します。 PHY が rdDataEn、per_rd_done、または rmw_rd_done をアサートしたときのみ有効です。 PHY によって供給された読み出しデータをキャプチャおよび保存するプロセスをこの信号で管理できますが、これは完全にオプションです。

per_rd_done 出力

読み出しデータの Valid 信号 (オプション)。この信号は、特殊タイプの読み出しが完了し、関連する rdData および rdDataAddr 信号が有効であることを示します。winInjTxn と mcRdCAS が同時に High にアサートされた場合、その読み出しは特殊タイプの読み出しとタグ付けされ、データが返されるときに rdDataEn の代わりに per_rd_done がアサートされます。

rmw_rd_done 出力

読み出しデータの Valid 信号 (オプション)。この信号は、特殊タイプの読み出しが完了し、関連する rdData および rdDataAddr 信号が有効であることを示します。winRmw と mcRdCAS が同時に High にアサートされた場合、その読み出しは特殊タイプの読み出しとタグ付けされ、データが返されるときに rdDataEn の代わりに rmw_rd_done がアサートされます。

rdDataEnd 出力未使用。 High に接続します。





PHY 制御

表 4-77 に、 PHY のみのインターフェイスの PHY 制御信号を示します。

表 4-77 : PHY 制御

信号方向説明

calDone 出力DRAM に電源が投入され、初期化とキャリブレーションが完了したことを示します。これは、 PHY インターフェイスが DRAM へコマンドを送信可能な状態になったことを示します。アクティブ High。

mcRdCAS 入力

読み出し CAS コマンドが発行された。この信号は、 PHY コマンド /アドレス入力ポートのコマンドスロットのいずれか 1 つで読み出し CAS コマンドがアサートされた場合のみ 1 システムクロックの間アサートする必要があります。 calDone がアサートされるまでは 0x0 を保持します。アクティブ High。

mcWrCAS 入力

書き込み CAS コマンドが発行された。この信号は、 PHY コマンド /アドレス入力ポートのコマンドスロットのいずれか 1 つで書き込み CAS コマンドがアサートされた場合のみ 1 システムクロックの間アサートする必要があります。 calDone がアサートされるまでは 0x0 を保持します。アクティブ High。

winRank[1:0] 入力

CAS コマンドのターゲットランク。この値は、 CAS コマンドをどのランクに対して発行するかを示します。 mcRdCAS または mcWrCAS がアサートされたときに有効である必要があります。マルチランクシステムでは、 PHY はこの入力値を XIPHY に渡し、 CAS コマンドのターゲットランクに対するキャリブレーション結果を選択します。シングルランクシステムでは、この入力ポートは 0x0 に接続します。

mcCasSlot[1:0] 入力

CAS コマンドスロット選択。 PHY は偶数コマンドスロットでのみ CASコマンドをサポートします。 mcCasSlot は、読み出し CAS または書き込み CAS をどちらの偶数コマンドスロットに発行したかを示します。 DQ出力イネーブルなどの XIPHY 制御信号は、 CAS コマンドに使用したコマンドスロットを基準にした DRAM クロックサイクル精度の情報を必要とするため、 PHY は mcCasSlot を使用してこれらの制御信号を生成します。calDone がアサートされた後の有効な値は 0x0 と 0x2 です。 calDone がアサートされるまでは 0x0 を保持します。この信号は、 mcRdCAS またはmcWrCAS がアサートされたときに有効である必要があります。詳細は、125 ページの「CAS コマンドのタイミングに関する制約」を参照してください。

mcCasSlot2 入力

CAS スロット 2 選択。 mcCasSlot2 の働きは mcCasSlot[1:0] 信号と同様ですが、 mcCasSlot2 は PHY のタイミングクリティカルなロジックで使用します。合成/インプリメンテーションでタイミングをより適化するには、なるべく mcCasSlot2 と mcCasSlot[1:0] を異なるフロップから駆動する必要があります。 mcCasSlot2 と mcCasSlot[1:0] は、 mcRdCAS またはmcWrCAS がアサートされたときに一致していなければなりません。そのためには、 mcCasSlot2==mcCasSlot[1] が真である必要があります。calDone がアサートされるまでは 0x0 を保持します。アクティブ High。

winInjTxn 入力

読み出しコマンドのタイプを示すオプションの信号です。 winInjTxn をmcRdCAS と同じサイクルで High にアサートすると、読み出しが完了しても rdDataEn がアサートされません。その代わりに per_rd_done 信号がアサートされ、特殊タイプの読み出しが完了して rdData に有効なデータが出力されていることを示します。MIG コントローラーデザインでは、 VT トラッキング用に発行された読み出しコマンドに対してのみ winInjTxn をアサートし、 winInjTxn/per_rd_done 信号をシステム以外の読み出しトラフィックの追跡に使用します。





図 4-12 に、書き込みコマンドの例を示します。サイクル N で、書き込みコマンド「A」がスロット 0 の位置の PHYコマンド /アドレス入力にアサートされます。 mcWrCAS 入力もサイクル N でアサートされ、有効なランク値がwinRank 信号にアサートされます。図 4-12 には CS_n ピンは 1 つしかないため、winRank の有効な値は 0x0 のみです。 mcCasSlot[1:0] および mcCasSlot2 信号はサイクル N で有効で、スロット 0 を指定します。

次に、サイクル N + 1 でスロット 2 の位置に書き込みコマンド「B」がアサートされます。 mcWrCAS、 winRank、mcCasSlot[1:0]、mcCasSlot2 も有効な値にアサートされます。サイクル M で PHY が wrDataEn をアサートし、コマンド A に対応する wrData および wrDataMask の値をサイクル M + 1 で駆動する必要があることを示します。

図 4-12 は、DDR4 DQ バス幅が 8 ビットの場合のデータおよびマスク幅を示しています。サイクル N からサイクル Mまでの遅延は、 DRAM の CWL および AL 設定に基づいて PHY が制御します。サイクル M + 1 では wrDataEn もアサートされ、コマンド B に対する wrData および wrDataMask の値がサイクル M + 2 で必要であることを示します。ここでは wrDataEn が 2 システムクロックサイクル連続でアサートされていますが、この例のように mcWrCAS が連続するクロックサイクルでアサートされた場合でも、必ずしもそうなるとは限りません。 PHY にはデータバッファーがなく、データは本来のタイミングで PHY に取り込まれます。 mcWrCAS が連続するクロックサイクルでアサートされても、 CWL/AL 設定および使用するコマンドスロットによっては wrDataEn が連続してアサートされないことがあります。

winRmw 入力

読み出しコマンドのタイプを示すオプションの信号です。 winRmw をmcRdCAS と同じサイクルで High にアサートすると、読み出しが完了しても rdDataEn がアサートされません。その代わりに rmw_rd_done 信号がアサートされ、特殊タイプの読み出しが完了して rdData に有効なデータが出力されていることを示します。MIG コントローラーデザインでは、 winRmw/rmw_rd_done 信号を Read-Modify-Write フローの一部として発行された読み出しの追跡に使用します。MIG コントローラーは RMW シーケンスの読み出しフェーズに発行された読み出しコマンドに対してのみ winRmw をアサートします。

winBuf[DATA_BUF_ADDR_WIDTH– 1:0] 入力

オプションの制御信号。mcRdCAS または mcWrCAS がアサートされるとPHY は winBuf 信号の値をキャプチャし、mcRdCAS でキャプチャした場合は rdDataAddr、mcWrCAS でキャプチャした場合は wrDataAddr でこの値を返します。MIG コントローラーデザインでは、これらの信号を使用して書き込みデータのソースまたは読み出しリターンデータのシンクに使用するデータバッファーアドレスを追跡します。

gt_data_ready 入力

VT トラッキングの更新。 PHY はこの信号をトリガーとして XIPHY のRIU レジスタを読み出し、読み出し DQS プリアンブルにセンターアラインしているかを計測し、必要に応じてアライメントを調整します。この信号は周期的にアサートし、電圧および温度ドリフトに対して DQSゲートのアライメントを調整する必要があります。詳細は、 126 ページの「VT トラッキング」を参照してください。 calDone がアサートされるまでは 0x0 を保持します。アクティブ High。

表 4-77 : PHY 制御 (続き)

信号方向説明





図 4-13 に、読み出しコマンドの例を示します。読み出しコマンドをサイクル N でスロット 0、サイクル N + 1 でスロット 2 に発行しています。 mcRdCAS、 winRank、 mcCasSlot、 mcCasSlot2 もこれらのサイクルでアサートされます。サイクル M + 1 と M + 2 で、 PHY が rdDataEn と rdData をアサートします。

注記 : サイクル N から M + 1 までの遅延は、書き込みコマンドの例 (図 4-12) よりはるかに大きくなります。読み出しコマンドの場合、遅延の大きさはコマンド出力の完全なラウンドトリップ遅延、 DRAM CL/AL、 PHY からのデータ入力によって決まります。


図 4-12 : 書き込みコマンドの例





デバッグ

デバッグ信号については、アンサー : AR# 60305 で説明します。

PHY のみのパラメーター

PHY のパラメーターはすべて MIG ツールで設定します。表 4-78 に、 PHY のパラメーターを示します。 MIG で生成したデザインでは、これらのパラメーター値を変更しないでください。パラメーターはコア生成時に設定されます。パラメーター設定を変更するには、コアを生成し直す必要があります。


図 4-13 : 読み出しコマンドの例

表 4-78 : PHY のみのパラメーター


ADDR_WIDTH 18DDR4 : 18..17DDR3 : 16..13 DRAM アドレスピンの数

BANK_WIDTH 2DDR4 : 2DDR3 : 3 DRAM バンクアドレスピンの数

BANK_GROUP_WIDTH 2DDR4 : 2..1DDR3 : N/A DRAM バンクグループピンの数

CK_WIDTH 1 2..1 DRAM クロックピンの数


http://japan.xilinx.com/support/answers/60305.htm




CKE_WIDTH 1 2..1 DRAM CKE ピンの数

CS_WIDTH 1 2..1 DRAM CS ピンの数

ODT_WIDTH 1 4..1 DRAM ODT ピンの数

DRAM_TYPE “DDR4” “DDR4”、“DDR3” DRAM テクノロジ

DQ_WIDTH 16 小値 = 8必ず 8 の倍数で指定

チャネルの DRAM DQ ピンの数

DQS_WIDTH 2

小値 = 1x8 DRAM – DQ バイトにつき1x4 DRAM – DQ ニブルにつき1

チャネルの DRAM DQS ピンの数

DM_WIDTH 2

小値 = 0x8 DRAM – DQ バイトにつき1x4 DRAM – 0

チャネルの DRAM DM ピンの数

DATA_BUF_ADDR_WIDTH 5 5読み出しまたは書き込みトランザクション用に格納したデータバッファーアドレスビットの数

ODTWR 0x8421 0xFFFF ..0x0000 将来使用するために予約

ODTWRDEL 8 CWL に設定将来使用するために予約

ODTWRDUR 6 7..6 将来使用するために予約

ODTRD 0x0000 0xFFFF..0x0000 将来使用するために予約

ODTRDDEL 11 CL に設定将来使用するために予約

ODTRDDUR 6 7..6 将来使用するために予約

ODTWR0DELODTWR0DURODTRD0DELODTRD0DURODTNOP

N/A N/A 将来使用するために予約

MR0 0x630 有効な SDRAM 設定 DRAM MR0 設定




MR4 0x0 有効な SDRAM 設定 DRAM MR4 設定。 DDR4 のみ。



SLOT0_CONFIG 0x1

0x10x30x50xF

将来使用するために予約

表 4-78 : PHY のみのパラメーター (続き)






SLOT1_CONFIG 0x0

0x00x20xC0xA

将来使用するために予約

SLOT0_FUNC_CS 0x1

0x10x30x50xF

MRS を含むすべての DRAM コマンドをメモリへ送信するために使用するメモリバスの CS_n ピン。このパラメーターの各ビットが CS_n バスの 1 ビットを表します (例えば LSB は CS_n[0] を示し、 MSBは CS_n[3])。DIMM の場合、このパラメーターは DIMM スロット 0 に接続されたCS_n ピンを指定します。

注記 : ここでのスロット 0 は、 PHY コマンド /アドレスインターフェイスで説明した「コマ

ンドスロット 0」とは異なります。

SLOT1_FUNC_CS 0x0

0x00x20xC0xA

SLOT0_FUNC_CS の説明を参照。SLOT1_FUNC_CS は DIMM スロット 1 に接続された CS_n ピンを指定する点のみ異なります。

REG_CTRL OFF"ON""OFF"

RDIMM RCD 初期化およびキャリブレーションイネーブル

CA_MIRROR OFF"ON""OFF"

アドレスミラーリングイネーブル。アドレスミラーリングをサポートした DIMMの場合、 "ON" に設定します。

DDR4_REG_RC03 0x30 有効な RDIMM RCD 設定 RDIMM RCD 制御ワード 03



tCK 938 小値 = 833 DRAM クロック周期 (単位 ps)

tXPR 72小値 = 1。

DRAM の tXPR 仕様値 (単位はシステムクロック数)。

JEDEC DDR SDRAM 仕様 [参照 1] を参照してください。

tMOD 6小値 = 1。

DRAM の tMOD 仕様値 (単位はシステムクロック数)。


tMRD 2小値 = 1。

DRAM の tMRD 仕様値 (単位はシステムクロック数)。


tZQINIT 256小値 = 1。

DRAM の tZQINIT 仕様値 (単位はシステムクロック数)。


TCQ 100 100 Q に対するフロップクロック (単位 ps) シミュレーション専用

EARLY_WR_DATA OFF OFF 将来使用するために予約







EXTRA_CMD_DELAY 0 2..0

追加のコマンドレイテンシ (単位はシステムクロック数)。コンフィギュレーションによっては追加のコマンドレイテンシが必要です。詳細は CL/CWL のセクションを参照。

ECC "OFF" "OFF"

"ON" に設定すると、MIG で生成したコントローラーで早期 wrDataEn タイミングが有効になります。 PHY のみのデザインでは "OFF" に設定する必要があります。

DM_DBI “DM_NODBI”

“NONE”“DM_NODBI”“DM_DBIRD”“NODM_DBIWR”“NODM_DBIRD”

DDR4 の DM/DBI 設定。詳細は、表 4-80を参照してください。

USE_CS_PORT 1 0 = CS_n ピンなし1 = CS_n ピンを使用

CS_n ピンを DRAM に接続するかどうかを制御します。 CS_n ピンがない場合、PHY 初期化およびトレーニングロジックは DRAM コマンド間で NOP を発行します。CS_n ピンがない場合、DRAM チップセレクトピン (CS#) を DRAM 外部で Lowに接続する必要があります。

DRAM_WIDTH 8 16、 8、 4 DRAM コンポーネントの DQ 幅

RANKS 1 2..1 メモリサブシステム内のランク数

nCK_PER_CLK 4 4 1 システムクロックあたりの DRAM クロック数

C_FAMILY "kintexu""kintexu""virtexu"

PHY に含まれる MicroBlaze コントローラーが使用するデバイス情報

BYTES 4 小値 = 3データ、コマンド、アドレスに使用する XIPHY 「バイト」数

DBYTES 2 小値 = 1 DRAM DQ バスのバイト数

IOBTYPE

{39'b001_001_001_001_001_101_101_001_001_001_001_001_001,39'b001_001_001_001_001_001_001_001_001_001_001_001_001,39'b000_011_011_011_011_111_111_011_011_011_011_001_011,39'b001_011_011_011_011_111_111_011_011_011_011_001_011 }

3'b000 = 未使用ピン3'b001 = シングルエンド出力3'b010 = シングルエンド入力3'b011 = シングルエンド I/O3'b100 = 未使用ピン3'b101 = 差動出力3'b110 = 差動入力3'b101 = 差動 INOUT

IOB の設定

PLL_WIDTH 1 MIG によって生成される値 PLL の数







CLKOUTPHY_MODE "VCO_2X" VCO_2XBITSLICE_CONTROL ブロックに対するVCO 周波数に基づいてクロック出力周波数を決定

PLLCLK_SRC 00 = pll_clk01 = pll_clk1 XIPHY PLL クロックソース

DIV_MODE 00 = DIV41 = DIV2 XIPHY コントローラーモードの設定

DATA_WIDTH 8 8 XIPHY パラレル入力データ幅

CTRL_CLK 0x30 = 内部ローカル div_clk を使用1 = 外部 RIU クロックを使用

RIU に対する XIPHY クロックを内部または外部に設定

INIT{(15 × BYTES){1'b1}}

1'b01'b1

トライステートビットスライス OSERDES 初期値

RX_DATA_TYPE

{15'b000000_00_00000_00,15'b000000_00_00000_00,15'b011110_10_11110_01,15'b011110_10_11110_01 }

2'b00 = None2'b01 = DATA(DQ_EN)2'b10 = CLOCK(DQS_EN)2'b11 = DATA_AND_CLOCK

XIPHY ビットスライス設定

TX_OUTPUT_PHASE_90

{13'b1111111111111,13'b1111111111111,13'b0000011000010,13'b1000011000010}

1'b0 = オフセットなし1'b1 = 90° オフセットを適用

対象のビットスライスに 90° オフセットを適用するための XIPHY 設定

RXTX_BITSLICE_EN

{13'b1111101111111,13'b1111111111111,13'b0111101111111,13'b1111101111111 }

1'b0 = ビットスライス無効1'b1 = ビットスライス有効

ビットスライスを有効にするための XIPHY 設定

NATIVE_ODLAY_BYPASS{(13 × BYTES){1'b0}}

1'b0 = FALSE1'b1 = TRUE (バイパス)

出力ビットスライスで ODELAY をバイパス

EN_OTHER_PCLK {BYTES{2'b01}} 1'b0 = FALSE (使用しない)1'b1 = TRUE (使用する )

ほかのビットスライスからキャプチャクロックを供給するための XIPHY 設定

EN_OTHER_NCLK {BYTES{2'b01}} 1'b0 = FALSE (使用しない)1'b1 = TRUE (使用する )

ほかのビットスライスからキャプチャクロックを供給するための XIPHY 設定

RX_CLK_PHASE_P{{(BYTES – DBYTES){2'b00}}, {DBYTES{2'b11}}}

2'b00 = アドレス /制御 2'b11 = データ

読み出しクロック DQS_P の位相を DQ に対して 90° シフトするための XIPHY 設定







RX_CLK_PHASE_N{{(BYTES – DBYTES){2'b00}}, {DBYTES{2'b11}}}

2'b00 = アドレス /制御 2'b11 = データ

読み出しクロック DQS_N の位相を DQ に対して 90° シフトするための XIPHY 設定

TX_GATING{{(BYTES – DBYTES){2'b00}}, {DBYTES{2'b11}}}

2'b00 = アドレス /制御2'b11 = データ

XIPHY の書き込み DQS ゲート設定

RX_GATING{{(BYTES – DBYTES){2'b00}}, {DBYTES{2'b11}}}


XIPHY の読み出し DQS ゲート設定

EN_DYN_ODLY_MODE{{(BYTES – DBYTES){2'b00}}, {DBYTES{2'b11}}}


XIPHY による ODELAY の動的読み込み

BANK_TYPE "HP_IO""HP_IO""HR_IO" 選択したバンクが HP か HR かを指定

SIM_MODE "FULL" "FULL"、 "BFM"XIPHY を使用する ("FULL") かビヘイビアモデルを使用してシミュレーションを高速化するかを設定するフラグ

SELF_CALIBRATE{(2 × BYTES){1'b0}}

{(2 × BYTES){1'b0}} = シミュレーション {(2 × BYTES){1'b1}} = ハードウェア

BISC 自己キャリブレーション

BYPASS_CAL "FALSE" "TRUE" = シミュレーション、"FALSE" = ハードウェア

キャリブレーションを ON/OFF するためのフラグ

CAL_WRLVL "FULL" "FULL" キャリブレーションのライトレベリング設定用フラグ

CAL_DQS_GATE "FULL" "FULL" キャリブレーションの DQS ゲート設定用フラグ

CAL_RDLVL "FULL" "FULL" キャリブレーションの読み出しトレーニング設定用フラグ

CAL_WR_DQS_DQ "FULL" "FULL" キャリブレーションの書き込み DQS-to-DQ 設定用フラグ

CAL_COMPLEX "FULL" "SKIP"、 "FULL"キャリブレーションの複雑なパターン設定用フラグ

CAL_RD_VREF "SKIP" "SKIP"、 "FULL"キャリブレーションの読み出し VREF 設定用フラグ

CAL_WR_VREF "SKIP" "SKIP"、 "FULL"キャリブレーションの書き込み VREF 設定用フラグ

CAL_JITTER "FULL" "FULL"、 "NONE"検証用に予約。キャリブレーションシミュレーションを高速化。ハードウェアテストの場合は必ず "FULL" に設定

t200us 53305 (10 進数) 0x3FFFF..1BISC 完了から DRAM reset_n ディアサートまでの待ち時間をシステムクロック数で指定







EXTRA_CMD_DELAY パラメーター

ランク数、 ECC モード、 DRAM レイテンシの設定によっては、 DRAM コマンドアドレスバスにレイテンシを追加するように PHY をプログラミングする必要があります。こうすると、タイミングを収束して mcWrCAS を処理するのに十分なパイプラインステージを PHY プログラマブルロジックに確保できます。コマンドレイテンシの追加が必要になるのは、主にマルチランク構成の場合とシングルランク構成で CWL の値が非常に小さい場合です。 ECC を有効にした場合もコマンドレイテンシの追加が必要になることがあります。これは、 PHY 外部のカスタムコントローラーデザインが ECC チェックビットを生成する際に wrDataEn 信号を 1 システムクロックサイクル早く受信する必要があるかどうかによって決まります。

EXTRA_CMD_DELAY パラメーターは、 DRAM コマンド /アドレスパスに 1 または 2 システムクロックサイクルの遅延を追加するために使用します。このパラメーターによって mcWrCAS または mcRdCAS 信号に遅延が追加されることはありません。このため、PHY は mcWrCAS または mcRdCAS がアサートされてから XIPHY 制御信号を生成するまでの時間を増やすことができます。PHY にとって、EXTRA_CMD_DELAY の値を 1 または 2 に設定することは CWLまたは AL の設定値を大きくするのと同じ意味を持ちます。

表 4-79 に、 CWL、 CL、 AL の各設定値に対して必要な EXTRA_CMD_DELAY の設定値を示します。

t500us 133263 (10 進数) 0x3FFFF..1DRAM reset_n ディアサートから CKE アサートまでの待ち時間をシステムクロック数で指定

SIM_MODE "BFM" "FULL"、 "BFM"

• FULL : XIPHY UNISIM でサンプルデザインのシミュレーションを実行

• BFM : XIPHY バスファンクションモデルで FAST モードシミュレーションを実行



表 4-79 : EXTRA_CMD_DELAY の設定値

DRAM 設定必要な EXTRA_CMD_DELAY

DRAM CAS 書き込みレイテンシ (CWL)

DRAM CAS レイテンシ (CL)

DRAM アディティブレイテンシ MR1[4:3]

シングルランク (ECC なし )

シングルランク (ECC あり ) またはマルチランク

5 5 0 1 2

5 5 1 0 1

5 5 2 1 2

5 6 0 1 2

5 6 1 0 1

5 6 2 0 1

6 6 0 1 2

6 6 1 0 1

6 6 2 0 1

6 7 0 1 2

6 7 1 0 1

6 7 2 0 1

6 8 0 1 2

6 8 1 0 0





DM_DBI パラメーター

この PHY は読み出しパスと書き込みパスで DDR4 の DBI 機能をサポートしています。表 4-80 に、読み出しおよび書き込み DBI を片方または両方有効にする方法を示します。書き込み DBI を有効にすると、データマスクは無効にな

6 8 2 0 1

7 7 0 1 2

7 7 1 0 0

7 7 2 0 1

7 8 0 1 2

7 8 1 0 0

7 8 2 0 0

7 9 0 1 2

7 9 1 0 0

7 9 2 0 0

7 10 0 1 2

7 10 1 0 0

7 10 2 0 0

8 8 0 1 2

8 8 1 0 0

8 8 2 0 0

8 9 0 1 2

8 9 1 0 0

8 9 2 0 0

8 10 0 1 2

8 10 1 0 0

8 10 2 0 0

8 11 0 1 2

8 11 1 0 0

8 11 2 0 0

9 ～ 12 X 0 0 1

9 ～ 12 X 1 または 2 0 0

≥13 X 0 0 0

≥13 X 1 または 2 0 0

表 4-79 : EXTRA_CMD_DELAY の設定値 (続き)

DRAM 設定必要な EXTRA_CMD_DELAY

DRAM CAS 書き込みレイテンシ (CWL)

DRAM CAS レイテンシ (CL)

DRAM アディティブレイテンシ MR1[4:3]

シングルランク (ECC なし )

シングルランク (ECC あり ) またはマルチランク





ります。 DM_DBI パラメーターは PHY のみに適用され、 DRAM の DM/DBI を設定するには MRS パラメーターも設定する必要があります。

CAS コマンドのタイミングに関する制約

この PHY は偶数コマンドスロット (すなわちスロット 0、 2) でのみ CAS コマンドをサポートしています。この制約は、 mcWrCAS および mcRdCAS 信号などの PHY 制御入力によって駆動される PHY ロジックの複雑さに起因します。mc_ACT_n[7:0] など実際の DRAM コマンド信号は calDone がアサートされた後は PHY をそのまま通過するため、この制約には関係ありません。 PHY ロジックが複雑なのは、システムクロック単位だけでなく DRAM クロック単位で DRAM の CWL および CL 値に基づいて XIPHY 制御信号を生成しているためです。

CAS コマンドに対して 2 つの異なるコマンドスロットをサポートするため、 XIPHY 制御パスには非常に多くのロジックが追加されています。 XIPHY のプロトロル要件があるため、このロジックを分割するのに利用できるパイプラインステージは非常に限られています。 4 つのコマンドスロットすべてで CAS コマンドをサポートしようとするとさらに複雑さが増し、タイミングが悪化します。

書き込み CAS コマンドの最小間隔

異なるランクに対する書き込み CAS コマンドから書き込み CAS コマンドまでの小間隔は 8 DRAM クロックです。これは PHY の制約です。このタイミングに違反した場合、 PHY は内部遅延設定を切り替えるのに十分な時間を確保できず、書き込み DQ/DQS を正しいタイミングで DDR バスに駆動できません。内部遅延設定はシステムレイアウトにより異なり、キャリブレーション中に決定します。

メモリシステムレイアウトガイドラインに従っている場合、 8 DRAM クロックの間隔さえ確保すれば正常な動作が得られます。同じランクに対する書き込み CAS コマンドから書き込み CAS コマンドまでのタイミングについては、DRAM 仕様および前述した CAS コマンドのコマンドスロットの制約のみを受けます。

CAS コマンドの間隔に関するシステムレベルの考慮事項

カスタムコントローラーで CAS コマンドの小間隔を設定する場合は、システムレイアウトおよびタイミングのばらつきを考慮する必要があります。コントローラーは、 DRAM タイミング違反および DQ/DQS バスの駆動の競合が発生しないように CAS コマンドの間隔をとる必要があります。 MIG で生成したメモリコントローラーをインスタンシエートする場合は、レイアウトガイドラインを考慮してワーストケースのレイアウトに合わせてコマンド間隔が調整されます。

読み出しコマンドから書き込みコマンドまでの間隔を考慮し、JEDEC® DRAM 仕様 [参照 1] ではコンポーネントの要件を RL + BL/2 + 2 – WL と定義しています。この式では、タイミングスキューのない理想的なバスにおいて読み出しDQS ポストアンブルから書き込み DQS プリアンブルまでの間隔が 1 DRAM クロックしか確保されません。 DQS フライトタイム、ライトレベリングのばらつき、ジッターなどがあるとこのマージンが減少します。これらのタイミングエラーの合計が 1 DRAM クロックを超えると FPGA DQS ピンで駆動の競合が発生し、読み出しトランザクションが破損する可能性があります。レイアウトガイドラインに従ったシステムの場合、 MIG で生成したコントローラーはワーストケースのタイミングバジェットにも対処できるように読み出し CAS から書き込み CAS までの遅延を RL+ BL/2 + 4 – WL として確保します。

異なるランクに対する読み出し CAS コマンドから読み出し CAS コマンドまでの間隔も、駆動の競合が発生しないようにカスタムコントローラーで間隔を確保する必要があります。これは、特に「遠い」ランクから読み出しを実行し

表 4-80 : DM_DBI の PHY 設定

DM_DBI パラメーターの値 PHY の読み出し DBI PHY の書き込み DBI PHY の書き込みデータマスク

NONE 無効無効有効

DM_NODBI 無効無効有効

DM_DBIRD 有効無効有効

NODM_DBIWR 無効有効無効

NODM_DBIRD 有効有効無効





た後に「近い」ランクから読み出しを実行する場合に注意が必要です。 MIG で生成したコントローラーは、異なるランクに対する読み出し CAS コマンドの間隔を少なくとも 6 DRAM クロックサイクル確保します。

同じランクに対する書き込み CAS から読み出し CAS までの間隔は、 JEDEC DRAM 仕様 [参照 1] で定義されています。カスタムコントローラーがこの DRAM 要件に従っていれば、同じランクに対する書き込みと読み出しの間で駆動の競合が発生することはありません。ただし、異なるランクに対する書き込み CAS から読み出し CAS までの間隔もカスタムコントローラーで正しく確保する必要があります。この間隔は JEDEC DRAM 仕様 [参照 1] には明示的に定義されていません。

異なるランクに対する書き込みから読み出しまでの間隔は、同じランクに対する書き込みから読み出しまでの間隔よりもはるかに短くできますが、ライトレベリングのばらつき、ジッター、 tDQSCK などの要因を考慮する必要があります。 MIG で生成したコントローラーの場合、異なるランクに対する書き込み CAS から読み出し CAS までの間隔は 6 DRAM クロック以上確保されます。

アディティブレイテンシ

この PHY は DRAM アディティブレイテンシ (AL) をサポートしています。 MRS パラメーターで AL を有効にした場合の PHY インターフェイスへの影響は、 mcWrCAS がアサートされた後の wrDataEn 信号のタイミングのみです。PHY は AL の設定を考慮して wrDataEn をスケジューリングします。また、 DRAM からデータが返されるのが遅くなるため、 mcRdCAS の後に rdDataEn がアサートされるまでの時間もかなり長くなります。 AL 設定は、 EXTRA_CMD_DELAY パラメーターを 0 以外の値に設定する必要があるかどうかにも影響します。

VT トラッキング

calDone がアサートされた後、読み出し DQS ゲート信号が読み出し DQS プリアンブルにアラインされた状態を維持するために、PHY は小レートで読み出しコマンドを発行する必要があります。また、RIU の読み出し DQS トレーニング値を更新するよう PHY に指示するために、gt_data_ready 信号を一定の間隔でパルスする必要もあります。さらに、 PHY が RIU に書き込んだ値で XIPHY がゲートアライメント回路を更新できるように、 PHY は読み出しトラフィックを周期的に中断する必要があります。すなわち、 calDone がアサートされた後、 PHY は次の手順を実行する必要があります。

1. 1µs ごとに少なくとも 1 回読み出しコマンドを発行すること。マルチランクシステムの場合、どのランクでもかまいません。

2. rdDataEn 信号がアサートされた後、 1µs ごとに少なくとも 1 回 gt_data_ready 信号をアサートすること。

3. PHY インターフェイスで 1µs ごとに 3 システムクロックサイクルは読み出し CAS コマンドをアサートしない期間を確保すること。

PHY には、トラフィックを中断してこれらの要件を満たす機能はありません。したがってカスタムメモリコントローラーを使用する場合は、上記の要件を満たすように DRAM コマンドを発行して gt_data_ready 入力信号をアサートするようユーザーが注意する必要があります。

図 4-14 は、VT トラッキングの要件を満たすためにカスタムコントローラーが通常のトラフィックを中断する必要がある例を 2 つ示しています。初の例は読み出しが帯域幅を占有するワークロードで、 mcRdCAS を約 1µs の間連続してアサートしています。コントローラーは、1µs ごとに 3 システムクロックサイクルだけ読み出しコマンドの発行を停止し、 gt_data_ready を 1 回アサートする必要があります。

2 つ目の例は書き込みが帯域幅を占有するワークロードで、 mcWrCAS を約 1µs の間連続してアサートしています。コントローラーは 1µs ごとに書き込みコマンドの発行を停止して読み出しコマンドを少なくとも 1 回発行し、gt_data_ready を 1 回アサートする必要があります。

重要 : この手順の間、コントローラーは DRAM プロトコルおよびタイミング要件を順守する必要があります。





注記 : VT トラッキングの図の縮尺は正確ではありません。

1µs の期間に読み出しと書き込みのトラフィックが混在したワークロードの場合、上記の VT トラッキングの要件の1 と 3 は自ずと満たされます。この場合、必要な手順は 1µs ごとに gt_data_ready 信号をアサートすることだけで、通常のトラフィックが中断されることはまったくありません。ただし、カスタムコントローラーはすべてのワークロードに関して上記 3 つの要件すべてを確実に満たす必要があります。 MIG で生成したコントローラーは mcRdCASおよび mcWrCAS 信号を監視し、VT トラッキングの要件を満たすためにどのような動作が必要かを 1µs ごとに判断します。カスタムコントローラーには、ここで説明した要件を満たすものであればどのような方式でも実装できます。

リフレッシュおよび ZQ

calDone が PHY によってアサートされた後、カスタムメモリコントローラーは DRAM リフレッシュおよび ZQキャリブレーションを定期的に実行する必要があります。カスタムコントローラーは、リフレッシュおよび ZQ コマンドを発行するだけでなく、 DRAM リフレッシュおよび ZQ コマンドの間隔に関する要件、およびその他すべてのDRAM プロトコルおよびタイミング要件を満たす必要があります。たとえばリフレッシュコマンドの発行が必要な時点で DRAM にオープンなページがある場合、ページをプリチャージした後に tRP の期間だけ待ってからリフレッシュコマンドを発行するなどの必要があります。プリチャージを含め、これらの手順をユーザーに代わって PHY が実行することはありません。


図 4-14 : VT トラッキングの図





パフォーマンスメモリシステムの効率に影響する要因は、 1 バンク内のサイクルタイム (tRC) や同じ DDR4 バンクグループ内のアクティベートからアクティベートまでの間隔 (tRRD_L) などのメモリの制約を含め、数多く存在します。処理すべきトランザクションが複数ある場合、メモリコントローラーはこれらの DRAM タイミング要件の影響が小となるように DRAM へのコマンドをスケジューリングします。しかしメモリコントローラーのアーキテクチャ自体が制約となることもあります。このセクションではコントローラーの主な制約と、それをふまえてコントローラーの性能を大限に引き出す方法について説明します。

アドレスマッピング

「ユーザーインターフェイス」で説明したように、 app_addr から DRAM アドレスへのマッピングには次の 3 つの方法があります。

• ROW_COLUMN_BANK

• ROW_BANK_COLUMN

• BANK_ROW_COLUMN

ユーザーインターフェイス側のアドレスストリームが完全にランダムな場合、上記 3 つのマッピングはいずれも同じ効率となります。しかし app_addr が順次アドレスストリームの場合、または app_addr メモリ空間を小さいステップサイズでインクリメントするようなワークロードの場合、通常は ROW_COLUMN_BANK のマッピングがも効率が高くなります。これはメモリコントローラーのアーキテクチャに理由があり、複数のグループ FSM 間でトランザクションを効率よくインターリーブできるためです。グループ FSM の詳細は、 16 ページの「メモリコントローラー」を参照してください。DRAM のタイミングが効率に影響していない場合も、コントローラーのアーキテクチャが効率に与える影響を考慮する必要があります。表 4-81 に、 4Gb (x8) DRAM コンポーネントの 2 つのマッピング方法を示します。

表 4-81 : DDR3/DDR4 4Gb (x8) DRAM のアドレスマッピングの比較

DRAM アドレスDDR3 4Gb (x8) DDR4 4Gb (x8)

ROW_BANK_COLUMN ROW_COLUMN_BANK ROW_BANK_COLUMN ROW_COLUMN_BANK

行 15 28 28 – –

行 14 27 27 28 28

行 13 26 26 27 27

行 12 25 25 26 26

行 11 24 24 25 25

行 10 23 23 24 24

行 9 22 22 23 23

行 8 21 21 22 22

行 7 20 20 21 21

行 6 19 19 20 20

行 5 18 18 19 19

行 4 17 17 18 18

行 3 16 16 17 17

行 2 15 15 16 16

行 1 14 14 15 15





注記 : 太枠内のビットは、アドレスをコントローラーのグループ FSM にマッピングするために使用します。

DDR3 のマッピングを見ると、アドレスが単純にインクリメントするパターンでは、 ROW_BANK_COLUMN を選択すると良好な効率が期待できることがわかります。このインクリメントパターンでは 1 つのバンクに対してページヒットが生成され、 DDR3 はこれを連続する CAS コマンドのストリームとして処理できるため、高い効率が得られます。しかし表 4-81 のイタリック体で示したバンクビットを見ると、同じアドレスインクリメントパターンで連続するページヒットの長いストリームがコントローラーの同じグループ FSM にマッピングされていることがわかります。

行 0 13 13 14 14

列 9 9 12 9 13

列 8 8 11 8 12

列 7 7 10 7 11

列 6 6 9 6 10

列 5 5 8 5 9

列 4 4 7 4 8

列 3 3 6 3 7

列 2 2 2 2 2

列 1 1 1 1 1

列 0 0 0 0 0

バンク 2 12 4 – –

バンク 1 11 3 11 6

バンク 0 10 5 10 5

バンクグループ 1 – – 13 4

バンクグループ 0 – – 12 3

表 4-81 : DDR3/DDR4 4Gb (x8) DRAM のアドレスマッピングの比較 (続き)

DRAM アドレスDDR3 4Gb (x8) DDR4 4Gb (x8)

ROW_BANK_COLUMN ROW_COLUMN_BANK ROW_BANK_COLUMN ROW_COLUMN_BANK





表 4-82 の例は、app_addr の初の 12 個のアドレスが両方のマッピング方式でどのように DRAM アドレスにデコードされ、グループ FSM にマッピングされるかを示しています。 ROW_BANK_COLUMN 方式では、このアドレス範囲ではグループ FSM 0 にしかマッピングされません。

16 ページの「メモリコントローラー」で説明したように、グループ FSM はページヒットに対しても 3 システムクロックサイクル (12 DRAM クロックサイクル) ごとに 1 回 CAS コマンドを発行できます。したがって 1 つのグループ FSM のみが長時間にわたって DRAM にページヒットコマンドを発行した場合、大効率は 33% です。

表 4-82 に示すように、ROW_COLUMN_BANK を選択した場合はこれら 12 個のアドレスが 8 つの DRAM バンクおよびコントローラーの 4 つのグループ FSM すべてに均等にマッピングされます。これにより 8 つの「ページエンプティ」トランザクションが生成され、 8 つの DRAM バンクすべてが開き、オープンバンクに対してページヒットが発行されます。

4 つのグループ FSM すべてがページヒットを発行した場合、アドレスインクリメントパターンが続く限り、またはリフレッシュコマンドによってパターンが中断されるまで、あるいは DQ バスターンアラウンドなどのためにバスデッドタイムが発生するまで、 100% の効率が得られます。図 4-15 は、 ROW_BANK_COLUMN を選択した場合のグループ FSM の発行をより大きなアドレス範囲にわたって示しています。初の 2k アドレスは 2 つの DRAM バンクにマッピングされていますが、グループ FSM は 1 つにしかマッピングされていません。

表 4-82 : DDR3/DDR4 4Gb (x8) における app_addr のマッピング例

app_addrDDR3 4Gb (x8) ROW_BANK_COLUMN DDR3 4Gb (x8) ROW_COLUMN_BANK

行列バンク Group_FSM 行列バンク Group_FSM

0x58 0x0 0x58 0x0 0 0x0 0x8 0x6 3

0x50 0x0 0x50 0x0 0 0x0 0x8 0x4 2

0x48 0x0 0x48 0x0 0 0x0 0x8 0x2 1

0x40 0x0 0x40 0x0 0 0x0 0x8 0x0 0

0x38 0x0 0x38 0x0 0 0x0 0x0 0x7 4

0x30 0x0 0x30 0x0 0 0x0 0x0 0x5 3

0x28 0x0 0x28 0x0 0 0x0 0x0 0x3 2

0x20 0x0 0x20 0x0 0 0x0 0x0 0x1 0

0x18 0x0 0x18 0x0 0 0x0 0x0 0x6 3

0x10 0x0 0x10 0x0 0 0x0 0x0 0x4 2

0x8 0x0 0x8 0x0 0 0x0 0x0 0x2 1

0x0 0x0 0x0 0x0 0 0x0 0x0 0x0 0





図 4-16 に、 ROW_COLUMN_BANK を選択した場合のアドレスマップをグラフで示します。なお、このグラフのアドレス範囲は 8K バイトではなく 64 バイトであることに注意してください。この図は、表 4-82 のアドレスデコードと同じ情報をグラフにしたものです。メモリ空間を小ステップサイズでインクリメントするアドレスパターンの場合、 ROW_COLUMN_BANK を選択した方が効率は高くなる傾向があります。


図 4-15 : DDR3 4 Gb (x8)、 ROW_BANK_COLUMN の場合のアドレスマップ





ROW_COLUMN_BANK を選択した場合、すべてのステップサイズで必ずしも高いバス効率が得られるわけではないことに注意してください。たとえばステップサイズが 16 バイトの場合を考えてみます。この場合は 2 つのグループFSM にしかマッピングされないため、大効率は 67% となります。ステップサイズが 32 バイトの場合は 1 つのグループ FSM にしかマッピングされず、大効率は ROW_BANK_COLUMN の場合と同じ 33% にとどまります。 app_addrアドレス空間でのステップサイズが 1k より小さく可変なアドレスパターンの場合、ROW_COLUMN_BANK の方が効率が高くなる可能性がはるかに大きくなります。

DDR4 にも同じグループ FSM の問題があります。アドレスインクリメントパターンで DDR4 の ROW_BANK_COLUMNを選択した場合、初の 4k トランザクションは 1 つのグループ FSM にマッピングされると同時に、1 つの DRAM バンクグループ内の複数バンクにマッピングされます。 DRAM には tCCD_L のタイミング制約があるため、アドレスインクリメントパターンの効率が制限されます。この場合、グループ FSM が 1 つのため、コントローラーの制約はより大きくなります。この場合も大効率が 33% に制限されます。

ROW_COLUMN_BANK を選択した場合、アドレスインクリメントパターンによって小さなアドレス範囲ですべてのDRAM バンクとバンクグループ、およびすべてのグループ FSM にインターリーブされます。


図 4-16 : DDR3 4 Gb (x8)、 ROW_COLUMN_BANK の場合のアドレスマップ





図 4-17 に、 DDR4 4Gb (x8) で ROW_COLUMN_BANK を選択した場合の app_addr の初の 128 バイトのアドレスマップを示します。このグラフを見ると、すべての DRAM バンクとバンクグループ、およびコントローラの 4 つのグループ FSM すべてに均等にアドレスがマッピングされています。

ユーザーインターフェイス側でのアドレスパターンがどの程度の DRAM 効率につながるかを判断するには、DRAMアドレスへのマッピングだけでなくコントローラーのグループ FSM へのマッピングも考慮する必要があります。表 4-83 に、 app_addr アドレスをグループ FSM にマッピングする app_addr ビットを 4Gb コンポーネントと 8Gbコンポーネントのそれぞれについて示します。


図 4-17 : DDR4 4Gb (x8)、 ROW_COLUMN_BANK の場合のアドレスマップ

表 4-83 : 4Gb および 8Gb の場合の DDR3/DDR4 マッピングの比較

メモリタイプ DDR3 DDR4

マッピング方法 ROW_BANK_COLUMN ROW_COLUMN_BANK ROW_BANK_COLUMN ROW_COLUMN_

BANK

DRAM コンポーネント幅 x4 x8 x16 x4、 x8、 x16 x4、 x8 x16 x4、 x8、 x16

コンポーネント集積度 – – – – – – –

4Gb 13,12 12,11 12,11 4,3 13,12 12,10 4,3

8Gb 14,13 13,12 12,11 4,3 13,12 12,10 4,3





例として、一度に 4 つの DDR3 バンクのみを使用して高い効率を得る方法を考えてみます。ここでは 4Gb (x8) コンポーネントを使用し、 ROW_COLUMN_BANK を選択したと仮定します。そして、バンク 0、 1、 2、 3 のページを 1 つずつ開いて各バンクの 4 つの列アドレスにトランザクションを発行します。「アドレスマッピング」に示したアドレスマップより、この DRAM シーケンスにデコードされる app_addr パターンを求めます。そして表 4-83 に示したグループ FSM マップより、この app_addr パターンがどのようにグループ FSM にマッピングされるかを求めます。表 4-84 にその結果を示します。

表 4-84 に示した 4 つのバンクを使用するパターンは DRAM のみを見れば効率がよいものの、コントローラーは 4 つあるグループ FSM のうち 2 つしか使用しておらず、大効率は 67% にとどまります。実際には、 tRCD などほかのタイミング制約もあるため、効率はさらに低下します。表 4-85 に示すように、すべての偶数バンクを開いて各バンクに 4 つのトランザクションを送信するバンクパターンの方が効率が向上します。

表 4-84 : DDR3 4Gb (x8) で 4 つのバンクを使用するパターン

app_addrバンク 0、 1、 2、 3 のパターン、 DDR3 4Gb (x8)、

ROW_COLUMN_BANK

行列バンク Group_FSM

0xE8 0x0 0x18 0x3 1

0xC8 0x0 0x18 0x2 1

0xE0 0x0 0x18 0x1 0

0xC0 0x0 0x18 0x0 0

0xA8 0x0 0x10 0x3 1

0x88 0x0 0x10 0x2 1

0xA0 0x0 0x10 0x1 0

0x80 0x0 0x10 0x0 0

0x68 0x0 0x8 0x3 1

0x48 0x0 0x8 0x2 1

0x60 0x0 0x8 0x1 0

0x40 0x0 0x8 0x0 0

0x28 0x0 0x0 0x3 1

0x08 0x0 0x0 0x2 1

0x20 0x0 0x0 0x1 0

0x00 0x0 0x0 0x0 0

表 4-85 : DDR3 4Gb (x8) で 4 つの偶数バンクを使用するパターン


ROW_COLUMN_BANK


0xD8 0x0 0x18 0x6 3

0xD0 0x0 0x18 0x4 2

0xC8 0x0 0x18 0x2 1

0xC0 0x0 0x18 0x0 0

0x98 0x0 0x10 0x6 3

0x90 0x0 0x10 0x4 2





このように偶数バンクを使用するパターンでは 4 つのグループ FSM をすべて利用でき、先ほどのパターンよりも高い効率が得られます。

コントローラーの HOL (Head of Line) ブロッキングおよびルックアヘッド

16 ページの「メモリコントローラー」で説明したように、各グループ FSM には HOL (Head of Line) ブロッキングを緩和して効率を高めることを目的としたトランザクション FIFO があります。 HOL ブロッキングとは、 1 つ以上のグループ FSM が完全に占有されて新しいトランザクションを受け付けることのできない状態のとき、ユーザーインターフェイスのコマンドポートに入力されたトランザクションがこれらグループ FSM のいずれかにマッピングされた場合に発生します。この場合、ビジーなグループ FSM に対する新しいトランザクション発行に遅延が生じるだけでなく、アイドル状態にあるほかのすべてのグループ FSM でも遅延が生じます。

効率を高めるには、なるべく多くのグループ FSM が並列にビジーになるようにする必要があります。ユーザーインターフェイスに入力されたトランザクションを別のグループ FSM にマッピングするように変更することも考えられますが、どの FSM に新しいトランザクションを受け付ける余裕があるかはユーザーインターフェイス側からはわかりません。トランザクション FIFO は、このような HOL ブロッキングの発生を遅らせる効果があります。つまり、この FIFO がフルになったグループ FSM に UI コマンドがマッピングされるまで HOL ブロッキングは発生しません。

グループ FSM の FIFO にはターゲットランクおよびバンクのページステータスによって大 6 つのトランザクションを保持できます。この FIFO は 2 つのステージで構成されており、「ルックアヘッド」機能も実装しています。新しいトランザクションは初の FIFO ステージに格納され、 FIFO の先頭に達すると処理されます。次に、トランザクションのページステータスに応じてグループ FSM はトランザクションページを開くためのアービトレーションを実行するか、ページが既に開いている場合はこのページヒットを 2 番目の FIFO ステージへプッシュします。この方式では、複数のページヒットをキューに格納しながらグループ FSM はオープンする必要のあるページに対する論理FIFO をルックアヘッドします。キューに対するルックアヘッド機能を利用すると、グループ FSM は複数のトランザクションに対する DRAM コマンドを DDR バスにインターリーブできます。これにより、ページのオープン/クローズに伴う DRAM tRCD および tRP タイミングを隠蔽できます。

次に示すタイミング図は、 UI からグループ FSM を経て DDR コマンドバスに至るまでの一連のトランザクションフローを概念図として示したものです。概念図というのは、 UI から DDR バスまでのレイテンシを考慮しておらず、DRAM タイミング要件を完全には満たしていないためです。ただし厳密なタイミングは正確でないものの、この図はここでのコントローラーの説明に必要な DRAM プロトコルには従っています。

0x88 0x0 0x10 0x2 1

0x80 0x0 0x10 0x0 0

0x58 0x0 0x8 0x6 3

0x50 0x0 0x8 0x4 2

0x48 0x0 0x8 0x2 1

0x40 0x0 0x8 0x0 0

0x18 0x0 0x0 0x6 3

0x10 0x0 0x0 0x4 2

0x08 0x0 0x0 0x2 1

0x00 0x0 0x0 0x0 0

表 4-85 : DDR3 4Gb (x8) で 4 つの偶数バンクを使用するパターン (続き)


ROW_COLUMN_BANK






この図では、UI に 4 つのトランザクションが発行されています。初の 3 つのトランザクションはグループ FSM0 に割り当てられ、 4 番目のトランザクションはグループ FSM1 に割り当てられています。システムクロックサイクル 1で、 FSM0 は行 0、列 0、バンク 0 に対するトランザクション 1 をステージ 1 FIFO に取り込み、アクティベートコマンドを発行します。

クロックサイクル 2 でトランザクション 1 が FSM0 のステージ 2 FIFO へ移動し、トランザクション 2 が FSM0 のステージ 1 FIFO に取り込まれます。クロックサイクル 2 ～ 4 で、FSM0 はトランザクション 1 に対して CAS コマンド、トランザクション 2 に対してアクティベートコマンドを発行するためのアービトレーションを実行します。トランザクション 1 はまだ完了していませんが、 FSM0 はルックアヘッド機能によってトランザクション 2 に対するコマンドのスケジューリングを実行します。これらの DRAM コマンドがアービトレーションによって優先権を獲得する時間は tRCD などの DRAM タイミングおよびパイプライン遅延によって決まります。DDR コマンドバスの欄でコマンドの間隔が開いているのはこのためです。

クロックサイクル 3 でトランザクション 3 が FSM0 のステージ 1 FIFO に取り込まれますが、クロックサイクル 5 でこのトランザクションがステージ 1 FIFO の先頭に来るまでは処理されません。クロックサイクル 5 で FSM0 はトランザクション 2 に対する CAS コマンド発行のためのアービトレーションを実行しながらトランザクション 3 に対するルックアヘッドを開始します。後に、クロックサイクル 4 でトランザクション 4 が FSM1 のステージ 1 FIFO に取り込まれます。 FSM0 の FIFO が 3 段以上ない場合、トランザクション 4 はクロックサイクル 6 までブロックされます。

トランザクションフロー

システムクロックサイクル

1 2 3 4 5 6 7 8 9 10 11 12 13

UI トランザクション番号

1 2 3 4 – – – – – – – – –

UI トランザクション

R0、C0、B0

R0、C0、B1

R1、C0、B0

R0、C0、B2

– – – – – – – – –

FSM0 FIFO ステージ 2

–R0、C0、B0

R0、C0、B0

R0、C0、B0

R0、C0、B1

R0、C0、B1

R0、B0、B1

– –R1、C0、B0

R1、C0、B0

R1、C0、B0

–


R0、C0、B0

R0、C0、B1

R0、C0、B1R1、C0、B0

R0、C0、B1R1、C0、B0

R1、C0、B0

R1、C0、B0

R1、C0、B0

R1、C0、B0

R1、C0、B0

– – – –


– – – – –R0、C0、B2

R0、C0、B2

R0、C0、B2

– – – – –


– – –R0、C0、B2

R0、C0、B2

– – – – – – – –

DDR コマンドバス

Act R0、B0

– –Act R0、B1

ACT R0、B2CAS C0、B0

Pre B0

–CAS C0、B1

Act R1、B0CAS C0、B2

– – –CAS C0、B0





この図には効率の高いトランザクションパターンは示していません。ページヒットがなく、グループ FSM は 2 つしか使用していません。しかしこの例に示したように、1 つのグループ FSM によって複数のトランザクションの DRAMコマンドを DDR バスにインターリーブすることで UI のブロッキングが小限に抑えられ、効率が改善することがわかります。

オートプリチャージ

メモリコントローラーはデフォルトではページオープンポリシーを採用します。保留中のトランザクションがなくてもバンクをオープンのままにします。バンクを閉じるのは、リフレッシュが必要になった場合、ページミストランザクションが処理されている場合、および RDA または WRA CAS コマンドのトランザクションを発行するように明示的に指示された場合のみです。 UI の app_autoprecharge ポートを使用すると、トランザクション処理中のCAS コマンドフェーズでトランザクション単位でコントローラーに対して RDA または WRA コマンドを発行するよう明示的に指示できます。今後どのようなトランザクションが UI に送信されるかがわかっている場合は、この信号を使用して効率を高めることができます。

次に示す図は、前のセクションで示したルックアヘッドの例を一部変更したものです。前の図のクロックサイクル 3で UI に入力されたページミストランザクションをクロックサイクル 9 へ移動しています。この場合コントローラーは「ルックアヘッド」できず、クロックサイクル 9 になるまでページミスを知ることができないため、クロックサイクル 6 でバンク 0 に対してプリチャージを発行します。しかしクロックサイクル 1 のトランザクション 1 がバンク0/行 0 に対する唯一のトランザクションであることがわかっていれば、クロックサイクル 1 で app_autoprechargeポートをアサートできます。こうすると、クロックサイクル 5 のトランザクション 1 に対する CAS コマンドが RDAまたは WRA となり、サイクル 9 のバンク 0/行 1 に対するトランザクションはページミスでなくなります。サイクル9 のトランザクションは、 tRP の後にアクティベートが続くプリチャージとしてではなく、アクティベートコマンドとしてのみ必要です。

トランザクションフロー

システムクロックサイクル

1 2 3 4 5 6 7 8 9 10 11 12 13

UI トランザクション番号

1 2 – 3 – – – – 4 – – – –

UI トランザクション

R0、 C0、 B0オートプリチャージ

R0、C0、B1

–R0、C0、B2

– – – –R1、C0、B0

– – – –


–R0、C0、B0

R0、C0、B0

R0、C0、B0

R0、C0、B1

R0、C0、B1

R0、B0、B1

– –R1、C0、B0

R1、C0、B0

R1、C0、B0

–


R0、 C0、 B0R0、C0、B1

R0、C0、B1

R0、C0、B1

– – – –R1、C0、B0

– – – –


– – – – –R0、C0、B2

R0、C0、B2

R0、C0、B2

– – – – –


– – –R0、C0、B2

R0、C0、B2

– – – – – – – –

DDR コマンドバス

Act R0、 B0 – –Act R0、B1

Act R0、B2CAS-A C0、B0

– –CAS C0、B1

Act R1、B0CAS C0、B2

– – –CAS C0、B0





一般に、ページへの後のトランザクションで app_autoprecharge をアサートすると効率が向上します。極端な例として、ページヒットがまったく発生しないアドレスパターンが挙げられます。この場合、 UI へ発行するすべてのトランザクションで app_autoprecharge をアサートするのが理想的です。

ユーザーリフレッシュおよび ZQCSメモリコントローラーは、DRAM タイミング要件を満たすように DRAM リフレッシュおよび ZQCS メンテナンスコマンドを自動的に生成するように設定できます。このモードでは、コントローラーはメンテナンスコマンドを発行するために UI トランザクションを定期的にブロックするため、効率が低下します。

UI トラフィックパターンがわかっている場合、DRAM メンテナンスコマンドをユーザーがスケジューリングしてシステム効率への影響を軽減できることがあります。コントローラーをユーザーリフレッシュおよび ZQCS モードに設定した場合は、UI の app_ref および app_zq ポートを使用してこれらのコマンドをスケジューリングします。このモードでは、コントローラーは DRAM メンテナンスコマンドをスケジューリングせず、 app_ref および app_zqポートの信号のみに基づいてこれらのコマンドを発行します。このため、リフレッシュおよび ZQCS コマンドがDRAM タイミング要件を完全に満たすようにユーザーが注意する必要があります。

たとえばシステムと DRAM との間で大量のデータを移動する必要があり、 50µs の周期で効率を大限に高めたい場合を考えてみます。メンテナンスコマンドをコントローラーでスケジューリングした場合、この 50µs のデータバーストの間にリフレッシュによる中断が何度も発生するため、効率が約 4% 低下します。これに対し、ユーザーリフレッシュモードでは 50µs のバーストの間はリフレッシュを延期して後から実行するようにスケジューリングできます。 DRAM 仕様では大 8 つのリフレッシュを延期できるため、 9 × tREFI の期間でリフレッシュコマンドを柔軟にスケジューリングでき、この例のように 50µs の期間は十分にカバーできます。

このようにユーザーリフレッシュおよび ZQCS モードでは効率を適化できますが、正しく使用しないと DRAM タイミング違反となり DRAM のデータが失われる可能性があります。このモードを使用する場合は、DRAM のリフレッシュおよび ZQCS に関する要件と UI の app_ref および app_zq ポートの動作を十分に理解しておく必要があります。 UI ポートの動作については、「ユーザーインターフェイス」を参照してください。

周期的読み出し

FPGA の DDR PHY では、 1µs ごとに DRAM RD または RDA コマンドを 1 回以上発行する必要があります。この要件については、「ユーザーインターフェイス」で説明しています。 UI 側のトランザクションパターンがこの要件を満たしていない場合、コントローラーは読み出しが実行されていないことを検出して読み出しトランザクションをグループ FSM0 へ挿入します。こうして挿入された読み出しトランザクションは、コントローラーによる通常のトランザクション発行メカニズムに従って DRAM に発行されます。主な違いは、読み出しデータが UI に返されないという点です。これは、 DRAM の帯域幅が無駄に消費されるためです。

PHY の周期的読み出し要件によっても影響を受けるのは、書き込みトランザクションを長時間継続するようなユーザーインターフェイスパターンです。たとえば読み出しと書き込みのトランザクション比が 50/50 のパターンであっても、 2µs の間はページヒット読み出しバーストのみ、次の 2µs の間はページヒット書き込みバーストのみという動作を交互に繰り返すパターンを考えてみます。この 2µs の書き込みバースト中に少なくとも 1 回読み出しが挿入されます。このため、読み出しコマンドによる効率の低下、そして DRAM および DDR バスを読み出しと書き込みのたびに切り替えるターンアラウンドタイムによる効率の低下が生じます。こように 2µs のバーストを交互に繰り返すパターンは、 1µs ごとに読み出しと書き込みを交互に繰り返すパターンよりも効率は若干高くなります。 1µs 以下の長さでバーストを交互に繰り返すパターンの場合、コントローラーは読み出しトランザクションを挿入する必要はありませんが、読み出しと書き込みのターンアラウンドタイムが大きくなります。

バスターンアラウンドタイムは効率への影響が非常に大きいため、なるべく避ける必要があります。 DRAM に対する書き込みでも効率が高いのは 2µs を超える長さのページヒット書き込みバーストですが、大書き込み効率を計算する際は 1µs ごとに発生する書き込み-読み出し -書き込みのターンアラウンドタイムの影響を考慮に入れる必要があります。




第 5 章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび Vivado IP インテグレーターの詳細は、次の Vivado DesignSuite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 6]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 8]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9]

コアのカスタマイズおよび生成

注意 : Windows オペレーティングシステムにはファイルパスの文字数に 260 文字の制限があるため、 Vivado ツール使用時に問題が発生することがあります。この問題を避けるため、プロジェクトの作成、 IP またはマネージド IP プロジェクトの定義、ブロックデザインの作成時にはパス名がなるべく短くなるようにディレクトリの位置に注意してください。

ここでは、ザイリンクスのツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、『Vivado Design Suite ユーザーガイド : IPインテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 6] を参照してください。IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変更されるか否かを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、 Tclコンソールから validate_bd_design コマンドを実行してください。

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

Vivado ツールでコアを生成する方法の詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 8] を参照してください。

注記 : この章の図には Vivado 統合設計環境 (IDE) のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。




第 5 章 : デザインフローの手順

[Basic] タブ

MIG を起動すると、 [Basic] タブが表示されます (図 5-1)。

Vivado IDE を使用する場合は、すべてのコントローラー (DDR3、 DDR4、 QDR II+、 RLDRAM 3) を作成してインスタンシエートできます。

IP インテグレーターで作成できるコントローラーインスタンスは 1 つのみで、インスタンシエートできるコントローラーは次の 2 種類のみです。

• DDR3

• DDR4

1. プルダウンメニューでコントローラーを追加した後、 [Mode and Interface] でコントローラーを設定します。[AXI4 Interface] または [Generate the PHY component only] をオンにします。

2. [Clocking]、 [Controller Options]、 [Memory Options]、 [AXI Options]、 [Advanced User Request Controller Options]を設定します。

[Clocking] では、 [Memory Device Interface Speed] でインターフェイスの速度を設定します。ここで入力した速度によって、[Reference Input Clock Speeds] で選択できる項目が変化します。クロッキング構造の詳細は、61 ページの「クロッキング」を参照してください。


図 5-1 : Vivado の [Customize IP] ダイアログボックス – [Basic] タブ





3. デフォルトの MIG GUI で対応していないメモリデバイスも、カスタムデバイスの CSV ファイルを作成すると利用できます。詳細は AR# 63462 を参照してください。[Enable Custom Parts Data File] をオンにして、この CSVファイルを指定します。 CSV ファイルを指定すると、デフォルトのメモリデバイス以外にカスタムメモリデバイスも表示されます。

重要 : AXI デザインの場合、 [Data Mask] は常にオンの状態で淡色表示され、ユーザーは変更できません。 AXI インターフェイスでは Read-Modify-Write (RMW) がサポートされ、データマスクビットの特定のバイトを RMW でマスクする必要があります。このため、 AXI インターフェイスを利用したデザインでは DM が常に有効です。ただしデータ幅が 72 ビットの場合のみ例外です。72 ビットインターフェイスの場合は ECC が有効となり、 [Data Mask] はオフのまま淡色表示されます。 72 ビットデザインで DM を有効にすると ECC 計算との互換性が失われるため、 DM は常に無効です。

[Advanced] タブ

次に、[Advanced] タブで設定を行います (図 5-2)。このタブには、使用するコントローラーに関して [FPGA Options]、[Debug Signals for controller]、 [Simulation Options]、 [Clock Options] の設定項目があります。

重要 : 現在のリリースでは、 [Advanced] タブで選択できるパラメーターオプションには制限があります。


図 5-2 : Vivado の [Customize IP] ダイアログボックス – [Advanced] タブ


http://japan.xilinx.com/support/answers/63462.html




[I/O Planning] タブ

図 5-3 に [I/O Planning] タブを示します。この画面の説明にあるように、 I/O ピン配置の機能は [Customize IP] ダイアログボックスから削除されました。

MIG I/O ピン配置の詳細は、「MIG I/O ピン配置」を参照してください。


図 5-3 : Vivado の [Customize IP] ダイアログボックス – [I/O Planning] タブ





[MIG Design Checklist] タブ

図 5-4 に [MIG Design Checklist] タブを示します。この画面には、 MIG デザインチェックリストの使用に関する説明が記載されています。

ユーザーパラメーター

表 5-1 に、 Vivado IDE の GUI フィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターはTcl コンソールで表示できます。


図 5-4 : Vivado の [Customize IP] ダイアログボックス – [MIG Design Checklist] タブ

表 5-1 : Vivado IDE のパラメーターとユーザーパラメーターの対応

Vivado IDE のパラメーター /値(1) ユーザーパラメーター /値(1) デフォルト値

[System Clock Configuration] System_Clock Differential

[Internal VREF] Internal_Vref TRUE

[DCI Cascade] DCI_Cascade FALSE

[Debug Signals for Controller] Debug_Signal Disable

[Clock 1 (MHz)] ADDN_UI_CLKOUT1_FREQ_HZ None








[I/O Power Reduction] IOPowerReduction OFF

[Enable System Ports] Enable_SysPorts TRUE

[I/O Power Reduction] IO_Power_Reduction FALSE

[Default Bank Selections] Default_Bank_Selections FALSE

[Reference Clock] Reference_Clock FALSE


DDR3

[AXI4 Interface] C0.DDR3_AxiSelection FALSE

[Clock Period (ps)] C0.DDR3_TimePeriod 1,071

[Input Clock Period (ps)] C0.DDR3_InputClockPeriod 13,947

[General Interconnect to Memory Clock Ratio] C0.DDR3_PhyClockRatio 4:1

[Data Width] C0.DDR3_AxiDataWidth 64

[Arbitration Scheme] C0.DDR3_AxiArbitrationScheme RD_PRI_REG

[Address Width] C0.DDR3_AxiAddressWidth 27

[AXI4 Narrow Burst] C0.DDR3_AxiNarrowBurst FALSE

[Configuration] C0.DDR3_MemoryType Components

[Memory Part] C0.DDR3_MemoryPart MT41J128M16JT-093

[Data Width] C0.DDR3_DataWidth 8

[Data Mask] C0.DDR3_DataMask TRUE

[Burst Length] C0.DDR3_BurstLength 8

[RTT (nominal)-ODT] C0.DDR3_OnDieTermination RZQ/4

[CAS Latency] C0.DDR3_CasLatency 11

[CAS Write Latency] C0.DDR3_CasWriteLatency 9

[Chip Select] C0.DDR3_ChipSelect TRUE

[Memory Address Map] C0.DDR3_Mem_Add_Map ROW_COLUMN_BANK

[Memory Voltage] C0.DDR3_MemoryVoltage 1.5

[ECC] C0.DDR3_Ecc FALSE

[Ordering] C0.DDR3_Ordering Normal

[Burst Type] C0.DDR3_BurstType Sequential

[Output Driver Impedance Control] C0.DDR3_OutputDriverImpedanceControl RZQ/7

[AXI ID Width] C0.DDR3_AxiIDWidth 4

[Capacity] C0.DDR3_Capacity 512

DDR4

[AXI4 Interface] C0.DDR4_AxiSelection FALSE

[Clock Period (ps)] C0.DDR4_TimePeriod 938

[Input Clock Period (ps)] C0.DDR4_InputClockPeriod 104,045

[General Interconnect to Memory Clock Ratio] C0.DDR4_PhyClockRatio 4:1

[Data Width] C0.DDR4_AxiDataWidth 64

表 5-1 : Vivado IDE のパラメーターとユーザーパラメーターの対応 (続き)






出力生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] を参照してください。

MIG I/O ピン配置MIG I/O ピン配置は、 Vivado の I/O ピン配置機能を利用したデザイン全体のピン配置の一部として行います。 Vivadoの I/O ピン配置機能では、 [I/O Ports]、 [Package]、 [Memory Bank/Byte Planner] ウィンドウなどいくつかの方法で MIGI/O ピンを選択して配置できます。また、 XDC ファイルをインポート、または既存の XDC ファイルを変更してピンを割り当てることもできます。

これらのオプションはすべての MIG デザインで利用でき、複数の MIG IP インスタンスを 1 回の設定で完了できます。利用可能な MIG ピン配置オプションの詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 11] を参照してください。

[Arbitration Scheme] C0.DDR4_AxiArbitrationScheme RD_PRI_REG

[Address Width] C0.DDR4_AxiAddressWidth 27

[AXI4 Narrow Burst] C0.DDR4_AxiNarrowBurst FALSE

[Configuration] C0.DDR4_MemoryType Components

[Memory Part] C0.DDR4_MemoryPart MT40A256M16HA-083

[Data Width] C0.DDR4_DataWidth 8

[Data Mask] C0.DDR4_DataMask TRUE

[Burst Length] C0.DDR4_BurstLength 8

[RTT (nominal)-ODT] C0.DDR4_OnDieTermination RZQ/6

[CAS Latency] C0.DDR4_CasLatency 14

[CAS Write Latency] C0.DDR4_CasWriteLatency 11

[Chip Select] C0.DDR4_ChipSelect TRUE

[Memory Address Map] C0.DDR4_Mem_Add_Map ROW_COLUMN_BANK

[Memory Voltage] C0.DDR4_MemoryVoltage 1.2

[ECC] C0.DDR4_Ecc FALSE

[Ordering] C0.DDR4_Ordering Normal

[Burst Type] C0.DDR4_BurstType Sequential

[Output Driver Impedance Control] C0.DDR4_OutputDriverImpedenceControl RZQ/7

[AXI ID Width] C0.DDR4_AxiIDWidth 4

[Capacity] C0.DDR4_Capacity 512

注記 :

1. パラメーター値については、 Vivado IDE のパラメーター値とユーザーパラメーター値の異なるものを示しています。これらの値は、パラ

メーター名の下に字下げして表記しています。

表 5-1 : Vivado IDE のパラメーターとユーザーパラメーターの対応 (続き)






コアへの制約ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

MIG Vivado IDE でピンのロケーション制約を指定します。I/O 規格およびその他の制約の詳細は、『Vivado Design Suiteユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 11] を参照してください。このロケーションは、デザインで選択したバンクおよびバイトレーンに基づいて Vivado IDE によって選択されます。

I/O 規格は、Vivado IDE で選択したメモリタイプと各種オプション、およびピンタイプによって選択されます。dq[0]のサンプルを次に示します。

set_property PACKAGE_PIN AF20 [get_ports "c0_ddr4_dq[0]"]set_property IOSTANDARD POD12_DCI [get_ports "c0_ddr4_dq[0]"]

DDR4 では常に内部 VREF を使用します。DDR3 では、内部 VREF の使用は任意です。DDR4 のサンプルを次に示します。

set_property INTERNAL_VREF 0.600 [get_iobanks 45]

注記 : 内部 VREF はツールによって自動で生成されます。ユーザーが指定する必要はありません。この制約にリストした VREF 値は PODL12 I/O では使用しません。初期値は 0.84V に設定されます。この電圧は、インターフェイス性能が大となるようにキャリブレーションロジックによって必要に応じて調整されます。

システムクロックは、周期を適切に設定する必要があります。

create_clock -name c0_sys_clk -period.938 [get_ports c0_sys_clk_p]

HR バンクの場合、バンクのピンに割り当てられたすべてのポートの output_impedance を reset_property コマンドを使用して更新します。詳細は、アンサー : AR# 63852 を参照してください。

重要 : これらの制約を変更しないでください。ピンロケーションに変更が必要な場合は、MIG Vivado IDE を再実行して XDC ファイルを生成し直してください。

デバイス、パッケージ、スピードグレードの選択

このセクションは、この IP コアには適用されません。

クロック周波数


クロック管理

クロッキングの詳細は、 61 ページの「クロッキング」を参照してください。

クロック配置







バンク設定


トランシーバーの配置


I/O 規格と配置

I/O 規格と配置は、 Vivado IDE で設定したインターフェイスタイプおよびオプションに基づいて MIG ツールによって適切に生成されます。

重要 : 起動時にキャリブレーションプロセスが自動的に実行されるため、このデザインの外部メモリインターフェイスピンには set_input_delay および set_output_delay 制約は必要ありません。ピンのインプリメンテーション中に表示される警告は無視できます。

シミュレーションVivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。シミュレーションの詳細は、第 6 章「サンプルデザイン」および第 7 章「テストベンチ」を参照してください。

合成およびインプリメンテーション合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] を参照してください。




第 6 章

サンプルデザインこの章では、 Vivado® Design Suite で提供されているサンプルデザインについて説明します。

Vivado は Open IP Example Design フローをサポートしています。このフローを用いてサンプルデザインを作成するには、 [IP Sources] タブで IP を右クリックして (図 6-1)、 [Open IP Example Design] をクリックします。

これで新規 Vivado プロジェクトが作成されます。 [Open IP Example Design] をクリックすると、新規デザインプロジェクトのディレクトリを入力するためのダイアログボックスが開きます。

ディレクトリを選択するか、デフォルトのディレクトリのまま [OK] をクリックします。これでサンプルデザインのすべてのファイルと IP のコピーを含む新規 Vivado プロジェクトが起動します。


図 6-1 : [Open IP Example Design]




第 6 章 : サンプルデザイン

図 6-2 に示すのは、 [Generate the PHY component only] をオンにして生成したサンプルデザイン (コントローラーモジュールは生成されない) です。


図 6-2 : [Generate the PHY component only] をオンにして生成した IP サンプルデザイン





図 6-3 に示すのは、 [Generate the PHY component only] をオフにして生成したサンプルデザイン (コントローラーモジュールが生成される ) です。

サンプルデザインのシミュレーション (標準ユーザーインターフェイスのデザイン)このサンプルデザインには、シンプルな固定データパターンを生成する合成可能なテストベンチが付属します。MIGが生成するシンプルトラフィックジェネレーター (STG) には、ネイティブインターフェイス用の example_tb とPHY のみのインターフェイス用の example_tb_phy があります。ネイティブインターフェイス用の STG は 100 回の書き込みと 100 回の読み出しを生成します。 PHY のみのインターフェイス用の STG は 10 回の書き込みと 10 回の読み出しを生成します。

サンプルデザインは、以降のセクションで示すいずれかの方法でシミュレーションできます。


図 6-3 : [Generate the PHY component only] をオフにして生成した IP サンプルデザイン





プロジェクトベースのシミュレーションこの方法では、Vivado 統合設計環境 (IDE) を使用してサンプルデザインをシミュレーションできます。MIG は DDR3用のメモリモデルと DDR4 用の IEEE 暗号化済みメモリモデルを提供します。

Vivado シミュレータ、 Questa Sim、 IES、 VCS は、すべてのバージョンで DDR3/DDR4 IP の検証を実施しています。DDR3/DDR4 IP 検証に使用した Vivado シミュレーションツールは、 Vivado ツール 2015.1 リリースのものです。ここからは、これらの各シミュレータを用いてプロジェクトベースのシミュレーションを実行する手順について説明します。

Vivado シミュレータを用いたプロジェクトベースのシミュレーションフロー

1. [Open IP Example Design] をクリックして開いた Vivado プロジェクトの Flow Navigator で [Simulation Settings]をクリックします。

2. [Target simulator] で [Vivado Simulator] をクリックします。

a. [Simulation] タブで [xsim.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、 1ms よりもはるかに短い値から変更します (図 6-4)。 [Generate scripts only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate scripts only] をオフにする必要があります。

3. [Apply] をクリックして、 [OK] をクリックします。





4. Flow Navigator で [Run Simulation] → [Run Behavioral Simulation] をクリックします (図 6-5)。


図 6-4 : Vivado シミュレータによるシミュレーション





5. Vivado IDE から Vivado シミュレータが起動してシミュレーションが実行されます。詳細は、『Vivado Design Suiteユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。

Questa Sim を用いたプロジェクトベースのシミュレーションフロー


2. [Target simulator] で [QuestaSim/ModelSim Simulator] をクリックします。

a. [Compiled libraries location] でコンパイル済みライブラリの位置を指定します。

b. [Simulation] タブで [modelsim.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、1ms よりもはるかに短い値から変更します (図 6-6)。 [Generate scripts only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate scripts only] をオフにする必要があります。 DDR3のシミュレーションの場合、 [modelsim.simulate.vsim.more_options] を [+model_data+./] に設定します。



図 6-5 : [Run Behavioral Simulation]







図 6-6 : Questa Sim によるシミュレーション





5. Vivado IDE から Questa Sim が起動してシミュレーションが実行されます。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。

IES を用いたプロジェクトベースのシミュレーションフロー


2. [Target simulator] で [Incisive Enterprise Simulator (IES)] をクリックします。


b. [Simulation] タブで [ies.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、 1ms よりもはるかに短い値から変更します (図 6-8)。 [Generate scripts only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate scripts only] をオフにする必要があります。DDR3 のシミュレーションの場合、 [modelsim.simulate.vsim.more_options] を [+model_data+./] に設定します。









5. Vivado IDE から IES が起動してシミュレーションが実行されます。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。


図 6-8 : IES シミュレータによるシミュレーション





VCS を用いたプロジェクトベースのシミュレーションフロー


2. [Target simulator] で [Verilog Compiler Simulator (VCS)] をクリックします。


b. [Simulation] タブで [vcs.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、 1ms よりもはるかに短い値から変更します (図 6-9)。 [Generate scripts only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate scripts only] をオフにする必要があります。DDR3 のシミュレーションの場合、 [modelsim.simulate.vsim.more_options] を [+model_data+./] に設定します。







5. Vivado IDE から VCS が起動してシミュレーションが実行されます。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。


図 6-9 : VCS シミュレータによるシミュレーション





非プロジェクトベースのシミュレーション

重要 : ザイリンクスの UNISIMS_VER および SECUREIP ライブラリをシミュレータにマッピングする必要があります。

1. シミュレーションを実行するには、次のディレクトリへ移動します。

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sim_1/imports/tb

Vivado IDE でコンポーネント名を mig_0 として MIG デザインを生成した場合、シミュレーションのディレクトリパスは次のとおりです。

<project_dir>/example_project/mig_0_example/mig_0_example.srcs/sim_1/imports/tb

2. MIG は DDR3 用のメモリモデルと DDR4 用の IEEE 暗号化済みメモリモデルを提供します。上記ディレクトリに DDR4 のメモリモデルをコピーします。

3. Questa Sim、 IES、 VCS シミュレーションツールは、すべてのバージョンで MIG IP の検証を実施しています。

4. Questa Sim、IES、VCS でシミュレーションを実行するためのスクリプトファイルは、MIG で生成される出力ファイルに含まれます。シミュレーションの実行方法については、このフォルダーの readme.txt ファイルを参照してください。ほかのシミュレーションツールも MIG IP のシミュレーションに使用できますが、ザイリンクスによる検証は行われていません。

シミュレーション速度UNISIM XIPHY モデルの代わりに XIPHY ビヘイビアーモデルを使用するとシミュレーション速度を低下させることができ、 Vivado IDE にはそのためのオプションがあります。 MIG デザインでは、 XIPHY ビヘイビアーモデルシミュレーションがデフォルトで選択されます。シミュレーションモードは、 [Advanced] タブの [Simulation Options] で設定します (図 6-10)。





Vivado IDE での設定に応じて、 RTL の SIM_MODE パラメーターの値が次のように変わります。

• SIM_MODE = BFM – Vivado IDE の [Simulation Mode] で [BFM] を選択すると、 RTL パラメーターの SIM_MODEの値は「BFM」になります。デフォルトではこのモードが選択されます。

• SIM_MODE = FULL – Vivado IDE の [Simulation Mode] で [FULL] を選択すると XIPHY UNISIM が選択され、RTLパラメーターの SIM_MODE の値が「FULL」になります。

Synplify Pro ブラックボックステストexample_design に対して Synopsys® Synplify Pro® のブラックボックステストを行うには、次に示す手順に従ってsynplify_pro によるブラックボックス合成と Vivado によるインプリメンテーションを実行します。

1. OOC フローを利用して UltraScale™ アーキテクチャ MIG IP コアを生成し、インプリメンテーション用の .dcpファイルを生成します。プロジェクトの [Target Language] は [verilog] または [VHDL] を選択します。

2. サンプルデザインのセクションに記載した情報を参考にして MIG IP コア用のサンプルデザインを作成し、Vivado プロジェクトを閉じます。

3. UltraScale FPGA をサポートした synplify_pro ツールを起動し、 IP コア生成時に選択したのと同じ UltraScaleFPGA デバイスを選択します。


図 6-10 : [Advanced] タブ – [Simulation Options]





4. Vivado 起動時に [Target Language] で選択した言語に応じて、次のファイルを synplify_pro プロジェクトに追加します。

a. Verilog の場合 :

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/ip/<Component_Name>/*stub.v<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/imports/<Component_Name>/rtl/ip_top/example_top.sv<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/imports/<Component_Name>/tb/example_tb.sv

b. VHDL の場合 :

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/ip/<Component_Name>/*stub.vhdl <project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/imports/<Component_Name>/rtl/ip_top/example_top.sv<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/imports/<Component_Name>/tb/example_tb.sv

5. synplify_pro 合成を実行して .edf ファイルを生成します。次に、synplify_pro プロジェクトを閉じます。

6. 新規 Vivado プロジェクトを開きます。 [Project Type] は [Post-synthesis Project] を選択し、 [Target Language] は IPコア生成時に選択したのと同じ言語を選択します。

7. synplify_pro で生成した .edf ファイルを [Design Source] として Vivado プロジェクトに追加します。

8. 手順 1 と 2 で生成した .dcp ファイルを [Design Source].として Vivado プロジェクトに追加します。次に例を示します。

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/ip/<Component_Name>/<Component_Name>.dcp

9. 手順 2 で生成した .xdc ファイルを [constraint] として Vivado プロジェクトに追加します。次に例を示します。

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/constrs_1/imports/par/example_design.xdc

10. Vivado ツールでインプリメンテーションフローを実行します。インプリメンテーションの詳細は、『Vivado DesignSuite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] を参照してください。

注記 : 適切な .dcp および .xdc ファイルを使用したユーザーデザインの場合も同じ手順で実行できます。





CLOCK_DEDICATED_ROUTE 制約および BUFG のインスタンシエーションGCIO ピンと MMCM を同じバンクに配置していない場合、 CLOCK_DEDICATED_ROUTE 制約を「BACKBONE」に設定する必要があります。BACKBONE 配線を使用するには、GCIO と MMCM 入力の間に BUFG をインスタンシエートする必要があります。 [Advanced] タブの [FPGA Options] で [Reference Input Clock Configuration] を [Differential]として生成したデザインでは、 MIG がこれらの制約を管理します。また、すべてのシナリオに対する IP およびサンプルデザインフローも MIG が処理します。

[Advanced] タブの [FPGA Options] で [Reference Input Clock Configuration] を [No Buffer] として生成したデザインでは、 GCIO と MMCM の配置に基づいて CLOCK_DEDICATED_ROUTE 制約および BUFG のインスタンシエーションを IP フローでユーザーが適切に処理する必要があります。コンフィギュレーションで [No Buffer] を選択したデザインでは、 MIG は XDC ファイルにクロック制約を生成しません。この場合、ユーザーが IP フローでのクロック制約に配慮する必要があります。

サンプルデザインフローで [No Buffer] を選択してコンフィギュレーションした場合、 MIG はシステムクロックピンに差動バッファーをインスタンシエートしてサンプルデザインを生成します。 MIG はクロック制約を example_design.xdc に生成します。また、 GCIO と MMCM が同じバンクにない場合は CLOCK_DEDICATED_ROUTE 制約を「BACKBONE」として生成し、 GCIO と MMCM 入力の間に BUFG をインスタンシエートして完全なソリューションを提供します。これは、サンプルデザインフローで参考として行われるもので、初の生成時に実行されます。

このサンプルデザインで、I/O ピン配置機能を使用してシステムクロックピンの I/O ピンをほかのピンに変更した場合、CLOCK_DEDICATED_ROUTE 制約と BUFG のインスタンシエートはユーザーが適切に処理する必要があります。この場合、 DRC エラーが報告されます。




第 7 章

テストベンチこの章では、 Vivado® Design Suite で提供されているテストベンチについて説明します。

性能テストベンチの目的は、特定のトラフィックパターンに対する MIG コントローラーの効率を見積もることです。テストベンチはユーザーが入力したコマンドとアドレスをメモリコントローラーに渡し、特定のパターンに対する効率を測定します。効率は、 dq バスの占有率によって測定されます。テストベンチの主な用途は効率の測定であるため、データの整合性チェックは実行されません。書き込みトランザクションで静的なデータがメモリに書き込まれ、常に同じデータが読み戻されます。

トラフィックジェネレーターに対するスティミュラスは、mig_v7_0_ddr4_stimulus.txt ファイルで供給されます。スティミュラスは、コマンド、アドレス、コマンドの繰り返し回数から構成されます。スティミュラスファイルの各行が、 1 つのスティミュラス (コマンド繰り返し、アドレス、コマンド ) に対応します。スティミュラスファイルには複数のスティミュラスを指定でき、それぞれは改行で区切ります。

表 7-1 : パフォーマンストラフィックジェネレーターのモジュール

ファイル名説明

mig_v7_0_ddr4_traffic_generator.sv DDR4 用のトラフィックを送信するトラフィックジェネレーターのコードとバス使用率を計算するコードが記述されています。

mig_v7_0_ddr4_stimulus.txt バス使用率を計算するための DDR4 用の書き込み、読み出し、 NOP を含むスティミュラスが記述されています。

mig_v7_0_ddr3_traffic_generator.sv DDR3 用のトラフィックを送信するトラフィックジェネレーターのコードとバス使用率を計算するコードが記述されています。

mig_v7_0_ddr3_stimulus.txt バス使用率を計算するための DDR3 用の書き込み、読み出し、 NOP を含むスティミュラスが記述されています。





スティミュラスパターン各スティミュラスパターンは 48 ビットです。表 7-2 と表 7-3 にそのフォーマットを示します。

コマンドのエンコード (Command[3:0])

アドレスのエンコード (Address[35:0])スティミュラス内のアドレスは、図 7-1 ～図 7-6 に従ってエンコードされます。すべてのアドレスフィールドを 16進数フォーマットで入力する必要があります。 16 進数フォーマットで入力できるように、アドレスフィールドの幅はすべてが 4 で割り切れます。テストベンチは、アドレスフィールド内の必要なビットだけをメモリコントローラーに送信します。

たとえば、 8 バンク構成の場合、バンクビット [2:0] だけがメモリコントローラーに送信され、残りのビットは無視されます。アドレスフィールドの余分なビットは、アドレスを 16 進数フォーマットで入力するためのものです。入力する値が、目的とする構成の幅に対応していることを確認してください。

• 列アドレス (Column[11:0]) ― スティミュラス内の列アドレスは大 12 ビットです。ただし、デザインに設定した列アドレス幅パラメーターに基づくアドレス指定とする必要があります。

• 行アドレス (Row[15:0]) ― スティミュラス内の行アドレスは大 16 ビットです。ただし、デザインに設定した行アドレス幅パラメーターに基づくアドレス指定とする必要があります。

• バンクアドレス (Bank[3:0]) ― スティミュラス内のバンクアドレスは大 4 ビットです。ただし、デザインに設定したバンクアドレス幅パラメーターに基づくアドレス指定とする必要があります。

注記 : DDR4 の場合、バンクアドレスに下位 2 ビット、バンクグループに上位 2 ビットを使用します。

表 7-2 : スティミュラスコマンドパターン

Command Repeat[47:40] Address [39:4] Command[3:0]

表 7-3 : スティミュラスパターンの説明

信号説明

Command[3:0] ユーザーインターフェイスに送信される WREITE/READ/NOP コマンドに対応します。

Address[35:0] ユーザーインターフェイスに送信されるアドレスに対応します。

Command Repeat[7:0]コマンドの繰り返し回数に対応します。 1 つのコマンドは、大 128 回繰り返すことができます。バースト長 8 モードの場合、メモリの 1 ページは 128 回のトランザクションで完全に満たされます。

表 7-4 : コマンドの説明

コマンドコード説明

WRITE 0 書き込み動作を実行します。

READ 1 読み出し動作を実行します。

NOP 7 バスのアイドル状態に対応します。

表 7-5 : アドレスエンコード

Rank[3:0] Bank[3:0] Row[15:0] Column[11:0]





• ランクアドレス (Rank[3:0]) ― スティミュラス内のバンクアドレスは大 4 ビットです。ただし、デザインに設定したランクアドレス幅パラメーターに基づくアドレス指定とする必要があります。

アドレスは上位の MEM_ADDR_ORDER パラメーターに基づいて組み立てられ、ユーザーインターフェイスに送信されます。

コマンド繰り返し (Command Repeat[7:0])コマンドの繰り返し回数とは、ユーザーインターフェイスに送信する各コマンドの反復回数です。繰り返すごとにアドレスは 8 ずつインクリメントします。大繰り返し回数は 128 です。テストベンチは列アドレスの境界を確認せず、その上限に達するとラップアラウンドします。 128 回のコマンドによってページ全体がアクセスされます。 0 以外の列アドレスを指定して 128 回コマンドを繰り返すと必ず列の境界を超えるため、列アドレスはラップアラウンドして先頭に戻ります。

バス使用率バス使用率は、読み出しおよび書き込みの全回数を考慮し、次の式を使用してユーザーインターフェイスで計算されます。

((rd_command_cnt + wr_command_cnt) × (BURST_LEN / 2) × 100) 式 7-1

bw_cumulative = -----------------------------------------------------------------------------

((end_of_stimulus – calib_done) / tCK);

• BL8 には 4 メモリクロックサイクルが必要です。

• end_of_stimulus はすべてのコマンドが完了した時点を表します。

• calib_done はキャリブレーションが完了した時点を表します。





サンプルパターン次の例は、 MEM_ADDR_ORDER を BANK_ROW_COLUMN に設定した場合です。

単一読み出しパターン

00_0_2_000F_00A_1 ― このパターンは、第 10 列、第 15 行、第 2 バンクからの単一読み出しです。

単一書き込みパターン

00_0_1_0040_010_0 ― このパターンは、第 32 列、第 128 行、第 1 バンクへの単一書き込みです。


図 7-1 : 単一読み出しパターン


図 7-2 : 単一書き込みパターン




同一アドレスに対する単一書き込みおよび読み出し

00_0_2_000F_00A_0 ― このパターンは、第 10 列、第 15 行、第 2 バンクへの単一書き込みです。

00_0_2_000F_00A_1 ― このパターンは、第 10 列、第 15 行、第 2 バンクからの単一読み出しです。

同一アドレスによる複数書き込みおよび読み出し

0A_0_0_0010_000_0 ― このパターンは、列内にある 0 から始まり 80 までのアドレスに対する 11 回の書き込みに相当します。


図 7-3 : 同一アドレスに対する単一書き込みおよび読み出し


図 7-4 : 同一アドレスによる複数書き込み




0A_0_0_0010_000_1 ― このパターンは、列内にある 0 から始まり 80 までのアドレスに対する 11 回の読み出しに相当します。

書き込み中のページラップ

0A_0_2_000F_3F8_0 ― このパターンは、 1 回の書き込み後に列アドレスがページ先頭にラップする 11 回の書き込みに相当します。


図 7-5 : 同一アドレスによる複数読み出し


図 7-6 : 書き込み中のページラップ




パフォーマンストラフィックジェネレーターのシミュレーション1. ザイリンクスの UNISIMS_VER および SECUREIP ライブラリをシミュレータにマッピングします。

2. MIG は DDR3 のメモリモデルは提供しますが、 DDR4 のメモリモデルは提供しません。 DDR4 については、次のディレクトリからメモリモデルをコピーしてください。

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sim_1/imports/<Component_Name>/tb

3. DDR4 の場合は mig_v7_0_ddr4_stimulus.txt、 DDR3 の場合は mig_v7_0_ddr3_stimulus.txt を、必要なバス使用率を求めるスティミュラスに変更します。これらのファイルは、次のディレクトリにあります。

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sim_1/imports/<Component_Name>/tb

4. performance_sim.do ファイルを実行します。

5. Questa Sim の場合、 vsim -do performance_sim.do コマンドを実行します。

6. 実行後 tb ディレクトリには、バス使用率の測定基準についての出力すべてを含む、 mig_v7_0_ddr4_band_width_cal.txt (DDR4 の場合) と mig_v7_0_ddr3_band_width_cal.txt (DDR3 の場合) が格納されます。




セクション III : QDR II+ SRAM

概要

製品仕様





テストベンチ




第 8 章

概要ザイリンクス UltraScale™ アーキテクチャには、QDR II+ SRAM メモリインターフェイスソリューション (MIS) コアが含まれます。MIS コアは、QDR II+ SRAM タイプのメモリに接続するためのインターフェイスソリューションを提供します。

QDR II+ SRAM MIS コアは、ザイリンクス UltraScale FPGA を使用したユーザーデザインと QDR II+ SRAM デバイスのインターフェイスとなる物理層です。 QDR II+ SRAM は、クロックの立ち上がりおよび立ち下がりの両エッジで独立した読み出しバスと書き込みバスを使用する、高速なデータ転送が可能です。このメモリデバイスは、高性能システムで次のような一時的なデータストレージとして使用されます。

• ネットワークシステムのルックアップテーブル

• ネットワークスイッチのパケットバッファー

• 高速演算のキャッシュメモリ

• 高性能テスターのデータバッファー

QDR II+ SRAM ソリューションコアは、シンプルなユーザーコマンドを受信して QDR II+ プロトコルに変換し、変換後のコマンドをメモリに送信する PHY です。 1 サイクルで読み出しおよび書き込み要求を 1 回ずつ発行できるため、メモリコントローラーとそれに伴うオーバーヘッドが不要で、コア内部のレイテンシが削減されます。




第 8 章 : 概要

図 8-1 に、 QDR II+ SRAM インターフェイスソリューションの概略ブロック図を示します。

物理層には FPGA 内のハードブロックと、それらハードブロックとメモリデバイス間で適なインターフェイスタイミングを確保するために使用されるソフトキャリブレーションロジックが含まれます。

ハードブロックには次の機能があります。

• データのシリアライズと送信

• データのキャプチャとデシリアライズ

• 高速クロックの生成と同期

• 電圧および温度のトラッキング機能を備えた、ピンごとの粗精度/細精度の遅延調整エレメント

ソフトブロックには次の機能があります。

• メモリ初期化 ― キャリブレーションモジュールは、メモリタイプ固有の初期化ルーチンを提供します。必要に応じて初期化プロセスの遅延をバイパスしてシミュレーション時間を短縮できます。

• キャリブレーション ― キャリブレーションモジュールは、ハードブロック内のすべての遅延を設定し、ソフトIP がメモリインターフェイスで適切に動作するようにする包括的な方法を提供します。インターフェイス性能を適化するために、各ビットを個別にトレーニングしてから結合します。キャリブレーションプロセスの結果はザイリンクスのデバッグツールで確認できます。キャリブレーションの完了後、 PHY 層はメモリデバイスへの raw (未調整) インターフェイスを提供します。


図 8-1 : QDR II+ インターフェイスソリューションの概略ブロック図




第 8 章 : 概要

機能概要• 大 36 ビット幅のインターフェイスをサポート

• x18 および x36 のメモリデバイスをサポート

• 4 ワードおよび 2 ワードバーストをサポート

• カスケード接続されるデータ幅は、 BL-4 デザインでのみサポート

• BL-4 デザインの大データレートは 1,266Mb/s

• BL-2 デザインの大データレートは 900Mb/s

• 集積度 72Mb のメモリデバイスをサポート

• 2.0 ～ 2.5 サイクルの読み出しレイテンシをサポート

















第 9 章

製品仕様

規格このコアは、 QDR コンソーシアムが定義する QDR II+ SRAM 規格に準拠しています。 UltraScale™ アーキテクチャに関する資料の詳細は、 274 ページの「参考資料」を参照してください。

性能

最大周波数

大周波数の詳細は、『Kintex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2] を参照してください。

リソース使用状況


表 9-1 に、 Kintex® UltraScale™ デバイスのリソース概数を示します。


表 9-1 : デバイス使用量 ― Kintex UltraScale FPGA



36 6,741 4,456 106 16 4 3 1

18 4,271 3,083 106 16 4 2 1





ポートの説明メモリインターフェイスコアの上位にはユーザーデザインと呼ばれる 3 つのポートカテゴリがあります。

• 第 1 のカテゴリはメモリデバイスに直接接続するメモリインターフェイス信号です。これらは QDR II+ SRAM仕様で定義されています。

• 第 2 のカテゴリはユーザーインターフェイスと呼ばれるアプリケーションインターフェイス信号です。これは、189 ページの「プロトコルの説明」で解説しています。






第 10 章


概要図 10-1 に UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューションを示します。

ユーザーインターフェイスは、完全に SDR 信号ベースのシンプルなプロトコルを用いて読み出しおよび書き込み要求を生成します。このプロトコルの詳細は、第 11 章の「ユーザーインターフェイス」を参照してください。







QDR II+ SRAM プロトコルにはコントローラーの要件がないため、メモリコントローラーには物理インターフェイスしかありません。メモリコントローラーはユーザーインターフェイスからコマンドを受け取り、 QDR II+ SRAM デバイスのプロトコル要件に従います。外部メモリデバイスと通信するための適切なタイミング関係と DDR 信号生成はメモリコントローラーで処理する必要があります。詳細は、第 11 章の「メモリインターフェイス」を参照してください。

PHYPHY は外部 QDR II+ SRAM デバイスへの下位レベルの物理インターフェイスと見なされます。 PHY には物理インターフェイス自体の動作信頼性を確保するためのキャリブレーションロジックがすべて含まれます。 PHY はメモリデバイスとのインターフェイスに必要な信号のタイミングおよびシーケンスを生成します。


• クロック /アドレス /制御信号の生成ロジック










ユーザーインターフェイスおよびキャリブレーションロジックは、2 分周された低周波数クロックドメインにある、この専用 PHY と通信します。図 10-2 に、 PHY デザインの詳細なブロック図を示します。



表 10-1 : PHY モジュール


qdriip_phy.sv QDR II+ デザインの PHY 上位です。

qdriip_phycal.sv XIPHY の上位およびキャリブレーションの上位モジュールのインスタンスが含まれます。

qdriip_cal.sv キャリブレーションの上位モジュールです。

qdriip_cal_addr_decode.sv MicroBlaze プロセッサの FPGA ロジックインターフェイスです。

config_rom.sv キャリブレーションオプションのコンフィギュレーションを格納する場所です。

debug_microblaze.sv MicroBlaze プロセッサです。

qdriip_xiphy.sv XIPHY インスタンスが含まれます。

qdriip_iob.sv バイト IOB モジュールすべてをインスタンシエートします。

qdriip_iob_byte.sv 特定のバイトレーンに含まれるすべての信号で使用する I/O バッファーを生成します。

qdriip_rd_bit_slip.sv 読み出しビットスリップ





PHY アーキテクチャは qdriip_xiphy.sv 内のすべてのロジックを包含します。 PHY には、より小さなコンポーネントからメモリインターフェイスを構築するために、専用ハードブロックに対するラッパーがあります。バイトレーンにはすべてのクロック、リセット、および特定の I/O サブセットのデータパスが含まれます。専用クロッキングリソースと共に複数のバイトレーンをまとめてグループ化し、単一バンクのメモリインターフェイスを構築します。ハードシリコン物理層アーキテクチャの詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』(UG571) [参照 3] を参照してください。

メモリの初期化およびキャリブレーションは、小型のソフトコアプロセッサで動作する C プログラムによって実装されます。 MicroBlaze™ コントローラーシステム (MCS) は I/O モジュールとブロック RAM で構成されます。qdriip_cal_adr_decode.sv モジュールは、プロセッサからシステムのほかの部分へのインターフェイスを提供し、ヘルパーロジックをインプリメントします。 config_rom.sv モジュールは、初期化とキャリブレーションの動作を制御する設定を格納し、ソースコードを再コンパイルせずに調整できるランタイムオプションを提供します。

アドレスユニットは MCS をローカルレジスタセットと PHY に接続します。そのために、メモリマップ内の空間から、I/O モジュールバス上でアドレスデコードと制御変換を実行し、戻りデータを多重化します (qdriip_cal_adr_decode.sv)。さらに、 DRAM インターフェイスの論理的概念から、 PHY アドレス空間における、ピン配置に依存する適切な遅延制御ロケーションへのアドレス変換 (マッピングと呼ばれる場合もある ) も実行します。

キャリブレーションアーキテクチャが提供するアドレスマップは、個々のデータ、制御、およびコマンドビットの遅延要素を操作する単純で整理されたものである一方、これらの I/O ピンの配置方法には柔軟性があります。特定のI/O 配置の場合、 FPGA ロジックへのパスは特定ピンに固定されます。 1 つのバイナリソフトウェアファイルですべてのメモリインターフェイスピン配置に対応できるよう、変換ブロックは単純な RIU (レジスタインターフェイスユニット ) アドレス指定をターゲットデザインのピン配置に固有の RIU アドレスに変換します。固有のアドレス変換はピン配置の選択後に MIG によって書き込まれます。次のコードは、これをサポートする RTL 構造の例を示したものです。

Casez(io_address)// MicroBlaze I/O module address // … static address decoding skipped //========================================// //===========DQ ODELAYS===================// //========================================// //Byte0 28’h0004100: begin //dq2 riu_addr_cal = /* MIG Generated */ 6’hd; riu_nibble = /* MIG Generated */ ‘h0; end // … additional dynamic addressing follows

この例では、DQ0 がニブル 0 の Bit[0] に出力されます (ニブル 0 になるのはインスタンシエーション順による )。Bit[0]の ODELAY の RIU アドレスは 0x0D です。 DQ0 のアドレスが指定されると、つまりアドレス 0x000_4100 が指定されると、コードのこの部分がアクティブになります。これにより、ニブル 0 が有効になり (ワンホットダウンストリームにデコードされ)、アドレス 0x0D が RIU アドレスバスに転送されます。

MicroBlaze I/O インターフェイスは、非常に遅い周波数で動作します。この速度は、キャリブレーションで必要とされるすべての機能を実装するには不十分です。 qdriip_cal_adr_decode.sv に実装されたヘルパー回路は、レジスタからコマンドを取得し、少なくともその一部を PHY に発行できるように 1 サイクル精度に変換するのに必要な回路です。この回路はさらに、連続読み出しトランザクションと読み出しデータ比較を可能にするコマンド繰り返し機能もサポートします。


システムリセットのディアサート後、 PHY はまず必要な内部キャリブレーション手順をいくつか実行します。

1. PHY の組み込みセルフチェック (BISC) が実行されます。 BISC を使用し、データビットおよび読み出しパス上のストローブ間の内部スキューを相殺します。

2. BISC の完了後、メモリデバイスの電源投入初期化に必要な手順が開始されます。

3. 書き込みおよび読み出しデータパスのスキューを調整するために、図 10-3 に示すように、複数のステージのキャリブレーションが必要になります。





4. キャリブレーションの完了後、 PHY は、電圧と温度を追跡するために、手順 3 の終了までに使用されたタップを考慮することによって、内部オフセットを計算します。

5. PHY がキャリブレーションの完了を示し、ユーザーインターフェイスコマンドの実行が開始されます。







第 11 章


クロッキングメモリインターフェイスには MMCM が 1 つ、メモリインターフェイスが使用する I/O バンクあたり TXPLL が 1 つ、BUFGCE_DIV が 2 つ必要です。これらのクロッキングコンポーネントを使用して、メモリインターフェイスの適切な動作に必要なクロック周波数と位相シフトを生成します。





• GGCIO から MMCM (メモリインターフェイスの中央のバンク内に配置されたもの)



• SSI テクノロジデバイスの場合、インターフェイスのクロッキングペアがメモリインターフェイスと同じ SLR に属していること





要件

GCIO




MMCM












TXPLL









図 11-1 に、 3 バンクメモリインターフェイスのクロッキング構造の例を示します。 GCIO がメモリインターフェイスの中央バンクにある MMCM を駆動します。 MMCM は同じバンクに属する両方の BUFGCE_DIV を駆動します。BUFG CE_DIV の出力がインターフェイスの各バンクで使用する TXPLL を駆動し、 FPGA ロジックへのシステムクロックを生成します。


同様に、[System Clock Configuration] で [No Buffer] を選択して生成したデザインでは、GCIO ピンと MMCM が別のバンクに割り当てられている場合に BACKBONE 制約を正しく設定して GCIO と MMCM の間に BUFG を配置する必要があります。コンフィギュレーションで [No Buffer] を選択したデザインでは、MIG はクロック制約を XDC ファイルに生成しません。この場合、ユーザーが IP フローでのクロック制約に配慮する必要があります。









2 つの IP コアで同じ GCIO ピンを使用する必要がある場合、 [System Clock Configuration] で [No Buffer] を選択して 2 つの IP コアを生成してください。両方の IP がインスタンシエートされているラッパーファイルに次の変更を加えます。




注記 :

° Ultrascale アーキテクチャには、各 XIPHY に独立した XIPHY 電源と TXPLL があります。これによって、メモリシステムに低ジッターのクリーンなクロックを供給します。



リセット非同期リセット (sys_rst) 入力を使用できます。このアクティブ High のリセット信号は、コントローラークロックピンの 20 サイクル以上アサートする必要があります。 sys_rst は内部または外部ピンのどちらでもかまいません。

QDR II+ SRAM の PCB ガイドライン正しく動作させるには、QDR II+ SRAM PCB ガイドライン文書に完全に従う必要があります。PCB ガイドラインの詳細は、『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583) [参照 4] を参照してください。






QDR II+ のピン規則

ここでは、 QDR II+ SRAM インターフェイスのピン配置規則について説明します。

• HR および HP の両方のバンクをサポートします。

• 書き込みデータ、読み出しデータ、アドレス /制御のすべての信号グループおよびシステムクロックインターフェイスは、 1 つのカラム内で選択する必要があります。

• 使用するバンクはすべて隣接していなければなりません。バンクスキップは禁止です。

1. 書き込みデータ (D) とバイトライト (BW) ピンの割り当て

a. 書き込みデータのバスは、メモリコンポーネント数にかかわらず、すべてを 1 つのバンク内に配置する必要があります。

b. バイトレーンあたりに許容される書き込みデータバイトは 1 つだけです。

c. 単一コンポーネントの書き込みデータに使用するバイトレーンはすべて隣接している必要があり、バイトレーンのスキップは禁止です。

d. メモリコンポーネントの書き込みデータバイトの 1 つは中央のバイトレーン (バイトレーン 1 および 2) に割り当てる必要があります。

e. バイトライト (BW) の各ピンは、対応する書き込みデータバイトレーン内に割り当てる必要があります。

2. メモリクロック (K/K#) の割り当て

a. メモリクロックペアは、対応するメモリコンポーネントの書き込みデータに使用するバイトレーンの 1 つに割り当てる必要があります。

b. メモリクロックは、中央のバイトレーン (バイトレーン 1 および 2) の 1 つから供給する必要があります。

c. K/K# は任意の PN ペアに割り当てることができます。

3. 読み出しデータ (Q) の割り当て

a. 読み出しデータのバスは、メモリコンポーネント数にかかわらず、すべてを 1 つのバンク内に配置する必要があります。

b. 単一コンポーネントの読み出しデータに使用するバイトレーンはすべて隣接している必要があり、バイトレーンのスキップは禁止です。

c. メモリコンポーネントの読み出しデータバイトの 1 つは中央のバイトレーン (バイトレーン 1 および 2) に割り当てる必要があります。

d. バイトレーンを読み出しデータに使用する場合、 Bit[0] および Bit[6] を使用する必要があります。読み出しクロック (CQ または CQ#) が第 1 優先順位、データ (Q) が第 2 優先順位です。

e. 2 つのコンポーネントの読み出しデータバスは、 1 つのバイトレーンを共有できません。

4. 読み出しクロック (CQ/CQ#) の割り当て

a. 読み出しクロックペアは、対応するメモリコンポーネントの読み出しデータに使用するバイトレーンの 1 つに割り当てる必要があります。

b. CQ/CQ# ペアは単一のバイトレーンに割り当てる必要があります。

c. CQ/CQ# を割り当てることができるのは、中央のバイトレーン (バイトレーン 1 および 2) だけです。ほかのバイトレーンは、読み出しデータキャプチャのクロック出力を転送できないためです。

d. CQ および CQ# はバイトレーンのピン 0 またはピン 6 のいずれかに割り当てる必要があります。たとえば、CQ をピン 0 に割り当てた場合、 CQ# はピン 6 に割り当てます (逆の場合も同様)。





5. x36 および x18 コンポーネントを使用するデザインの場合 :

a. 1 つのコンポーネントの読み出しデータピンがまたがることのできるバイトレーンは連続 3 つまでです。また、 CQ/CQ# は常に中央のバイトレーンに割り当てる必要があります。

6. アドレス /制御 (A/C) ピンの割り当て

a. アドレス /制御 (A/C) ビットは、すべてを単一のバンク内に割り当てる必要があります。

b. すべての A/C バイトレーンは連続して配置する必要があり、バイトレーンのスキップは禁止です。

c. アドレス /制御バンクは、書き込みデータバンクと同じか隣接していなければなりません。

d. A/C と書き込みデータのバイトレーン間に空のバイトレーンまたは読み出しバイトレーンがあってはなりません。このルールは、 A/C と書き込みデータが同じバンクを共有する場合、または隣接バンクに割り当てられている場合に適用されます。

e. アドレス /制御ピンは、書き込みデータおよび読み出しデータとバイトレーンを共有できません。

f. システムクロックピン (sys_clk_p/sys_clk_n) はメモリインターフェイスと同じカラム内の任意の GCIO ピンペア上に配置する必要があります。詳細は、 181 ページの「クロッキング」を参照してください。


8. 各バンクに 1 つの vrp ピンを使用し、インターフェイスには DCI が必要です。入力を含む I/O バンクおよび出力のみのバンクでは vrp ピンが必要です。出力のみのバンクで必要なのは、制御出力インピーダンスを使用するためにアドレス /制御信号が HSTL_I_DCI を使用するためです。 DCI のカスケード接続はサポートされません。『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 3] の DCI に関する規則をすべて順守する必要があります。

QDR II+ のピン配置例


表 11-1 に、 2 つのバンクに含まれる 18 ビットの QDR II+ SRAM インターフェイスの例を示します。

表 11-1 : 2 つのバンクに含まれる 18 ビットの QDR II+ インターフェイス


1 – T1U_12 –

1 sys_clk_p T1U_11 N

1 sys_clk_n T1U_10 P

1 – T1U_9 N

1 q17 T1U_8 P

1 q16 T1U_7 N

1 cq_p T1U_6 P

1 q15 T1L_5 N

1 q14 T1L_4 P

1 q13 T1L_3 N

1 q12 T1L_2 P

1 q11 T1L_1 N

1 cq_n T1L_0 P

1 vrp T0U_12 –





1 – T0U_11 N

1 q10 T0U_10 P

1 q9 T0U_9 N

1 q8 T0U_8 P

1 q7 T0U_7 N

1 q6 T0U_6 P

1 q5 T0L_5 N

1 q4 T0L_4 P

1 q3 T0L_3 N

1 q2 T0L_2 P

1 q1 T0L_1 N

1 q0 T0L_0 P

0 – T3U_12 –

0 – T3U_11 N

0 – T3U_10 P

0 d17 T3U_9 N

0 d16 T3U_8 P

0 d15 T3U_7 N

0 d14 T3U_6 P

0 d13 T3L_5 N

0 d12 T3L_4 P

0 d11 T3L_3 N

0 d10 T3L_2 P

0 bwsn1 T3L_1 N

0 d9 T3L_0 P

0 – T2U_12 –

0 d8 T2U_11 N

0 d7 T2U_10 P

0 d6 T2U_9 N

0 d5 T2U_8 P

0 k_n T2U_7 N

0 k_p T2U_6 P

0 d4 T2L_5 N

0 d3 T2L_4 P

0 d2 T2L_3 N

表 11-1 : 2 つのバンクに含まれる 18 ビットの QDR II+ インターフェイス (続き)






0 d1 T2L_2 P

0 bwsn0 T2L_1 N

0 d0 T2L_0 P

0 doff T1U_12 –

0 a21 T1U_11 N

0 a20 T1U_10 P

0 a19 T1U_9 N

0 a18 T1U_8 P

0 a17 T1U_7 N

0 a16 T1U_6 P

0 a15 T1L_5 N

0 a14 T1L_4 P

0 a13 T1L_3 N

0 a12 T1L_2 P

0 rpsn T1L_1 N

0 a11 T1L_0 P

0 vrp T0U_12 –

0 a10 T0U_11 N

0 a9 T0U_10 P

0 a8 T0U_9 N

0 a7 T0U_8 P

0 a6 T0U_7 N

0 a5 T0U_6 P

0 a4 T0L_5 N

0 a3 T0L_4 P

0 a2 T0L_3 N

0 a1 T0L_2 P

0 wpsn T0L_1 N

0 a0 T0L_0 P

表 11-1 : 2 つのバンクに含まれる 18 ビットの QDR II+ インターフェイス (続き)








• メモリインターフェイス


ユーザーインターフェイスは FPGA のユーザーデザインと QDR II+ SRAM ソリューションコアを接続し、ユーザーと外部メモリデバイス間のやりとりを簡略化します。ユーザーインターフェイスには、メモリデバイスに対して読み出し /書き込みコマンドを発行するための信号があります。表 11-2 にこれらの信号を示します。

表 11-2 : ユーザーインターフェイスの信号

信号方向説明

app_rd_addr0[ADDR_WIDTH – 1:0] 入力読み出しアドレス。読み出し要求に使用するアドレスを供給します。app_rd_cmd0 がアサートされると有効になります。

app_rd_cmd0 入力読み出しコマンド。読み出し要求を発行するための信号で、ポート 0 のアドレスが有効であることを示します。

app_rd_data0[DBITS × BURST_LEN – 1:0] 出力読み出しデータ。app_rd_cmd0 で発行された読み出しコマンドから読み出したデータを送信します。

app_rd_valid0 出力読み出し有効。メモリから読み出したデータがapp_rd_data0 で有効で、サンプリング可能になったことを示します。

app_wr_addr0[ADDR_WIDTH – 1:0] 入力書き込みアドレス。書き込み要求に対するアドレスを供給します。 app_wr_cmd0 がアサートされると有効になります。

app_wr_bw_n0[(DBITS/9) × BURST_LEN – 1:0] 入力

バイトライト。書き込み要求に対してバイトライトを供給し、どのバイトを SRAM に書き込む必要があるかを示します。 app_wr_cmd0 がアサートされると有効になります。この信号はアクティブ Low です。

app_wr_cmd0 入力書き込みコマンド。書き込み要求を発行するための信号で、書き込みポート 0 の対応するサイドバンド信号が有効であることを示します。

app_wr_data0[DBITS × BURST_LEN – 1:0] 入力書き込みデータ。書き込み要求に使用するデータを供給します。 app_wr_cmd0 がアサートされると有効になります。

app_rd_addr1[ADDR_WIDTH – 1:0](1)入力

読み出しアドレス。読み出し要求に使用するアドレスを供給します。app_rd_cmd1 がアサートされると有効になります。

app_rd_cmd1(1)入力

読み出しコマンド。読み出し要求を発行するための信号で、ポート 1 のアドレスが有効であることを示します。

app_rd_data1[DBITS × BURST_LEN – 1:0](1)出力

読み出しデータ。app_rd_cmd1 で発行された読み出しコマンドから読み出したデータを送信します。





app_rd_valid1(1)出力

読み出し有効。メモリから読み出したデータが app_rd_data1 で有効で、サンプリング可能になったことを示します。

app_wr_addr1[ADDR_WIDTH – 1:0](1)入力

書き込みアドレス。書き込み要求に対するアドレスを供給します。 app_wr_cmd1 がアサートされると有効になります。

app_wr_bw_n1[(DBITS/9) × BURST_LEN – 1:0](1)入力

バイトライト。書き込み要求に対してバイトライトを供給し、どのバイトを SRAM に書き込む必要があるかを示します。 app_wr_cmd1 がアサートされると有効になります。この信号はアクティブ Low です。

app_wr_cmd1(1)入力

書き込みコマンド。書き込み要求を発行するための信号で、書き込みポート 1 の対応するサイドバンド信号が有効であることを示します。

app_wr_data1[DBITS × BURST_LEN – 1:0](1)入力

書き込みデータ。書き込み要求に使用するデータを供給します。 app_wr_cmd1 がアサートされると有効になります。

clk 出力ユーザーインターフェイスクロック

rst_clk 出力ユーザーインターフェイスクロックに同期するリセット

Init_calib_complete 出力

キャリブレーション完了。読み出しキャリブレーションが完了したことをユーザーデザインに通知する信号です。この信号がアサートされたら、クライアントインターフェイスから読み出し /書き込み要求を開始できます。

sys_rst 入力非同期のシステムリセット入力

sys_clk_p/n 入力メモリコントローラーへのシステムクロック


dbg_bus 出力予約。 dbg_clk には信号を接続せず、インスタンシエーション中はポートを開いたままにしてください。

注記 :

1. これらのポートが使用可能かつ有効になるのは BL2 コンフィギュレーションの場合のみです。 BL4 コンフィギュレーションの場合、これ

らのポートは使用できません。使用できる場合は、駆動する必要がありません。

表 11-2 : ユーザーインターフェイスの信号 (続き)

信号方向説明





ユーザーインターフェイスを介したコアとのインターフェイス

図 11-2 に、ユーザーインターフェイスのプロトコルを示します。

要求を発行する前に、init_calib_complete 信号が High にアサートされている必要があります (図 11-2)。アサートされていない場合は読み出し /書き込み要求を発行できず、クライアントインターフェイス側で app_wr_cmd0 または app_rd_cmd0 をアサートしても無視されます。app_wr_cmd0 を 1 サイクルパルスとしてアサートすると書き込み要求が発行されます。このとき、 app_wr_addr0、 app_wr_data0、 app_wr_bw_n0 信号がいずれも有効である必要があります。

直後のサイクルで app_rd_cmd0 を 1 サイクルパルスとしてアサートすると読み出し要求が発行されます。このと

き、 app_rd_addr0 が有効である必要があります。 1 サイクルのアイドル時間の後、同じクロックサイクルで読み

出し要求と書き込み要求が同時にアサートされます。この場合、メモリの読み出しが先に実行され、次に書き込みが実行されます。書き込みおよび読み出しコマンドは、ユーザーインターフェイスに順不同で発行できます。図 11-2に 2 つの例を示します。

図 11-2 には、メモリデバイスからユーザーデザインにデータが返されるタイミングを示しています。app_rd_valid0 信号がアサートされると、 app_rd_data0 は有効です。コアは返されたデータをバッファーしないため、 app_rd_valid0 がアサートされているサイクルで app_rd_data0 をサンプリングする必要があります。

BL2 の場合、 2 つの独立したポート、ポート 0 とポート 1 で同じプロトコルに従う必要があります。図 11-2 は、ポート 0 のユーザーインターフェイス信号のみを示しています。


図 11-2 : ユーザーインターフェイスの書き込み/読み出しタイミング図





メモリインターフェイス

メモリインターフェイスは、 FPGA メモリソリューションを外部の QDR II+ SRAM デバイスに接続する部分です。表 11-3 に、このインターフェイスで使用される I/O 信号を説明します。これらの信号は、メモリデバイスの対応する信号へ直接接続できます。

表 11-3 : メモリインターフェイスの信号

信号方向説明

qdriip_cq_n 入力 QDR CQ#。メモリから返されるエコークロックです。 qdr_k_n から生成されます。

qdriip_cq_p 入力 QDR CQ。メモリから返されるエコークロックです。 qdr_k_p から生成されます。

qdriip_d 出力 QDR データ。 PHY から QDR II+ メモリデバイスへの書き込みデータです。

qdriip_dll_off_n 出力 QDR DLL オフ。メモリデバイスの DLL をオフにする信号です。

qdriip_bw_n 出力 QDR バイトライト。 PHY から QDR II + SRAM デバイスへのバイト書き込み信号です。

qdriip_k_n 出力 QDR クロック K#。メモリデバイスへ供給される反転入力クロックです。

qdriip_k_p 出力 QDR クロック K。メモリデバイスへ供給される入力クロックです。

qdriip_q 入力 QDR データ Q。メモリの読み出しから返されるデータです。

qdriip_qvld 入力QDR Q 有効。 qdriip_q のデータが有効であることを示します。 QDR II+ SRAM デバイスのみに存在する信号です。

qdriip_sa 出力 QDR アドレス。メモリの動作で使用するアドレスです。

qdriip_w_n 出力 QDR 書き込み。メモリへの書き込みコマンドです。

qdriip_r_n 出力 QDR 読み出し。メモリへの読み出しコマンドです。





図 11-3 に、 BL4 QDR II+ SRAM デバイスのメモリインターフェイスでのサンプル書き込みおよび読み出し動作のタイミング図を示します。図 11-4 は BL2 デバイスのものです。


図 11-3 : BL4 メモリデバイスとのインターフェイス


図 11-4 : BL2 メモリデバイスとのインターフェイス




第 12 章








ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。











表 12-1 に、Vivado IDE の GUI フィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターはTcl コンソールで表示できます。

出力の生成




[System Clock Configuration] System_Clock Differential

[Internal VREF] Internal_Vref TRUE

[DCI Cascade] DCI_Cascade FALSE

[Debug Signal for Controller] Debug_Signal Disable





[I/O Power Reduction] IOPowerReduction OFF


[I/O Power Reduction] IO_Power_Reduction FALSE

[Default Bank Selections] Default_Bank_Selections FALSE

Reference Clock Reference_Clock FALSE


[Clock Period (ps)] C0.QDRIIP_TimePeriod 1,819

[Input Clock Period (ps)] C0.QDRIIP_InputClockPeriod 13,637

[Configuration] C0.QDRIIP_MemoryType Components

[Memory Part] C0.QDRIIP_MemoryPart CY7C2565XV18-633BZXC

[Data Width] C0.QDRIIP_DataWidth 36

[Burst Length] C0.QDRIIP_BurstLen 4

[Memory Name] C0.QDRIIP_MemoryName Main Memory

注記 :

1. パラメーター値については、 Vivado IDE のパラメーター値とユーザーパラメーター値の異なるものを示しています。これらの値は、パラ

メーター名の下に字下げして表記しています。





MIG I/O ピン配置I/O ピン配置の詳細は、 145 ページの「MIG I/O ピン配置」を参照してください。

コアへの制約ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

MIG Vivado IDE は必須の制約を生成します。ロケーション制約および I/O 規格制約がデザインの各外部ピンに追加されます。このロケーションは、デザインで選択したバンクおよびバイトレーンに基づいて Vivado IDE によって選択されます。

I/O 規格は、 Vivado IDE で選択したメモリタイプと各種オプション、およびピンタイプによって選択されます。qdriip_d[0] のサンプルを次に示します。

set_property LOC AP25 [get_ports {c0_qdriip_d[0]}]set_property IOSTANDARD HSTL_I [get_ports {c0_qdriip_d[0]}]

システムクロックは、周期を適切に設定する必要があります。

create_clock -name c0_sys_clk –period 1.818 [get_ports c0_sys_clk_p]





クロック管理


クロック配置


バンク設定








I/O 規格と配置



シミュレーションこのセクションでは、MIG で生成した IP のシミュレーションについて説明します。Vivado シミュレータ、Questa SIM、IES、 VCS シミュレーションツールは、すべてのバージョンで MIG IP の検証を実施しています。 Vivado シミュレータはまだサポートされていません。シミュレーションの詳細は、第 13 章「サンプルデザイン」および第 14 章「テストベンチ」を参照してください。





第 13 章












サンプルデザインのシミュレーション (標準ユーザーインターフェイスのデザイン)このサンプルデザインには、メモリコントローラー用のシンプルな固定データパターンを生成する合成可能なテストベンチが付属します。このテストベンチは IP ラッパー、および書き込みと読み出しをそれぞれ 10 回ずつ生成するexample_tb から構成されます。 MIG では QDR II+ メモリモデルは提供されません。シミュレーションに必要なメモリモデルはメモリベンダーのウェブサイトからダウンロードする必要があります。








プロジェクトベースのシミュレーションこの方法では、Vivado 統合設計環境 (IDE) を使用してサンプルデザインをシミュレーションできます。MIG では QDRII+ メモリモデルは提供されません。シミュレーションに必要なメモリモデルはメモリベンダーのウェブサイトからダウンロードする必要があります。 [Add Sources] ページでメモリモデルファイルをサンプルデザインに追加してからシミュレーションを実行します。

Vivado シミュレータ、 Questa Sim、 IES、 VCS ツールは、すべてのバージョンで QDR II+ IP の検証を実施しています。Vivado シミュレーションツールは、 Vivado 2015.1 リリースのものを使用して QDR II+ IP を検証しています。ここからは、これらの各シミュレータを用いてプロジェクトベースのシミュレーションを実行する手順について説明します。


1. [Open IP Example Design] での Vivado プロジェクトで [Add Sources] をクリックし、 [Add or create simulationsources] をオンにして [Next] をクリックします (図 13-4)。


図 13-4 : Vivado の [Add Sources] ページ





2. [Add or Create Simulation Sources] ページでメモリモデルを追加し、 [Finish] をクリックします (図 13-9)。

3. [Open IP Example Design] での Vivado プロジェクトで、Flow Navigator の下にある [Simulation Settings] をクリックします。


a. [Simulation] タブで [xsim.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、 1ms よりもはるかに短い値から変更します (図 13-6)。 [Generate scripts only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate scripts only] をオフにする必要があります。



図 13-5 : Vivado の [Add or Create Simulation Sources] ページ







1. MIG のサンプル Vivado プロジェクトを開いて ([Open IP Example Design]...) [Add Sources] をクリックし、 [Addor create simulation sources] をオンにして [Next] をクリックします (図 13-8)。




図 13-8 : Vivado の [Add Sources] ページ









b. [Simulation] タブで [modelsim.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、1ms よりもはるかに短い値から変更します (図 13-10)。 [Generate scripts only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate scripts only] をオフにする必要があります。



図 13-9 : Vivado の [Add or Create Simulation Sources] ページ












b. [Simulation] タブで [ies.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、 1ms よりもはるかに短い値から変更します (図 13-12)。 [Generate scripts only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate scripts only] をオフにする必要があります。














b. [Simulation] タブで [vcs.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、 1ms よりもはるかに短い値から変更します (図 13-13)。 [Generate scripts only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate scripts only] をオフにする必要があります。







7. Vivado IDE から VCS が起動してシミュレーションが実行されます。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。













2. MIG では QDR II+ メモリモデルは提供されません。シミュレーションに必要なメモリモデルはメモリベンダーのウェブサイトからダウンロードする必要があります。メモリモデルを tb フォルダーにコピーします。シミュレーションの実行方法については、このフォルダーの readme.txt ファイルを参照してください。

3. Questa Sim、 IES、 VCS シミュレーションツールは、すべてのバージョンで MIG IP の検証を実施しています

4. Questa Sim、IES、VCS でシミュレーションを実行するためのスクリプトファイルは、MIG で生成される出力ファイルに含まれます。ほかのシミュレーションツールも MIG IP のシミュレーションに使用できますが、ザイリンクスによる検証は行われていません。








• SIM_MODE = FULL – Vivado IDE の [Simulation Mode] で [FULL] を選択すると XIPHY UNISIM が選択され、RTLパラメーターの SIM_MODE の値が「FULL」になります。

重要 : Cypress® Semiconductor 社の QDR II+ メモリモデルでシミュレーションを行う場合は、次の 2 つのタイミングパラメーターの値を変更する必要があります。`define tcqd #0 `define tcqdoh #0.15


図 13-14 : [Advanced] タブ - [Simulation Options]





Synplify Pro ブラックボックステストexample_design に対して Synopsys® Synplify Pro® のブラックボックステストを行うには、次に示す手順に従ってsynplify_pro によるブラックボックス合成と Vivado によるインプリメンテーションを実行します。

1. OOC フローを利用して UltraScale™ アーキテクチャ MIG IP コアを生成し、インプリメンテーション用の .dcpファイルを生成します。プロジェクトの [Target Language] は [verilog] または [VHDL] を選択します。

2. サンプルデザインのセクションに記載した情報を参考にして MIG IP コア用のサンプルデザインを作成し、Vivadoプロジェクトを閉じます。

3. UltraScale FPGA をサポートした synplify_pro ツールを起動し、 IP コア生成時に選択したのと同じ UltraScaleFPGA デバイスを選択します。

4. Vivado 起動時に [Target Language] で選択した言語に応じて、次のファイルを synplify_pro プロジェクトに追加します。

a. Verilog の場合 :

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/ip/<Component_Name>/*stub.v<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/imports/<Component_Name>/rtl/ip_top/example_top.sv<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/imports/<Component_Name>/tb/example_tb.sv

b. VHDL の場合 :

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/ip/<Component_Name>/*stub.vhdl <project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/imports/<Component_Name>/rtl/ip_top/example_top.sv<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/imports/<Component_Name>/tb/example_tb.sv

5. synplify_pro 合成を実行して .edf ファイルを生成します。次に、synplify_pro プロジェクトを閉じます。

6. 新規 Vivado プロジェクトを開きます。 [Project Type] は [Post-synthesis Project] を選択し、 [Target Language] は IPコア生成時に選択したのと同じ言語を選択します。

7. synplify_pro で生成した .edf ファイルを [Design Source] として Vivado プロジェクトに追加します。

8. 手順 1 と 2 で生成した .dcp ファイルを [Design Source] として Vivado プロジェクトに追加します。次に例を示します。

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sources_1/ip/<Component_Name>/<Component_Name>.dcp

9. 手順 2 で生成した .xdc ファイルを [constraint] として Vivado プロジェクトに追加します。次に例を示します。

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/constrs_1/imports/par/example_design.xdc

10. Vivado ツールでインプリメンテーションフローを実行します。インプリメンテーションの詳細は、『Vivado DesignSuite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] を参照してください。

注記 : 適切な .dcp および .xdc ファイルを使用したユーザーデザインの場合も同じ手順で実行できます。





CLOCK_DEDICATED_ROUTE 制約および BUFG のインスタンシエーションGCIO ピンと MMCM を同じバンクに配置していない場合、 CLOCK_DEDICATED_ROUTE 制約を「BACKBONE」に設定する必要があります。BACKBONE 配線を使用するには、GCIO と MMCM 入力の間に BUFG をインスタンシエートする必要があります。 [Advanced] タブの [FPGA Options] で [Reference Input Clock Configuration] を [Differential]として生成したデザインでは、 MIG がこれらの制約を管理します。また、すべてのシナリオに対する IP およびサンプルデザインフローも MIG が処理します。

[Advanced] タブの [FPGA Options] で [Reference Input Clock Configuration] を [No Buffer] として生成したデザインでは、 GCIO と MMCM の配置に基づいて CLOCK_DEDICATED_ROUTE 制約および BUFG のインスタンシエーションを IP フローでユーザーが適切に処理する必要があります。コンフィギュレーションで [No Buffer] を選択したデザインでは、 MIG はクロック制約を XDC ファイルに生成しません。この場合、ユーザーが IP フローでのクロック制約に配慮する必要があります。

サンプルデザインフローで [No Buffer] を選択してコンフィギュレーションした場合、 MIG はシステムクロックピンに差動バッファーをインスタンシエートしてサンプルデザインを生成します。 MIG はクロック制約をexample_design.xdc に生成します。また、 GCIO と MMCM が同じバンクにない場合はCLOCK_DEDICATED_ROUTE 制約を「BACKBONE」として生成し、 GCIO と MMCM 入力の間に BUFG をインスタンシエートして完全なソリューションを提供します。これは、サンプルデザインフローで参考として行われるもので、初の生成時に実行されます。

このサンプルデザインで、I/O ピン配置機能を使用してシステムクロックピンの I/O ピンをほかのピンに変更した場合、 CLOCK_DEDICATED_ROUTE 制約と BUFG のインスタンシエーションはユーザーが適切に処理する必要があります。この場合、 DRC エラーが報告されます。




第 14 章


メモリコントローラーは、基本的な読み出しおよび書き込み動作を検証する、簡単なテストベンチと共に生成されます。スティミュラスには、データ整合性をチェックするための 10 回の連続書き込みおよびそれに続く 10 回の読み出しが含まれます。




セクション IV : RLDRAM 3

概要

製品仕様





テストベンチ




第 15 章

概要ザイリンクス UltraScale™ アーキテクチャには、 RLDRAM 3 メモリインターフェイスソリューション (MIS) コアが含まれます。 MIS コアは、これら DRAM タイプのメモリに接続するためのインターフェイスソリューションを提供します。メモリコントローラー全体のソリューションと、物理層 (PHY) のみを提供するソリューションの両方をサポートしています。 RLDRAM 3 コアの UltraScale アーキテクチャは次の上位ブロックで構成されます。

• コントローラー ― ユーザーインターフェイスからのバーストトランザクションを受信し、RLDRAM 3 との間のトランザクションを生成します。コントローラーは DRAM のタイミングパラメーターとリフレッシュを制御します。

• 物理層 ― DRAM への高速インターフェイスを提供します。この層には FPGA 内のハードブロックと、それらハードブロックと DRAM 間で適なインターフェイスタイミングを確保するために使用されるソフトブロックキャリブレーションロジックが含まれます。

UltraScale アーキテクチャに新たに導入されたハードブロックによって、大 2,133Mb/s のインターフェイス速度を実現できるようになりました。

° ハードブロックには次の機能があります。

- データのシリアライズと送信

- データのキャプチャとデシリアライズ

- 高速クロックの生成と同期

- 電圧および温度のトラッキング機能を備えた、ピンごとの細精度の遅延調整エレメント

° ソフトブロックには次の機能があります。

- メモリ初期化 ― キャリブレーションモジュールは、 RLDRAM 3 用の初期化ルーチンを提供します。初期化プロセスの遅延をバイパスしてシミュレーション時間を短縮します。

- キャリブレーション ― キャリブレーションモジュールは、ハードブロック内のすべての遅延を設定し、ソフト IP がメモリインターフェイスで適切に動作するようにする包括的な方法を提供します。インターフェイス性能を適化するために、各ビットを個別にトレーニングしてから結合します。キャリブレーションプロセスの結果はザイリンクスのデバッグツールで確認できます。キャリブレーションの完了後、 PHY 層は DRAM への raw (未調整) インターフェイスを提供します。

• アプリケーションインターフェイス ― ユーザーインターフェイス層は、アプリケーションにシンプルな FIFOインターフェイスを提供します。データはバッファーに格納され、読み出しデータは要求順に出力されます。




第 15 章 : 概要

機能概要• 18 および 36 ビット幅インターフェイスをサポート

• ODT をサポート

• RLDRAM 3 の初期化をサポート





図 15-1 : UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューション

表 15-1 : サポートされるコンフィギュレーション

インターフェイス幅バースト長デバイス数

36 BL2、 BL4 1、 2

18 BL2、 BL4、 BL8 1、 2




第 15 章 : 概要














第 16 章

製品仕様

規格UltraScale™ アーキテクチャに関する資料の詳細は、 274 ページの「参考資料」を参照してください。

性能

最大周波数

大周波数の詳細は、『Kintex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2] を参照してください。

リソース使用量


表 16-1 に、 Kintex® UltraScale デバイスのリソース概数を示します。


表 16-1 : デバイス使用量 ― Kintex UltraScale FPGA



36 5,311 4,799 463 29 6 2 1





ポートの説明メモリインターフェイスコアの上位にはユーザーデザインと呼ばれる 3 つのポートカテゴリがあります。

• 第 1 のカテゴリは RLDRAM に直接接続するメモリインターフェイス信号です。これらは Micron® RLDRAM 3 仕様で定義されています。

• 第 2 のカテゴリはユーザーインターフェイスとなるアプリケーションインターフェイス信号です。これらは、235 ページの「プロトコルの説明」で解説しています。






第 17 章


概要図 17-1 に、 RLDRAM 3 MIS コアの概略ブロック図を示します。この図では、読み出し /書き込みコマンドを開始するためのユーザーインターフェイスへの内部 FPGA 接続、およびメモリデバイスへの外部インターフェイスを示しています。


図 17-1 : RLDRAM 3 インターフェイスソリューションの概略ブロック図





図 17-2 に、 UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューションを示します。

ユーザーインターフェイスは、完全に SDR 信号ベースのシンプルなプロトコルを用いて読み出しおよび書き込み要求を生成します。このプロトコルの詳細は、第 18 章の「ユーザーインターフェイス」を参照してください。

メモリコントローラーはユーザーインターフェイスからコマンドを受け取り、 RLDRAM 3 デバイスのプロトコル要件に従います。詳細は、「メモリコントローラー」を参照してください。

物理インターフェイスは、 RLDRAM 3 プロトコルとタイミング要件を満たしながら外部メモリデバイスと通信できるように、適切なタイミング関係と DDR 信号を生成します。詳細は、第 18 章の「物理インターフェイス」を参照してください。







メモリコントローラーメモリコントローラー (MC) は RLDRAM 3 のアクセス要件を適用し、 PHY と接続します。また、メモリデバイスへ転送されるコマンドと同じ順序でコマンドを処理します。

メモリコントローラーはユーザーインターフェイスからコマンドを受け取り、そのコマンドをすぐに処理できるか、または待機する必要があるかを判断します。すべての要件が満たされると、コマンドは PHY インターフェイスへ配置されます。書き込みコマンドの場合、コントローラーはユーザーインターフェイス向けに信号を生成して PHY へ書き込みデータを提供します。この信号は、コマンドとデータの適切な関連を確保するために、メモリコンフィギュレーションに基づいて生成されるものです。オートリフレッシュコマンドは、メモリデバイスのリフレッシュ要件を満たすためにコントローラーによってコマンドフロー内に挿入されます。

RLDRAM 3 では、読み出しデータと書き込みデータのデータバスは共有されます。読み出しコマンドから書き込みコマンド (またはその逆) へと切り替えると、バスの変更が原因でコマンドストリームにギャップが発生します。スループットを向上させるには、コマンドバスの変更を可能な限り小限に抑える必要があります。

CMD_PER_CLK は、 FPGA ロジックのクロックサイクルごとにコントローラーへ与えられるメモリコマンド数を決定する上位のパラメーターです。パラメーターの値は、 nCK_PER_CLK およびバースト長によって決まります。たとえば、 nCK_PER_CLK = 4 の場合、 CMD_PER_CLK はバースト長 = 8 に対しては 1、バースト長 = 4 に対しては 2 、バースト長 = 2 に対しては 4 に設定されます。

ユーザーインターフェイスの割り当てc0_rld3_user_addr バス上のアドレスビットは、次のように割り当てる必要があります。

PHYPHY には、外部の RLDRAM 3 デバイスへの下位の物理インターフェイス、および物理インターフェイス自体の動作信頼性を確保するためのキャリブレーションロジックがすべて含まれます。 PHY はメモリデバイスとのインターフェイスに必要な信号のタイミングおよびシーケンスを生成します。


• クロック /アドレス /制御信号の生成ロジック










メモリコントローラーおよびキャリブレーションロジックは、 4 分周された低周波数クロックドメインにある、この専用 PHY と通信します。図 17-3 に、 PHY デザインの詳細なブロック図を示します。

メモリコントローラーは、コントローラーと物理層を明確に分離するため、下位の PHY 要件からコマンド処理を独立させるように設計されています。コマンド処理は必要に応じてカスタムロジックに置き換えることができますが、その場合も PHY とのインターフェイス用ロジックは変わらず、そのままキャリブレーションロジックで使用できます。







PHY アーキテクチャは rld_xiphy.sv 内のすべてのロジックを包含します。PHY には、より小さなコンポーネントからメモリインターフェイスを構築するために、専用ハードブロックに対するラッパーがあります。バイトレーンにはすべてのクロック、リセット、および特定の I/O サブセットのデータパスが含まれます。専用クロッキングリソースと共に複数のバイトレーンをまとめてグループ化し、単一バンクのメモリインターフェイスを構築します。ハードシリコン物理層アーキテクチャの詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』(UG571) [参照 3] を参照してください。

メモリの初期化およびキャリブレーションは、小型のソフトコアプロセッサで動作する C プログラムによって実装されます。 MicroBlaze™ コントローラーシステム (MCS) は I/O モジュールとブロック RAM で構成されます。rld_cal_adr_decode.sv モジュールは、プロセッサからシステムのほかの部分へのインターフェイスを提供し、ヘルパーロジックをインプリメントします。 config_rom.sv モジュールは、初期化とキャリブレーションの動作を制御する設定を格納し、ソースコードを再コンパイルせずに調整できるランタイムオプションを提供します。

MicroBlaze の I/O モジュールインターフェイスは、 3 クロックサイクルに 1 回の大レートで更新されます。キャリブレーションに必要な全機能を実装するには、このレートでは十分に高速でない場合があります。 rld_cal_adr_decode.sv に実装されたヘルパー回路は、レジスタからコマンドを取得し、少なくともその一部を PHY に発行できるように 1 サイクル精度に変換するのに必要な回路です。この回路はさらに、連続読み出しトランザクションと読み出しデータ比較を可能にするコマンド繰り返し機能もサポートします。

表 17-1 : PHY のモジュール


rld3_phy.sv インフラストラクチャ (infrastructure.sv)、 rld_cal.sv、 rld_xiphy.sv、およびキャリブレーションとメモリコントローラー間の MUX が含まれます。

rld_cal.sv MicroBlaze プロセッシングシステムと関連ロジックが含まれます。

rld_cal_adr_decode.sv MicroBlaze プロセッサの FPGA ロジックインターフェイスです。

config_rom.sv キャリブレーションオプションのコンフィギュレーションを格納する場所です。

debug_microblaze.sv MicroBlaze プロセッサです。

rld_iob.sv バイト IOB モジュールすべてをインスタンシエートします。

rld_iob_byte.sv 特定のバイトレーンに含まれるすべての信号で使用する I/O バッファーを生成します。

rld_addr_mux.sv アドレス MUX です。

rld_rd_bit_slip.sv 読み出しビットスリップです。

rld_wr_lat.sv 書き込みレイテンシです。

rld_xiphy.sv 上位の XIPHY モジュールです。






システムリセット信号がディアサートされると、キャリブレーションロジックはメモリに必要な電源投入初期化シーケンスを実行します。その後、書き込みおよび読み出しデータパスのタイミングキャリブレーションが複数のステージにわたって実行されます。PHY がキャリブレーションの完了を示し、コントローラーはメモリへのコマンド発行を開始します。







第 18 章


クロッキングメモリインターフェイスには MMCM が 1 つ、メモリインターフェイスが使用する I/O バンクあたり TXPLL が 1 つ、BUFGCE_DIV が 2 つ必要です。これらのクロッキングコンポーネントを使用して、適切なクロック周波数と、メモリインターフェイスの正常動作に必要な位相シフトを生成します。





• GCIO から MMCM (メモリインターフェイスの中央のバンク内に配置されたもの)



• SSI テクノロジデバイスの場合、インターフェイスのクロッキングペアがメモリインターフェイスと同じ SLRに属していること





要件

GCIO




MMCM












TXPLL









図 18-1 に、 3 バンクメモリインターフェイスのクロッキング構造の例を示します。 GCIO がメモリインターフェイスの中央バンクにある MMCM を駆動します。 MMCM は同じバンクに属する両方の BUFGCE_DIV を駆動します。BUFG CE_DIV の出力がインターフェイスの各バンクで使用する TXPLL を駆動し、 FPGA ロジックへのシステムクロックを生成します。


同様に、[System Clock Configuration] で [No Buffer] を選択して生成したデザインでは、GCIO ピンと MMCM が別のバンクに割り当てられている場合に BACKBONE 制約を正しく設定して GCIO と MMCM の間に BUFG を配置する必要があります。コンフィギュレーションで [No Buffer] を選択したデザインでは、MIG は XDC ファイルにクロック制約を生成しません。この場合、ユーザーがクロック制約に配慮する必要があります。









2 つの IP コアで同じ GCIO ピンを使用する必要がある場合、 [System Clock Configuration] で [No Buffer] を選択して 2つの IP コアを生成してください。両方の IP がインスタンシエートされているラッパーファイルに次の変更を加えます。




注記 :

° Ultrascale アーキテクチャには、各 XIPHY に独立した XIPHY 電源と TXPLL があります。これにより、エラーのない低ジッターのクロックをメモリシステムに供給できます。



リセット非同期リセット (sys_rst) 入力を使用できます。このアクティブ High のリセット信号は、コントローラークロックの 20 サイクル以上アサートする必要があります。 sys_rst はは内部または外部ピンのどちらでもかまいません。

RLDRAM 3 の PCB ガイドライン正常に動作するには、ドキュメント化された RLDRAM 3 のすべての PCB ガイドラインに厳密に従う必要があります。PCB ガイドラインの詳細は、『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583) [参照 4] を参照してください。






RLDRAM 3 のピン規則

ここでは、シングルランクメモリインターフェイスの規則について説明します。

• アドレス /制御とは cs_n、 ref_n、 we_n、 ba、 ck、 reset_n、 a を意味します。

• データ、アドレス /制御などのすべてのグループおよびシステムクロックインターフェイスは、 1 つのカラム内で選択する必要があります。




1. 読み出しクロック (qk/qk_n)、書き込みクロック (dk/dk_n)、 dq、 qvld、 dm

a. 読み出しクロックペア (qkx_p/n) は、 N0 ピンおよび N1 ピンに配置します。 qk/qk_n ペアに対応する dqは、同じバイトレーン内の N2 ～ N11 ピンに配置します。

b. データマスクをオフにするコンフィギュレーションの場合は、RLDRAM 3 デバイスの dm ピンを必ずグランド接続します。データマスクをイネーブルにした場合、dm の 1 つのピンには、x18 デバイスの場合は 9 ビット、 x36 デバイスの場合は 18 ビットが対応付けられます。ピンは次に示すように、対応する dq バイトレーン内に配置する必要があります。

- x18 デバイスの場合、dm[0] は dq[8:0] が割り当てられたバイトグループ内に、dm[1] は dq[17:9]内に配置します。

- x36 デバイスの場合、 dm[0] は dq[8:0] または dq[26:18] が割り当てられたバイトレーン内に配置します。同様に、 dm[1] は dq[17:9] または dq[35:27] が割り当てられたバイトグループ内に配置します。 dq は、バイトレーン内の N2 ～ N11 ピンのいずれかに配置します。

c. dk/dk_n は、アドレス /制御バンク内の ck/ck_n と同じバイトレーン内の P-N ペアに配置します。

注記 : ピン 12 はピンペアを構成しないため、差動クロックには使用でません。

d. qvld 信号は、ピン N2 ～ N12 に配置する必要がありますが、これらのピンに対しては dq と dm の割り当ての方が優先されます。qvld0 信号は、バイトレーンのピン N11 (dm が無効で使用可能な場合)、または qk0/qk0_n データバイトレーンのピン N12 に配置する必要があります。 qvld1 信号は、バイトレーンのピンN11 (使用可能な場合)、または qk2/qk2_n データバイトレーンのピン N12 に配置する必要があります。

2. バイトレーンはデータまたはアドレス /制御のいずれかに設定します。

a. ピン N12 はデータバイトレーン内でアドレス /制御用に使用できます。

b. アドレス /制御バイトレーン内にデータ信号 (qvalid、 dq、 dm) は配置できません。


4. 各バンクに 1 つの vrp ピンを使用し、インターフェイスには DCI が必要です。入力を含む I/O バンクおよび出力のみのバンクでは vrp ピンが必要です。出力のみのバンクで必要なのは、制御出力インピーダンスを使用するためにアドレス /制御信号が SSTL12_DCI を使用するためです。 DCI のカスケード接続はサポートされません。『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 3] の DCI に関する規則をすべて順守する必要があります。

5. ck はアドレス /制御バイトレーン内の PN ペアに配置する必要があります。

6. FPGA ロジックのタイミングを満たし、選択したバンクの I/O 規格 (SSTL12) を利用できるなら、 reset_n は任意のピンに配置できます。










10. 72 ビット幅インターフェイスの場合、インターフェイスの高さは大でバンク 3 つ分です。


12. インターフェイス内の MMCM の入力クロックは、メモリインターフェイスで使用する I/O カラム内の GCIO ペアによって供給する必要があります。詳細は、 228 ページの「クロッキング」を参照してください。

13. 専用の VREF ピンがあります (上記の規則には含まれていない)。外部 VREF を使用しない場合、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 3] に記載された抵抗値を介してグランドに接続する必要があります。これらのピンは、使用する規格に合わせて適切に接続する必要があります。

14. インターフェイスは同じ I/O バンクタイプ (HR または HP) に含める必要があります。上記手順 6 の reset_n および手順 11 で説明した入力クロックを除き、バンクタイプを混在させることはできません。

RLDRAM 3 のピン配置例


表 18-1 に、 1 つのバンクに含まれる 18 ビット RLDRAM 3 インターフェイスの例を示します。これは、アドレスを多重化して x18 RLDRAM 3 コンポーネントを 1 つ使用したコンポーネントインターフェイスの例です。

表 18-1 : 1 つのバンクに含まれる 18 ビット RLDRAM 3 インターフェイス

バンク信号名バイトグループ I/O タイプ特記

1 qvld0 T3U_12 – –

1 dq8 T3U_11 N –

1 dq7 T3U_10 P –

1 dq6 T3U_9 N –

1 dq5 T3U_8 P –

1 dq4 T3U_7 N DBC-N

1 dq3 T3U_6 P DBC-P

1 dq2 T3L_5 N –

1 dq1 T3L_4 P –

1 dq0 T3L_3 N –

1 dm0 T3L_2 P –

1 qk0_n T3L_1 N DBC-N

1 qk0_p T3L_0 P DBC-P

1 reset_n T2U_12 – –

1 we# T2U_11 N –





1 a18 T2U_10 P –

1 a17 T2U_9 N –

1 a14 T2U_8 P –

1 a13 T2U_7 N QBC-N

1 a10 T2U_6 P QBC-P

1 a9 T2L_5 N –

1 a8 T2L_4 P –

1 a5 T2L_3 N –

1 a4 T2L_2 P –

1 a3 T2L_1 N QBC-N

1 a0 T2L_0 P QBC-P

1 – T1U_12 – –

1 ba3 T1U_11 N –

1 ba2 T1U_10 P –

1 ba1 T1U_9 N –

1 ba0 T1U_8 P –

1 dk1_n T1U_7 N QBC-N

1 dk1_p T1U_6 P QBC-P

1 dk0_n T1L_5 N –

1 dk0_p T1L_4 P –

1 ck_n T1L_3 N –

1 ck_p T1L_2 P –

1 ref_n T1L_1 N QBC-N

1 cs_n T1L_0 P QBC-P

1 vrp T0U_12 – –

1 dq17 T0U_11 N –

1 dq16 T0U_10 P –

1 dq15 T0U_9 N –

1 dq14 T0U_8 P –

1 dq13 T0U_7 N DBC-N

1 dq12 T0U_6 P DBC-P

1 dq11 T0L_5 N –

1 dq10 T0L_4 P –

1 dq9 T0L_3 N –

表 18-1 : 1 つのバンクに含まれる 18 ビット RLDRAM 3 インターフェイス (続き)







• メモリインターフェイス


• 物理インターフェイス

メモリインターフェイス

RLDRAM 3 MIS コアは、カスタマイズすることで複数のコンフィギュレーションをサポートします。各コンフィギュレーションは、コアの上位の Verilog パラメーターで定義します。


ユーザーインターフェイスは FPGA のユーザーデザインと RLDRAM 3 MIS コアを接続し、ユーザーデザインと外部メモリデバイス間のやりとりを簡略化します。

コマンド要求信号

ユーザーインターフェイスには、メモリデバイスに対して読み出し /書き込みコマンドを発行するための信号があります。表 18-2 にこれらの信号を示します。

1 dm1 T0L_2 P –

1 qk1_n T0L_1 N DBC-N

1 qk1_p T0L_0 P DBC-P

表 18-1 : 1 つのバンクに含まれる 18 ビット RLDRAM 3 インターフェイス (続き)






表 18-2 : ユーザーインターフェイスの要求信号

信号方向説明

user_cmd_en 入力コマンドイネーブル。読み出しまたは書き込み要求を発行し、対応するコマンド信号が有効であることを示します。

user_cmd[2 × CMD_PER_CLK – 1:0] 入力コマンド。読み出し、書き込み、または NOP 要求を発行します。user_cmd_en がアサートされると次のようになります。

2'b00 : 書き込みコマンド

2'b01 : 読み出しコマンド2'b10 : NOP2'b11 : NOP

クロックサイクルごとに複数のコマンドをメモリコントローラーへ提供する必要があるが、すべてのコマンドスロットが必要ではない場合、 NOP コマンドが有用です。メモリコントローラーは、その他のコマンドに対応して NOP は無視します。CMD_PER_CLK が 1 の場合 NOP はサポートされません。 CMD_PER_CLK は、 FPGA ロジッククロックサイクルごとにコントローラーへ与えられるメモリコマンド数を決定する上位のパラメーターで、nCK_PER_CLK およびバースト長に依存します(図 18-2)。

user_addr[CMD_PER_CLK × ADDR_WIDTH – 1:0] 入力コマンドアドレス。コマンド要求に使用するアドレスを表します。user_cmd_en がアサートされると有効になります。

user_ba[CMD_PER_CLK × BANK_WIDTH – 1:0] 入力コマンドバンクアドレス。書き込み要求に使用するアドレスを表します。user_cmd_en がアサートされると有効になります。

user_wr_en 入力書き込みデータイネーブルです。書き込みデータおよびデータマスクを発行します。対応する user_wr_* 信号が有効であることを示します。

user_wr_data[2 × nCK_PER_CLK × DATA_WIDTH – 1:0] 入力書き込みデータ。書き込み要求に使用するデータで、結合される立ち上がりおよび立ち下がりデータで構成されます。 user_wr_en がアサートされると有効になります。

user_wr_dm[2 × nCK_PER_CLK × DM_WIDTH – 1:0] 入力書き込みデータのマスク。アクティブ High の場合、選択したデバイスの書き込みデータがマスクされ、メモリに書き込まれません。 user_wr_en がアサートされると有効になります。

user_afifo_empty 出力アドレス FIFO Empty。アサートされた場合、コマンドバッファーが空であることを示します。

user_wdfifo_empty 出力書き込みデータ FIFO Empty。アサートされた場合、書き込みデータバッファーが空であることを示します。

user_afifo_full 出力アドレス FIFO Full。アサートされた場合、コマンドバッファーがフルであることを示し、ディアサートされるまで FIFO への書き込みが無視されます。





user_wdfifo_full 出力書き込みデータ FIFO Full。アサートされた場合、書き込みデータバッファーがフルであることを示し、ディアサートされるまで FIFO への書き込みが無視されます。

user_afifo_aempty 出力アドレス FIFO Almost Empty。アサートされた場合、コマンドバッファーがほぼ空であることを示します。

user_afifo_afull 出力アドレス FIFO Almost Full。アサートされた場合、コマンドバッファーがほぼフルであることを示します。

user_wdfifo_aempty 出力書き込みデータ FIFO Almost Empty です。アサートされた場合、書き込みデータバッファーがほぼ空であることを示します。

user_wdfifo_afull 出力書き込みデータ FIFO Almost Full。アサートされた場合、書き込みデータバッファーがほぼフルであることを示します。

user_rd_valid[nCK_PER_CLK – 1:0] 出力読み出し有効です。メモリから読み出したデータが user_rd_data で有効で、サンプリング可能になったことを示します。

user_rd_data[2 × nCK_PER_CLK × DATA_WIDTH – 1:0] 出力読み出しデータ。読み出しコマンドから読み出したデータです。

init_calib_complete 出力キャリブレーション完了。読み出しキャリブレーションが完了し、要求を実行できる状態になったことをユーザーデザインに応答します。

cx_rld3_ui_clk出力

このユーザーインターフェイスクロックは、RLDRAM3 クロックの 1/4 である必要があります。

cx_rld3_ui_clk_sync_rst出力

アクティブ High のユーザーインターフェイスリセット信号です。

cx_calib_error出力

アサートされた場合、キャリブレーション時のエラーを示します。






表 18-2 : ユーザーインターフェイスの要求信号 (続き)

信号方向説明





ユーザーインターフェイスを介したコアとのインターフェイス

特定のユーザーインターフェイス信号の幅は、システムクロック周波数およびバースト長で決まります。このためクライアントは、一部のコンフィギュレーションの要件に応じて FPGA ロジックの 1 クロックサイクルに複数のコマンドを送信できるようになります。

注記 : 同じ user_cmd サイクル内で書き込みコマンドと読み出しコマンドの両方は発行できません。

図 18-2 は user_cmd 信号を示し、コンフィギュレーションに応じてこの信号がどのように複数のコマンドで構成されるかを表しています。

図 18-2 に示すように、BL2 の場合、シングルユーザーインターフェイスのクロックサイクルには 4 つのコマンドスロットがあります。同様に、 BL4 の場合、シングルユーザーインターフェイスのクロックサイクルには 2 つのコマンドスロットがあります。これらのコマンドスロットは逐次的に処理され、それと同じ順序で、読み出しコマンドに対して戻りデータがユーザーインターフェイスに出力されます。なお、読み出しデータは、読み出しコマンドと同じスロットには出力されない場合があります。読み出しデータのスロットは、コントローラーとコマンドスロットのタイミング要件によって決まります。そのような例の 1 つを、次の BL2 デザインコンフィギュレーションで説明します。

特定のユーザーインターフェイスサイクルの間、次の一連のコマンドがユーザーインターフェイスに入力されたと仮定します。

読み出しデータが {DATA0、 NOP、 DATA1、 NOP} の順序で出力されることは保証されません。 {NOP、 DATA0、 NOP、DATA1} や {NOP、 NOP、 DATA0、 DATA1} などの順序で出力される可能性もあります。いずれの場合も、コマンドの順序は維持されます。


図 18-2 : user_cmd 信号の複数のコマンド

表 18-3 : ユーザーインターフェイスサイクル内のコマンドセット

スロットコマンド

0 RD0

1 NOP

2 RD1

3 NOP





RLDRAM 3 コンフィギュレーションに基づくユーザーアドレスビットの割り当て

ユーザーインターフェイスでのアドレスバスの幅 (バンクアドレスビットを含まない) は、 RLDRAM 3 デバイスの大のアドレス幅を考慮して、必ず 20 ビットの倍数に設定します。 RLDRAM 3 デバイスコンフィギュレーションに

応じて、実際のアドレス幅は 20 ビット未満にすることができます。さまざまな RLDRAM 3 コンフィギュレーションのアドレス幅を表 18-4 にまとめています。

ユーザーインターフェイスでのアドレスビットは、図 18-2 に示すバースト長に基づいて連結されます。アドレス幅が 20 ビット未満の場合は、未使用のビットをゼロでパディングします。x36 デバイスのバースト長 4 のコンフィギュレーションの例を次に示します。

{00、 (18 ビットアドレス)、 00、 (18 ビットアドレス)}

表 18-4 : RLDRAM 3 のアドレス幅

バースト長データ幅アドレス幅

2 18 20

2 36 19

4 18 18

4 36 18

8 18 18

8 36 RLDRAM 3 ではサポートされない





図 18-3 に、 RLDRAM 3 の 4 ワードバーストアーキテクチャに対応するユーザーインターフェイスプロトコルを示します。

要求が受け入れ可能となる前に、ui_clk_sync_rst 信号を Low にディアサートする必要があります。ui_clk_sync_rst 信号のディアサート後、ユーザーインターフェイス FIFO はコマンドおよびデータを受信し格納できるようになります。メモリの初期化プロセスおよび PHY のキャリブレーションが完了すると、 init_calib_complete 信号がアサートされ、コアはクライアント要求の処理を開始できます。


図 18-3 : RLDRAM 3 ユーザーインターフェイスプロトコル (4 ワードバーストアーキテクチャ )





user_cmd_en を 1 サイクルパルスとしてアサートするとコマンド要求が発行されます。このとき、 user_cmd、user_addr、user_ba 信号がいずれも有効である必要があります。読み出し要求を発行するには user_cmd を 2'b01に、書き込み要求を発行するには user_cmd を 2'b00 に設定します。書き込み要求では、 user_wr_en 信号を Highにアサートすることで、コマンドと同じサイクルでデータが発行され、有効なデータが user_wr_data およびuser_wr_dm に現れます。図 18-4 に、RLDRAM 3 の 8 ワードバーストアーキテクチャに対応するユーザーインターフェイスプロトコルを示します。

読み出しコマンドがしばらくして発行されると (システムのコンフィギュレーションおよびレイテンシに基づく )、user_rd_valid[0] 信号がアサートされて user_rd_data が有効であることを示すと同時に user_rd_valid[1]がアサートされて user_rd_data が有効であることを示します (図 18-5)。コアは返されたデータをバッファーしないため、user_rd_valid[0] および user_rd_valid[1] がアサートされているサイクルで読み出しデータをサンプリングする必要があります。この機能は、必要に応じて追加できます。


図 18-4 : RLDRAM 3 ユーザーインターフェイスプロトコル (8 ワードバーストアーキテクチャ )





user_rd_valid 信号がすべて一緒にアサートされて大幅のデータが返されるように、メモリコントローラーはコマンドを PHY への特定のスロットにしか与えませんが、コントローラーの変更に備えて追加の user_rd_valid信号が提供されます。

物理インターフェイス

物理インターフェイスは、FPGA MIS コアを外部 RLDRAM 3 デバイスに接続する部分です。表 18-5 に、このインターフェイスで使用される I/O 信号を説明します。これらの信号は、RLDRAM 3 デバイスの対応する信号へ直接接続できます。


図 18-5 : ユーザーインターフェイスプロトコルの読み出しデータ

表 18-5 : 物理インターフェイスの信号

信号方向説明

rld_ck_p 出力システムクロック CK。メモリデバイスへ供給されるアドレス /コマンドクロックです。

rld_ck_n 出力システムクロック CK#。メモリデバイスへ供給される反転システムクロックです。

rld_dk_p 出力書き込みクロック DK。メモリデバイスへ供給される書き込みクロックです。

rld_dk_n 出力書き込みクロック DK#。メモリデバイスへ供給される反転書き込みクロックです。

rld_a 出力アドレス。メモリの動作で使用するアドレスです。

rld_ba 出力バンクアドレス。メモリの動作で使用するバンクアドレスです。

rld_cs_n 出力チップセレクト CS#。メモリのアクティブ Low のチップセレクト制御信号です。

rld_we_n 出力書き込みイネーブル WE#。メモリのアクティブ Low の書き込みイネーブル制御信号です。

rld_ref_n 出力リフレッシュ REF#。メモリのアクティブ Low のリフレッシュ制御信号です。

rld_dm 出力データマスク DM。アクティブ High のマスク信号です。 FPGA によって駆動され、書き込みコマンド中にメモリへ書き込みたくないデータをマスクします。

rld_dq 入力/出力データ DQ。双方向データポートです。書き込みの場合は FPGA によって、読み出しの場合はメモリによって駆動されます。

rld_qk_p入力読み出しクロック QK。 rld_dq の読み出しデータに揃えられたメモリエッジから返される読み

出しクロックです。 PHY は QK# とこのクロックを併用して rld_dq の読み出しデータをサンプリングします。

rld_qk_n 入力読み出しクロック QK#。メモリから返される反転した読み出しクロックです。 PHY は QK とこのクロックを併用して rld_dq の読み出しデータをサンプリングします。

rld_reset_n 出力 RLDRAM 3 リセットピン。 RLDRAM 3 デバイスに対するアクティブ Low のリセットです。




第 19 章








ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。











表 19-1 に、Vivado IDE の GUI フィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターはTcl コンソールで表示できます。

出力の生成




システムクロックコンフィギュレーション System_Clock 差動

内部 VREF Internal_Vref TRUE

DCI カスケード接続 DCI_Cascade FALSE

コントローラー用のデバッグ信号 Debug_Signal ディスエーブル

クロック 1 (MHz) ADDN_UI_CLKOUT1_FREQ_HZ なし




I/O 消費電力削減 IOPowerReduction OFF

システムポートのイネーブル Enable_SysPorts TRUE

I/O 消費電力削減 IO_Power_Reduction FALSE

デフォルトのバンク選択 Default_Bank_Selections FALSE

基準クロック Reference_Clock FALSE

システムポートのイネーブル Enable_SysPorts TRUE

クロック周期 (ps) C0.RLD3_TimePeriod 1,071

入力クロック周期 (ps) C0.RLD3_InputClockPeriod 13,947

汎用インターコネクトとメモリのクロック比 C0.RLD3_PhyClockRatio 4:1

コンフィギュレーション C0.RLD3_MemoryType コンポーネント

メモリデバイス C0.RLD3_MemoryPart MT44K16M36RB-093

データ幅 C0.RLD3_DataWidth 36

データマスク C0.RLD3_DataMask TRUE

バースト長 C0.RLD3_BurstLength 8

C0.RLD3_MemoryVoltage 1.2

注記 :

1. パラメーター値については、 Vivado IDE のパラメーター値とユーザーパラメーター値の異なるものを示しています。これらの

値は、パラメーター名の下に字下げして表記しています。





MIG I/O ピン配置I/O ピン配置の詳細は、 145 ページの「MIG I/O ピン配置」を参照してください。

コアへの制約ここでは、必要に応じて Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約






クロック管理


クロック配置


バンク設定




I/O 規格と配置







シミュレーションVivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。





第 20 章












サンプルデザインのシミュレーション (標準ユーザーインターフェイスのデザイン)このサンプルデザインには、メモリコントローラー用のシンプルな固定データパターンを生成する合成可能なテストベンチが付属します。このテストベンチは IP ラッパー、および書き込みと読み出しをそれぞれ 10 回ずつ生成するexample_tb から構成されます。








プロジェクトベースのシミュレーションこの方法では、 Vivado 統合設計環境 (IDE) を使用してサンプルデザインをシミュレーションできます。 MIG は、RLDRAM 3 用のメモリモデルを提供します。

Vivado シミュレータ、 Questa SIM、 IES、 VCS シミュレーションツールは、すべてのバージョンで RLDRAM 3 IP の検証を実施しています。 Vivado シミュレーションツールは、 2015.1 Vivado ツールリリース以降が RLDRAM 3 IP の検証に使用されます。ここからは、これらの各シミュレータを用いてプロジェクトベースのシミュレーションを実行する手順について説明します。




a. [Simulation] タブで [xsim.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、 1ms よりもはるかに短い値から変更します (図 20-4)。 [Generate Scripts Only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate Scripts Only] をオフにする必要があります。








1. [Open IP Example Design] をクリックして開いた Vivado プロジェクトの Flow Navigator で [Simulation Settings] をクリックします。



b. [Simulation] タブで [modelsim.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、1ms よりもはるかに短い値から変更します (図 20-6)。 [Generate Scripts Only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate Scripts Only] をオフにする必要があります。













b. [Simulation] タブで [ies.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、 1ms よりもはるかに短い値から変更します (図 20-8)。 [Generate Scripts Only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate Scripts Only] をオフにする必要があります。












b. [Simulation] タブで [vcs.simulate.runtime] を 1ms に設定します。これは一定時間の経過後にシミュレーションを停止するシミュレーション RTL 指示子の設定で、 1ms よりもはるかに短い値から変更します (図 20-9)。 [Generate Scripts Only] をオンにするとシミュレーションスクリプトのみが生成されます。ビヘイビアーシミュレーションを実行するには、 [Generate Scripts Only] をオフにする必要があります。









5. Vivado IDE から VCS が起動してシミュレーションが実行されます。詳細は、『Vivado Design Suite ユーザーガイド: ロジックシミュレーション』 (UG900) [参照 9] を参照してください。







2. MIG は、 RLDRAM 3 用のメモリモデルを提供します。

3. Questa Sim、 IES、 VCS シミュレーションツールは、すべてのバージョンで MIG IP の検証を実施しています。

4. Questa Sim、IES、VCS でシミュレーションを実行するためのスクリプトファイルは、MIG で生成される出力ファイルに含まれます。シミュレーションの実行方法については、このフォルダーの readme.txt ファイルを参照してください。ほかのシミュレーションツールも MIG IP のシミュレーションに使用できますが、ザイリンクスによる検証は行われていません。








• SIM_MODE = FULL – Vivado IDE の [Simulation Mode] で [FULL] を選択すると XIPHY UNISIM が選択され、RTL パラメーターの SIM_MODE の値が「FULL」になります。

CLOCK_DEDICATED_ROUTE 制約および BUFG のインスタンシエーションGCIO ピンと MMCM を同じバンクに配置していない場合、 CLOCK_DEDICATED_ROUTE 制約を「BACKBONE」に設定する必要があります。BACKBONE 配線を使用するには、GCIO と MMCM 入力の間で BUFG をインスタンシエートする必要があります。 [Advanced] タブの [FPGA Options] で [Reference Input Clock Configuration] を [Differential]として生成したデザインでは、 MIG がこれらの制約を管理します。また、すべてのシナリオに対する IP およびサンプルデザインフローも MIG が処理します。

[Advanced] タブの [FPGA Options] で [Reference Input Clock Configuration] を [No Buffer] として生成したデザインでは、 GCIO と MMCM の配置に基づいて CLOCK_DEDICATED_ROUTE 制約および BUFG のインスタンシエーションを IP フローでユーザーが適切に処理する必要があります。コンフィギュレーションで [No Buffer] を選択したデザインでは、 MIG は XDC ファイルにクロック制約を生成しません。この場合、ユーザーがクロック制約に配慮する必要があります。


図 20-10 : [Advanced] タブ - [Simulation Options]





サンプルデザインフローで [No Buffer] を選択してコンフィギュレーションした場合、 MIG はシステムクロックピンに差動バッファーをインスタンシエートしてサンプルデザインを生成します。 MIG はクロック制約を example_design.xdc に生成します。また、 GCIO と MMCM が同じバンクにない場合は CLOCK_DEDICATED_ROUTE 制約を「BACKBONE」として生成し、 GCIO と MMCM 入力の間に BUFG をインスタンシエートして完全なソリューションを提供します。これは、サンプルデザインフローで参考として行われるもので、初の生成時に実行されます。

このサンプルデザインで、I/O ピン配置機能を使用してシステムクロックピンの I/O ピンをほかのピンに変更した場合、 CLOCK_DEDICATED_ROUTE 制約と BUFG のインスタンシエーションはユーザーが適切に処理する必要があります。この場合、 DRC エラーが報告されます。




第 21 章


メモリコントローラーは、基本的な読み出しおよび書き込み動作を検証する、簡単なテストベンチと共に生成されます。スティミュラスには、データ整合性をチェックするための 10 回の連続書き込みおよびそれに続く 10 回の読み出しが含まれます。




セクション V : トラフィックジェネレーター

トラフィックジェネレーター




第 22 章 : トラフィックジェネレーター

第 22 章


概要このセクションでは、トラフィックジェネレーターのセットアップと動作について説明します。 UltraScale™ アーキテクチャでは、トラフィックジェネレーターがサンプルデザイン (example_top.sv) にインスタンシエートされ、アプリケーションインターフェイス経由でメモリデザインを駆動します (図 22-1)。

メモリデザインを駆動するトラフィックジェネレーターには次の 2 つがあります。

• シンプルトラフィックジェネレーター

• アドバンストトラフィックジェネレーター

注記 : アドバンストトラフィックジェネレーターは DDR3/DDR4 メモリインターフェイスでのみ利用できます。

デフォルトでは、 Vivado® はメモリデザインをシンプルトラフィックジェネレーターに接続します。アドバンストトラフィックジェネレーターを使用するには、 example_top.sv で「HW_TG_EN」スイッチを定義します。ここからは、シンプルトラフィックジェネレーターを「STG」、アドバンストトラフィックジェネレーターを「ATG」と表記します。


図 22-1 : トラフィックジェネレーターとアプリケーションインターフェイス





シンプルトラフィックジェネレーターMIG が生成する STG モジュールには、ネイティブインターフェイス用の example_tb と PHY のみのインターフェイス用の example_tb_phy があります。ネイティブインターフェイス用の STG は 100 回の書き込みと 100 回の読み出しを生成します。 PHY のみのインターフェイス用の STG は 10 回の書き込みと 10 回の読み出しを生成します。アドレスとデータはどちらも線形にインクリメントします。読み出し中にデータチェックを実行します。データエラーは compare_error 信号で通知されます。

アドバンストトラフィックジェネレーターATG はユーザーインターフェイスでのみサポートされます。「HW_TG_EN」を定義すると、 ATG がデフォルトの設定になります。シミュレーションおよびインプリメンテーションで ATG を有効にするには、example_top モジュールに「`define HW_TG_EN」を追加します。表 22-1 に、 Vivado で生成したされたサンプルデザインにおける ATG のデフォルトでの制御信号の接続を示します。

表 22-1 : トラフィックジェネレーターのデフォルトでの制御信号の接続

信号 I/O 幅説明

tg_clk I 1 トラフィックジェネレータークロック

tg_rst I 1 トラフィックジェネレーターリセット

tg_calib_complete I 1 キャリブレーション完了

一般制御

vio_tg_start I 1 予約信号。 1'b1 に接続してください。

vio_tg_rst I 1 予約信号。 0 に接続してください。

vio_tg_restart I 1 予約信号。 0 に接続してください。

vio_tg_pause I 1 予約信号。 0 に接続してください。

vio_tg_err_chk_en I 1 予約信号。 0 に接続してください。

vio_tg_err_clear I 1 予約信号。 0 に接続してください。

vio_tg_err_continue I 1 予約信号。 0 に接続してください。

命令テーブルプログラミング

vio_tg_direct_instr_en I 1 予約信号。 0 に接続してください。

vio_tg_instr_program_en I 1 予約信号。 0 に接続してください。

vio_tg_instr_num I 5 予約信号。 0 に接続してください。

vio_tg_instr_addr_mode I 4 予約信号。 0 に接続してください。

vio_tg_instr_data_mode I 4 予約信号。 0 に接続してください。

vio_tg_instr_rw_mode I 4 予約信号。 0 に接続してください。

vio_tg_instr_victim_mode I 3 予約信号。 0 に接続してください。

vio_tg_instr_num_of_iter I 32 予約信号。 0 に接続してください。

vio_tg_instr_m_nops_btw_n_burst_m I 10 予約信号。 0 に接続してください。

vio_tg_instr_m_nops_btw_n_burst_n I 32 予約信号。 0 に接続してください。

vio_tg_instr_nxt_instr I 6 予約信号。 0 に接続してください。





デフォルトの設定では、 ATG はメモリ書き込みの後、メモリ読み出しとデータチェックを実行します。次に示す 2 種類のパターンが順番に生成されます。

1. PRBS23 データパターン

a. PRBS23 データパターンはデータビット単位で使用します。各データビットにはそれぞれ異なるデフォルトの開始シード値があります。

b. 線形アドレスパターンを使用します。 PRBS23 データパターン全体をカバーするようにメモリアドレス空間をウォークスルーします。

2. Hammer Zero パターン

a. すべてのデータビットに Hammer Zero パターンを使用します。

b. 線形アドレスパターンを使用します。 1024 個のトラフィックジェネレーターコマンドを発行します。

ATG はこれら 2 つのパターンの書き込みと読み出しを無限に繰り返します。シミュレーションの場合、 ATG は 1000回の PRBS23 パターンの後、 1000 回の Hammer Zero パターンを実行します。

ステータスレジスタでは、メモリエラーが発生したかどうか (vio_tg_status_err_sticky_valid)、メモリトラフィックが停止したかどうか (vio_tg_status_watch_dog_hang) をチェックできます。

初のメモリエラーが検出されると、 ATG はエラーアドレス (vio_tg_status_first_err_addr) と不一致エ

ラーのビットパターン (vio_tg_status_first_err_bit) を記録します。

表 22-2 に、トラフィックジェネレーターのデバッグ用の一般的なステータスレジスタ出力を示します。

PRBS データシードプログラミング

vio_tg_seed_program_en I 1 予約信号。 0 に接続してください。

vio_tg_seed_num I 8 予約信号。 0 に接続してください。

vio_tg_seed_data I PRBS DATA WIDTH 予約信号。 0 に接続してください。

グローバルレジスタ

vio_tg_glb_victim_bit I 8 予約信号。 0 に接続してください。

vio_tg_glb_victim_aggr_delay I 4 予約信号。 0 に接続してください。

vio_tg_glb_start_addr I APP_ADDR_WIDTH 予約信号。 0 に接続してください。

表 22-1 : トラフィックジェネレーターのデフォルトでの制御信号の接続 (続き)


表 22-2 : トラフィックジェネレーターのデバッグ用の一般的なステータスレジスタ


エラーステータスレジスタ

vio_tg_status_err_bit_valid O 1 中間エラーが検出された。読み出しエラー検出用のトリガーとして使用します。

vio_tg_status_err_bit O APP_DATA_WIDTH 中間エラーのビット不一致。ビット単位での不一致パターンを格納します。

vio_tg_status_err_addr O APP_ADDR_WIDTH 中間エラーのアドレス。読み出しエラーの発生したアドレスを格納します。

vio_tg_status_first_err_bit_valid O 1

vio_tg_err_chk_en を 1 にセットした場合、初の不一致エラー発生時に vio_tg_status_first_err_bit_valid が 1にセットされます。このレジスタは、 vio_tg_err_clear、 vio_tg_err_continue、vio_tg_restart がトリガーされるまで上書きされません。





注記 : アプリケーションインターフェイスのアドレス /データフォーマットについては、該当するセクションを参照してください。

ATG には、N クロックサイクル期間 (N はパラメーター TG_WATCH_DOG_MAX_CNT で指定) 内に ATG がアプリケーションインターフェイスに要求を送信したかどうか、またはアプリケーションインターフェイスから読み出しデータが返されたかどうかをチェックするウォッチドッグロジックがあります。これにより、メモリトラフィックの転送が継続しているか、データ不一致以外の理由で転送が停止しているかを知ることができます。

vio_tg_status_first_err_bit O APP_DATA_WIDTHvio_tg_status_first_err_bit_valid を 1 にセットした場合、不一致エラーのビットパターンがこのレジスタに格納されます。

vio_tg_status_first_err_addr O APP_ADDR_WIDTH vio_tg_status_first_err_bit_valid を 1 にセットした場合、エラーアドレスがこのレジスタに格納されます。

vio_tg_status_first_exp_bit_valid O 1vio_tg_err_chk_en を 1 にセットした場合、初の不一致エラー発生時点での期待される読み出しデータValid 信号を表します。

vio_tg_status_first_exp_bit O APP_DATA_WIDTHvio_tg_status_first_exp_bit_valid が 1 をセットした場合、期待される読み出しデータがこのレジスタに格納されます。

vio_tg_status_first_read_bit_valid O 1vio_tg_err_chk_en を 1 にセットした場合、初の不一致エラー発生時点での読み出しデータ Valid 信号を表します。

vio_tg_status_first_read_bit O APP_DATA_WIDTHvio_tg_status_first_read_bit_valid を 1 にセットした場合、メモリからの読み出しデータがこのレジスタに格納されます。

vio_tg_status_err_bit_sticky_valid O 1現在までの累積した不一致エラー Valid 信号。このレジスタは vio_tg_err_clear、 vio_tg_err_continue、vio_tg_restart によってリセットされます。

vio_tg_status_err_bit_sticky O APP_DATA_WIDTH vio_tg_status_err_bit_sticky_valid を 1 にセットした場合,累積エラービットを表します。

vio_tg_status_done O 1プログラムされたすべてのトラフィックが完了した。注記 : 無限ループをプログラムした場合、 vio_tg_status_doneはアサートされません。

vio_tg_status_watch_dog_hang O 1

ウォッチドッグハング。 tg_param.vh で定義した期間、読み出し /書き込みコマンドの送信がない、または読み出しデータが返されない場合はこのレジスタが 1 にセットされます。

表 22-2 : トラフィックジェネレーターのデバッグ用の一般的なステータスレジスタ (続き)





セクション VI : 複数の IP コア

複数の IP コア




第 23 章 : 複数の IP コア

第 23 章

複数の IP コアこの章では、複数の IP コアを生成する場合の仕様およびピン規則について説明します。

複数の IP コアを含むデザインの作成複数の IP コアを含むデザインを作成する際は、次の手順に従う必要があります。

1. ターゲットメモリ IP を生成します。同じメモリ IP コンフィギュレーションのインスタンスを複数含むデザインの場合、 IP は 1 回生成するだけでかまいません。デザイン内で同じ IP を複数回インスタンシエートできます。

° IP が sys_clk 入力を共有する場合、 IP 生成時にクロッキングオプションで [No Buffer] を選択してください。 sys_clk を共有しているメモリ IP は同じ I/O カラムに割り当てる必要があります。入力クロックソース共有の詳細は、「入力クロックソースの共有」に記載した各リンクから該当するコントローラーのセクションを参照してください。

2. ターゲットメモリ IP コアをインスタンシエートするためのラッパーファイルを作成します。

3. メモリ IP の I/O 信号のピン配置を割り当てます。各インターフェイスのピン規則の詳細は、「バンクの共有」に記載した各リンクから該当するコントローラーのセクションを参照してください。また、MIG ピン配置の利用可能なオプションの詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 11] を参照してください。

4. 次のセクション以降に示す規則に従ってください。

バンクの共有IP 生成時に、各コントローラーのピン規則に従う必要があります。各インターフェイスのピン規則の詳細は、次に示すリンクから該当する IP のセクションを参照してください。

• 第 4 章の「DDR3 のピン規則」および第 4 章の「DDR4 のピン規則」

• 第 11 章の「QDR II+ のピン規則」

• 第 18 章の「RLDRAM 3 のピン規則」

複数の IP コアで同じバンクを共有できますが、 MIG で複数の IP コアによるバンク共有を設定するには、同じバンクに複数の I/O 規格を混在させる場合の規則に従う必要があります。

同じバンクで複数の I/O 規格を混在させる場合の規則の詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 3] の「同じバンク内で複数の I/O 規格を併用する場合の規則」を参照してください。 DCIの I/O バンクに関する規則も UG571 に記載してあります。




第 23 章 : 複数の IP コア

入力クロックソースの共有1 つの GCIO ピンを複数の IP コアで共有できます。入力クロックソースを共有するには、いくつかの規則に従う必要があります。また、ラッパーファイルにいくつかの変更を加える必要があります。入力クロックソース共有の詳細は、次に示すリンクから該当するインターフェイスのセクションを参照してください。

• 第 4 章の「入力クロックソース (sys_clk_p) の共用」 (DDR3/DDR4)

• 第 11 章の「入力クロックソース (sys_clk_p) の共用」 (QDR II+ SRAM)

• 第 18 章の「入力クロックソース (sys_clk_p) の共用」 (RLDRAM 3)

XSDB および dbg_clk の変更dbg_clk ポートは MIG IP からの出力で、インプリメンテーション時に Vivado® によって dbg_hub ロジックに自動的に接続されます。 1 つのプロジェクトに複数の IP コアをインスタンシエートする場合、初の IP の dbg_clk がVivado によって dbg_bug に自動的に接続されます。

MIG IP コアをインスタンシエートしたラッパーファイルでは dbg_clk に信号を接続せず、インスタンシエーション時にポートを開いたままにしてください。 dbg_clk は Vivado によって自動的に dbg_hub に接続されます。

PBLOCK および MMCM 制約デザインのタイミングを満たすため、PBLOCK 制約が MIG によって生成されます。バンクを共有する場合の PBLOCK制約が MIG によって自動的に設定されます。

同様に、メモリ I/O の選択したバンクの中央バンクに MMCM を配置する必要があります。複数の IP コアで同じバンクを共有しても競合が発生しないように、 MMCM に対する LOC 制約が MIG によって生成されます。




セクション VII : 付録

移行およびアップグレード

デバッグ

その他のリソースおよび法的通知




付録 A

移行およびアップグレード現時点で Vivado Design Suite の MIS コアをアップグレードする場合、ポートやパラメーターに変更はありません。

MIG IP のアップグレードに関する一般的な情報については、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] の「IP のアップグレード」のセクションを参照してください。

Vivado® Design Suite 2015.1 での MIG IP のアップグレードに関する具体的な情報については、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973) [参照 12] を参照してください。

その他の旧世代のファミリ (7 シリーズ、 Virtex®-6 以前のファミリ ) から UltraScale™ アーキテクチャへのデザインの移行はサポートされていません。




付録 B

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ヒント : IP の生成にエラーが発生し停止した場合、ライセンスに問題がある可能性があります。詳細は、第 1 章の「ライセンスチェッカー」を参照してください。

ザイリンクスウェブサイトMIS を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでケースを開いてください。

資料

この製品ガイドは MIS に関する主要資料です。このガイド並びに全製品の設計プロセスをサポートする資料はすべて、ザイリンクスサポートウェブページ (http://japan.xilinx.com/support) またはザイリンクスの Documentation Navigator から入手できます。

Documentation Navigator は、ダウンロードページ (http://japan.xilinx.com/download) の [デザインツール] タブからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、デザインアドバイザリ、トラブルシュートのヒントなどが含まれます。

MIS コア関連のサポート情報は、ザイリンクス MIG ソリューションセンターを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。


http://japan.xilinx.com/support/

japan.xilinx.com/support

japan.xilinx.com/download

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/support/answers/34243.htm




付録 B : デバッグ

MIS に関するマスターアンサー : MIS

AR : 58435

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートを japan.xilinx.com/support で提供しています。資料で定義されていないデバイスにインプリメントしたり、許容されている範囲を超えてカスタマイズしたり、あるいは「DO NOT MODIFY」とされているデザインセクションに変更を加えたりした場合、タイミング、機能、製品サポートは保証されません。

テクニカルサポートへのお問い合わせ方法は、次のとおりです。

1. http://japan.xilinx.com/support にアクセスします。

2. 「その他のリソース」の下の [ウェブケースを作成] リンクをクリックし、ウェブケースを開きます。

ウェブケースを作成する際は、次の情報を含めてください。

• パッケージおよびデバイススピードグレードを含むターゲット FPGA の情報

• 該当するすべてのザイリンクスデザインツールとシミュレータのソフトウェアバージョン

• 問題によっては、ファイルの追加を求められる場合があります。ウェブケースに含める特定ファイルについては、この資料の関連セクションを参照してください。

注記 : すべての問題がウェブケースの利用対象になるわけではありません。ウェブケースツールにログインしてサポートオプションを確認してください。

デバッグツールMIS デザインの問題を解決するには、数多くのツールを利用できます。さまざまな状況をデバッグするのに有益なツールを理解しておくことが重要です。

Vivado Lab EditionVivado® Lab Edition は、 Logic Analyzer および Virtual I/O コアをユーザーのデザインに直接挿入します。 Vivado LabEdition を使用すると、トリガー条件を設定して、ハードウェアでアプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスで実行されるデザインの論理デバッグおよびバリデーションに使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

このオプションの使用方法については、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 13] を参照してください。





http://japan.origin.xilinx.com/support/clearexpress/websupport.htm



付録 B : デバッグ

ハードウェアのデバッグハードウェアの問題は、リンク立ち上げ時の問題から、何時間ものテストの後に発生する問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。 Vivado Lab Edition は、ハードウェアデバッグに有益なリソースです。次の各セクションに示す信号を Vivado Lab Edition でプローブすることで、個々の問題をデバッグできます。

汎用チェック

コアに対するタイミング制約がサンプルデザインからすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• デザインで MMCM を使用している場合、 locked ポートをモニターして、すべての MMCM がロックしていることを確認します。

• 出力が 0 になった場合は、ライセンスを確認してください。

• DDR3 または DDR4 インターフェイスで問題が発生した場合、ハードウェア接続時に Vivado の Tcl コンソールから次のコマンドを実行します。

refresh_hw_device [lindex [get_hw_devices] 0]

report_property [lindex [get_hw_migs] 0]

• デザインに複数のメモリコアがある場合は、 Tcl コンソールコマンド report_debug_core を使用して、対象となるコアのインデックスを決定します。上記のインデックス番号は、 0 で示されています。

• レポートに出力されたすべてのデータをコピーして、ウェブケースの作成時に添付してください。ウェブケース作成に関する詳細は、 272 ページの「テクニカルサポート」を参照してください。




付録 C

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料次の資料は、この製品ガイドの補足資料として役立ちます。

注記 : 日本語版のバージョンは、英語版より古い場合があります。

1. 『DDR3 SDRAM 規格』 (JESD79-3F) および『DDR4 SDRAM 規格』 (JESD79-4)、 JEDEC® Solid State Technology Association (JEDEC 半導体技術協会)

2. 『Kintex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS892 : 英語版、日本語版)

3. 『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571 : 英語版、日本語版)

4. 『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583 : 英語版、日本語版)

5. 『ARM® AMBA® 仕様書』

6. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994 : 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896 : 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910 : 英語版、日本語版)

9. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900 : 英語版、日本語版

10. 『ivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904 : 英語版、日本語版)

11. 『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899 : 英語版、日本語版)

12. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973 : 英語版、日本語版)

13. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908 : 英語版、日本語版

14. 『ISE から Vivado Design Suite への移行ガイド』 (UG911 : 英語版、日本語版)



http://www.jedec.org/sites/default/files/docs/JESD79-3E.pdf

www.jedec.org/standards-documents/results/JESD79-4.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug899-vivado-io-clock-planning.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug583-ultrascale-pcb-design.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug583-ultrascale-pcb-design.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://www.arm.com/products/system-ip/amba/amba-open-specifications.php

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug899-vivado-io-clock-planning.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=release+notes

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=release+notes

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug571-ultrascale-selectio.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug571-ultrascale-selectio.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf



付録 C : その他のリソースおよび法的通知

改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2015 年 4 月 1 日 7.0 • 「サポートされるユーザーインターフェイス」を更新、「IP の概要」の表に 3 番目の脚注を追加。

• 「概要」の章でアプリケーションインターフェイスの説明を更新。

• すべての「クロッキング」セクションで説明を更新し、 BACKBONE の説明を追加。

• この文書全体で sys_rst および dbg_clk の参照を追加。

• すべてのセクションに「シミュレーションフロー」および「シミュレーション速度」を追加。

• すべてのセクションに「Vivado シミュレータを使用したプロジェクトベースのシミュレーションフロー」を追加。

• すべてのセクションに「CLOCK_DEDICATED_ROUTE 制約および BUFG のインスタンシエーション」を追加。

DDR3/DDR4

• 図 1-1 「UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューション」を更新。

• 「機能概要」セクションを更新。

• 「メモリーコントローラー」セクションを更新。

• 「グループマシン」セクションを更新。

• 「DQS」セクションを更新。

• 「ライトレベリング」セクションのパラメーターを更新。

• 「読み出し DQS センタリング」セクションの重要な注記を更新および追加。

• 「リードレベリングのマルチランク調整」、「マルチランク調整およびチェック」を更新、「書き込みレイテンシのマルチランクチェック」を追加。

• 「書き込みのビット単位スキュー調整」セクションを更新。

• 「書き込み DQS-DM」セクションを更新。

• 表 3-6 「DQS ゲートのマルチランク調整の例 (2 ランクの場合)」を更新。

• 「DDR3 および DDR4 のピン規則」セクションを更新。

• 「x4 RDIMM のピンマップ」を追加。

• 表 4-7 「ユーザーインターフェイス」に app_ref_req、 app_ref_ack、 app_zq_req、および app_zq_ack を追加。

• 「書き込みパス」セクションを更新。

• 「パフォーマンス」セクションを追加。

• app_ref_req、 app_ref_ack、 app_zq_req、および app_zq_ack に関する説明を追加。

• 「メンテナンスコマンド」セクションを追加。

• 表 4-16 「AXI4 スレーブインターフェイスのパラメーター」を更新。

• 表 4-17 「AXI4 スレーブインターフェイスの信号」に dbg_clk を追加。

• 「時分割多重 (TDM)」、「ラウンドロビン」、および「読み出し優先 (RD_PRI_REG)」セクションを更新。

• 表 4-76 「読み出しデータ」を表 4-77 「PHY のみのパラメーター」に更新。

• 「同一アドレスによる複数書き込みおよび読み出し」～「書き込み中のページラップ」セクションで 11 回の書き込みに更新。

• 「書き込み CAS コマンドの小間隔」および「CAS コマンドの間隔に関するシステムレベルの考慮事項」セクションを追加。

• 「デザインフローの手順」の章を更新。





続き

QDRII+

• 「機能概要」を更新。RLDRAM 3

• 「ユーザーインターフェイスの割り当て」セクションを追加。

• 「RLDRAM 3 コンフィギュレーションに基づくユーザーアドレスビットの割り当て」セクションを追加。

• 「ユーザーインターフェイスを介したコアとのインターフェイス」セクションに説明を追加。


• 「トラフィックジェネレーター」セクションを追加。

複数の IP• 「複数の IP」セクションを追加。

付録「移行およびアップグレード」

• 「移行およびアップグレード」の章に UG973 へのリンクおよび説明を追加。

付録「デバッグ」

• 「汎用チェック」セクションに説明を追加。

2014 年 11 月 19 日 6.1 QDRII+

• 「機能概要」セクションにインターフェイスキャリブレーションを追加。

• 「入力クロックソース (sys_clk_p) の共用」セクションの 2 番目の説明を更新。

• 「QDR II+ のピン規則」セクションに読み出しデータピンの説明およびシステムクロックピンへの相互参照の説明を追加。

• 「QDR II+ のピン規則」セクションに vrp の説明を追加。

• 表「ユーザーパラメーター」を更新。

「サンプルデザイン」の章の GUI を更新。DDR3/DDR4

• 図 1-1 「UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューション」を更新。


• 「PHY 全体のアーキテクチャ」セクションの RIU コードを更新。


• 「データパス」セクションおよび「ECC」セクションに ECC の説明を追加。

• resetn、入力クロックの説明を更新、「DDR3 および DDR4 のピン規則」セクションに表「1 つのバンクに含まれる x4 コンポーネント」を追加。

• 表 4-5 「ユーザーインターフェイス」に app_raw_not_ecc を追加。

• 「app_cmd[2:0]」セクションの説明を更新。

• 図 4-2 および図 4-6 ～図 4-8 を更新。

• 「書き込みパス」セクションに DRAM クロックの例を追加。

• 「プロトコルの説明」に「PHY のみ」のセクションを追加。

• 表 5-1 「Vivado IDE のパラメーターとユーザーパラメーターの対応」の RTT (公称)- ODT のデフォルト値を更新。

• 「コアのカスタマイズおよび生成」セクションの GUI を更新。


• 「サンプルデザイン」の章の GUI を更新。






続き

RLDRAM 3


• 表 15-1 「サポートされるコンフィギュレーション」を更新し、「機能概要」の読み出しレイテンシのサポートを削除。

• 「メモリコントローラー」セクションに CMD_PER_CLK の説明を追加。


• 「RLDRAM 3 のピン規則」セクションの入力クロックの説明を更新。

• 「ユーザーインターフェイスを介したコアとのインターフェイス」セクションに注記を追加。

• 図 18-2 「user_cmd 信号の複数のコマンド」を更新。



• 「サンプルデザインのシミュレーション (標準ユーザーインターフェイスのデザイン)」セクションの説明を更新。

2014 年 10 月 1 日 6.0 DDR3/DDR4

• 「規格」セクションを更新。


• 「メモリの初期化およびキャリブレーションのシーケンス」セクションの説明を更新。

• 「PHY 全体のアーキテクチャ」セクションを更新。

• 図 3-4 「PHY 全体の初期化およびキャリブレーションのシーケンス」を更新。

• 「メモリの初期化およびキャリブレーションのシーケンス」セクションに新しいキャリブレーションステータスの説明を追加。

• 「DQS ゲート」、「ライトレベリング」、「リードレベリング」、「読み出しサニティチェック」、「書き込み DQS-DQ」、「書き込みレイテンシのキャリブレーション」、「書き込み/読み出しサニティチェック」、「書き込み DQS-DM」、および「マルチランク調整」セクションを追加。

• 「DDR3/DDR4 のピン規則」セクションを更新。

• 「プロトコルの説明」セクションに AXI4 スレーブインターフェイスを追加。

• 「クロッキング」セクションに複数の IP コアおよび入力クロックソースの共有を追加。

• 表 4-1 「1 つのバンクに含まれる 16 ビットインターフェイス」および表 4-2 「2つのバンクに含まれる 32 ビットインターフェイス」の特記列を削除。

• 表 4-3 「ユーザーインターフェイス」に app_autoprecharge を追加。

• 「app_autoprecharge」セクションを追加。

• 「app_rdy」セクションを更新。

• 「ref_req」および「zq_req」セクションを更新。

• 表 5-1 「Vivado IDE のパラメーターとユーザーパラメーターの対応」を更新。

• 「必須の制約」セクションの注記を更新。

• 「シミュレーション」セクションの説明を更新。







続き

QDRII+


• 表 9-1 「デバイス使用量 ― Kintex UltraScale FPGA」を更新。


• 「PHY 全体のアーキテクチャ」セクションの MicroBlaze の説明を更新。

• 「メモリの初期化およびキャリブレーションのシーケンス」セクションを更新。

• 「リセット」セクションを更新。

• 表 11-1 「2 つのバンクに含まれる 18 ビットの QDR II+ インターフェイス」の特記列を削除。


• 「プロトコルの説明」セクションを更新。

• 「シミュレーション」セクションを更新。


• 「サンプルデザイン」の章の GUI を更新。RLDRAM 3

• 「機能概要」セクションに表「キャリブレーション」を追加。

• 「概要」の章のメモリの初期化の箇条書きを更新。

• 「機能概要」セクションにバーストのサポートの説明を追加。

• 表 16-1 「デバイス使用量 ― Kintex UltraScale FPGA」を更新。

• 「メモリーコントローラー」セクションを更新。

• 「PHY 全体のアーキテクチャ」セクションを更新。

• 「メモリの初期化およびキャリブレーションのシーケンス」セクションを更新。


• 「RLDRAM 3 のピン規則」セクションにデータマスクの説明を追加。


付録 :付録「移行」を追加。






2014 年 6 月 4 日 5.0 • 「PCB」セクションを削除し、 UG583 へのリンクを追加。

• 全体的に BUFGCE を BUFGCE_DIV に置き換え。DDR3/DDR4

• 「DDR3 機能概要」の CAS サイクルの説明を更新。

• 「ネイティブインターフェイス」セクションの説明を更新。

• 「制御パス」セクションを更新。

• 「読み出しおよび書き込みの結合」セクションを更新。

• 「リオーダー」セクションを更新。

• 「グループマシン」セクションの DDR4 x16 デバイスを更新。

• 図 3-3 「PHY のブロック図」を更新。

• 表 3-1 「PHY のモジュール」を更新。

• 「PHY 全体のアーキテクチャ」セクションのモジュール名を更新。


• 「メモリの初期化およびキャリブレーションのシーケンス」セクションに説明を追加。

• 「クロッキング」セクションに SSI 規則を追加。

• 「DDR3/DDR4 のピン規則」セクションで、 SSI 規則を追加し、アドレスと ckの説明を更新。

• 「DDR3/DDR4 のピン配置例」セクションに、キャリブレーションステージに関する重要な注記を追加。

• 表 4-3 「ユーザーインターフェイス」の信号の説明を更新。

• 「app_addr[ADDR_WIDTH – 1:0]」セクションに新しい内容を追加。

• 「書き込みパス」セクションを更新。

• 「ネイティブインターフェイス」セクションを更新。

• 「コントローラーオプション」セクションにデータマスクに関する重要な注記を追加。

• 「PHY のみ」のセクションを追加。

• 「コアのカスタマイズおよび生成」セクションの図 5-1 ～ 5-8 を更新。

• 「デザインフローの手順」の章に「ユーザーパラメーター」セクションを追加。

• 「I/O 規格と配置」セクションを更新。

• 「サンプルデザイン」の章に「ブラックボックステストの簡略化」セクションを追加。

QDRII+

• 「機能概要」セクションの読み出しレイテンシを更新。

• 図 10-2 「PHY のブロック図」および表 17-1 「PHY のモジュール」を更新。

• 表 11-2 「ユーザーインターフェイス」を更新。


• 「QDR II+ のピン配置例」セクションに、キャリブレーションステージに関する重要な注記を追加。

• 「QDR II+ のピン規則」セクションに SSI 規則を追加。




• 「サンプルデザイン」の章に「ブラックボックステストの簡略化」セクションを追加。






続き

RLDRAM 3

• 「機能概要」セクションに 18 ビットを追加。

• 図 17-4 「PHY のブロック図」を更新。

• 表 17-1 「PHY のモジュール」のモジュール名を更新。

• 「PHY 全体のアーキテクチャ」セクションのモジュール名を更新。


• 「RLDRAM 3 のピン規則」セクションで、 c) および d) の説明を更新し、 SSI 規則を追加。

• 表 18-2 「ユーザーインターフェイスの要求信号」を更新。

• 図 18-2 「user_cmd 信号の複数のコマンド」を更新。

• 「RLDRAM 3 のピン配置例」セクションに、キャリブレーションステージに関する重要な注記を追加。



• 「テストベンチ」の章を更新。

2014 年 4 月 2 日 5.0 • 「IP 情報」の表に Verilog テストベンチを追加。DDR3/DDR4

• 「概要」の章を追加。

• 「機能概要」のセクションのコンポーネントサポートを 80 ビットに更新。

• DDR のデバイス使用量の表を更新。

• DDR クロッキングのセクションを更新。

• 「コアを使用するデザイン」の章の x4 DRAM を 4 コンポーネント DRAM 構成に更新。

• DDR3 および DDR4 の「PCB ガイドライン - 概要」の重要な注記を更新。

• DDR3 および DDR4 の「リファレンススタックアップ」の重要な注記を更新。

• DDR3 および DDR4 のトレース長に関する説明を更新。

• DDR3 および DDR4 の「一般的な配線ガイドライン」に VTT 終端のガイドラインを追加。

• 「制約」セクションを削除。

• 「必須の制約」に VREF に関する注記を追加。

• 「デザインフローの手順」の章の図を更新。

• 「サンプルデザイン」の章に新規説明を追加。

• 「テストベンチ」の章に新規説明を追加。QDR II+ SRAM

• QDR II+ の新規セクションを追加。RLDRAM 3

• 「概要」の章を追加。

• 「クロッキング」の新規セクションを追加。

• 「サンプルデザイン」の章に新規説明を追加。

付録 :• デバッグに関する付録を更新。

2013 年 12 月 18 日 4.2 初版






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