fifo generator v13 - xilinxfifo generator v13.2 logicore ip 製品ガイド vivado design suite...

FIFO Generator v13.2

LogiCORE IP 製品ガイド

Vivado Design Suite

PG057 2017 年 10 月 4 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

FIFO Generator v13.2 2PG057 2017 年 10 月 4 日 japan.xilinx.com

目次

IP の概要

第 1 章: 概要ネイティブインターフェイス FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5AXI インターフェイス FIFO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6機能のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

第 2 章: 製品仕様パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60リソース使用率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

第 3 章: コアを使用した設計一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86FIFO Generator の初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87FIFO の使用方法および制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114実際の FIFO の深さ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122レイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124特別なデサイン注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

第 4 章: デザインフローの手順ネイティブコアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139AXI コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155コアの制約の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

第 5 章: サンプルデザインの詳細サンプルデザインのインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168サンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

第 6 章: テストベンチテストベンチの機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170デモンストレーション用テストベンチのカスタマイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171メッセージおよび警告 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

付録 A: 検証、順応性、相互運用性シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback/document-feedback.html?docType=Product_Guide&docId=PG057&Title=FIFO%20Generator%20v13.2%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=13.2&docPage=2


付録 B: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175シミュレーションのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

付録 C: アップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177Vivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

付録 D: dout リセット値のタイミング

付録 E: FIFO Generator のファイル

付録 F: 補足情報

付録 G: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200



FIFO Generator v13.2 4PG057 2017 年 10 月 4 日 japan.xilinx.com Production 製品仕様

概要

ザイリンクス LogiCORE™ IP FIFO Generator コアは、順序付けられたストレージと検索に必要なアプリケーション用の完全に検証済みの FIFO (first-in first-out) メモリキューです。このコアは、すべての FIFO コンフィギュレーションに最適なソリューションを提供し、最小限のリソースを使用して最大のパフォーマンス (500 MHz まで) を達成できるようになっています。 Vivado® Design Suite から取得し、幅、深さ、ステータスフラグ、メモリタイプ、書き込み/読み出しポートのアスペクト比をカスタマイズできます。

FIFO Generator コアでは、ネイティブインターフェイス FIFO、AXI メモリマップドインターフェイス FIFO、および AXI4-Stream インターフェイス FIFO がサポートされます。ネイティブインターフェイス FIFO コアは、バッファー、データ幅変換、クロックドメインデカップリングアプリケーション用に最適化され、順序付けられたストレージおよび検索を可能にします。

AXI メモリマップドおよび AXI4-Stream インターフェイス FIFO は、ネイティブインターフェイス FIFO から派生したものです。 AXI メモリマップドインターフェイスには、AXI4、 AXI3、および AXI4-Lite の 3 つの形式があります。

各インターフェイスの機能の詳細は、第 1 章の「機能のまとめ」を参照してください。

IP の概要

この LogiCORE IP について

コアの仕様

サポートされ

るデバイスファミリ (1)

UltraScale+™ ファミリ

UltraScale™ アーキテクチャ、 Zynq®-7000、 7シリーズ

サポートされ

るユーザーインターフェイ

ス

ネイティブ、 AXI4-Stream、 AXI4、 AXI3、AXI4-Lite

リソースパフォーマンスおよびリソース使用率のウェブページ

コアに含まれるもの

デザインファ

イル暗号化済み RTL

サンプルデザ

インVHDL

テストベンチ VHDL

制約ファイルXDC

シミュレー

ションモデルVerilog ビヘイビアー (2)

サポートありソフトウェアドライバー

該当なし

テスト済みデザインフロー (4)

デザイン入力 Vivado Design Suite

シミュレー

ション(3)

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド : リリース

ノート、インストールおよびライセンス』を参

照してください。

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記:1. サポートされるデバイスの一覧は、 Vivado IP カタログを参照し

てください。

2. ビヘイビアーモデルには、同期化遅延は含まれません。詳細

は、第 4 章の「シミュレーション」を参照してください。

3. FIFO Generator コアでは、 UNISIM シミュレーションモデルがサ

ポートされます。

4. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびラ

イセンス』を参照してください。

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=fifo-generator.html

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+release+notes



https://japan.xilinx.com/support








第 1 章

概要FIFO Generator コアは、完全検証済みの先入れ先出しのメモリキューで、順番どおりのデータの格納や取り出しを必要とするアプリケーションで使用され、ハイパフォーマンスでエリアが最適化されたデザインを可能にします。このコアは、あらゆる FIFO コンフィギュレーションに最適化されたソリューションを提供し、最小限のリソースを使用しながら、最大限のパフォーマンス (最大 500 MHz まで) を実現します。

このコアでは、ネイティブインターフェイスの FIFO、 AXI メモリマップドインターフェイス FIFO、および AXI4-Stream インターフェイス FIFO がサポートされています。 AXI メモリマップドおよび AXI4-Stream インターフェイス FIFO は Native インターフェイス FIFO から派生しています。また、 AXI メモリマップドインターフェイスには、 AXI4、 AXI3、および AXI4-Lite の 3 つがあります。

IP カタログで Vivado IP カスタマイズ機能を使用すると、このコアを制御ロジックが既にインプリメントされた完全ソリューションとしてカスタマイズできます。このソリューションには、読み出しおよび書き込みポインターの管理や、ステータスフラグの生成も含まれます。

注記: この資料では、メモリマップドインターフェイス FIFO および AXI4-Stream インターフェイス FIFO が「AXI FIFO」と記述されています。

ネイティブインターフェイス FIFOネイティブインターフェイス FIFO はカスタマイズが可能で、ハイパフォーマンスで、エリア最適化された FPGA デザインを作成するため、一部の FPGA ファミリで使用可能なブロック RAM、分散 RAM、ビルトイン FIFO を利用できます。

ネイティブインターフェイス FIFO には、標準と First Word Fall Through (FWFT) という 2 つの操作モードがあります。




第 1 章: 概要

AXI インターフェイス FIFO図 1-2 に示すように、 AXI インターフェイス FIFO はネイティブインターフェイス FIFO から派生しています。 AXI メモリマップドインターフェイスには、 AXI4、 AXI3、 AXI4-Lite の 3 タイプがあります。ネイティブインターフェイス FIFO でサポートされているアプリケーションに加え、AXI FIFO は AXI システムバスおよびポイントツーポイントの高速アプリケーションでも使用可能です。

AXI インターフェイス FIFO では、ビルトイン FIFO およびシフトレジスタ FIFO のコンフィギュレーションはサポートされていません。

ほかの AXI ファンクションに接続する必要があるときは、ネイティブインターフェイス FIFO でサポートされているのと同じアプリケーションで AXI FIFO を使用してください。 AXI FIFO は、 IP インテグレーターを使用してシステムに統合できます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 5] を参照してください。

X-Ref Target - Figure 1-1

図 1-1: ネイティブインターフェイス FIFO の信号図

dout[m:0]

empty

rd_en

Write Clock Domain

Read Clock Domain

full

wr_en

din[n:0]

almost_full

Prog_full

almost_empty

prog_empty

validunderflow

prog_empty_thresh_assert

sbiterrdbiterr

wr_ackoverflow

wr_data_count[p:0]prog_full_thresh_assertprog_full_thresh_negate

prog_full_thresh

injectsbiterrinjectdbiterr

wr_rst rst rd_rst

OPTIONAL

MANDATORY

OPTIONAL SIDEBAND

wr_clk rd_clk

Read AgentWrite Agent

rd_data_count[q:0]

prog_empty_thresh_negateprog_empty_thresh




第 1 章: 概要

AXI インターフェイスのプロトコルには、 valid と ready の 2 方向のハンドシェイクメカニズムが使用されます。情報のソースでは、チャネルで有効なデータまたは制御情報が利用可能になると、それを示すのに valid 信号が使用されます。一方、情報のデスティネーションでは、データが受信可能になると、それを示すのに ready 信号が使用されます。図 1-3 は、 AXI4-Stream FIFO への書き込みおよび読み出し操作のサンプルのタイミング図、図 1-4 は、AXI メモリマップドインターフェイス FIFO への書き込みおよび読み出し操作のサンプルのタイミング図です。


図 1-2: AXI FIFO の派生


図 1-3: AXI4-Stream FIFO タイミング図

full

rd_clk

rd_en

wr_en

wr_clk

rst

din[n:0] dout[n:0]

*VALID

*ready

*valid empty

*data

*strobe

*last

*user

*id

---

*data

*strobe

*last

*user

*id

---

s_aclk

s_aresetn

m_aclk

AXI4 SLAVE AXI4 MASTER

WRITE CLOCKDOMAIN

READ CLOCKDOMAIN

wr_data_count[P:0]

overflow

injectsbiterr

prog_full_thresh

injectdbiterr

rd_data_count[Q:0]

underflow

sbiterr

prog_empty_thresh

prog_full prog_empty

dbiterr

MANDATORY

OPTIONAL SIDEBAND

AXI4 MASTER AXI4 SLAVE

X12629

*ready

*valid




第 1 章: 概要

図 1-3 および図 1-4 では、情報ソースでデータが利用可能になったことを知らせるため valid 信号が生成されます。一方のデスティネーションでは、データ受信可能になったことと、 valid および ready 信号がどちらも High になった場合にのみデータ転送が発生することを知らせるため ready 信号が生成されます。

AXI FIFO はネイティブインターフェイス FIFO から派生しているので、この 2 つの動作の多くは共通しています。ready 信号は、 FIFO の空き状況に応じて生成され、 FIFO への書き込みを許可するため High に保持されます。ready 信号は、 FIFO にこれ以上書き込みできる空きがない場合にのみ Low になります。 valid 信号は、 FIFO のデータの利用状況に応じて生成され、 FIFO からの読み出しを可能にするために High に保持されます。 valid 信号は、 FIFO から読み出すデータがないときにのみ Low になります。 information 信号は、ネイティブインターフェイス FIFO の din および dout のバスにマップされます。 AXI FIFO の幅は AXI インターフェイスの information 信号のすべてを連結させることで決まります。 information 信号には valid および ready のハンドシェイク信号を除いたすべての AXI 信号が含まれます。

AXI FIFO は First-Word Fall-Through (FWFT) モードでのみ動作します。 FWFT では、読み出しを発行せずに FIFO から次に使用可能なワードを先読みできます。 FIFO からデータを読み出すことができるようになると、最初のワードが FIFO から自動的に出力データバスに現れます。

注記: AXI インターフェイスの場合、安全回路はコア内部でリセットとして自動的にイネーブルになり、常に非同期になります。

機能のまとめ

共通の機能

• ネイティブ、 AXI4-Stream、 AXI4、 AXI3、および AXI4-Lite インターフェイスがサポートされます。

• FIFO の深さは最高 131,072 ワードまで

• 独立または共通のクロックドメイン

• IP コアのデザインフロー (IP のインスタンシエーションおよびシミュレーション方法を含む) を見せる VHDL サンプルデザインおよびデモ用テストベンチ

• ザイリンクス Vivado IP カタログのカスタマイズ機能を使用して完全にコンフィギュレーション可能


図 1-4: AXI メモリマップドインターフェイス FIFO のタイミング図




第 1 章: 概要

ネイティブ FIFO の機能

• FIFO のデータ幅は 1 から 1024 ビットまで

• 対称または非対称のアスペクト比 (read-to-write ポートの比率は 1:8 から 8:1 まで)

• 同期または非同期のリセットオプション

• メモリタイプは選択可能 (ブロック RAM、分散 RAM、シフトレジスタ、ビルトイン FIFO)

• 標準または First-Word Fall-Through (FWFT) の操作モード

• Full および Empty のステータスフラグ、残り 1 ワードになったときを知らせる Almost Full および Almost Empty フラグ

• ユーザー定義の定数または専用入力ポートにより設定されるプログラマブル Full および Empty のステータスフラグ

• コンフィギュレーション可能なハンドシェイク信号

• ブロック RAM およびビルトイン FIFO コンフィギュレーション用のハミング符号のエラー挿入および訂正チェック (ECC)

• ブロック RAM FIFO (最大 64 ビットのデータ幅まで) のソフト ECC サポート

• ブロック RAM およびビルトイン FIFO コンフィギュレーションのエンベデッドレジスタオプション

• UltraScale™ アーキテクチャのビルトイン FIFO コンフィギュレーションの動的電力ゲーティングおよび ECC パイプラインレジスタのサポート

AXI FIFO の機能

• FIFO データ幅:

° AXI Stream: 1 から 4096 ビットまで

° AXI4/AXI3: 32、 64.......1024 (2 の倍数) ビット

° AXI4-Lite: 32、 64 ビット

• AXI メモリマップドおよび AXI4-Stream インターフェイスのプロトコル - AXI4、 AXI3、 AXI4-Stream、および AXI4-Lite

• 対称アスペクト比

• 非同期のアクティブ Low リセット

• コンフィギュレーションタイプは選択可能 (FIFO、レジスタスライス、またはパススルーワイヤ)

• メモリタイプは選択可能 (ブロック RAM または分散 RAM)

• アプリケーションタイプは選択可能 (データ FIFO、パケット FIFO、または低レイテンシ FIFO)

° パケット FIFO 機能は、共通/独立クロックの AXI4-Stream FIFO および共有クロックの AXI4/AXI3 FIFO でのみ使用可能です。

• First-Word Fall-Through (FWFT) モードで操作

• AXI 信号の選択、データおよびアドレス幅に応じて FIFO の幅を自動計算

• ブロック RAM FIFO コンフィギュレーションのハミング符号のエラー挿入および訂正チェック (ECC) サポート

• プログラマブル Full/Empty フラグを側帯波信号としてコンフィギュレーション可能

ネイティブ FIFO 機能の概要

クロックのインプリメンテーションおよび操作

FIFO Generator コアでは、書き込みおよび読み出し操作に独立または共通クロックドメインを使用して FIFO をコンフィギュレーションできます。 FIFO Generator コアを独立クロックでコンフィギュレーションする場合は、書き込み




第 1 章: 概要

および読み出しポートにそれぞれ独立したクロックドメインがインプリメントされます。 FIFO Generator コアによりクロックドメイン間の同期化が処理されるので、位相および周波数には何の要件もありません。シングルクロックドメインでデータバッファリングが必要な場合は、 FIFO Generator コアを使用して、そのクロックに最適化したコアを生成できます。

ビルトイン FIFO サポート

FIFO Generator コアでは、 UltraScale、 Zynq®-7000、および 7 シリーズにビルトインされている FIFO マクロがサポートされているので、このビルトイン FIFO の幅と深さの両方をカスケードして、大型の FIFO を作成できるようになっています。ビルトイン FIFO マクロにはインプリメントされないオプションのステータスフラグを作成するには、 FPGA ロジックを使用して、ビルトイン FIFO の機能を拡張できます。たとえば、 PROG_FULL や PROG_EMPTY などのプログラマブルなフラグは、 ALMOSTFULL や ALMOSTEMPTY から派生しています。ビルトイン FIFO マクロにあるエラー訂正チェック (ECC) 機能も使用可能です。周波数要件は、ターゲットにしているデバイスのユーザーガイドを参照してください。

UltraScale アーキテクチャのビルトイン FIFO では、同期リセットのみがサポートされており、次の機能が利用できます。

• 非対称のアスペクト比

• 動的電力ゲーティング

• ECC パイプラインレジスタ

注記: ビルトイン FIFO マクロのシミュレーションライブラリの制限事項は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 [参照 9] を参照してください。

FIFO Generator コアでは、 UltraScale デバイスでより深い FIFO を構築できるよう、低レイテンシのオプションが提供されています。この場合の FIFO のレイテンシは、 [Output Register] オプションが選択されていないのであれば、FIFO18E2/FIFO36E2 プリミティブになります。 [Output Register] が選択されている場合は、レイテンシは 1 増えます。

First-Word Fall-Through (FWFT)

FWFT では、読み出しを発行せずに FIFO から次に使用可能なワードを先読みできます。 FIFO からデータを読み出せるようになると、最初のワードが FIFO から自動的に出力データバス (dout) に現れます。 FWFT は、データへ低レイテンシアクセスが必要なアプリケーション、および読み出されたデータの内容に基づいてスロットルが必要になるアプリケーションで有用です。ブロック RAM、分散 RAM、またはビルトイン FIFO で作成された FIFO には、FWFT のサポートがあります。

FWFT が使用可能かどうかを確認するには、表 1-2 を参照してください。この機能を使用すると、次のような多くのほかの機能の動作に影響します。

• 読み出し操作 (90 ページの「First-Word Fall-Through (FWFT) モードの FIFO 読み出し操作」を参照)。

• プログラマブル Empty (105 ページの「非対称アスペクト比および FWFT」を参照)。

• データカウント (100 ページの「First-Word Fall-Through (FWFT) モードのデータカウント」および 105 ページの「非対称アスペクト比および FWFT」を参照)。

サポートされているメモリタイプ

FIFO Generator コアにより、ブロック RAM、分配 RAM、シフトレジスタ、またはビルトイン FIFO から構築された FIFO がインプリメントされます。またこのコアでは、 FIFO に選択した幅および深さに基づいて、最適なコンフィギュレーションでメモリプリミティブがまとめられます。表 1-1 には、デザイン要件ごとのベストプラクティスがまとめられています。




第 1 章: 概要

非対称アスペクト比のサポート

このコアでは、さまざまな幅の書き込みおよび読み出しポートのある FIFO を生成できるようサポートされており、データ幅の自動変換が可能です。非対称アスペクト比は 1:8 から 8:1 までで、書き込みおよび読み出しのポート幅がサポートされています。この機能は、次の FIFO インプリメンテーションで利用可能です。

• 共通または独立クロックのブロック RAM FIFO (UltraScale、 Zynq-7000、および 7 シリーズのデバイス)

• 共通または独立クロックのビルトイン FIFO (UltraScale デバイスのみ)

ブロック RAM および FIFO マクロのエンベデッドレジスタ

FPGA のブロック RAM および FIFO マクロでは、パフォーマンスを向上させ、マクロにパイプラインレジスタを 1 つ追加するため、エンベデッド出力レジスタが使用できます。この機能は、 FIFO コアに 1 追加レイテンシを追加するか (dout バスおよび VALID 出力)、または FWFT FIFO の出力レジスタをインプリメントする目的で使用可能です。エンベデッドレジスタは、デフォルト値、または共通クロックのビルトイン FIFO 用にユーザーがプログラムした値にリセットできます (dout)。詳細は、 105 ページの「ブロック RAM および FIFO マクロのエンベデッドレジスタ」を参照してください。

エラー挿入および訂正 (ECC) のサポート

ブロック RAM および FIFO マクロには、ビルトインされたエラーの挿入および訂正チェック機能があります。この機能は、ブロック RAM およびビルトイン FIFO で使用可能です。

ネイティブ FIFO のコンフィギュレーションおよびインプリメンテーション

表 1-2 には、サポートされているメモリおよびクロックのコンフィギュレーションが定義されています。

表 1-1: メモリコンフィギュレーションの利点

独立クロック

共通クロック

小型バッファリ

ング

中型から大型バッファリング

ハイパフォーマンス

最小限リソース

ビルトイン FIFO

ブロック RAM

シフトレジスタ

分散 RAM

表 1-2: FIFO のコンフィギュレーション

クロックドメイン

メモリタイプ非対称

アスペクト比

First-wordFall-Through

ECCサポート

エンベデッドレジスタのサポート

共通ブロック RAM (2)

共通分散 RAM

共通シフトレジスタ

共通ビルトイン FIFO (2)

独立ブロック RAM

独立分散 RAM




第 1 章: 概要

一般クロック : ブロック RAM、分散 RAM、シフトレジスタ

このインプリメンテーションでは、ブロック RAM、分散 RAM、またはシフトレジスタを選択でき、書き込みおよび読み出しのデータアクセス用に共通クロックがサポートされます。このコンフィギュレーション用にサポートされている機能セットには、非対称アスペクト比 (異なる書き込みおよび読み出しポートの幅)、ステータスフラグ (Full、 Almost Full、 Empty、 Almost Empty)、しきい値をユーザーが定義して生成されるプログラマブル Empty および Full フラグがあります。

さらに、オプションのハンドシェイクおよびエラーフラグがサポートされていて (書き込みの肯定応答、オーバーフロー、有効、アンダーフロー )、オプションのデータカウントにより、 FIFO のワード数が決まります。また、ブロック RAM および分配 RAM のインプリメンテーションの場合は、コアのリセットに同期または非同期を選択するオプションがあります。ブロック RAM FIFO コンフィギュレーションでは ECC もサポートされます。

一般クロック : ビルトイン FIFO

このインプリメンテーションでは、ビルトイン FIFO を選択でき、書き込みおよび読み出しのデータアクセス用に共通クロックがサポートされます。このコンフィギュレーションでサポートされている機能には、ステータスフラグ (Full および Empty)、しきい値をユーザーが定義して生成されるオプションのプログラマブル Empty および Full フラグ (7 シリーズデバイスの場合は、プログラマブル Full/Empty フラグは直接 ALMOSTFULL/ALMOSTEMPTY フラグに接続されています)。

さらに、オプションのハンドシェイクおよびエラーフラグも使用可能です (書き込みの肯定応答、オーバーフロー、有効、アンダーフロー )。ビルトイン FIFO コンフィギュレーションでは、ビルトイン ECC 機能、および非対称アスペクト比 (さまざまな書き込みおよび読み出しポート幅)、動的電力ゲーティング、 ECC パイプラインレジスタなどの UltraScale デバイスに特化した機能もサポートされています。

独立クロック : ブロック RAM および分散 RAM

このインプリメンテーションでは、ブロック RAM および分散 RAM を選択でき、書き込みおよび読み出しのデータアクセス用に独立クロックドメインがサポートされます。読み出しドメインの操作は読み出しクロックに同期し、書き込みドメインの操作は書き込みクロックに同期します。

このタイプの FIFO 用にサポートされている機能セットには、非対称アスペクト比 (異なる書き込みおよび読み出しポートの幅)、ステータスフラグ (Full、 Almost Full、 Empty、 Almost Empty)、しきい値をユーザーが定義して生成されるプログラマブル Empty および Full フラグがあります。オプションの読み出しデータカウントおよび書き込みデータカウントのインジケーターにより、それぞれのクロックドメインに相対して FIFO のワード数が決まります。さらに、オプションのハンドシェイクおよびエラーフラグも使用可能です (書き込みの肯定応答、オーバーフロー、有効、アンダーフロー )。ブロック RAM FIFO コンフィギュレーションでは ECC もサポートされます。

独立クロック : ビルトイン FIFO

このインプリメンテーションでは、ビルトイン FIFO を選択できます。読み出しドメインの操作は読み出しクロックに同期し、書き込みドメインの操作は書き込みクロックに同期します。

独立ビルトイン FIFO (2) (1)

注記:1. 独立クロックのビルトイン FIFO のエンベデッドレジスタサポートは UltraScale ファミリにのみ提供されています。

2. ザイリンクスでは UltraScale デバイスのみで非対称アスペクト比がサポートされています。 (ビルトイン FIFO の深さは最大 8192 までです)

表 1-2: FIFO のコンフィギュレーション

クロックドメイン

メモリタイプ非対称

アスペクト比

First-wordFall-Through

ECCサポート

エンベデッドレジスタのサポート




第 1 章: 概要

このコンフィギュレーションでサポートされている機能セットには、ステータスフラグ (Full および Empty)、しきい値をユーザーが定義して生成されるオプションのプログラマブル Empty および Full フラグ (7 シリーズデバイスの場合は、プログラマブル Full/Empty フラグは直接 ALMOSTFULL/ALMOSTEMPTY フラグに接続されています)。さらに、オプションのハンドシェイクおよびエラーフラグも使用可能です (書き込みの肯定応答、オーバーフロー、有効、アンダーフロー )。ビルトイン FIFO コンフィギュレーションでは、ビルトイン ECC 機能、および非対称アスペクト比 (さまざまな書き込みおよび読み出しポート幅)、動的電力ゲーティング、 ECC パイプラインレジスタなどの UltraScale デバイスに特化した機能もサポートされています。

FIFO Generator にネイティブな機能の概要

FIFO Generator (v13.1 以降) は、ビルトイン FIFO コンフィギュレーション用のカスケード回路を使用し、そのパフォーマンスを改善するため、 UltraScale/UltraScale+ デバイス用にアップデートされています。このアップデートにより、ビルトイン FIFO 構造のプログラマブル Full/Empty のしきい値の範囲が著しく狭くなっています。有効な範囲を確認するには、 XGUI を開き、ビルトイン FIFO のコンフィギュレーションを選択します。プログラマブル Full の計算は、最終プリミティブ、および最初のプリミティブのプログラマブル Empty に左右されます。

例:

v13.0 以前の FIFO Generator では、図 1-5 に示すように、深さ 4096 x 幅 18 ビットのコンフィギュレーションに FIFO マクロが 2 つ使用されていました。すなわち、プログラマブル Full/Empty のしきい値の値は次のようになっていました。

プログラマブル Full = (1-4094)

プログラマブル Empty = (2-4094) (どちらのプリミティブも 4kx9)

v13.1 以降の FIFO Generator では、図 1-6 に示すように、深さ 4096 x 幅 18 ビットのコンフィギュレーションに FIFO マクロが 2 つ使用されます。すなわち、プログラマブル Full/Empty のしきい値の値は次のようになります。

プログラマブル Full = (2050-4094) (最終プリミティブ)

プログラマブル Empty = (2-2046) (最初のプリミティブ)


図 1-5: プリミティブ (幅)

4kx9 4kx9

1

4096




第 1 章: 概要

注記: 上記で説明した変更が原因で、書き込みから empty および読み出しから Full へのディアサートのレイテンシが変更になる可能性があります。

表 1-3 は、クロックコンフィギュレーションおよびメモリタイプ別にサポートされている FIFO Generator コアの機能をまとめたものです。


図 1-6: プリミティブ (深さ )

表 1-3: FIFO コンフィギュレーションサマリ

FIFO 機能

独立クロック共通クロック

ブロックRAM 分散 RAM ビルト

イン FIFOブロック

RAM分配 RAM、シフ

トレジスタビルトイン FIFO

非対称アスペクト比 (1) (1) (1)

対称アスペクト比

Almost Full

Almost Empty

ハンドシェイク

データカウント

プログラマブル Empty/Full のしきい値

(2) (2)

First-Word Fall-Through (FWFT)

同期リセット (3) (4)

非同期リセット (5) (5) (6) (5) (5) (6)

dout リセット値 (7)

ECC

エンベデッドまたはインターコネクトレジスタ

(8)

エンベデッドおよびインターコネクトレジスタ

ECC パイプラインレジスタ (9) (9)

2kx18

2kx18

1

2048

2049

4096




第 1 章: 概要

ブロック RAM FIFO vs ビルトイン FIFO の使用

ビルトイン FIFO ソリューションは、ビルトイン FIFO マクロ内にあるロジックを利用するためにインプリメントされます。たとえば、 Almost Full、 Almost Empty などいくつかの機能は、このマクロにネイティブなものではなく、このロジックにインプリメントするにはさらに追加ロジックが必要になるためインプリメントされていません。

マクロにネイティブでない機能をインプリメントするのに外部ロジックが追加されるので、ブロック RAM FIFO と比べた場合 (たとえば、ロジックリソースを比較した場合) のビルトイン FIFO インプリメンテーションの利点は減るとベンチマーキングでは示唆されています。特にインプリメントされる FIFO の深さが深くなってしまうので、利点が減ります。ビルトイン FIFO にはない機能を必要とする場合は、ブロック RAM FIFO を使用してデザインをインプリメントすることを強く推奨します。

ネイティブ FIFO インターフェイス信号

次のセクションでは FIFO インターフェイス信号が定義されています。図 1-7 には、独立の書き込みおよび読み出しクロックをサポートする FIFO コアのインターフェイス信号 (標準ポートおよびオプションポートの両方) が説明されています。

動的電力ゲーティング (9) (9)

注記:1. ザイリンクスでは UltraScale デバイスのみで非対称アスペクト比がサポートされています。 (ビルトイン FIFO の深さは最大

8192 までです)。2. ビルトイン FIFO の場合、プログラマブル Empty/Full のしきい値の範囲は、マクロ内部のロジックを利用するために制限され

ています。

3. UltraScale デバイスのみで利用可能です。同期リセット (srst) は wr_clk に同期する必要があります。

4. UltraScale デバイスのみで利用可能です。同期リセット (srst) は clk に同期する必要があります。

5. 分散 RAM およびブロック RAM を使用して構築された FIFO すべてに対し、非同期リセットはオプションです。

6. 非同期リセットは UltraScale のビルトイン FIFO にはサポートされていません。

7. dout リセット値は共通クロックのビルトイン FIFO でのみサポートされています。

8. 独立クロックのビルトイン FIFO のエンベデッドレジスタオプションは UltraScale ファミリにのみ提供されています。「ブロッ

ク RAM および FIFO マクロのエンベデッドレジスタ」を参照してください。 9. UltraScale デバイスのみです。

表 1-3: FIFO コンフィギュレーションサマリ (続き)

FIFO 機能


ブロックRAM 分散 RAM ビルト

イン FIFOブロック

RAM分配 RAM、シフ

トレジスタビルトイン FIFO




第 1 章: 概要

インターフェイス信号: 独立クロックの FIFO

表 1-4 で定義されているように、 rst 信号はコア全体のロジック (書き込みおよび読み出しのクロックドメイン) をリセットさせます。使用前のコアの内部で同期化される非同期入力です。最初のハードウェアリセットはユーザーにより生成されます。

表 1-5 には、独立クロックの FIFO の書き込みインターフェイス信号が定義されています。書き込みインターフェイス信号は、必須信号とオプションの信号に分けられていて、すべての信号は書き込みクロック (wr_clk) に同期します。


図 1-7: 独立クロックの FIFO: インターフェイス信号

Note: Optional ports represented in italics

dout[m:0]

empty

rst

rd_en

rd_clk

prog_full_thresh_assert

prog_full_thresh_negate

wr_rst

prog_full_thresh

Write ClockDomain

Read ClockDomain

full

wr_en

din[n:0]

wr_clk

almost_full

prog_full

wr_ack

overflow

almost_empty

prog_empty

valid

underflow


prog_empty_thresh_negate

rd_rst

PROG_EMPTY_THRESHprog_empty_thresh

表 1-4: 独立クロックの FIFO のリセットおよびスリープ信号

名前方向説明

rst 入力リセット : すべての内部ポインターおよび出力レジスタを初期化する非同期のリセット信号。 UltraScale デバイスのビルトイン FIFO には使用できません。

sleep 入力動的電力ゲーティング。 sleep がアクティブの場合、 FIFO は消費電力モードになります。

注記: UltraScale デバイスのビルトイン FIFO にのみ使用できます。

表 1-5: 独立クロックの FIFO の書き込みインターフェイス信号

名前方向説明

必須

wr_clk 入力書き込みクロック : 書き込みドメインのすべての信号がこのクロックに同期します。




第 1 章: 概要

din[n:0] 入力データ入力: FIFO に書き込むときに使用される入力データバス。

wr_en 入力ライトイネーブル: FIFO がフルでない場合、この信号をアサートすると din のデータが FIFO に書き込まれます。

full 出力フルフラグ: FIFO がフルであることを示します。 FIFO がフルの場合は書き込み要求は無視されるので、 FIFO がフルのときに書き込みを要求しても FIFO の内容が破損することはありません。

オプション

wr_rst 入力書き込みリセット : 書き込みクロックに同期。これがアサートされると、書き込みクロックドメインのすべての内部ポインターおよびフラグが初期化されます。

almost_full 出力ほぼフル: あと 1 回書き込みを実行すると FIFO がフルになることを示します。

prog_full(1)出力プログラマブル Full: FIFO のワード数がアサートしきい値以上の

とき、この信号がアサートされます。 FIFO のワード数が二ゲートしきい値未満のとき、ディアサートされます。

wr_data_count [d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、 FIFO のワード数が少なくレポートされないようにします。ただし、wr_clk/clk の立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。 D が log2(FIFO depth)-1 未満の場合、最下位ビットが削除され、バスは切り捨てられます。注記: wr_data_count は UltraScale デバイスにも使用可能です。その場合、

[Asymmetric Port Width] オプションがイネーブルになっているときに共通

クロックのブロック RAM ベースの FIFO が使用されます。

wr_ack 出力書き込み肯定応答: この信号は、その前のクロックサイクル間で書き込み要求 (wr_en) が承認されたことを示します。

overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求 (wr_en) が拒否されたことを示します。オーバーフローが発生しても、 FIFO の内容が破損することはありません。

prog_full_thresh 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。アサートを設定し、しきい値を同じ値に二ゲートさせるか (prog_full_thresh を使用)、またはこれらの値を独立制御するか (prog_full_thresh_assert および prog_full_thresh_negate を使用) のいずれかを選択できます。

prog_full_thresh_assert 入力プログラマブル Full しきい値アサート : この信号は、プログラマブル Full フラグの上位しきい値を設定するのに使用されます。しきい値はこの信号がアサートされたときに定義されます。しきい値はリセット中に回路内でダイナミックに設定されます。値の有効範囲は Vivado IDE を参照してください。 (1)

表 1-5: 独立クロックの FIFO の書き込みインターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

表 1-6 には、独立クロックの FIFO の読み出しインターフェイス信号が定義されています。読み出しインターフェイス信号は、必須信号とオプションの信号に分けられていて、すべての信号は読み出しクロック (rd_clk) に同期します。

prog_full_thresh_negate 入力プログラマブル Full しきい値二ゲート : この信号は、プログラマブル Full フラグの下位しきい値を設定するのに使用されます。しきい値はこの信号がディアサートされたときに定義されます。しきい値はリセット中に回路内でダイナミックに設定されます。値の有効範囲は Vivado IDE を参照してください。 (2)

injectsbiterr 入力 ECC 機能が FIFO マクロのブロック RAM 上で使用される場合、シングルビットエラーが挿入されます。

injectdbiterr 入力 ECC 機能が FIFO マクロのブロック RAM 上で使用される場合、ダブルビットエラーを挿入します。

wr_rst_busy 出力この信号がアサートされると、書き込みドメインがリセットステートであることを示します。


注記:1. ビルトイン FIFO コンフィギュレーションを使用する 7 シリーズデバイスの場合、この信号は、 FIFO18E1/FIFO36E1 プリミ

ティブの Almost Full 信号に接続されます。

2. Vivado IDE にある値の有効な範囲は、選択内容によってはグレー表示になっていても、実際の値です。

表 1-6: 独立クロックの FIFO の読み出しインターフェイス信号

名前方向説明

必須

rd_rst 入力読み出しリセット : 読み出しクロックに同期。これがアサートされると、読み出しクロックドメインのすべての内部ポインター、フラグ、出力レジスタが初期化されます。

rd_clk 入力読み出しクロック : 読み出しドメインのすべての信号がこのクロックに同期します。

dout[m:0] 出力データ出力: FIFO を読み出すときに駆動される出力データバス。

rd_en 入力リードイネーブル: FIFO が空でない場合、この信号をアサートすると、 FIFO からデータが読み出されます (dout で出力)。

empty 出力空フラグ: FIFO が空であることを示します。 FIFO が空の場合は読み出し要求は無視されるので、 FIFO が空のときに読み出しを要求しても FIFO が破損することはありません。

オプション

almost_empty 出力 Almost Empty フラグ: この信号がアサートされると、FIFO には 1 ワードしか残っておらず、ほぼ空であることを示します。

prog_empty(1)出力プログラマブル Empty: FIFO のワード数がアサートしきい値以

下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値を超えると、ディアサートされます。

表 1-5: 独立クロックの FIFO の書き込みインターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

rd_data_count [c:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、 rd_clk/clk の立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。 C が log2(FIFO depth)-1 未満の場合、最下位ビットが削除され、バスは切り捨てられます。

注記: rd_data_count は UltraScale デバイスにも使用可能です。その場合、

[Asymmetric Port Width] オプションがイネーブルになっているときに共

通クロックのブロック RAM ベースの FIFO が使用されます。

valid 出力有効: この信号は有効データが出力バス (dout) で使用可能であることを示します。

underflow 出力アンダーフロー : 前のクロックサイクルで FIFO が空であったために読み出し要求 (rd_en) が却下されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。

prog_empty_thresh 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。アサートを設定し、しきい値を同じ値に二ゲートさせるか (prog_empty_thresh を使用)、またはこれらの値を独立制御するか (prog_empty_thresh_assert および prog_empty_thresh_negate を使用) のいずれかを選択できます。

prog_empty_thresh_assert 入力プログラマブル Empty しきい値アサート : この信号は、プログラマブル Empty フラグの下位しきい値を設定するのに使用されます。しきい値はこの信号がアサートされたときに定義されます。しきい値はリセット中に回路内でダイナミックに設定されます。値の有効範囲は Vivado IDE を参照してください。 (2)

prog_empty_thresh_negate 入力プログラマブル Empty しきい値二ゲート : この信号は、プログラマブル Empty フラグの上位しきい値を設定するのに使用されます。しきい値はこの信号がディアサートされたときに定義されます。しきい値はリセット中に回路内でダイナミックに設定されます。値の有効範囲は Vivado IDE を参照してください。 (2)

sbiterr 出力シングルビットエラー : ECC デコーダーにより、ブロック RAM またはビルトイン FIFO マクロにシングルビットエラーが検出されて訂正されたことを示します。

dbiterr 出力ダブルビットエラー : ECC デコーダーにより、ブロック RAM またはビルトイン FIFO マクロにダブルビットエラーが検出されて訂正されたこと、 FIFO コアのデータが破損していることを示します。

rd_rst_busy 出力この信号がアサートされると、読み出しドメインがリセットステートであることを示します。





表 1-6: 独立クロックの FIFO の読み出しインターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

インターフェイス信号: 共通クロックの FIFO

表 1-7 には、共通の書き込みおよび読み出しクロックの FIFO のインターフェイス信号が定義されており、標準およびオプションのインターフェイス信号に分けられています。すべての信号 (非同期リセットを除く ) は共通クロック (clk) に同期します。ユーザーには、分散またはブロック RAM の FIFO インプリメンテーションに対し、同期または非同期のリセットを選択するオプションがあります。

表 1-7: インターフェイス信号: 共通クロックの FIFO

名前方向説明

必須

rst 入力リセット : すべての内部ポインターおよび出力レジスタを初期化する非同期のリセット。 UltraScale デバイスのビルトイン FIFO には使用できません。

srst 入力同期リセット : すべての内部ポインターおよび出力レジスタを初期化する同期リセット。 UltraScale デバイスの場合、 FIFO では UltraScale デバイスのリセットシーケンスメカニズムが使用されます。

clk 入力クロック : 書き込みおよび読み出しドメインのすべての信号がこのクロックに同期します。

din[n:0] 入力データ入力: FIFO に書き込むときに使用される入力データバス。

wr_en 入力ライトイネーブル: FIFO がフルでない場合、この信号をアサートすると din のデータが FIFO に書き込まれます。

full 出力フルフラグ: FIFO がフルであることを示します。 FIFO がフルの場合は書き込み要求は無視されるので、 FIFO がフルのときに書き込みを要求しても FIFO の内容が破損することはありません。

dout[m:0] 出力データ出力: FIFO を読み出すときに駆動される出力データバス。

rd_en 入力リードイネーブル: FIFO が空でない場合、この信号をアサートすると、 FIFO からデータが読み出されます (dout で出力)。

empty 出力空フラグ: FIFO が空であることを示します。 FIFO が空の場合は読み出し要求は無視されるので、 FIFO が空のときに読み出しを要求しても FIFO が破損することはありません。

オプション

data_count [c:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。 C が log2(FIFO depth)-1 未満の場合、最下位ビットが削除され、バスは切り捨てられます。

almost_full 出力ほぼフル: あと 1 回書き込みを実行すると FIFO がフルになることを示します。

prog_full(1)出力プログラマブル Full: FIFO のワード数がアサートしきい値以上の

とき、この信号がアサートされます。 FIFO のワード数が二ゲートしきい値未満のとき、ディアサートされます。

wr_ack 出力書き込み肯定応答: この信号は、その前のクロックサイクル間で書き込みリクエスト (wr_en) が承認されたことを示します。

overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込みリクエスト (wr_en) が拒否されたことを示します。FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。




第 1 章: 概要

prog_full_thresh 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の設定に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。アサートを設定し、しきい値を同じ値に二ゲートさせるか (prog_full_thresh を使用)、またはこれらの値を独立制御するか (prog_full_thresh_assert および prog_full_thresh_negate を使用) のいずれかを選択できます。

prog_full_thresh_assert 入力プログラマブル Full しきい値アサート : この信号は、プログラマブル Full フラグの上位しきい値を設定するのに使用されます。しきい値はこの信号がアサートされたときに定義されます。しきい値はリセット中に回路内でダイナミックに設定されます。値の有効範囲は Vivado IDE を参照してください。 (2)

prog_full_thresh_negate 入力プログラマブル Full しきい値二ゲート : この信号は、プログラマブル Full フラグの下位しきい値を設定するのに使用されます。しきい値はこの信号がディアサートされたときに定義されます。しきい値はリセット中に回路内でダイナミックに設定されます。値の有効範囲は Vivado IDE を参照してください。 (2)

almost_empty 出力 Almost Empty フラグ: この信号がアサートされると、FIFO には 1 ワードしか残っておらず、ほぼ空であることを示します。

prog_empty(3)出力プログラマブル Empty: FIFO のワード数がアサートしきい値以

下になると、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

valid 出力有効: この信号は有効データが出力バス (dout) で使用可能であることを示します。

underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求 (rd_en) が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。

prog_empty_thresh 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の設定に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。アサートを設定し、しきい値を同じ値に二ゲートさせるか (prog_empty_thresh を使用)、またはこれらの値を独立制御するか (prog_empty_thresh_assert および prog_empty_thresh_negate を使用) のいずれかを選択できます。

prog_empty_thresh_assert 入力プログラマブル Empty しきい値アサート : この信号は、プログラマブル Empty フラグの下位しきい値を設定するのに使用されます。しきい値はこの信号がアサートされたときに定義されます。しきい値はリセット中に回路内でダイナミックに設定されます。

prog_empty_thresh_negate 入力プログラマブル Empty しきい値二ゲート : この信号は、プログラマブル Empty フラグの上位しきい値を設定するのに使用されます。しきい値はこの信号がディアサートされたときに定義されます。しきい値はリセット中に回路内でダイナミックに設定されます。

sbiterr 出力シングルビットエラー : ECC デコーダーでシングルビットエラーが検出され、修正されたことを示します。

表 1-7: インターフェイス信号: 共通クロックの FIFO (続き)

名前方向説明




第 1 章: 概要

AXI FIFO 機能の概要

読み出しおよび書き込みチャネル用に独立した FIFO の簡単な統合

AXI メモリマップドインターフェイスの場合、 AXI により書き込みチャネルおよび読み出しチャネルが指定されます。書き込みチャネルには、書き込みアドレスチャネル、書き込みデータチャネル、書き込み応答チャネルが含まれます。読み出しチャネルには、読み出しアドレスチャネルおよび読み出しデータチャネルが含まれます。 FIFO Generator コアには、 AXI メモリマップドに対し、書き込みチャネルか読み出しチャネル、またはその両方を生成する機能があります。書き込みチャネル用に 3 つの FIFO、読み出しチャネル用に 2 つの FIFO が統合されています。書き込みチャネルと読み出しチャネルの両方が選択されている場合は、 FIFO Generator コアにより 5 つの独立した FIFO が統合されます。

AXI メモリマップドインターフェイスの場合、 FIFO Generator コアには図 1-8 に示すように、チャネルごとに独立した FIFO をインプリメントできる機能があります。チャネルごとに、ブロック RAM、分散 RAM、またはビルトイン FIFO を生成するよう、個別にコアをコンフィギュレーションできます。各 FIFO の深さも、個別にコンフィギュレーションできます。

dbiterr 出力ダブルビットエラー: ECC デコーダーでダブルビットエラーが検出され、 FIFO コアのデータが破損していることを示します。

injectsbiterr 入力 ECC 機能が使用される場合、シングルビットエラーが挿入されます。詳細は、第 3 章, “コアを使用した設計.” を参照してください。

injectdbiterr 入力 ECC 機能が使用される場合、ダブルビットエラーが挿入されます。詳細は、第 3 章, “コアを使用した設計.” を参照してください。

sleep 入力動的シャットダウンによる消費電力削減。 sleep がアクティブの場合、 FIFO は消費電力モードになります。


wr_rst_busy 出力この信号がアサートされると、書き込みドメインがリセットステートであることを示します。

注記: UltraScale デバイスのビルトイン FIFO、共通クロックのブロック RAM、分散 RAM、シフトレジスタ FIFO (同期リセット ) にのみ使用可

能です。

rd_rst_busy 出力この信号がアサートされると、読み出しドメインがリセットステートであることを示します。

注記: UltraScale デバイスのビルトイン FIFO、共通クロックのブロック RAM、分散 RAM、シフトレジスタ FIFO (同期リセット ) にのみ使用可

能です。




3. ビルトイン FIFO コンフィギュレーションを使用する 7 シリーズデバイスの場合、この信号は、 FIFO18E1/FIFO36E1 プリミ

ティブの Almost Empty 信号に接続されます。

表 1-7: インターフェイス信号: 共通クロックの FIFO (続き)

名前方向説明




第 1 章: 概要

クロックおよびリセットのインプリメンテーションおよび操作

AXI4-Stream および AXI メモリマップドインターフェイスの場合、インスタンシエートされた FIFO すべての間で、クロックおよび非同期のアクティブ Low のリセット信号が共有されます (図 1-8)。さらに、インスタンシエートされたすべての FIFO で、独立クロックまたは共有クロックの操作がサポート可能です。

FIFO Generator コアを独立クロックでコンフィギュレーションする場合は、書き込みおよび読み出しポートにそれぞれ独立したクロックドメインがインプリメントされます。 FIFO Generator コアによりクロックドメイン間の同期化が処理されるので、位相および周波数には何の要件もありません。シングルクロックドメインでデータバッファリングが必要な場合は、 FIFO Generator コアを使用し、共通クロックオプションを選択して、シングルクロック用に最適化されたコアを生成できます。

FIFO の幅の自動計算

AXI FIFO では、 FIFO の読み出しおよび書き込みポートに対称幅がサポートされています。 AXI FIFO の幅は、選択されているインターフェイスタイプ (AXI4-Stream または AXI メモリマップド )、そのインターフェイス内でユーザーが選択した信号および信号幅によって決まります。 AXI FIFO の幅は、各チャネルのすべての信号の幅を集約して、自動的に計算されます。


図 1-8: AXI メモリマップド FIFO のブロック図

Write Clock Domain

Read Clock Domain

Write Clock Domain

Read Clock Domain

Write Clock Domain

Write Clock Domain

Read Clock Domain

Write Clock Domain

VALID

READY

CHANNEL INFO

VALID

READY

CHANNEL INFO

VALID

READY

CHANNEL INFO

VALID

READY

CHANNEL INFO

VALID

READY

CHANNEL INFO

VALID

READY

CHANNEL INFO

VALID

READY

CHANNEL INFO

VALID

READY

CHANNEL INFO

VALID

READY

CHANNEL INFO

VALID

READY

CHANNEL INFO

Read Clock Domain

Read Clock Domain

S_ACLK

S_ARESETN

Write Address Channel

Write Data Channel

Write Response

Channel

Read Address Channel

Read Response

Channel

Write Channels

Read Channels

Write Address Channel

Write Data Channel

Write Response Channel

Read Address Channel

Read Response Channel

Write Channels

Read Channels

M_ACLK

OptionalMandatoryDS317_09_081210




第 1 章: 概要

サポートされているコンフィギュレーション、メモリおよびアプリケーションのタイプ

FIFO Generator コアでは、 FIFO、レジスタスライス、パススルーワイヤの中からコンフィギュレーションを選択できます。このコアにより、ブロック RAM または分配 RAM のメモリタイプから構築された FIFO がインプリメントされます。どのアプリケーションタイプ (データ FIFO、パケット FIFO、または低レイテンシ FIFO) が選択されているかによりますが、 FIFO の計算された幅と、選択されている深さに基づいて、コアにより 1 つの最適なコンフィギュレーションにメモリプリミティブがまとめられます。

レジスタスライス

各 AXI チャネルで情報は 1 方向にのみ転送されるので、さまざまなチャネル間の関係を固定するための要件はありません。このため、どのチャネルにもレジスタスライスは挿入できますが、これを挿入すると 1 サイクルのレイテンシが追加されてしまいます。ただし、レジスタスライスを挿入することにより、最大動作周波数を得ることができます。

このコアには、 1) 完全にレジスタ化されたレジスタスライス (2 段のパイプラインレジスタ )、 2) ライトウェイトのレジスタスライス (1 段のパイプラインレジスタ ) という 2 つのオプションがあります。

パススルーワイヤ

このコアでは、 AXI メモリマップドインターフェイスにパススルーワイヤオプションを提供し、すべての入力信号を出力へパススルーします。

パケット FIFO

パケット FIFO コンフィギュレーションは、パケットの終わり (最終ビート ) が受信されるまで、パケットの開始 (バースト ) 転送を遅らせます。つまり、マスター側で転送がひとたび始まると、割り込まれることなくデータを使用できるので、ソース側での AXI データチャネルの停止を避けることができます。これは、データ転送がマスターデバイスから開始するアプリケーションで重宝します。たとえば、ダウンストリーム AXI スイッチ、または高帯域メモリなどのスレーブデスティネーションよりも低いデータレートで動作するリアルタイム信号チャネルなどが例として挙げられます。

このパケット FIFO の原理は、 AXI4/AXI3 メモリマップドバーストトランザクション (書き込みと読み出しの両方) と、 AXI4-Stream パケット転送の両方に当てはまります。この機能は、メモリマップドの書き込みおよびストリーム転送の動作を指して、「ストアアンドフォワード」と呼ばれることもあります。メモリマップドの読み出しの場合、 AR チャネルトランザクションで予測されるように、読み出しデータパケット全体を割り込まれることなくため込むのに十分な空きが FIFO に出るまで、トランザクションを遅らせます。読み出しトランザクションは、実際には RLAST 信号に依存しません。

パケット FIFO 機能は、共通クロックの AXI4/AXI3 コンフィギュレーション、および共通/独立クロックの AXI4-Stream コンフィギュレーションでサポートされています。 AXI4-Lite コンフィギュレーションではサポートされていません。

AXI4-Stream パケット FIFO

FIFO Generator コアでは AXI4-Stream パケット FIFO 機能に AXI4-Stream インターフェイスが使用されます。 FIFO Generator コアは、 AXI4-Stream のスレーブ側で完了パケット (tlast) を受信したとき、または AXI4-Stream FIFO がいっぱいになったとき、 AXI4-Stream のマスター側に tvalid を表示します。 FIFO が full になったためにマスター側に tvalid が表示されるのはまれなケースです。その場合、パケット FIFO は標準的な FWFT FIFO として機能し、スレーブ側が tlast を受信するまで、スレーブで受信したデータをマスターに送信します。

AXI4/AXI3 パケット FIFO

FIFO Generator コアでは、 AXI4/AXI3 パケット FIFO 機能に AXI メモリマップドインターフェイスが使用されます (書き込みおよび読み出しの両方で)。




第 1 章: 概要

• パケット FIFO (書き込みチャネル): FIFO Generator コアは、AXI 書き込みチャネルのスレーブ側が完了パケット (wlast) を受信すると、 AXI AW チャネルのマスター側が awvalid を表示します。 AXI 書き込みチャネルのスレーブ側が要求された転送に必要なデータをすべて受信するまで、 AXI 書き込みアドレスチャネルに AW 転送がポストされないよう、書き込みチャネルのパケット FIFO は書き込みアドレスチャネルとカップリングします。書き込みチャネルの深さの最小値は 512 に設定されているので、書き込みチャネルのパケット FIFO は、最長のパケットを 2 つ保持できます。

• パケット FIFO (読み出しチャネル): FIFO Generator コアは、AXI 読み出しチャネルのマスター側が完了パケット (rlast) を受信すると、 AXI 読み出しチャネルのスレーブ側が rvalid を表示します。関連付けられているデータを格納するだけの十分な空きがパケット FIFO にない場合、 AXI 読み出しアドレスチャネルに AR 転送がポストされないよう、読み出しチャネルのパケット FIFO は読み出しアドレスチャネルとカップリングします。読み出しチャネルの深さの最小値は 512 に設定されているので、読み出しチャネルのパケット FIFO は、最長のパケットを 2 つ保持できます。

低レイテンシ FIFO

このコアには、共通クロックモードのメモリマップドインターフェイスおよび AXI4-Stream インターフェイスに低レイテンシ FIFO のオプションがあります。このモードでは、レイテンシは 1 になります。

エラー挿入および訂正 (ECC) のサポート

ブロック RAM マクロには、ビルトインされたエラーの挿入および訂正チェック機能があります。この機能は、共通クロックおよび独立クロックのブロック RAM FIFO で使用可能です。

エラー挿入およびエラー訂正の詳細は、第 3 章の「ビルトインのエラー訂正チェック」を参照してください。

書き込み操作用の AXI スレーブインターフェイス

AXI FIFO は、書き込み操作用の AXI スレーブインターフェイスを提供します。図 1-4 にあるように、 AXI マスターは INFOMATION および VALID 信号を供給し、 AXI FIFO は READY 信号をアサートすることでその INFORMATION を受け入れます。 READY 信号は FIFO がいっぱいになるときにのみ、ディアサートされます。

読み出し操作用の AXI スレーブインターフェイス

AXI FIFO は、読み出し操作用の AXI マスターインターフェイスを提供します。図 1-4 にあるように、 AXI FIFO は INFORMATION および VALID 信号を提供し、 AXI スレーブインターフェイスからアサートされた READY 信号が検出されると、 AXI FIFO はバスに次の INFORMATION を表示させます。 VALID 信号は FIFO が空のときにのみ、ディアサートされます。




第 1 章: 概要

AXI FIFO 機能のまとめ

表 1-8 は、クロックコンフィギュレーションおよびメモリタイプ別にサポートされている FIFO Generator コアの機能をまとめたものです。

表 1-8: AXI FIFO コンフィギュレーションサマリ

FIFO オプション

共通クロック独立クロック

ブロック RAM/ビルトイン

分散メモリブロック RAM/ビルトイ

ン分散メモリ

Full(1) ü ü ü ü

プログラマブル Full(2)

ü ü ü ü

Empty(3) ü ü ü ü

プログラマブル Empty(2)

ü ü ü ü

データカウント (4) ü ü ü ü

ECC ü ü

注記:1. IDE の [Handshake Flag Options] により、 s_axis_tready/s_axi_awready/s_axi_wready/m_axi_bready/s_axi_arready/m_axi_rready にマッ

プされます。

2. IDE のオプションにより、側帯波信号として提供されます。

3. IDE の [Handshake Flag Options] により、 m_axis_tvalid/m_axi_awvalid/m_axi_wvalid/s_axi_bvalid/m_axi_arvalid/s_axi_rvalid にマッ

プされます。

4. ビルトイン FIFO ではデータカウント機能はサポートされていません。




第 1 章: 概要

AXI FIFO インターフェイス信号

次のセクションでは AXI FIFO インターフェイス信号が定義されています。

s_axis_tready、 s_axi_awready、 s_axi_wready、 m_axi_bready、 s_axi_arready、および m_axi_rready は、リセットウィンドウ外では 1 です。予期しない動作を避けるため、リセットウィンドウ内では何もトランザクションを実行しないでください。

注記: リセットウィンドウ: リセット期間 + 再低速の 60 クロックサイクル。

グローバル信号

表 1-9 は、 AXI FIFO のグローバルインターフェイス信号を定義しています。

s_aresetn 信号により、コアロジック全体がリセットされます。これは、アクティブ Low の非同期入力で、使用前にコア内部で同期しています。最初のハードウェアリセットはユーザーにより生成されます。

AXI4-Stream FIFO インターフェイス信号

表 1-10 は AXI4-Stream FIFO インターフェイス信号を定義しています。

表 1-9: AXI FIFO - グローバルインターフェイス信号

名前方向説明

FIFO クロックおよびリセット入力にマップされているグローバルクロックおよびリセット信号

m_aclk 入力グローバルマスターインターフェイスクロック : AXI FIFO のマスターインターフェイスのすべての信号が m_aclk に同期しています。

s_aclk 入力グローバルスレーブインターフェイスクロック : このクロックの立ち上がりエッジですべての信号がサンプルされます。

s_aresetn 入力グローバルリセット : この信号はアクティブ Low です。

FIFO の wr_en および rd_en 入力でゲートされているクロックイネーブル信号

s_aclk_en 入力 FIFO の wr_en 信号でゲートされているスレーブのクロックイネーブル

m_aclk_en 入力 FIFO の rd_en 信号でゲートされているスレーブのクロックイネーブル

表 1-10: AXI4-Stream FIFO インターフェイス信号

名前方向説明

AXI4-Stream インターフェイス: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axis_tvalid 入力 TVALID: マスターが有効な転送を駆動していることを示します。 TVALID と TREADY の両方がアサートされると転送が実行されます。

s_axis_tready 出力 TREADY: 現在のサイクルでスレーブが転送を受信できることを示します。

AXI4-Stream インターフェイス: FIFO データ入力 (din) バスにマップされる Infomation 信号

s_axis_tdata[m-1:0] 入力 TDATA: インターフェイスを通過するデータを供給するために使用されるプライマリペイロード。データペイロードの幅はバイトの整数倍です。




第 1 章: 概要

s_axis_tstrb[m/8-1:0] 入力 TSTRB: TDATA の関連バイトの内容がデータバイトとして処理されるか位置バイトとして処理されるかどうかを示すバイト修飾子。 64 ビットデータの場合は、ビット 0 がデータの最下位バイト、ビット 7 が最上位バイトに対応します。

例:• STROBE[0] = 1b、 DATA[7:0] は有効

• STROBE[7] = 0b、 DATA[63:56] は無効

s_axis_tkeep[m/8-1:0] 入力 TKEEP: TDATA の関連バイトの内容がデータストリームの一部として処理されるかどうかを示すバイト修飾子。 TKEEP バイト修飾子がディアサートされている関連バイトはヌルバイトであり、データストリームから削除できます。 64 ビットデータの場合は、ビット 0 がデータの最下位バイト、ビット 7 が最上位バイトに対応します。

例:• KEEP[0] = 1b、 DATA[7:0] は NULL バイト

• KEEP [7] = 0b、 DATA[63:56] は NULL バイトでない

s_axis_tlast 入力 TLAST: パケットの境界を示します。

s_axis_tid[m:0] 入力 TID: データの異なるストリームを表すデータストリーム識別子。

s_axis_tdest[m:0] 入力 TDEST: データストリームの配線情報を示します。

s_axis_tuser[m:0] 入力 TUSER: データストリームと共に送信可能なユーザー定義の側帯波情報。

AXI4-Stream インターフェイス: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axis_tvalid 出力 TVALID: マスターが有効な転送を駆動していることを示します。 tvalid および tready の両方がアサートされると転送が開始されます。

m_axis_tready 入力 TREADY: 現在のサイクルでスレーブが転送を受信できることを示します。

AXI4-Stream インターフェイス: FIFO データ出力 (dout) バスから派生する Infomation 信号

m_axis_tdata[m-1:0] 出力 TDATA: インターフェイスを通過するデータを供給するために使用されるプライマリペイロード。データペイロードの幅はバイトの整数倍です。

m_axis_tstrb[m/8-1:0] 出力 TSTRB: TDATA の関連バイトの内容がデータバイトとして処理されるか位置バイトとして処理されるかどうかを示すバイト修飾子。 64 ビットデータの場合は、ビット 0 がデータの最下位バイト、ビット 7 が最上位バイトに対応します。例:• STROBE[0] = 1b、 DATA[7:0] は有効


表 1-10: AXI4-Stream FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

m_axis_tkeep[m/8-1:0] 出力 TKEEP: TDATA の関連バイトの内容がデータストリームの一部として処理されるかどうかを示すバイト修飾子。 TKEEP バイト修飾子がディアサートされている関連バイトはヌルバイトであり、データストリームから削除できます。 64 ビットデータの場合は、ビット 0 がデータの最下位バイト、ビット 7 が最上位バイトに対応します。例:• KEEP[0] = 1b、 DATA[7:0] は NULL バイト

• KEEP [7] = 0b、 DATA[63:56] は NULL バイトでない

m_axis_tlast 出力 TLAST: パケットの境界を示します。

m_axis_tid[m:0] 出力 TID: データの異なるストリームを表すデータストリーム識別子。

m_axis_tdest[m:0] 出力 TDEST。データストリームの情報を配線します。

m_axis_tuser[m:0] 出力 TUSER: データストリームと共に送信可能なユーザー定義の側帯波情報。

AXI4-Stream FIFO: オプションの側帯波信号

axis_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。 D = log2(FIFO depth)-1

axis_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。

D = log2(FIFO depth)-1

axis_injectsbiterr 入力シングルビットエラーの挿入: ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axis_injectdbiterr 入力ダブルビットエラーの挿入: ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

axis_sbiterr 出力シングルビットエラー: ECC デコーダーによりシングルビットエラーが検出されて訂正されたことを示します。

axis_dbiterr 出力ダブルビットエラー : ECC デコーダーによりダブルビットエラーが検出されて訂正されたこと、 FIFO コアのデータが破損していることを示します。

axis_overflow 出力オーバーフロー : その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。

注記: FIFO がいっぱいのときは、コアにより追加書き込みが許可されないので、この信号の値は定数値 0 になる場合があります。

axis_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、 FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。

D = log2(FIFO depth)+1


名前方向説明




第 1 章: 概要

AXI4/AXI3 FIFO インターフェイス信号

書き込みチャネル

表 1-11 は、書き込みアドレスチャネルの AXI4/AXI3 FIFO インターフェイス信号を定義しています。

axis_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。

注記: FIFO が空のときは、コアにより追加読み出しが許可されないので、この信号の値は定数値 0 になる場合があります。

axis_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


axis_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axis_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axis_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

表 1-11: AXI4/AXI3 書き込みアドレスチャネルの FIFO インターフェイス信号

名前方向説明

AXI4/AXI3 インターフェイスの書き込みアドレスチャネル: FIFO データ入力 (din) バスにマップされる Infomation 信号

s_axi_awid[m:0] 入力書き込みアドレス ID: 信号の書き込みアドレスグループの ID タグ。

s_axi_awaddr[m:0] 入力書き込みアドレス : 書き込みアドレスバスにより、書き込みバーストトランザクションの最初の転送のアドレスが決まります。関連付けられている制御信号は、このバーストの残りの転送のアドレスを決めるのに使用されます。

s_axi_awlen[7:0](1)入力バーストの長さ : バーストの長さは 1 つのバーストに含ま

れる転送の数によって決まります。この長さによって、アドレスに関連付けられているデータ転送数が決まります。

s_axi_awsize[2:0] 入力バーストサイズ: バーストの各転送のサイズです。どのバイトレーンがアップデートされるのかはバイトレーンのストローブで決まります。


名前方向説明




第 1 章: 概要

s_axi_awburst[1:0] 入力バーストタイプ: サイズ情報と併せ、バーストタイプによって、バースト内の各転送のアドレスがどのように計算されるが決まります。

s_axi_awlock[1:0](2)入力ロックタイプ: 転送の不可分な特性についての追加情報を

提供します。

s_axi_awcache[3:0] 入力キャッシュタイプ: バッファー可能、キャッシュ可能、ライトスルー、ライトバックのいずれなのかを示し、トランザクションの属性を割り当てます。

s_axi_awprot[2:0] 入力プロテクションタイプ: トランザクションのセキュリティレベルが、標準、特権、セキュアのどれなのかを示し、そのトランザクションがデータアクセスなのか、命令アクセスなのかを示します。

s_axi_awqos[3:0] 入力サービスの品質 (QoS): 各書き込みトランザクションの書き込みアドレスチャネルで送信されます。

s_axi_awregion[3:0](3)入力領域 ID: 各書き込みトランザクションの書き込みアドレス

チャネルで送信されます。

s_axi_awuser[m:0] 入力書き込みアドレスチャネルのユーザー

AXI4/AXI3 インターフェイスの書き込みアドレスチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_awvalid 入力書き込みアドレス有効: 有効な書き込みアドレスおよび制御情報が使用可能であることを示します。 • 1 = アドレスおよび制御情報が使用可能。

• 0 = アドレスおよび制御情報が使用可能でない。アドレスおよび制御情報は、アドレスの肯定応答信号 (awready) が High になるまで、安定状態を保ちます。

s_axi_awready 出力書き込みアドレス準備完了: スレーブでアドレスおよび関連の制御信号を受信できる準備が整ったことを示します。

• 1 = スレーブ準備完了。

• 0 = スレーブの準備ができていない。

AXI4/AXI3 インターフェイスの書き込みアドレスチャネル: FIFO データ出力 (dout) バスから派生する Infomation 信号

m_axi_awid[m:0] 出力書き込みアドレス ID: 信号の書き込みアドレスグループの ID タグ。

m_axi_awaddr[m:0] 出力書き込みアドレス : 書き込みアドレスバスにより、書き込みバーストトランザクションの最初の転送のアドレスが決まります。関連付けられている制御信号は、このバーストの残りの転送のアドレスを決めるのに使用されます。

m_axi_awlen[7:0](1)出力バーストの長さ : バーストの長さは 1 つのバーストに含ま

れる転送の数によって決まります。この長さによって、アドレスに関連付けられているデータ転送数が決まります。

m_axi_awsize[2:0] 出力バーストサイズ: バーストの各転送のサイズです。どのバイトレーンがアップデートされるのかはバイトレーンのストローブで決まります。

m_axi_awburst[1:0] 出力バーストタイプ: サイズ情報と併せ、バーストタイプによって、バースト内の各転送のアドレスがどのように計算されるが決まります。

表 1-11: AXI4/AXI3 書き込みアドレスチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

m_axi_awlock[1:0](2)出力ロックタイプ: 転送の不可分な特性についての追加情報を

提供します。

m_axi_awcache[3:0] 出力キャッシュタイプ: バッファー可能、キャッシュ可能、ライトスルー、ライトバックのいずれなのかを示し、トランザクションの属性を割り当てます。

m_axi_awprot[2:0] 出力プロテクションタイプ: トランザクションのセキュリティレベルが、標準、特権、セキュアのどれなのかを示し、そのトランザクションがデータアクセスなのか、命令アクセスなのかを示します。

m_axi_awqos[3:0] 出力サービスの品質 (QoS): 各書き込みトランザクションの書き込みアドレスチャネルで送信されます。

m_axi_awregion[3:0](3)出力領域 ID: 各書き込みトランザクションの書き込みアドレス


m_axi_awuser[m:0] 出力書き込みアドレスチャネルのユーザー

AXI4/AXI3 インターフェイスの書き込みアドレスチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_awvalid 出力書き込みアドレス有効: 有効な書き込みアドレスおよび制御情報が使用可能であることを示します。 • 1 = アドレスおよび制御情報は利用可能 • 0 = アドレスおよび制御情報は利用不可アドレスおよび制御情報は、アドレスの肯定応答信号 (awready) が High になるまで、安定状態を保ちます。

m_axi_awready 入力書き込みアドレス準備完了: スレーブでアドレスおよび関連の制御信号を受信できる準備が整ったことを示します。

• 1 = スレーブ準備完了。


AXI4/AXI3 書き込みアドレスチャネルの FIFO: オプションの側帯波信号

axi_aw_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_aw_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_aw_injectsbiterr 入力シングルビットエラーの挿入: ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_aw_injectdbiterr 入力ダブルビットエラーの挿入: ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

axi_aw_sbiterr 出力シングルビットエラー : ECC デコーダーでシングルビットエラーが検出され、修正されたことを示します。

axi_aw_dbiterr 出力ダブルビットエラー : ECC デコーダーでダブルビットエラーが検出され、 FIFO コアのデータが破損していることを示します。


名前方向説明




第 1 章: 概要

axi_aw_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


axi_aw_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、 FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


axi_aw_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。


axi_aw_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


axi_aw_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_aw_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axi_aw_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

注記:1. *_awlen のポート幅は、 AXI4 の場合は 8、 AXI3 の場合は 4 です。

2. *_awlen のポート幅は、 AXI4 の場合は 1、 AXI3 の場合は 2 です。

3. ポートは AXI3 の場合はありません。


名前方向説明




第 1 章: 概要

表 1-12 は、書き込みデータチャネルの AXI4/AXI3 FIFO インターフェイス信号を定義しています。

表 1-12: AXI4/AXI3 書き込みデータチャネルの FIFO インターフェイス信号

名前方向説明

AXI4/AXI3 インターフェイスの書き込みデータチャネル: FIFO データ入力 (din) バスにマップされる Infomation 信号

s_axi_wid[m:0](1)入力書き込み ID タグ: 書き込みデータ転送の ID タグ。この WID

の値は、書き込みトランザクションの AWID 値と一致している必要があります。

s_axi_wdata[m-1:0] 入力書き込みデータ : 書き込みデータバスは、 8、 16、 32、 64、128、 256、または 512 ビット幅になります。

s_axi_wstrb[m/8-1:0] 入力書き込みストローブ: メモリのどのバイトレーンがアップデートされるかを示します。書き込みデータバスの各 8 ビットに対し、書き込みストローブは 1 つです。したがって、 WSTRB[n] は WDATA[(8 × n) + 7:(8 × n)] になります。 64 ビットデータの場合は、ビット 0 がデータの最下位バイト、ビット 7 が最上位バイトに対応します。例:• STROBE[0] = 1b、 DATA[7:0] は有効


s_axi_wlast 入力書き込み最終: 書き込みバーストの最終転送を示します。

s_axi_wuser[m:0] 入力書き込みデータチャネルのユーザー

AXI4/AXI3 インターフェイスの書き込みデータチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_wvalid 入力書き込み有効: 有効な書き込みデータおよびストローブが使用可能であることを示します。 • 1 = 書き込みデータおよびストローブが使用可能。

• 0 = 書き込みデータおよびストローブが使用可能でない。

s_axi_wready 出力書き込み準備完了: スレーブで書き込みデータを受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4/AXI3 インターフェイスの書き込みデータチャネル: FIFO データ出力 (dout) バスから派生する Infomation 信号

m_axi_wid[m:0](1)出力書き込み ID タグ: 書き込みデータ転送の ID タグ。この WID

の値は、書き込みトランザクションの AWID 値と一致している必要があります。

m_axi_wdata[m-1:0] 出力書き込みデータ : 書き込みデータバスは、 8、 16、 32、 64、128、 256、または 512 ビット幅になります。

m_axi_wstrb[m/8-1:0] 出力書き込みストローブ: メモリのどのバイトレーンがアップデートされるかを示します。書き込みデータバスの各 8 ビットに対し、書き込みストローブは 1 つです。したがって、 WSTRB[n] は WDATA[(8 × n) + 7:(8 × n)] になります。 64 ビットデータの場合は、ビット 0 がデータの最下位バイト、ビット 7 が最上位バイトに対応します。例:• STROBE[0] = 1b、 DATA[7:0] は有効


m_axi_wlast 出力書き込み最終: 書き込みバーストの最終転送を示します。

m_axi_wuser[m:0] 出力書き込みデータチャネルのユーザー

AXI4/AXI3 インターフェイスの書き込みデータチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号




第 1 章: 概要

m_axi_wvalid 出力書き込み有効: 有効な書き込みデータおよびストローブが使用可能であることを示します。 • 1 = 書き込みデータおよびストローブが使用可能。


m_axi_wready 入力書き込み準備完了: スレーブで書き込みデータを受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4/AXI3 書き込みデータチャネルの FIFO: オプションの側帯波信号

axi_w_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_w_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_w_injectsbiterr 入力シングルビットエラーの挿入: ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_w_injectdbiterr 入力ダブルビットエラーの挿入: ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

axi_w_sbiterr 出力シングルビットエラー : ECC デコーダーによりシングルビットエラーが検出されて訂正されたことを示します。

axi_w_dbiterr 出力ダブルビットエラー : ECC デコーダーによりダブルビットエラーが検出されて訂正されたこと、 FIFO コアのデータが破損していることを示します。

axi_w_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込みリクエストが拒否されたことを示します。FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


axi_w_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、 FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


axi_w_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。

表 1-12: AXI4/AXI3 書き込みデータチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

表 1-13 は、書き込み応答チャネルの AXI4/AXI3 FIFO インターフェイス信号を定義しています。

axi_w_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


axi_w_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_w_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axi_w_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

注記:1. ポートは AXI4 の場合はありません。

表 1-13: AXI4/AXI3 書き込み応答チャネルの FIFO インターフェイス信号

名前方向説明

AXI4/AXI3 インターフェイスの書き込み応答チャネル: FIFO データ出力 (dout) バスにマップされる Infomation 信号

s_axi_bid[m:0] 出力応答 ID: 書き込み応答の ID タグ。この BID の値は、スレーブが応答している書き込みトランザクションの AWID 値と一致している必要があります。

s_axi_bresp[1:0] 出力書き込み応答: 書き込みトランザクションのステータスを示します。応答の種類には、 OKAY、 EXOKAY、 SLVERR、および DECERR があります。

s_axi_buser[m:0] 出力書き込み応答チャネルのユーザー

AXI4/AXI3 インターフェイスの書き込み応答チャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

s_axi_bvalid 出力書き込み応答有効: 有効な書き込み応答が使用可能であることを示します。 • 1 = 書き込み応答が使用可能である。

• 0 = 書き込み応答が使用可能でない。

s_axi_bready 入力応答準備完了: マスターで応答を受信できる準備が整ったことを示します。

• 1 = マスターの準備完了。

• 0 = マスターの準備ができていない。

AXI4/AXI3 インターフェイスの書き込み応答チャネル: FIFO データ入力 (din) バスから派生する Infomation 信号

表 1-12: AXI4/AXI3 書き込みデータチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

m_axi_bid[m:0] 入力応答 ID: 書き込み応答の ID タグ。この BID の値は、スレーブが応答している書き込みトランザクションの AWID 値と一致している必要があります。

m_axi_bresp[1:0] 入力書き込み応答: 書き込みトランザクションのステータスを示します。応答の種類には、 OKAY、 EXOKAY、 SLVERR、および DECERR があります。

m_axi_buser[m:0] 入力書き込み応答チャネルのユーザー

AXI4/AXI3 インターフェイスの書き込み応答チャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

m_axi_bvalid 入力書き込み応答有効: 有効な書き込み応答が使用可能であることを示します。 • 1 = 書き込み応答が使用可能である。


m_axi_bready 出力応答準備完了: マスターで応答を受信できる準備が整ったことを示します。



AXI4/AXI3 書き込み応答チャネルの FIFO: オプションの側帯波信号

axi_b_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_b_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_b_injectsbiterr 入力シングルビットエラーの挿入: ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_b_injectdbiterr 入力ダブルビットエラーの挿入: ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

axi_b_sbiterr 出力シングルビットエラー : ECC デコーダーでシングルビットエラーが検出され、修正されたことを示します。

axi_b_dbiterr 出力ダブルビットエラー : ECC デコーダーでダブルビットエラーが検出され、 FIFO コアのデータが破損していることを示します。

axi_b_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


表 1-13: AXI4/AXI3 書き込み応答チャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

読み出しチャネル

表 1-14 は、読み出しアドレスチャネルの AXI4/AXI3 FIFO インターフェイス信号を定義しています。

axi_b_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


axi_b_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。


axi_b_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


axi_b_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_b_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axi_b_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

表 1-14: AXI4/AXI3 読み出しアドレスチャネルの FIFO インターフェイス信号

名前方向説明

AXI4/AXI3 インターフェイスの読み出しアドレスチャネル: FIFO データ入力 (din) バスにマップされる Infomation 信号

s_axi_arid[m:0] 入力読み出しアドレス ID: 信号の読み出しアドレスグループの ID タグ。

表 1-13: AXI4/AXI3 書き込み応答チャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

s_axi_araddr[m:0] 入力読み出しアドレス : 読み出しアドレスバスにより、読み出しバーストトランザクションの最初のアドレスが決まります。

バーストの開始アドレスのみが指定され、関連付けられている制御信号によりバーストの残りの転送のアドレス計算方法が示されます。

s_axi_arlen[7:0](1)入力バーストの長さ : バーストの長さは 1 つのバーストに含まれ

る転送の数によって決まります。この長さによって、アドレスに関連付けられているデータ転送数が決まります。

s_axi_arsize[2:0] 入力バーストサイズ: バーストの各転送のサイズです。

s_axi_arburst[1:0] 入力バーストタイプ: サイズ情報と併せ、バーストタイプによって、バースト内の各転送のアドレスがどのように計算されるが決まります。

s_axi_arlock[1:0](2)入力ロックタイプ: 転送の不可分な特性についての追加情報を

提供します。

s_axi_arcache[3:0] 入力キャッシュタイプ: 転送のキャッシュ可能な特性についての追加情報を提供します。

s_axi_arprot[2:0] 入力プロテクションタイプ: トランザクションのプロテクションユニット情報を提供します。

s_axi_arqos[3:0] 入力サービスの品質 (QoS): 各読み出しトランザクションの読み出しアドレスチャネルで送信されます。

s_axi_arregion[3:0](3)入力領域 ID: 各読み出しトランザクションの読み出しアドレス


s_axi_aruser[m:0] 入力読み出しアドレスチャネルのユーザー

AXI4/AXI3 インターフェイスの読み出しアドレスチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_arvalid 入力読み出しアドレス有効: この信号が High の場合、読み出しアドレスおよび制御情報が有効であること、アドレスの肯定応答信号 (arready) が High になるまで安定状態を保つことを示します。

• 1 = アドレスおよび制御情報が有効。

• 0 = アドレスおよび制御情報が無効。

s_axi_arready 出力読み出しアドレス準備完了: スレーブでアドレスおよび関連の制御信号を受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4/AXI3 インターフェイスの読み出しアドレスチャネル: FIFO データ出力 (dout) バスから派生する Infomation 信号

m_axi_arid[m:0] 出力読み出しアドレス ID。読み出しアドレス信号グループの識別用タグです。

m_axi_araddr[m:0] 出力読み出しアドレス : 読み出しアドレスバスにより、読み出しバーストトランザクションの最初のアドレスが決まります。

バーストの開始アドレスのみが指定され、関連付けられている制御信号によりバーストの残りの転送のアドレス計算方法が示されます。

表 1-14: AXI4/AXI3 読み出しアドレスチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

m_axi_arlen[7:0](1)出力バーストの長さ : バーストの長さは 1 つのバーストに含まれ

る転送の数によって決まります。この長さによって、アドレスに関連付けられているデータ転送数が決まります。

m_axi_arsize[2:0] 出力バーストサイズ: バーストの各転送のサイズです。

m_axi_arburst[1:0] 出力バーストタイプ: サイズ情報と併せ、バーストタイプによって、バースト内の各転送のアドレスがどのように計算されるが決まります。

m_axi_arlock[1:0](2)出力ロックタイプ: 転送の不可分な特性についての追加情報を

提供します。

m_axi_arcache[3:0] 出力キャッシュタイプ: 転送のキャッシュ可能な特性についての追加情報を提供します。

m_axi_arprot[2:0] 出力プロテクションタイプ: トランザクションのプロテクションユニット情報を提供します。

m_axi_arqos[3:0] 出力サービスの品質 (QoS): 各読み出しトランザクションの読み出しアドレスチャネルで送信されます。

m_axi_arregion[3:0](3)出力領域 ID: 各読み出しトランザクションの読み出しアドレス


m_axi_aruser[m:0] 出力読み出しアドレスチャネルのユーザー

AXI4/AXI3 インターフェイスの読み出しアドレスチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_arvalid 出力読み出しアドレス有効: この信号が High の場合、読み出しアドレスおよび制御情報が有効であること、アドレスの肯定応答信号 (arready) が High になるまで安定状態を保つことを示します。



m_axi_arready 入力読み出しアドレス準備完了: スレーブでアドレスおよび関連の制御信号を受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4/AXI3 読み出しアドレスチャネルの FIFO: オプションの側帯波信号

axi_ar_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_ar_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_ar_injectsbiterr 入力シングルビットエラーの挿入: ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_ar_injectdbiterr 入力ダブルビットエラーの挿入: ECC 機能が使用される場合、ダブルビットエラーが挿入されます。


名前方向説明




第 1 章: 概要

axi_ar_sbiterr 出力シングルビットエラー: ECC デコーダーでシングルビットエラーが検出され、修正されたことを示します。

axi_ar_dbiterr 出力ダブルビットエラー : ECC デコーダーでダブルビットエラーが検出され、 FIFO コアのデータが破損していることを示します。

axi_ar_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


axi_ar_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、 FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


axi_ar_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。


axi_ar_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


axi_ar_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_ar_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。


名前方向説明




第 1 章: 概要

表 1-15 は、読み出しデータチャネルの AXI4/AXI3 FIFO インターフェイス信号を定義しています。

axi_ar_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

注記:1. *_arlen のポート幅は、 AXI4 の場合は 8、 AXI3 の場合は 4 です。

2. *_awlen のポート幅は、 AXI4 の場合は 1、 AXI3 の場合は 2 です。

3. ポートは AXI3 の場合はありません。

表 1-15: AXI4/AXI3 読み出しデータチャネルの FIFO インターフェイス信号

名前方向説明

AXI4/AXI3 インターフェイスの読み出しデータチャネル: FIFO データ出力 (dout) バスにマップされる Infomation 信号

s_axi_rid[m:0] 出力読み出し ID タグ: 信号の読み出しデータグループの ID タグです。この RID の値はスレーブによって生成され、スレーブが応答している読み出しトランザクションの ARID 値と一致している必要があります。

s_axi_rdata[m-1:0] 出力読み出しデータ : 8、 16、 32、 64、 128、 256、または 512 ビット幅になります。

s_axi_rresp[1:0] 出力読み出し応答: 読み出し転送のステータスを示します。応答の種類には、 OKAY、 EXOKAY、 SLVERR、および DECERR があります。

s_axi_rlast 出力読み出し最終: 読み出しバーストの最終転送を示します。

s_axi_ruser[m:0] 出力読み出しデータチャネルのユーザー

AXI4/AXI3 インターフェイスの読み出しデータチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

s_axi_rvalid 出力読み出し有効: 必要な読み出しデータが使用可能であること、読み出し転送が完了可能であることを示します。 • 1 = 読み出しデータが使用可能である。

• 0 = 読み出しデータが使用可能でない。

s_axi_rready 入力読み出し準備完了: マスターで読み出しデータおよび応答を受信できる準備が整ったことを示します。 • 1 = マスターの準備完了。


AXI4/AXI3 インターフェイスの読み出しデータチャネル: FIFO データ入力 (din) バスから派生する Infomation 信号

m_axi_rid[m:0] 入力読み出し ID タグ: 信号の読み出しデータグループの ID タグです。この RID の値はスレーブによって生成され、スレーブが応答している読み出しトランザクションの ARID 値と一致している必要があります。

m_axi_rdata[m-1:0] 入力読み出しデータ : 8、 16、 32、 64、 128、 256、または 512 ビット幅になります。

m_axi_ rresp[1:0] 入力読み出し応答: 読み出し転送のステータスを示します。応答の種類には、 OKAY、 EXOKAY、 SLVERR、および DECERR があります。

m_axi_rlast 入力読み出し最終: 読み出しバーストの最終転送を示します。


名前方向説明




第 1 章: 概要

m_axi_ruser[m:0] 入力読み出しデータチャネルのユーザー

AXI4/AXI3 インターフェイスの読み出しデータチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

m_axi_rvalid 入力読み出し有効: 必要な読み出しデータが使用可能であること、読み出し転送が完了可能であることを示します。 • 1 = 読み出しデータが使用可能である。


m_axi_rready 出力読み出し準備完了: マスターで読み出しデータおよび応答を受信できる準備が整ったことを示します。 • 1 = マスターの準備完了。


AXI4/AXI3 読み出しデータチャネルの FIFO: オプションの側帯波信号

axi_r_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_r_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_r_injectsbiterr 入力 ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_r_injectdbiterr 入力 ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

axi_r_sbiterr 出力シングルビットエラー : ECC デコーダーでシングルビットエラーが検出され、修正されたことを示します。

axi_r_dbiterr 出力ダブルビットエラー : ECC デコーダーでダブルビットエラーが検出され、 FIFO コアのデータが破損していることを示します。

axi_r_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


axi_r_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


表 1-15: AXI4/AXI3 読み出しデータチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

AXI4-Lite FIFO インターフェイス信号


表 1-16 は、書き込みアドレスチャネルの AXI4-Lite FIFO インターフェイス信号を定義しています。

axi_r_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。


axi_r_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


axi_r_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_r_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axi_r_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

表 1-16: AXI4-Lite 書き込みアドレスチャネルの FIFO インターフェイス信号

名前方向説明

AXI4-Lite インターフェイスの書き込みアドレスチャネル: FIFO データ入力 (din) バスにマップされる Infomation 信号

s_axi_awaddr[m:0] 入力書き込みアドレス : 書き込みバーストトランザクションの最初の転送のアドレスが決まります。関連付けられている制御信号は、このバーストの残りの転送のアドレスを決めるのに使用されます。

s_axi_awprot[3:0] 入力プロテクションタイプ: トランザクションのセキュリティレベルが、標準、特権、セキュアのどれなのかを示し、そのトランザクションがデータアクセスなのか、命令アクセスなのかを示します。

AXI4-Lite インターフェイスの書き込みアドレスチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

表 1-15: AXI4/AXI3 読み出しデータチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

s_axi_awvalid 入力書き込みアドレス有効: 有効な書き込みアドレスおよび制御情報が使用可能であることを示します。 • 1 = アドレスおよび制御情報が使用可能。


s_axi_awready 出力書き込みアドレス準備完了: スレーブでアドレスおよび関連の制御信号を受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4-Lite インターフェイスの書き込みアドレスチャネル: FIFO データ出力 (dout) バスから派生する Infomation 信号

m_axi_awaddr[m:0] 出力書き込みアドレス : 書き込みバーストトランザクションの最初の転送のアドレスが決まります。関連付けられている制御信号は、このバーストの残りの転送のアドレスを決めるのに使用されます。

m_axi_awprot[3:0] 出力プロテクションタイプ: トランザクションのセキュリティレベルが、標準、特権、セキュアのどれなのかを示し、そのトランザクションがデータアクセスなのか、命令アクセスなのかを示します。

AXI4-Lite インターフェイスの書き込みアドレスチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_awvalid 出力書き込みアドレス有効: 有効な書き込みアドレスおよび制御情報が使用可能であることを示します。 • 1 = アドレスおよび制御情報が使用可能。


m_axi_awready 入力書き込みアドレス準備完了: スレーブでアドレスおよび関連の制御信号を受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4-Lite 書き込みアドレスチャネルの FIFO: オプションの側帯波信号

axi_aw_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_aw_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_aw_injectsbiterr 入力シングルビットエラーの挿入: ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_aw_injectdbiterr 入力ダブルビットエラーの挿入: ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

表 1-16: AXI4-Lite 書き込みアドレスチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

axi_aw_sbiterr 出力シングルビットエラー: ECC デコーダーでシングルビットエラーが検出され、修正されたことを示します。

axi_aw_dbiterr 出力ダブルビットエラー : ECC デコーダーでダブルビットエラーが検出され、 FIFO コアのデータが破損していることを示します。

axi_aw_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


axi_aw_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、 FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


axi_aw_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。


axi_aw_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


axi_aw_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_aw_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axi_aw_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

表 1-16: AXI4-Lite 書き込みアドレスチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

表 1-17 は、書き込みデータチャネルの AXI4-Lite FIFO インターフェイス信号を定義しています。

表 1-17: AXI4-Lite 書き込みデータチャネルの FIFO インターフェイス信号

名前方向説明

AXI4-Lite インターフェイスの書き込みデータチャネル: FIFO データ入力 (din) バスにマップされる Infomation 信号

s_axi_wdata[m-1:0] 入力書き込みデータ : 8、 16、 32、 64、 128、 256、または 512 ビット幅になります。

s_axi_wstrb[m/8-1:0] 入力書き込みストローブ: メモリのどのバイトレーンがアップデートされるかを示します。書き込みデータバスの各 8 ビットに対し、書き込みストローブは 1 つです。したがって、WSTRB[n] は WDATA[(8 × n) + 7:(8 × n)] になります。64 ビットデータの場合は、ビット 0 がデータの最下位バイト、ビット 7 が最上位バイトに対応します。例:• STROBE[0] = 1b、 DATA[7:0] は有効


AXI4-Lite インターフェイスの書き込みデータチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_wvalid 入力書き込み有効: 有効な書き込みデータおよびストローブが使用可能であることを示します。 • 1 = 書き込みデータおよびストローブが使用可能。


s_axi_wready 出力書き込み準備完了: スレーブで書き込みデータを受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4-Lite インターフェイスの書き込みデータチャネル: FIFO データ出力 (dout) バスから派生する Infomation 信号

m_axi_wdata[m-1:0] 出力書き込みデータ : 8、 16、 32、 64、 128、 256、または 512 ビット幅になります。

m_axi_wstrb[m/8-1:0] 出力書き込みストローブ: メモリのどのバイトレーンがアップデートされるかを示します。書き込みデータバスの各 8 ビットに対し、書き込みストローブは 1 つです。したがって、WSTRB[n] は WDATA[(8 × n) + 7:(8 × n)] になります。64 ビットデータの場合は、ビット 0 がデータの最下位バイト、ビット 7 が最上位バイトに対応します。

例:• STROBE[0] = 1b、 DATA[7:0] は有効


AXI4-Lite インターフェイスの書き込みデータチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_wvalid 出力書き込み有効: 有効な書き込みデータおよびストローブが使用可能であることを示します。 • 1 = 書き込みデータおよびストローブが使用可能。


m_axi_wready 入力書き込み準備完了: スレーブで書き込みデータを受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4-Lite 書き込みデータチャネルの FIFO: オプションの側帯波信号




第 1 章: 概要

axi_w_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_w_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_w_injectsbiterr 入力 ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_w_injectdbiterr 入力 ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

axi_w_sbiterr 出力シングルビットエラー: ECC デコーダーでシングルビットエラーが検出され、修正されたことを示します。

axi_w_dbiterr 出力ダブルビットエラー : ECC デコーダーでダブルビットエラーが検出され、 FIFO コアのデータが破損していることを示します。

axi_w_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


axi_w_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、 FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


axi_w_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。


axi_w_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


表 1-17: AXI4-Lite 書き込みデータチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

表 1-18 は、書き込み応答チャネルの AXI4-Lite FIFO インターフェイス信号を定義しています。

axi_w_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_w_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axi_w_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

表 1-18: AXI4-Lite 書き込み応答チャネルの FIFO インターフェイス信号

名前方向説明

AXI4-Lite インターフェイスの書き込み応答チャネル: FIFO データ出力 (dout) バスにマップされる Infomation 信号

s_axi_bresp[1:0] 出力書き込み応答: 書き込みトランザクションのステータスを示します。応答の種類には、 OKAY、 EXOKAY、 SLVERR、および DECERR があります。

AXI4-Lite インターフェイスの書き込み応答チャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

s_axi_bvalid 出力書き込み応答有効: 有効な書き込み応答が使用可能であることを示します。 • 1 = 書き込み応答が使用可能である。


s_axi_bready 入力応答準備完了: マスターで応答を受信できる準備が整ったことを示します。



AXI4-Lite インターフェイスの書き込み応答チャネル: FIFO データ入力 (din) バスから派生する Infomation 信号

m_axi_bresp[1:0] 入力書き込み応答: 書き込みトランザクションのステータスを示します。応答の種類には、 OKAY、 EXOKAY、 SLVERR、および DECERR があります。

AXI4-Lite インターフェイスの書き込み応答チャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

m_axi_bvalid 入力書き込み応答有効: 有効な書き込み応答が使用可能であることを示します。 • 1 = 書き込み応答が使用可能である。


m_axi_bready 出力応答準備完了: マスターで応答を受信できる準備が整ったことを示します。



AXI4-Lite 書き込み応答チャネルの FIFO: オプションの側帯波信号

表 1-17: AXI4-Lite 書き込みデータチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

axi_b_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_b_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。

D is than log2(FIFO depth)-1

axi_b_injectsbiterr 入力 ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_b_injectdbiterr 入力 ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

axi_b_sbiterr 出力シングルビットエラー : ECC デコーダーでシングルビットエラーが検出され、修正されたことを示します。

axi_b_dbiterr 出力ダブルビットエラー : ECC デコーダーでダブルビットエラーが検出され、 FIFO コアのデータが破損していることを示します。

axi_b_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


axi_b_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


axi_b_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。


axi_b_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


表 1-18: AXI4-Lite 書き込み応答チャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要


表 1-19 は、読み出しアドレスチャネルの AXI4-Lite FIFO インターフェイス信号を定義しています。

axi_b_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_b_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axi_b_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

表 1-19: AXI4-Lite 読み出しアドレスチャネルの FIFO インターフェイス信号

名前方向説明

AXI4-Lite インターフェイスの読み出しアドレスチャネル: FIFO データ入力 (din) バスにマップされる Infomation 信号

s_axi_araddr[m:0] 入力読み出しアドレス : 読み出しアドレスバスにより、読み出しバーストトランザクションの最初のアドレスが決まります。バーストの開始アドレスのみが指定され、関連付けられている制御信号によりバーストの残りの転送のアドレス計算方法が示されます。

s_axi_arprot[3:0] 入力プロテクションタイプ: トランザクションのプロテクションユニット情報を提供します。

AXI4-Lite インターフェイスの読み出しアドレスチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_arvalid 入力読み出しアドレス有効: この信号が High の場合、読み出しアドレスおよび制御情報が有効であること、アドレスの肯定応答信号 (arready) が High になるまで安定状態を保つことを示します。



s_axi_arready 出力読み出しアドレス準備完了: スレーブでアドレスおよび関連の制御信号を受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4-Lite インターフェイスの読み出しアドレスチャネル: FIFO データ出力 (dout) バスから派生する Infomation 信号

m_axi_araddr[m:0] 出力読み出しアドレス : 読み出しアドレスバスにより、読み出しバーストトランザクションの最初のアドレスが決まります。バーストの開始アドレスのみが指定され、関連付けられている制御信号によりバーストの残りの転送のアドレス計算方法が示されます。

m_axi_arprot[3:0] 出力プロテクションタイプ: トランザクションのプロテクションユニット情報を提供します。

AXI4-Lite インターフェイスの読み出しアドレスチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

表 1-18: AXI4-Lite 書き込み応答チャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

m_axi_arvalid 出力読み出しアドレス有効: この信号が High の場合、読み出しアドレスおよび制御情報が有効であること、アドレスの肯定応答信号 (arready) が High になるまで安定状態を保つことを示します。



m_axi_arready 入力読み出しアドレス準備完了: スレーブでアドレスおよび関連の制御信号を受信できる準備が整ったことを示します。 • 1 = スレーブ準備完了。


AXI4-Lite 読み出しアドレスチャネルの FIFO: オプションの側帯波信号

axi_ar_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_ar_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_ar_injectsbiterr 入力シングルビットエラーの挿入: ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_ar_injectdbiterr 入力ダブルビットエラーの挿入: ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

axi_ar_sbiterr 出力シングルビットエラー: ECC デコーダーでシングルビットエラーが検出され、修正されたことを示します。

axi_ar_dbiterr 出力ダブルビットエラー : ECC デコーダーでダブルビットエラーが検出され、 FIFO コアのデータが破損していることを示します。

axi_ar_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


axi_ar_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、 FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


表 1-19: AXI4-Lite 読み出しアドレスチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

表 1-20 は、書き込みデータチャネルの AXI4-Lite FIFO インターフェイス信号を定義しています。

axi_ar_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。


axi_ar_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


axi_ar_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_ar_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axi_ar_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

表 1-20: AXI4-Lite 読み出しデータチャネルの FIFO インターフェイス信号

名前方向説明

AXI4-Lite インターフェイスの読み出しデータチャネル: FIFO データ出力 (dout) バスにマップされる Infomation 信号

s_axi_rdata[m-1:0] 出力読み出しデータ : 読み出しデータバスは、 8、 16、 32、 64、128、 256、または 512 ビット幅になります。

s_axi_rresp[1:0] 出力読み出し応答: 読み出し転送のステータスを示します。応答の種類には、 OKAY、 EXOKAY、 SLVERR、および DECERR があります。

AXI4-Lite インターフェイスの読み出しデータチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

s_axi_rvalid 出力読み出し有効: 必要な読み出しデータが使用可能であること、読み出し転送が完了可能であることを示します。 • 1 = 読み出しデータが使用可能である。


s_axi_rready 入力読み出し準備完了: マスターで読み出しデータおよび応答を受信できる準備が整ったことを示します。 • 1 = マスターの準備完了。


AXI4-Lite インターフェイスの読み出しデータチャネル: FIFO データ入力 (din) バスから派生する Infomation 信号

表 1-19: AXI4-Lite 読み出しアドレスチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

m_axi_rdata[m-1:0] 入力読み出しデータ : 読み出しデータバスは、 8、 16、 32、 64、128、 256、または 512 ビット幅になります。

m_axi_ rresp[1:0] 入力読み出し応答: 読み出し転送のステータスを示します。応答の種類には、 OKAY、 EXOKAY、 SLVERR、および DECERR があります。

AXI4-Lite インターフェイスの読み出しデータチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

m_axi_rvalid 入力読み出し有効: 必要な読み出しデータが使用可能であること、読み出し転送が完了可能であることを示します。 • 1 = 読み出しデータが使用可能である。


m_axi_rready 出力読み出し準備完了: マスターで読み出しデータおよび応答を受信できる準備が整ったことを示します。 • 1 = マスターの準備完了。


AXI4-Lite 読み出しデータチャネルの FIFO: オプションの側帯波信号

axi_r_prog_full_thresh[d:0] 入力プログラマブル Full しきい値: この信号は、プログラマブル Full (prog_full) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_r_prog_empty_thresh[d:0] 入力プログラマブル Empty しきい値: この信号は、プログラマブル Empty (prog_empty) フラグをアサートおよびディアサートするしきい値の入力に使用されます。しきい値はリセット中に回路内でダイナミックに設定されます。


axi_r_injectsbiterr 入力シングルビットエラーの挿入: ECC 機能が使用される場合、シングルビットエラーが挿入されます。

axi_r_injectdbiterr 入力ダブルビットエラーの挿入。 ECC 機能が使用される場合、ダブルビットエラーが挿入されます。

axi_r_sbiterr 出力シングルビットエラー : ECC デコーダーによりシングルビットエラーが検出されて訂正されたことを示します。

axi_r_dbiterr 出力ダブルビットエラー : ECC デコーダーによりダブルビットエラーが検出されて訂正されたこと、 FIFO コアのデータが破損していることを示します。

axi_r_overflow 出力オーバーフロー : この信号は、その前のクロックサイクル間で書き込み要求が拒否されたことを示します。 FIFO がオーバーフロー状態になっても FIFO に悪影響はありません。


表 1-20: AXI4-Lite 読み出しデータチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

アプリケーション

ネイティブ FIFO アプリケーション

デジタルデザインにおいて、 FIFO は、クロック乗せ換え、低レイテンシメモリバッファリング、バス幅変換などのデータ操作タスクに必要となるユビキタスな構造です。 FIFO Generator コアでは多くのコンフィギュレーションがサポートされていますが、図 1-9 にその 1 つを取り上げ、まとめています。この例では、デザインに 2 つの独立したクロックドメインがあり、書き込みデータバスの幅は読み出しデータバスの幅の 4 倍になっています。 FIFO

axi_r_wr_data_count[d:0] 出力書き込みデータ数: FIFO に書き込まれたワード数を示します。このカウントは、 FIFO をオーバーフローさせないため、FIFO のワード数が少なくレポートされないようにします。ただし、書き込みクロックの立ち上がりエッジで書き込み操作が実行されるときの動作は例外で、その書き込み操作は、次の立ち上がりクロックエッジの wr_data_count にのみ反映されます。


axi_r_underflow 出力アンダーフロー : この信号は、 FIFO が空だったため、その前のクロックサイクル間で読み出し要求が拒否されたことを示します。 FIFO がアンダーフロー状態になっても FIFO に悪影響はありません。


axi_r_rd_data_count[d:0] 出力読み出しデータカウント : このバスは、 FIFO の読み出しに使用できるワード数を示します。このカウントは、 FIFO をアンダーフローさせないよう、 FIFO のワード数が多めにレポートされないようにします。ただし、読み出しクロックの立ち上がりエッジで読み出し操作が実行されるときの動作は例外で、その読み出し操作は、次の立ち上がりクロックエッジの rd_data_count にのみ反映されます。


axi_r_data_count[d:0] 出力データカウント : このバスは、 FIFO に格納されるワード数を示します。


axi_r_prog_full 出力プログラマブル Full: FIFO のワード数がプログラマブルなしきい値以上のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルなしきい値未満のとき、ディアサートされます。

axi_r_prog_empty 出力プログラマブル Empty: FIFO のワード数がアサートしきい値以下のとき、この信号がアサートされます。 FIFO のワード数がプログラマブルな値を超えると、ディアサートされます。

表 1-20: AXI4-Lite 読み出しデータチャネルの FIFO インターフェイス信号 (続き)

名前方向説明




第 1 章: 概要

Generator コアを使用すると、このように、特定要件に合わせてカスタマイズされたソリューションをすばやく生成でき、ザイリンクスデバイスに完全最適化されたソリューションを提供できます。

AXI FIFO アプリケーション

AXI4-Stream FIFO

AXI4-Stream FIFO は、非アドレスベースのポイントツーポイントアプリケーションに最も適しています。このインターフェイスを使用して、ほかの IP コアにインターフェイスします (FFT、 DDS、 FIR コンパイラなどの AXI4 バージョンの DSP 機能)。


図 1-9: FIFO Generator コアのアプリケーション例

DATA OUT32 Bits

DATA IN128 Bits

Clock 1

Domain

Logic

Clock 2

Domain

Logic

CLK 1 CLK 2

FIFO Core

Configuration:

Independent Clocks

Aspect Ratio = 4:1

CLK 1 CLK 2




第 1 章: 概要

図 1-10 には、データムーバーブロックを作成するため、 AXI4-Stream FIFO を使用した例を示しています。このアプリケーション例では、 AXI システムバスへの LocalLink を持つ PCI Express、イーサネット MAC、 USB のモジュールにインターフェイスするため、データムーバーが使用されています。図 1-10 に示す AXI インターコネクトおよびデータムーバーのブロックは、 Vivado IP カタログにあります。

AXI4-Stream FIFO では、ネイティブインターフェイス FIFO の First-Word Fall-Through (FWFT) モードでサポートされている機能のほとんどがサポートされています。 AXI LogiCORE IP のほかの機能の最新版へ簡単にインターフェイスするには、 AXI4-Stream FIFO を使用して、ネイティブインターフェイス FIFO を置き換えます。

AXI4/AXI3 メモリマップド FIFO

AXI4/AXI3 インターフェイスのフルバージョンは AXI4/AXI3 と呼ばれます。これは「AXI メモリマップド」とも呼ばれることがあります。ほかの AXI4/AXI3 ブロックへの接続にメモリマップドインターフェイスを必要とするブリッジアプリケーションなど、メモリマップドのシステムバスデザインで AXI4/AXI3 FIFO を使用します。


図 1-10: AXI4-Stream アプリケーション図

AXI4-Stream FIFO

AXI4-Stream FIFO

Data MoverData Mover

For example, PCIe/GMAC/USB Modules

For example, Audio/Video/DSP Modules

Processor

Switch Switch Switch


AXI4-Lite (Peripherals)

AXI Interconnect

Memory ControllerFlash Controller

Real Time

AXI

AXI4-Lite

AXI4-Stream




第 1 章: 概要

図 1-11 は、 AXI4/AXI3 FIFO のアプリケーション例です。この例では、 FIFO が AXI4/AXI3-to-AXI4/AXI3 のブリッジアプリケーションに使用され、 200、 100、 66、 156 MHz で実行する AXI4/AXI3 クロックドメインが相互に通信できるようになっています。 AXI4/AXI3-to-AXI4-Lite のブリッジは、 AXI4/AXI3 FIFO のもう 1 つのアプリケーション例です (たとえば、プロトコル変換など)。 AXI4/AXI3 FIFO は、データまたはトランザクションをバッファーするため、IP コア内で使用することも可能です (DRAM コントローラーなど)。図 1-11 に示す AXI インターコネクトのブロックは、 Vivado IP カタログにあります。

AXI4-Lite FIFO

AXI4-Lite インターフェイスは、簡易版の AXI インターフェイスで、単純な制御/ステータスレジスタアクセス、またはペリフェラルアクセスのみを実行する必要のあるアプリケーションをサポートします。

図 1-12 は、プロトコル変換を実行する、 AXI4/AXI3 から AXI4-Lite へのブリッジアプリケーションで使用されている AXI4-Lite FIFO を示しています。図 1-12 に示す AXI4-Lite インターコネクトのブロックは、 Vivado IP カタログにもあります。


図 1-11: AXI4/AXI3 アプリケーション図



AXI4/AXI3 Async FIFO

AXI4/AXI3 Sync FIFO

AXI4-Lite Async FIFO

AXI4/AXI3 156-MHz DRAM Controller AXI4-Lite 66-MHz

Bridge Bridge Bridge

AXI4/AXI3 Async FIFO

AXI4/AXI3 (Processor)

AXI4/AXI3 200-MHzAXI4/AXI3 200-MHz

AXI4/AXI3

AXI4-Lite

AXI Interconnect(200MHz)

DS317_07_081210




第 1 章: 概要

ライセンスおよび注文情報

このザイリンクス LogiCORE IP モジュールは、ザイリンクスエンドユーザーライセンスの規定に沿ってザイリンクス Vivado Design Suite ツールを使用している場合は、追加コストなしで提供されます。ザイリンクス LogiCORE IP モジュールについての詳細は、ザイリンクス IP ページを参照してください。その他のザイリンクス LogiCORE IP モジュールやツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。

詳細は、 FIFO Generator コアのページを参照してください。


図 1-12: AXI4-Lite アプリケーション図

Peripherals INTC

Switch

AXI4/AXI3

AXI4-Lite Interconnect

AXI4-Lite Async FIFO

Bridge

Peripherals Timers

Peripherals GPIO

Register Access -USB

Register Access -GMAC

Register Access -PCIe

AXI4/AXI3

AXI4-LiteDS317_08_081210

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=eula

https://japan.xilinx.com/products/intellectual-property.html

https://japan.xilinx.com/about/contact.html

https://japan.xilinx.com/products/intellectual-property/fifo_generator.html




第 2 章

製品仕様この章では、パフォーマンスおよびレイテンシの詳細について説明します。

パフォーマンス

FIFO のパフォーマンスおよびリソース使用率は、コアのカスタマイズ中に選択したコンフィギュレーションと機能によって異なります。次の表は、さまざまなサンプルの FIFO コンフィギュレーションのリソース使用率データおよび最大パフォーマンス値を示しています。

ネイティブ FIFO のパフォーマンス

ネイティブインターフェイス FIFO のパフォーマンスは、コアのカスタマイズ中に選択したコンフィギュレーションおよび機能によって異なります。表 2-1 ～表 2-2 は、さまざまなサンプル FIFO コンフィギュレーションの最大パフォーマンス値を示しています。

ベンチマークテストでは、すべての入力 (クロック以外) および出力に 2 レベルのレジスタが追加され、 XDC に PERIOD 制約のみを含めます。次の表に示すパフォーマンスを達成するには、 FIFO へのすべての入力にレジスタを付け、出力が多くのロジック段数を介さないようにする必要があります。

ヒント : シフトレジスタ FIFO の方が、深さが約 16 または 32 で、分散メモリ FIFO に比べてリソースおよびパフォーマンスに向いています。

表 2-1 では、オプションの機能なしでコンフィギュレーションされた FIFO の結果を示します。ベンチマークテストは、次のデバイスを使用して実行されました。

注記: これらのベンチマーク結果は Vivado Design Suite を使用して取得したものです。

• Artix®-7 (XC7A200T- FFG1156-1)

• Virtex®-7 (XC7V2000T-FLG1925-1)

• Kintex®-7 (XC7K480T-FFG1156-1)

• Virtex® UltraScale™ (XCVU125-FLVA2104-1-I-ES2)

• Kintex® UltraScale™ (XCKU115-FLVD1924-1-C-ES2)




第 2 章: 製品仕様

表 2-1: ベンチマーク : 7 シリーズファミリ用にオプションの機能なしでコンフィギュレーションされた FIFO

FIFO タイプ深さ x 幅FPGA

ファミリパフォーマンス

(MHz)

共通クロック FIFO(ブロック RAM)

512 x 16

Artix-7 270

Kintex-7 325

Virtex-7 325

4096 x 16

Artix-7 265

Kintex-7 350

Virtex-7 355

共通クロック FIFO(分散 RAM)

512 x 16

Artix-7 250

Kintex-7 345

Virtex-7 350

64 x 16

Artix-7 325

Kintex-7 420

Virtex-7 440

独立クロック FIFO(ブロック RAM)

512 x 16

Artix-7 265

Kintex-7 335

Virtex-7 335

4096 x 16

Artix-7 275

Kintex-7 340

Virtex-7 350

独立クロック FIFO(分散 RAM)

512 x 16

Artix-7 275

Kintex-7 355

Virtex-7 370

64 x 16

Artix-7 365

Kintex-7 445

Virtex-7 475

シフトレジスタ FIFO

512 x 16

Artix-7 195

Kintex-7 250

Virtex-7 240

64 x 16

Artix-7 300

Kintex-7 420

Virtex-7 410





表 2-3 および表 2-4 は、複数のプログラマブルなしきい値を使用してコンフィギュレーションされた FIFO の結果を示します。ベンチマークテストは、次のデバイスを使用して実行されました。


• Artix-7 (XC7A200T- FFG1156-1)

• Virtex-7 (XC7V2000T-FLG1925-1)

• Kintex-7 (XC7K480T-FFG1156-1)



表 2-2: ベンチマーク : UltraScale ファミリ用にオプションの機能なしでコンフィギュレーションされた FIFO



(Fmax)

共通クロックブロック RAM

512 x 16Virtex UltraScale 498

Kintex UltraScale 506



共通クロック分散 RAM



64x16

VirtexUltraScale

583


独立クロックブロック RAM

512x16Virtex UltraScale 521




独立クロック分散 RAM














表 2-3: ベンチマーク : 7 シリーズ用に複数のプログラマブルなしきい値を使用してコンフィギュレーションされた FIFO

FIFO タイプ深さ x 幅 FPGA ファミリパフォーマンス (MHz)


512 x 16

Artix-7 245

Kintex-7 325

Virtex-7 325

4096 x 16

Artix-7 265

Kintex-7 340

Virtex-7 375


512 x 16

Artix-7 250

Kintex-7 355

Virtex-7 350

64 x 16

Artix-7 290

Kintex-7 400

Virtex-7 335


512 x 16

Artix-7 265

Kintex-7 325

Virtex-7 330

4096 x 16

Artix-7 285

Kintex-7 350

Virtex-7 320


512 x 16

Artix-7 255

Kintex-7 355

Virtex-7 365

64 x 16

Artix-7 345

Kintex-7 450

Virtex-7 470


512 x 16

Artix-7 190

Kintex-7 245

Virtex-7 225

64 x 16

Artix-7 295

Kintex-7 400

Virtex-7 400





表 2-5 および表 2-6 は、ビルトイン FIFO を使用するようにコンフィギュレーションされた FIFO の結果を示します。このベンチマークテストは、次のデバイスを使用して実行されました。


• Artix-7 (XC7A200T- FFG1156-1)





表 2-4: ベンチマーク : UltraScale 用に複数のプログラマブルなしきい値を使用してコンフィギュレーションされた FIFOファミリ

FIFO タイプ深さ x 幅 FPGA ファミリパフォーマンス (Fmax)

共通クロックブロック RAM

512 x 16

Virtex UltraScale 506

KintexUltraScale

506








独立クロックブロック RAM





独立クロック分散 RAM






512 x 16


KintexUltraScale

307







表 2-5: ベンチマーク : 7 シリーズファミリ用に FIFO36E1 を使用してコンフィギュレーションされた FIFO


ファミリ読み出しモード

パフォーマンス(MHz)

共通クロック FIFO36E1(基本)

512 x 72

Artix-7標準 265

FWFT 255

Kintex-7標準 320

FWFT 310

Virtex-7標準 215

FWFT 290

16k x 8

Artix-7標準 225

FWFT 220

Kintex-7標準 265

FWFT 270

Virtex-7標準 205

FWFT 235

共通クロック FIFO36E1(ハンドシェイクあり )

512 x 72

Artix-7標準 260

FWFT 250

Kintex-7標準 320

FWFT 300

Virtex-7標準 210

FWFT 300

16k x 8

Artix-7標準 220

FWFT 225

Kintex-7標準 250

FWFT 270

Virtex-7標準 250

FWFT 215





独立クロック FIFO36E1(基本)

512 x 72

Artix-7標準 300

FWFT 305

Kintex-7標準 385

FWFT 385

Virtex-7標準 315

FWFT 315

16k x 8

Artix-7標準 255

FWFT 245

Kintex-7標準 335

FWFT 345

Virtex-7標準 250

FWFT 320

独立クロック FIFO36E1(ハンドシェイクあり )

512 x 72

Artix-7標準 280

FWFT 345

Kintex-7標準 410

FWFT 410

Virtex-7標準 330

FWFT 400

16k x 8

Artix-7標準 255

FWFT 265

Kintex-7標準 315

FWFT 315

Virtex-7標準 220

FWFT 210

表 2-6: ベンチマーク : UltraScale ファミリ用に FIFO36E1 リソースを使用してコンフィギュレーションされた FIFO

FIFO タイプ深さ x 幅 FPGA ファミリ読み出しモードパフォーマンス (Fmax)

共通クロックビルトイン FIFO

512x72

Virtex UltraScale標準 521

FWFT 521

Kintex UltraScale標準 521

FWFT 521

16kx8


FWFT 521


FWFT 521

表 2-5: ベンチマーク : 7 シリーズファミリ用に FIFO36E1 を使用してコンフィギュレーションされた FIFO (続き)


ファミリ読み出しモード

パフォーマンス(MHz)





AXI メモリマップド FIFO のパフォーマンス

表 2-7 は、ベンチマークデータのデフォルトコンフィギュレーション設定を示しています。表 2-8 は、 AXI4/AXI3 および AXI4-Lite コンフィギュレーションのベンチマーク情報を示しています。このベンチマーク結果は、次のデバイスを使用して取得されています。


• Artix-7 (XC7A200T- FFG1156-1)





共通クロックビルトイン FIFO(ハンドシェイクあり )

512x72


FWFT 521


FWFT 521

16kx8


FWFT 521


FWFT 521

独立クロックビルトイン FIFO

512x72


FWFT 521


FWFT 521

16kx8


FWFT 521


FWFT 521

独立クロックビルトイン FIFO (ハンドシェイクあり )

512x72


FWFT 521


FWFT 521

16kx8


FWFT 521


FWFT 521

表 2-6: ベンチマーク : UltraScale ファミリ用に FIFO36E1 リソースを使用してコンフィギュレーションされた FIFO (続き

FIFO タイプ深さ x 幅 FPGA ファミリ読み出しモードパフォーマンス (Fmax)





表 2-7: AXI4/AXI3 および AXI4-Lite のデフォルトコンフィギュレーション設定

AXI タイプ FIFO タイプチャネルタイプID、アドレスおよび

データ幅

FIFO 深さ x 幅

7 シリーズファミリ用の AXI4/AXI3

分散 RAM 書き込みアドレス

ID = 4

アドレス = 32データ = 64a

16 x 66

ブロック RAM 書き込みデータ 1024 x 77

分散 RAM 書き込み応答 16 x 6

分散 RAM 読み出しアドレス 16 x 66

ブロック RAM 読み出しデータ 1024 x 71

7 シリーズファミリ用の AXI4-Lite


ID = 4

アドレス = 32データ = 32

16 x 35

ブロック RAM 書き込みデータ 1024 x 36

分散 RAM 書き込み応答 16 x 2

分散 RAM 読み出しアドレス 16 x 35

ブロック RAM 読み出しデータ 1024 x 34

UltraScale ファミリ用の AXI4/AXI3


ID = 0


16x61

ビルトイン書き込みデータ 512x73

分散 RAM 書き込み応答 16x2

分散 RAM 読み出しアドレス 16x61

ビルトイン読み出しデータ 512x67

UltraScale ファミリ用の AXI4-Lite



16x35

ビルトイン書き込みデータ 512x72

分散 RAM 書き込み応答 16x2

分散 RAM 読み出しアドレス 16x35

ビルトイン読み出しデータ 512x66

表 2-8: AXI4/AXI3 および AXI4-Lite のパフォーマンス

FIFOタイプ

クロックタイプFPGA


(MHz)

7 シリーズ用の AXI4/AXI3

共通クロック

Artix-7 260

Kintex-7 315

Virtex-7 179

独立クロック

Artix-7 231

Kintex-7 335

Virtex-7 194





UltraScale 用の AXI4-Lite

共通クロック

Artix-7 245

Kintex-7 350

Virtex-7 214

独立クロック

Artix-7 240

Kintex-7 350

Virtex-7 190

UltraScale 用の AXI4/AXI3

共通クロックVirtex UltraScale 521


独立クロックVirtex UltraScale 365


UltraScale 用の AXI4-Lite

共通クロックVirtex UltraScale 521


独立クロックVirtex UltraScale 521


表 2-8: AXI4/AXI3 および AXI4-Lite のパフォーマンス (続き)

FIFOタイプ

クロックタイプFPGA


(MHz)





表 2-9 および表 2-10 は、 AXI4-Stream FIFO コンフィギュレーションのベンチマーク結果を示しています。このベンチマーク結果は、次のデバイスを使用して取得しました。


• Artix-7 (XC7A200T- FFG1156-1)





表 2-9: 7 シリーズファミリ用の AXI4-Stream パフォーマンス

FIFO タイプ FPGA ファミリ深さ x 幅パフォーマンス (MHz)


512 x 16

Artix-7 254

Kintex-7 355

Virtex-7 329

4096 x 16

Artix-7 260

Kintex-7 325

Virtex-7 325


512 x 16

Artix-7 259

Kintex-7 378

Virtex-7 349

64 x16

Artix-7 308

Kintex-7 445

Virtex-7 466


512 x 16

Artix-7 266

Kintex-7 355

Virtex-7 325

4096 x 16

Artix-7 282

Kintex-7 355

Virtex-7 350


512 x 16

Artix-7 110

Kintex-7 375

Virtex-7 395

64 x 16

Artix-7 340

Kintex-7 485

Virtex-7 495





レイテンシ

FIFO の出力信号のレイテンシは、コンフィギュレーションによって異なります。詳細は、第 3 章の「レイテンシ」を参照してください。

リソース使用率

リソース使用率の詳細は、パフォーマンスおよびリソース使用率ウェブページを参照してください。

ポートの説明

ネイティブ FIFO のポートのサマリ

表 2-11 は、 FIFO Generator のポートすべてを示しています。

表 2-10: UltraScale ファミリ用の AXI4-Stream パフォーマンス

FIFO タイプ深さ x ファミリ FPGA ファミリパフォーマンス (Fmax)

共通クロック FIFO (ブロック RAM) 512x16




















https://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=fifo-generator.html





表 2-11: FIFO Generator のポート

ポート名入力または

出力オプションの

ポート

使用可能なポート


rst (UltraScale アーキテクチャのビルトイン FIFO には使用不可)

I ありありあり

srst I ありなしあり

clk I なしなしあり

data_count [c:0] O ありなしあり

書き込みインターフェイス信号

wr_clk I なしありなし

din[n:0] I なしありあり

wr_en I なしありあり

full O なしありあり

almost_full O ありありあり

prog_full O ありありあり

wr_data_count[d:0] O ありありあり

wr_ack O ありありあり

overflow O ありありあり

prog_full_thresh I ありありあり

prog_full_thresh_assert I ありありあり

prog_full_thresh_negate I ありありあり

wr_rst I ありありなし

injectsbiterr I ありありあり

injectdbiterr I ありありあり

読み出しインターフェイス信号

rd_clk I なしありなし

dout[m:0] O なしありあり

rd_en I なしありあり

empty O なしありあり

almost_empty O ありありあり

prog_empty O ありありあり

rd_data_count[c:0](1) O ありありあり

valid O ありありあり

underflow O ありありあり

prog_empty_thresh I ありありあり

prog_empty_thresh_assert I ありありあり

prog_empty_thresh_negate I ありありあり

sbiterr O ありありあり





AXI FIFO のポートのサマリ

AXI グローバルインターフェイスポート

AXI4-Stream FIFO インターフェイスポート

dbiterr O ありありあり

rd_rst I ありありなし

sleep(2)

wr_rst_busy(3)

rd_rst_busyb

注記:1. wr_data_count/rd_data_count は、 [Asymmetric Port Width] オプションがイネーブルになっている場合に共通クロックのブロック

RAM ベースの FIFO が使用されれば、 UltraScale デバイスにも使用可能です。

2. UltraScale アーキテクチャのビルトイン FIFO にのみ使用できます。

3. UltraScale アーキテクチャのビルトイン FIFO および UltraScale アーキテクチャのビルトイン以外の FIFO (同期リセット付き ) に使用可能です。

表 2-12: AXI FIFO - グローバルインターフェイスポート

ポート名入力または出力オプションのポー

ト



FIFO クロックおよびリセット入力にマップされているグローバルクロックおよびリセット信号

m_aclk 入力ありありなし

s_aclk 入力なしありあり

s_aresetn 入力なしありあり

表 2-13: AXI4-Stream FIFO インターフェイスポート

ポート名入力または出力

オプションのポート



AXI4-Stream インターフェイス: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axis_tvalid 出力なしありあり

m_axis_tready 入力なしありあり

AXI4-Stream インターフェイス: FIFO データ出力 (dout) バスから派生する情報信号

m_axis_tdata[m-1:0] 出力なしありあり

m_axis_tstrb[m/8-1:0] 出力ありありあり

m_axis_tkeep[m/8-1:0] 出力ありありあり

m_axis_tlast 出力ありありあり

m_axis_tid[m:0] 出力ありありあり

表 2-11: FIFO Generator のポート (続き)



ポート







m_axis_tdest[m:0] 出力ありありあり

m_axis_tuser[m:0] 出力ありありあり

AXI4-Stream インターフェイス: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axis_tvalid 入力なしありあり

s_axis_tready 出力なしありあり

AXI4-Stream インターフェイス: FIFO データ入力 (din) バスにマップされる情報信号

s_axis_tdata[m-1:0] 入力なしありあり

s_axis_tstrb[m/8-1:0] 入力ありありあり

s_axis_tkeep[m/8-1:0] 入力ありありあり

s_axis_tlast 入力ありありあり

s_axis_tid[m:0] 入力ありありあり

s_axis_tdest[m:0] 入力ありありあり

s_axis_tuser[m:0] 入力ありありあり

AXI4-Stream FIFO: オプションの側帯波信号

axis_prog_full_thresh[m:0] 入力ありありあり

axis_prog_empty_thresh[m:0] 入力ありありあり

axis_injectsbiterr 入力ありありあり

axis_injectdbiterr 入力ありありあり

axis_sbiterr 出力ありありあり

axis_dbiterr 出力ありありあり

axis_overflow 出力ありありあり

axis_wr_data_count[m:0] 出力ありありなし

axis_underflow 出力ありありあり

axis_rd_data_count[m:0] 出力ありありなし

axis_data_count[m:0] 出力ありなしあり

axis_prog_full 出力ありありあり

axis_prog_empty 出力ありありあり

表 2-13: AXI4-Stream FIFO インターフェイスポート (続き)

ポート名入力または出力

オプションのポート







AXI4/AXI3 FIFO インターフェイスポート


表 2-14: AXI4/AXI3 書き込みアドレスチャネルの FIFO インターフェイスポート


出力オプションのポート



AXI4/AXI3 インターフェイスの書き込みアドレスチャネル: FIFO データ入力 (din) バスにマップされる情報信号

s_axi_awid[m:0] 入力ありありあり

s_axi_awaddr[m:0] 入力なしありあり

s_axi_awlen[7:0] 入力なしありあり

s_axi_awsize[2:0] 入力なしありあり

s_axi_awburst[1:0] 入力なしありあり

s_axi_awlock[2:0] 入力なしありあり

s_axi_awcache[4:0] 入力なしありあり

s_axi_awprot[3:0] 入力なしありあり

s_axi_awqos[3:0] 入力なしありあり

s_axi_awregion[3:0] 入力なしありあり

s_axi_awuser[m:0] 入力ありありあり

AXI4/AXI3 インターフェイスの書き込みアドレスチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_awvalid 入力なしありあり

s_axi_awready 出力なしありあり

AXI4/AXI3 インターフェイスの書き込みアドレスチャネル: FIFO データ出力 (dout) バスから派生する情報信号

m_axi_awid[m:0] 出力ありありあり

m_axi_awaddr[m:0] 出力なしありあり

m_axi_awlen[7:0] 出力なしありあり

m_axi_awsize[2:0] 出力なしありあり

m_axi_awburst[1:0] 出力なしありあり

m_axi_awlock[2:0] 出力なしありあり

m_axi_awcache[4:0] 出力なしありあり

m_axi_awprot[3:0] 出力なしありあり

m_axi_awqos[3:0] 出力なしありあり

m_axi_awregion[3:0] 出力なしありあり

m_axi_awuser[m:0] 出力ありありあり

AXI4/AXI3 インターフェイスの書き込みアドレスチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_awvalid 出力なしありあり

m_axi_awready 入力なしありあり

AXI4/AXI3 書き込みアドレスチャネルの FIFO: オプションの側帯波信号





axi_aw_prog_full_thresh[m:0] 入力ありありあり

axi_aw_prog_empty_thresh[m:0] 入力ありありあり

axi_aw_injectsbiterr 入力ありありあり

axi_aw_injectdbiterr 入力ありありあり

axi_aw_sbiterr 出力ありありあり

axi_aw_dbiterr 出力ありありあり

axi_aw_overflow 出力ありありあり

axi_aw_wr_data_count[m:0] 出力ありありなし

axi_aw_underflow 出力ありありあり

axi_aw_rd_data_count[m:0] 出力ありありなし

axi_aw_data_count[m:0] 出力ありなしあり

axi_aw_prog_full 出力ありありあり

axi_aw_prog_empty 出力ありありあり

表 2-15: AXI4/AXI3 書き込みデータチャネルの FIFO インターフェイスポート

ポート名入力または出

力オプションの

ポート



AXI4/AXI3 インターフェイスの書き込みデータチャネル: FIFO データ入力 (din) にマップされた情報信号

s_axi_wid[m:0] 入力ありありあり

s_axi_wdata[m-1:0] 入力なしありあり

s_axi_wstrb[m/8-1:0] 入力なしありあり

s_axi_wlast 入力なしありあり

s_axi_wuser[m:0] 入力ありありあり

AXI4/AXI3 インターフェイスの書き込みデータチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_wvalid 入力なしありあり

s_axi_wready 出力なしありあり

AXI4/AXI3 インターフェイスの書き込みデータチャネル: FIFO データ出力 (dout) バスから派生する情報信号

m_axi_wid[m:0] 出力ありありあり

m_axi_wdata[m-1:0] 出力なしありあり

m_axi_wstrb[m/8-1:0] 出力なしありあり

m_axi_wlast 出力なしありあり

m_axi_wuser[m:0] 出力ありありあり

AXI4/AXI3 インターフェイスの書き込みデータチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_wvalid 出力なしありあり

表 2-14: AXI4/AXI3 書き込みアドレスチャネルの FIFO インターフェイスポート (続き)


出力オプションのポート







m_axi_wready 入力なしありあり

AXI4/AXI3 書き込みデータチャネルの FIFO: オプションの側帯波信号

axi_w_prog_full_thresh[m:0] 入力ありありあり

axi_w_prog_empty_thresh[m:0] 入力ありありあり

axi_w_injectsbiterr 入力ありありあり

axi_w_injectdbiterr 入力ありありあり

axi_w_sbiterr 出力ありありあり

axi_w_dbiterr 出力ありありあり

axi_w_overflow 出力ありありあり

axi_w_wr_data_count[m:0] 出力ありありなし

axi_w_underflow 出力ありありあり

axi_w_rd_data_count[m:0] 出力ありありなし

axi_w_data_count[m:0] 出力ありなしあり

axi_w_prog_full 出力ありありあり

axi_w_prog_empty 出力ありありあり

表 2-16: AXI4/AXI3 書き込み応答チャネルの FIFO インターフェイスポート



ポート



AXI4/AXI3 インターフェイスの書き込み応答チャネル: FIFO データ出力 (dout) バスから派生する情報信号

s_axi_bid[m:0] 出力ありありあり

s_axi_bresp[1:0] 出力なしありあり

s_axi_buser[m:0] 出力ありありあり

AXI4/AXI3 インターフェイスの書き込み応答チャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

s_axi_bvalid 出力なしありあり

s_axi_bready 入力なしありあり

AXI4/AXI3 インターフェイスの書き込み応答チャネル: FIFO データ入力 (din) バスにマップされる情報信号

m_axi_bid[m:0] 入力ありありあり

m_axi_bresp[1:0] 入力なしありあり

m_axi_buser[m:0] 入力ありありあり

AXI4/AXI3 インターフェイスの書き込み応答チャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

m_axi_bvalid 入力なしありあり

m_axi_bready 出力なしありあり

AXI4/AXI3 書き込み応答チャネルの FIFO: オプションの側帯波信号

表 2-15: AXI4/AXI3 書き込みデータチャネルの FIFO インターフェイスポート (続き)



ポート








axi_b_prog_full_thresh[m:0] 入力ありありあり

axi_b_prog_empty_thresh[m:0] 入力ありありあり

axi_b_injectsbiterr 入力ありありあり

axi_b_injectdbiterr 入力ありありあり

axi_b_sbiterr 出力ありありあり

axi_b_dbiterr 出力ありありあり

axi_b_overflow 出力ありありあり

axi_b_wr_data_count[m:0] 出力ありありなし

axi_b_underflow 出力ありありあり

axi_b_rd_data_count[m:0] 出力ありありなし

axi_b_data_count[m:0] 出力ありなしあり

axi_b_prog_full 出力ありありあり

axi_b_prog_empty 出力ありありあり

表 2-17: AXI4/AXI3 読み出しアドレスチャネルの FIFO インターフェイスポート



ポート



AXI4/AXI3 インターフェイスの読み出しアドレスチャネル: FIFO データ入力 (din) バスにマップされる情報信号

s_axi_arid[m:0] 入力ありありあり

s_axi_araddr[m:0] 入力なしありあり

s_axi_arlen[7:0] 入力なしありあり

s_axi_arsize[2:0] 入力なしありあり

s_axi_arburst[1:0] 入力なしありあり

s_axi_arlock[2:0] 入力なしありあり

s_axi_arcache[4:0] 入力なしありあり

s_axi_arprot[3:0] 入力なしありあり

s_axi_arqos[3:0] 入力なしありあり

s_axi_arregion[3:0] 入力なしありあり

s_axi_aruser[m:0] 入力ありありあり

AXI4/AXI3 インターフェイスの読み出しアドレスチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_arvalid 入力なしありあり

s_axi_arready 出力なしありあり

AXI4/AXI3 インターフェイスの読み出しアドレスチャネル: FIFO データ出力 (dout) バスから派生する情報信号

表 2-16: AXI4/AXI3 書き込み応答チャネルの FIFO インターフェイスポート (続き)



ポート







m_axi_arid[m:0] 出力ありありあり

m_axi_araddr[m:0] 出力なしありあり

m_axi_arlen[7:0] 出力なしありあり

m_axi_arsize[2:0] 出力なしありあり

m_axi_arburst[1:0] 出力なしありあり

m_axi_arlock[2:0] 出力なしありあり

m_axi_arcache[4:0] 出力なしありあり

m_axi_arprot[3:0] 出力なしありあり

m_axi_arqos[3:0] 出力なしありあり

m_axi_arregion[3:0] 出力なしありあり

m_axi_aruser[m:0] 出力ありありあり

AXI4/AXI3 インターフェイスの読み出しアドレスチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_arvalid 出力なしありあり

m_axi_arready 入力なしありあり

AXI4/AXI3 読み出しアドレスチャネルの FIFO: オプションの側帯波信号

axi_ar_prog_full_thresh[m:0] 入力ありありあり

axi_ar_prog_empty_thresh[m:0] 入力ありありあり

axi_ar_injectsbiterr 入力ありありあり

axi_ar_injectdbiterr 入力ありありあり

axi_ar_sbiterr 出力ありありあり

axi_ar_dbiterr 出力ありありあり

axi_ar_overflow 出力ありありあり

axi_ar_wr_data_count[m:0] 出力ありありなし

axi_ar_underflow 出力ありありあり

axi_ar_rd_data_count[m:0] 出力ありありなし

axi_ar_data_count[m:0] 出力ありなしあり

axi_ar_prog_full 出力ありありあり

axi_ar_prog_empty 出力ありありあり

表 2-18: AXI4/AXI3 読み出しデータチャネルの FIFO インターフェイスポート


出力オプションのポー

ト



AXI4/AXI3 インターフェイスの読み出しデータチャネル: FIFO データ出力 (dout) バスから派生する情報信号

s_axi_rid[m:0] 出力ありありあり

s_axi_rdata[m-1:0] 出力なしありあり

表 2-17: AXI4/AXI3 読み出しアドレスチャネルの FIFO インターフェイスポート (続き)



ポート







s_axi_rresp[1:0] 出力なしありあり

s_axi_rlast 出力なしありあり

s_axi_ruser[m:0] 出力ありありあり

AXI4/AXI3 インターフェイスの読み出しデータチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

s_axi_rvalid 出力なしありあり

s_axi_rready 入力なしありあり

AXI4/AXI3 インターフェイスの読み出しデータチャネル: FIFO データ入力 (din) バスにマップされる情報信号

m_axi_rid[m:0] 入力ありありあり

m_axi_rdata[m-1:0] 入力なしありあり

m_axi_ rresp[1:0] 入力なしありあり

m_axi_rlast 入力なしありあり

m_axi_ruser[m:0] 入力ありありあり

AXI4/AXI3 インターフェイスの、読み出しデータチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_rvalid 入力なしありあり

m_axi_rready 出力なしありあり

AXI4/AXI3 読み出しデータチャネルの FIFO: オプションの側帯波信号

axi_r_prog_full_thresh[m:0] 入力ありありあり

axi_r_prog_empty_thresh[m:0] 入力ありありあり

axi_r_injectsbiterr 入力ありありあり

axi_r_injectdbiterr 入力ありありあり

axi_r_sbiterr 出力ありありあり

axi_r_dbiterr 出力ありありあり

axi_r_overflow 出力ありありあり

axi_r_wr_data_count[m:0] 出力ありありなし

axi_r_underflow 出力ありありあり

axi_r_rd_data_count[m:0] 出力ありありなし

axi_r_data_count[m:0] 出力ありなしあり

axi_r_prog_full 出力ありありあり

axi_r_prog_empty 出力ありありあり

表 2-18: AXI4/AXI3 読み出しデータチャネルの FIFO インターフェイスポート


出力オプションのポー

ト







AXI4-Lite FIFO インターフェイスポート


表 2-19: AXI4-Lite 書き込みアドレスチャネルの FIFO インターフェイスポート



ポート



AXI4-Lite インターフェイスの書き込みアドレスチャネル: FIFO データ入力 (din) バスにマップされる情報信号

s_axi_awaddr[m:0] 入力なしありあり

s_axi_awprot[3:0] 入力なしありあり

AXI4-Lite インターフェイスの書き込みアドレスチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_awvalid 入力なしありあり

s_axi_awready 出力なしありあり

AXI4-Lite インターフェイスの書き込みアドレスチャネル: FIFO データ出力 (dout) バスから派生する情報信号

m_axi_awaddr[m:0] 出力なしありあり

m_axi_awprot[3:0] 出力なしありあり

AXI4-Lite インターフェイスの書き込みアドレスチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_awvalid 出力なしありあり

m_axi_awready 入力なしありあり

AXI4-Lite 書き込みアドレスチャネルの FIFO: オプションの側帯波信号

axi_aw_prog_full_thresh[m:0] 入力ありありあり

axi_aw_prog_empty_thresh[m:0] 入力ありありあり

axi_aw_injectsbiterr 入力ありありあり

axi_aw_injectdbiterr 入力ありありあり

axi_aw_sbiterr 出力ありありあり

axi_aw_dbiterr 出力ありありあり

axi_aw_overflow 出力ありありあり

axi_aw_wr_data_count[m:0] 出力ありありなし

axi_aw_underflow 出力ありありあり

axi_aw_rd_data_count[m:0] 出力ありありなし

axi_aw_data_count[m:0] 出力ありなしあり

axi_aw_prog_full 出力ありありあり

axi_aw_prog_empty 出力ありありあり





表 2-20: AXI4-Lite 書き込みデータチャネルの FIFO インターフェイスポート



ポート



AXI4-Lite インターフェイスの書き込みデータチャネル: FIFO データ入力 (din) バスにマップされる情報信号

s_axi_wdata[m-1:0] 入力なしありあり

s_axi_wstrb[m/8-1:0] 入力なしありあり

AXI4-Lite インターフェイスの書き込みデータチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_wvalid 入力なしありあり

s_axi_wready 出力なしありあり

AXI4-Lite インターフェイスの書き込みデータチャネル: FIFO データ出力 (dout) バスから派生する情報信号

m_axi_wdata[m-1:0] 出力なしありあり

m_axi_wstrb[m/8-1:0] 出力なしありあり

AXI4-Lite インターフェイスの書き込みデータチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_wvalid 出力なしありあり

m_axi_wready 入力なしありあり

AXI4-Lite 書き込みデータチャネルの FIFO: オプションの側帯波信号

axi_w_prog_full_thresh[m:0] 入力ありありあり

axi_w_prog_empty_thresh[m:0] 入力ありありあり

axi_w_injectsbiterr 入力ありありあり

axi_w_injectdbiterr 入力ありありあり

axi_w_sbiterr 出力ありありあり

axi_w_dbiterr 出力ありありあり

axi_w_overflow 出力ありありあり

axi_w_wr_data_count[m:0] 出力ありありなし

axi_w_underflow 出力ありありあり

axi_w_rd_data_count[m:0] 出力ありありなし

axi_w_data_count[m:0] 出力ありなしあり

axi_w_prog_full 出力ありありあり

axi_w_prog_empty 出力ありありあり

表 2-21: AXI4-Lite 書き込み応答チャネルの FIFO インターフェイスポート



ポート



AXI4-Lite インターフェイスの書き込み応答チャネル: FIFO データ出力 (dout) バスから派生する情報信号

s_axi_bresp[1:0] 出力なしありあり

AXI4-Lite インターフェイスの書き込み応答チャネル: FIFO 読み出しインターフェイスのハンドシェイク信号






s_axi_bvalid 出力なしありあり

s_axi_bready 入力なしありあり

AXI4-Lite インターフェイスの書き込み応答チャネル: FIFO データ入力 (din) バスにマップされる情報信号

m_axi_bresp[1:0] 入力なしありあり

AXI4-Lite インターフェイスの書き込み応答チャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

m_axi_bvalid 入力なしありあり

m_axi_bready 出力なしありあり

AXI4-Lite 書き込み応答チャネルの FIFO: オプションの側帯波信号

axi_b_prog_full_thresh[m:0] 入力ありありあり

axi_b_prog_empty_thresh[m:0] 入力ありありあり

axi_b_injectsbiterr 入力ありありあり

axi_b_injectdbiterr 入力ありありあり

axi_b_sbiterr 出力ありありあり

axi_b_dbiterr 出力ありありあり

axi_b_overflow 出力ありありあり

axi_b_wr_data_count[m:0] 出力ありありなし

axi_b_underflow 出力ありありあり

axi_b_rd_data_count[m:0] 出力ありありなし

axi_b_data_count[m:0] 出力ありなしあり

axi_b_prog_full 出力ありありあり

axi_b_prog_empty 出力ありありあり

表 2-22: AXI4-Lite 読み出しアドレスチャネルの FIFO インターフェイスポート



ポート



AXI4-Lite インターフェイスの読み出しアドレスチャネル: FIFO データ入力 (din) バスにマップされる情報信号

s_axi_araddr[m:0] 入力なしありあり

s_axi_arprot[3:0] 入力なしありあり

AXI4-Lite インターフェイスの読み出しアドレスチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

s_axi_arvalid 入力なしありあり

s_axi_arready 出力なしありあり

AXI4-Lite インターフェイスの読み出しアドレスチャネル: FIFO データ出力 (dout) バスから派生する情報信号

表 2-21: AXI4-Lite 書き込み応答チャネルの FIFO インターフェイスポート (続き)



ポート







m_axi_araddr[m:0] 出力なしありあり

m_axi_arprot[3:0] 出力なしありあり

AXI4-Lite インターフェイスの読み出しアドレスチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

m_axi_arvalid 出力なしありあり

m_axi_arready 入力なしありあり

AXI4-Lite 読み出しアドレスチャネルの FIFO: オプションの側帯波信号

axi_ar_prog_full_thresh[m:0] 入力ありありあり

axi_ar_prog_empty_thresh[m:0] 入力ありありあり

axi_ar_injectsbiterr 入力ありありあり

axi_ar_injectdbiterr 入力ありありあり

axi_ar_sbiterr 出力ありありあり

axi_ar_dbiterr 出力ありありあり

axi_ar_overflow 出力ありありあり

axi_ar_wr_data_count[m:0] 出力ありありなし

axi_ar_underflow 出力ありありあり

axi_ar_rd_data_count[m:0] 出力ありありなし

axi_ar_data_count[m:0] 出力ありなしあり

axi_ar_prog_full 出力ありありあり

axi_ar_prog_empty 出力ありありあり

表 2-23: AXI4-Lite 読み出しデータチャネルの FIFO インターフェイスポート



ポート



AXI4-Lite インターフェイスの読み出しデータチャネル: FIFO データ出力 (dout) バスから派生する情報信号

s_axi_rdata[m-1:0] 出力なしありあり

s_axi_rresp[1:0] 出力なしありあり

AXI4-Lite インターフェイスの読み出しデータチャネル: FIFO 読み出しインターフェイスのハンドシェイク信号

s_axi_rvalid 出力なしありあり

s_axi_rready 入力なしありあり

AXI4-Lite インターフェイスの読み出しデータチャネル: FIFO データ入力 (din) バスにマップされる情報信号

m_axi_rdata[m-1:0] 入力なしありあり

m_axi_ rresp[1:0] 入力なしありあり

AXI4-Lite インターフェイスの読み出しデータチャネル: FIFO 書き込みインターフェイスのハンドシェイク信号

m_axi_rvalid 入力なしありあり

表 2-22: AXI4-Lite 読み出しアドレスチャネルの FIFO インターフェイスポート (続き)



ポート







m_axi_rready 出力なしありあり

AXI4-Lite 読み出しデータチャネルの FIFO: オプションの側帯波信号

axi_r_prog_full_thresh[m:0] 入力ありありあり

axi_r_prog_empty_thresh[m:0] 入力ありありあり

axi_r_injectsbiterr 入力ありありあり

axi_r_injectdbiterr 入力ありありあり

axi_r_sbiterr 出力ありありあり

axi_r_dbiterr 出力ありありあり

axi_r_overflow 出力ありありあり

axi_r_wr_data_count[m:0] 出力ありありなし

axi_r_underflow 出力ありありあり

axi_r_rd_data_count[m:0] 出力ありありなし

axi_r_data_count[m:0] 出力ありなしあり

axi_r_prog_full 出力ありありあり

axi_r_prog_empty 出力ありありあり

表 2-23: AXI4-Lite 読み出しデータチャネルの FIFO インターフェイスポート (続き)



ポート






第 3 章

コアを使用した設計この章では、 FIFO Generator コアをユーザーアプリケーションロジックと統合された完全機能のデザインに変えていくのに必要な手順を説明します。

重要: FIFO コアのコンフィギュレーションによっては、提供されているインプリメンテーションのサブセットのみが提供可能な場合があります。 FIFO コアを問題なく使用できるようにするには、この章で説明されている設計ガイドラインに必ず従ってください。

一般的なデザインガイドライン

難易度を理解する

規格に完全準拠し、機能豊かな FIFO デザインを実装するには、実装先がどのテクノロジであっても課題は出てきます。このため、その難易度は次の要因によって大きく左右される可能性があることを理解しておくことが重要です。

• 最大システムクロック周波数。

• ターゲットデバイスのアーキテクチャ。

• 特定のユーザーアプリケーション。

パイプライン処理、制約の使用 (タイミング制約、配置制約やエリア制約) など、インプリメンテーションしやすくするデザインテクニックを使用してください。

信号パイプラインおよび同期化を理解する

FIFO デザインがどういうものなのかを理解するには、パフォーマンスを最大化し、クロック乗せ換え用の同期化ロジックをインプリメントするためにパイプラインがどのように使用されるのかを理解することが重要です。書き込みインターフェイスに書き込まれたデータが、読み出しインターフェイスでアクセス可能になるまでには、数クロックサイクルかかる場合があります。

同期化に関する注意事項

書き込みクロックおよび読み出しクロックがそれぞれ独立した FIFO では、インターフェイス信号をそれぞれのクロックドメインで使用する必要があります。独立クロック FIFO では、すべての同期化要件が処理されるので、互いに周波数や位相に関して関連性のない 2 つのクロックドメインをまたぐことができます。

重要: 正しい動作を得るには、 FIFO の Full および Empty フラグを使用する必要があります。

図 3-1 は、信号とそのクロックドメインを表したものです。すべての信号が特定のクロックに同期していますが、FIFO 全体の非同期リセットを実行する rst は例外です。




第 3 章: コアを使用した設計

書き込み操作の場合、ライトイネーブル信号 (wr_en) およびデータ入力 (din) が wr_clk に同期します。読み出し操作の場合、リードイネーブル信号 (rd_en) およびデータ入力 (dout) が rd_clk に同期します。ステータス出力はすべて、それぞれのクロックドメインに同期し、そのクロックドメインでのみ使用可能です。 FIFO のパフォーマンスは、 wr_clk および rd_clk 入力信号のクロック周期を個別に制約することで計測できます。

インターフェイス信号は、立ち上がりクロックエッジ (wr_clk および rd_clk) で評価されます。クロックソースと FIFO クロック入力との間に反転を挿入すると、これらの信号を立ち下がりエッジアクティブ (クロックソースに相対的に) にできます。この反転は、内部 FIFO 制御ロジックに吸収されるので、パフォーマンス低下やロジック使用率の増加にはなりません。

FIFO Generator の初期化

ビルトイン FIFO または共通クロックのシフトレジスタ FIFO を使用して設計する場合、 FPGA がコンフィギュレーションされた後、操作が開始する前にリセットする前に、 FIFO をリセットする必要があります。非同期リセットピン (rst) は、シフトレジスタ FIFO および 7 シリーズのビルトイン FIFO 用に提供されています。このリセットは、内部カウンターおよび出力レジスタをクリアにする非同期のリセットです。 UltraScale アーキテクチャのビルトイン FIFO インプリメンテーションの場合、リセットピン (srst) は、内部カウンターおよび出力レジスタをクリアにするため、 clk/wr_clk に同期します。 UltraScale アーキテクチャのビルトイン FIFO では、 FIFO が書き込みまたは読み出し操作の準備が整っているかどうかを示す wr_rst_busy および rd_rst_busy 信号が提供されています。

ブロック RAM または分散 RAM を使用してインプリメントされている FIFO の場合、リセットは不要で、入力ピンはオプションです。共通クロックコンフィギュレーションの場合は、リセットを非同期にするか同期にするかのオプションがあります。独立クロックコンフィギュレーションの場合は、書き込みおよび読み出しそれぞれのクロックドメインに対し、非同期リセット (rst) にするか、同期リセット (wr_rst/rd_rst) にするかのオプションがあります。

非同期リセットがインプリメントされると ([Enable Reset Synchronization] オプションが選択されていると )、 FIFO が既知のステートに初期化するように、クロックドメインに同期化します。この同期化ロジックにより、グリッチおよびメタステーブル動作を避けながら、コアロジックのタイミングが正しくリセットされます。リセットパルスおよび同期化遅延の要件は FIFO インプリメンテーションタイプに依存しています。


図 3-1: 独立クロック FIFO: 書き込みおよび読み出しのクロックドメイン

Note: Optional ports represented in italics

dout[m:0]

empty

rst

rd_en

rd_clk

prog_full_thresh_assert

prog_full_thresh_negate

wr_rst

prog_full_thresh

Write ClockDomain

Read ClockDomain

full

wr_en

din[n:0]

wr_clk

almost_full

prog_full

wr_ack

overflow

almost_empty

prog_empty

valid

underflow


prog_empty_thresh_negate

rd_rst

PROG_EMPTY_THRESHprog_empty_thresh





wr_rst/rd_rst/rd_rst がインプリメントされると ([Enable Reset Synchronization] オプションが選択されていると)、 wr_rst/rd_rst はそれぞれのクロックドメインに同期するものと考えられます。 wr_rst がアサートされている限り、書き込みクロックドメインはリセットステートのままになり、 rd_rst がアサートされている限り、読み出しクロックドメインはリセットステートのままになります。詳細は、 114 ページの「リセット」を参照してください。

FIFO の使用方法および制御

書き込み操作

このセクションでは、 FIFO の書き込み操作の動作と、それに関連付けられているステータスフラグについて説明します。ライトイネーブルがアサートされ、 FIFO がいっぱいでない場合、データは入力バス (din) から FIFO に追加され、書き込み肯定応答 (wr_ack) がアサートされます。 FIFO からデータが読み出されないまま、継続的に書き込みが実行されると、 FIFO はデータでいっぱいになります。書き込み操作は、 FIFO がいっぱいではないときにのみ成功します。 FIFO がいっぱいのときにさらに書き込みが開始すると、その要求が無視され、オーバーフローフラグがアサートされ、 FIFO のステートは変化しません (FIFO がオーバーフローしても深刻なダメージはありません)。

almost_full および full フラグ

注記: ビルトイン FIFO では almost_full フラグはサポートされていません。

almost_full は、あと 1 回書き込みが実行されると full がアサートされる状態であることを示すフラグです。このフラグはアクティブ High で、書き込みクロック (wr_clk) に同期します。

full は、 FIFO からデータが読み出されない限り、これ以上書き込みが実行できない状態を示すフラグです。このフラグはアクティブ High で、書き込みクロック (wr_clk) に同期しています。 full がアサートされたときに書き込みが開始すると、書き込み要求が無視され、 overflow がアサートされます。

操作例

図 3-2 は、典型的な書き込み操作を表しています。 wr_en がアサートされると、 wr_clk の次の立ち上がりエッジで書き込み操作が実行されます。 FIFO がいっぱいではないので、 wr_ack がアサートされ、書き込み操作の要求が承認されます。 FIFO にあと 1 ワードしか書き込むことができない場合は、 FIFO により almost_full フラグがアサートされます。 almost_full がアサートされると、追加の書き込みが 1 回実行され、 FIFO から full がアサートされます。 full がアサートされた後に書き込みが実行されると、 wr_ack がディアサートされて、 overflow がアサートされ、 FIFO がオーバーフロー状態であることを示します。 1 回以上読み出しが実行されれば、 FIFO により full がディアサートされ、データを FIFO に書き込むことができる状態になります (wr_ack がアサートされ、overflow がディアサートされるので、その状態になったことがわかる )。


図 3-2: 独立クロック FIFO の書き込み操作

wr_clk

wr_en

full

almost_full

wr_ack

overflow

din D1 D2 D3 D4 D5 D12 D13





読み出し操作

このセクションでは、 FIFO の読み出し操作の動作と、それに関連付けられているステータスフラグについて説明します。リードイネーブルがアサートされ、 FIFO が空でない場合、データは出力バス (dout) で FIFO から読み出され、有効フラグ (VALID) がアサートされます。 FIFO へデータが書き込まれることなく、継続的に読み出しが実行されると、 FIFO は空になります。読み出し操作は、 FIFO が空ではないときに成功します。 FIFO が空のときにさらに読み出しが要求されると、読み出し操作は無視され、アンダーフローフラグがアサートされ、 FIFO のステートは変化しません (FIFO がアンダーフローしても深刻なダメージはありません)。

almost_empty および empty フラグ

注記: ビルトイン FIFO では almost_empty フラグはサポートされていません。

almost_empty は、読み出し操作が実行されたあとに FIFO が空であることを示します。このフラグはアクティブ High で、 rd_clk に同期します。このフラグは、 FIFO に読み出されるべき 1 ワードが残っているときにアサートされます。

empty は、 FIFO が空で、データが書き出されない限り、これ以上読み出しが実行できない状態を示すフラグです。このフラグはアクティブ High で、読み出しクロック (rd_clk) に同期します。 empty がアサートされたときに読み出しが開始すると、読み出し要求が無視され、 underflow がアサートされます。

共通クロックに関する注記

empty がアサートされている間に、書き込みと読み出し操作が同時に実行されると、書き込み操作は受諾され、読み出し操作は無視されます。次のクロックサイクルで empty がディアサートされ、 underflow がアサートされます。

読み出し操作のモード

FIFO Generator コアでは、読み出し操作に関して、標準モードと First-Word Fall-Through (FWFT) モードの 2 つがサポートされています。標準モードの読み出し操作では、読み出しが要求されたあとのクロックサイクルでデータが読み出されます。 FWFT モードの読み出し操作では、読み出しが要求されたのと同じクロックサイクルでデータが読み出されます。

表 3-1 は、 FWFT のインプリメンテーションをサポートしています。

標準モードの FIFO の読み出し操作

標準 FIFO の読み出し操作の場合、リードイネーブルがアサートされた後、 FIFO が空でなければ、 FIFO に格納されている次のデータが出力バス (dout) に出力され、有効フラグ (VALID) がアサートされます。

図 3-3 は標準の読み出しアクセスを表しています。最低 1 ワードを FIFO に書き込むと、 empty がディアサートされます。これはデータが読み出し可能になったことを示しています。 rd_en がアサートされると、 rd_clk の次の立ち

表 3-1: FWFT (First-Word Fall-Through) FIFO インプリメンテーションのサポート

FWFT サポート

独立クロック

ブロック RAM ü

分散 RAM ü

ビルトイン ü

共通クロック

ブロック RAM ü

分散 RAM ü


ビルトイン ü





上がりエッジで読み出し操作が実行されます。 FIFO で次の使用可能なワードが dout に出力され、読み出し操作が成功したことを示す VALID がアサートされます。 FIFO から最後のデータワードが読み出されると、 FIFO により empty がアサートされます。 empty がアサートされている間に rd_en がアサートされ続けると、読み出し要求が無視され、 VALID がディアサートされ、 underflow がアサートされます。書き込みが実行されると、 FIFO により empty がディアサートされ、有効な読み出し操作を再開できるようになります (VALID がディアサートされ、underflow がアサートされるので、その状態になったことがわかる )。

First-Word Fall-Through (FWFT) モードの FIFO 読み出し操作

FWFT では、読み出しを発行せずに FIFO から次に使用可能なワードを先読みできます。 FIFO からデータを読み出せるようになると、最初のワードが FIFO から自動的に出力データバス (dout) に現れます。最初のワードが dout に出力されると、 FIFO に読み出し可能なワードが 1 つ以上あることを示す empty がディアサートされ、有効なワードが dout にあることを示す VALID がアサートされます。

図 3-4 は FWFT モードの読み出しアクセスを表しています。はじめに、 FIFO は空ではなく、次に使用可能なデータワードが出力バス (dout) に現れ、 VALID がアサートされます。 rd_en をアサートすると、 rd_clk の次の立ち上がりクロックエッジで、次のデータワードが dout に現れます。最終データワードが dout に現れたあとに、追加の読み出し要求が出されると、 dout のデータが無効になります。 VALID がディアサートされ、 empty がアサートされるので、無効になったことがわかります。この後、 FIFO から読み出しを実行しようとしても、アンダーフローになります。

標準モードの読み出し操作とは異なり、 FWFT の empty フラグは、 FIFO から最終データが読み出されたあとにアサートされます。 empty がアサートされると、 VALID がディアサートされます。標準モードの読み出しでは、empty がアサートされると、 VALID が 1 クロックサイクルアサートされます。 FWFT 機能により、 FIFO の実質的な読み出しの深さは 2 ワード分増えます。

最初のデータが空の FIFO に書き込まれると、この FWFT 機能により、 empty のディアサートに 2 クロックサイクルのレイテンシが追加されます。

注記: FIFO を空にするには、書き込み操作と同じ数の読み出し操作を実行する必要があります。これは、 FWFT モードでも標準モードでも変わりません。


図 3-3: 独立クロック FIFO の標準モードの書き込み操作

rd_clk

dout

valid

underflow

rd_en

empty

D0 D1 D2 D3

almost_empty





共通クロック FIFO、読み出しおよび書き込みの同時操作

図 3-5 は、典型的な書き込みおよび読み出し操作を表しています。書き込みが FIFO に発行されると、 empty フラグがディアサートされます。その後、書き込みおよび読み出しの同時操作が発行されるのですが、ステータスフラグには変更がありません。 FIFO のワードが 2 つ以上になると、 almost_empty フラグがディアサートされます。その後、書き込み要求が FIFO に発行され、 FIFO があと 1 書き込みしか受け付けられないと (読み出しが実行されない限り )、 almost_full がアサートされます。その後、書き込みおよび読み出しの同時操作が発行されるのですが、ステータスフラグには変更がありません。最後に、読み出しが実行されずに追加書き込みが 1 回実行されると、 FIFO から full がアサートされます。つまり、読み出し要求が発行されるまではこれ以上データを書き込むことができないことを示します。

ハンドシェイクフラグ

ハンドシェイクフラグ (VALID、 underflow、 wr_ack および overflow) は、書き込みおよび読み出し操作のステータスに関する追加情報を提供する目的でサポートされています。ハンドシェイクフラグはオプションで、Vivado IDE でアクティブ High またはアクティブ Low に設定できます。これらのフラグは (アクティブ High に設定された状態) 図 3-6 で説明されています。


図 3-4: 独立クロック FIFO の FWFT モードの読み出し操作


図 3-5: 共通クロック FIFO の標準モードの書き込みおよび読み出し操作

rd_clk

dout

valid

underflow

rd_en

empty

D0 D1 D2 D3

almost_empty

clk

wr_en

D0 D1

empty

rd_en

dout

almost_empty

almost_full

full





書き込み肯定応答

書き込み肯定応答フラグ (wr_ack) は、各書き込み操作が完了するとアサートされ、 din ポートのデータが FIFO に格納されたことを示します。このフラグは書き込みクロック (wr_clk) に同期します。

有効

有効フラグ (VALID) の操作は、 FIFO の読み出しモードによって異なります。このフラグは読み出しクロック (rd_clk) に同期します。

標準モードの FIFO の読み出し操作

標準モードの読み出しの場合、 VALID フラグは、各読み出し操作の rd_clk の立ち上がりエッジでアサートされ、dout バスのデータが有効であることを示します。読み出し要求が承認されないと (FIFO が空のとき )、 VALID はアサートされません。

FWFT モードの FIFO 読み出し操作

FWFT モードの読み出しの場合、 VALID フラグは出力バス (dout) のデータが現在のサイクルで有効であることを示します。 FWFT ロジックにより dout バスに次に読み出されるデータが自動的に配置されるので、データが出ていて有効であるために、読み出し要求を発行する必要はありません。 VALID は、 FIFO に 1 つ以上ワードがあるとアサートされます。 VALID は、 FIFO にワードが残っていないとディアサートされます。

操作例

図 3-6 は、 FIFO のフラグの動作を説明しています。書き込みインターフェイスでは、 full がアサートされず、FIFO への書き込みが完了します (wr_ack がアサートされることでわかる )。 full がアサートされた後に書き込みが実行されると、 wr_ack がディアサートされて、 overflow がアサートされ、 FIFO がオーバーフロー状態であることを示します。読み出しインターフェイスでは、 FIFO が empty になると、読み出し要求が受諾されます。標準モードの FIFO 操作では、読み出し要求の次のクロックサイクルで、 VALID がアサートされ、 dout がアップデートされます。 FWFT モードの FIFO 操作では、読み出し要求が発行される前に VALID がアサートされ、 dout がアップデートされます。 empty がアサートされている間に読み出し要求が発行されると、 VALID がディアサートされて、underflow がアサートされ、 FIFO がアンダーフロー状態であることを示します。





アンダーフロー

アンダーフローフラグ (underflow) は、読み出し操作が完了しなかったことを示すのに使用されます。これは読み出しが開始し、 FIFO が空のときに発生します。このフラグは読み出しクロック (rd_clk) に同期します。 FIFO がアンダーフロー状態になっても、 FIFO のステータスは変わりません (深刻なダメージはありません)。

オーバーフロー

オーバーフローフラグ (overflow) は、書き込み操作が完了しなかったことを示すのに使用されます。これは、full がアサートされている間に FIFO への書き込みが開始すると発生します。このフラグは書き込みクロック (wr_clk) に同期します。 FIFO がオーバーフロー状態になっても、 FIFO のステータスは変わりません (深刻なダメージはありません)。


図 3-6: 独立クロック FIFO のハンドシェイク信号

D1 D3D2

Write Interface

wr_en

din

wr_ack

wr_clk

full

overflow

D1 D3D2

FWFT Read Interface

rd_clk

rd_en

empty

underflow

valid

dout

D1 D3D2

Standard Read Interface

valid

rd_clk

rd_en

empty

underflow

dout





操作例

図 3-7 は、ハンドシェイクフラグを説明しています。書き込みインターフェイスでは、 full がディアサートされるので、 FIFO への書き込みが完了します (wr_ack がアサートされることでわかる )。 full がアサートされた後に書き込みが実行されると、 wr_ack がディアサートされて、 overflow がアサートされ、 FIFO がオーバーフロー状態であることを示します。読み出しインターフェイスでは、 FIFO が空になると、読み出し要求が受諾されます。読み出し要求に続いて、 VALID がアサートされ、 dout がアップデートされます。 empty がアサートされている間に読み出し要求が発行されると、 VALID がディアサートされて、 underflow がアサートされ、 FIFO がアンダーフロー状態であることを示します。

プログラマブルフラグ

FIFO では、 FIFO がユーザー定義のフィルレベルに達したことを示すため、プログラマブルフラグがサポートされています。

• プログラマブル full (prog_full) は、 FIFO がユーザー定義のフル状態に達したことを示します。

• プログラマブル empty (prog_empty) は、 FIFO がユーザー定義の空状態に達したことを示します。

これらのしきい値に定数値を設定するか、または専用の入力ポートを設定して、しきい値が回路内でダイナミックに変化するように設定できます。ヒステリシスもオプションでサポートされていて、各フラグごとに重複しないアサート値およびネゲート値を提供できます。これらのオプションの詳細は、次のセクションで説明します。プログラマブルフラグのレイテンシ動作についての詳細は、 124 ページの「レイテンシ」を参照してください。

プログラマブル full

FIFO Generator コアでは、プログラマブル full のしきい値を定義するのに、次の 4 つの方法がサポートされています。

• 1 つのしきい値を設定 (定数)


図 3-7: 共通クロック FIFO のハンドシェイク信号

D1

wr_en

din

wr_ack

valid

clk

clk

rd_en

full

empty

overflow

underflow

D1dout D3

D3D2

D2

Write Interface

Read Interface





• 1 つのしきい値を設定 (専用入力ポート )

• アサートとネゲートに個別のしきい値を設定 (ヒステリシスを提供)

• 専用入力ポートを使用して、アサートとネゲートに個別のしきい値を設定 (ヒステリシスを提供)

注記: ビルトイン FIFO では、 1 つのしきい値 (定数) のプログラマブル full のみがサポートされています。

これらのオプションは、 Vivado IDE で FIFO Generator のカスタマイズウィンドウの [Programmable Flags] で設定できます (144 ページの「[Status Flags] タブ」 )。

プログラマブル full (prog_full) のフラグは、 FIFO のワード数がユーザー定義のアサートのしきい値以上のときにアサートされます。このフラグがアサートされると、 full フラグがアサートされるまで、 FIFO で書き込み操作を実行できます。 FIFO のワード数がネゲートのしきい値未満になると、 prog_full フラグはディアサートされます。

注記: ワード数をプログラマブル full のしきい値以上にさせる立ち上がりクロックエッジで書き込み操作が実行されると、 prog_full フラグは次の立ち上がりクロックエッジでアサートされます。 prog_full フラグのディアサートには長い遅延がありますが、それは書き込みクロックと読み出しクロックとの関係に左右されます。

プログラマブル Full: 1 つのしきい値

このオプションを選択すると、 prog_full のアサートおよびディアサートに対し、 1 つのしきい値を設定できます。 FIFO のエントリ数が設定しきい値以上になると、 prog_full フラグはディアサートされます。ディアサートの動作は、ビルトイン FIFO とそうでない FIFO (ブロック RAM、分散 RAM の FIFO など) とでは異なります。

ビルトイン FIFO の場合、 FIFO のエントリ数がしきい値から 1 を引いた値未満にならないと、 prog_full フラグはディアサートされません。ビルトイン FIFO 以外の FIFO の場合は、 FIFO のワード数がネゲートのしきい値未満になると、 prog_full フラグはディアサートされます。

このしきい値をインプリメントするオプションは 2 つあります。

• 1 つのしきい値 (定数)。 Vivado IDE で FIFO Generator をカスタマイズするウィンドウでしきい値を設定できます。既に FIFO Generator コアが生成されている場合は、コアを再生成しないとこの値を変更できません。このオプションでは、専用入力ポートからしきい値を設定する場合よりも、使用するリソース数が少なくてすみます。

• 1 つのしきい値 (専用入力ポート ) (ビルトイン FIFO 以外の FIFO のみ)。 FIFO Generator コアの入力ポート (prog_full_thresh) を介してしきい値を指定できます。回路内でプログラマブル full のしきい値を変更できる柔軟性があれば、コアを再生成することなく、 FIFO がリセット状態でも、この入力ポートを変更できます。

注記: 各しきい値の有効範囲については、 Vivado IDE を参照してください。

図 3-8 は、ビルトイン FIFO 以外の FIFO にしきい値を 1 つ設定したプログラマブル full のフラグを示しています。FIFO に 7 ワードが格納されるまで、 FIFO に書き込むことができます。プログラマブル full のしきい値が 7 に設定されているので、 FIFO に 7 ワード書き込まれると、 FIFO により prog_full がアサートされます。

ヒント : 書き込みデータカウント (wr_data_count) と prog_full の両方に、1 クロックサイクルの遅延があります。FIFO にあるワード数が 6 以下になると、 prog_full がディアサートされます。


図 3-8: プログラマブル Full (1 つのしきい値): しきい値が 7 に設定されている場合





プログラマブル Full: アサートおよびネゲートのしきい値

このオプションを選択すると、 prog_full のアサートとディアサートに対し、個別にしきい値を設定できます。FIFO のエントリ数がしきい値以上になると、 prog_full フラグはディアサートされます。 FIFO のエントリ数がネゲート値未満になると、 prog_full フラグはディアサートされます。

重要: この機能は、ビルトイン FIFO では使用できません。

これらのしきい値をインプリメントするオプションは 2 つあります。

• しきい値をアサートおよびネゲートします。 Vivado IDE で FIFO Generator をカスタマイズするウィンドウでしきい値を設定できます。既に FIFO Generator コアが生成されている場合は、コアを再生成しないと、これらの値を変更できません。このオプションでは、専用入力ポートからしきい値をアサートおよびネゲートする場合よりも、使用するリソース数が少なくて済みます。

• コアの専用入力ポートを使用して、しきい値をアサートおよびネゲートします。回路内でプログラマブル full のアサート (prog_full_thresh_assert) およびネゲート (prog_full_thresh_negate) のしきい値を変更できる柔軟性があれば、コアを再生成することなく、 FIFO がリセット状態でも、これらの入力ポートを変更できます。

注記: full のアサート値は full のネゲート値よりも大きい必要があります。各しきい値の有効範囲については、Vivado IDE を参照してください。

図 3-9 は、アサートおよびネゲートのしきい値を使用したプログラマブル full のフラグを示しています。 FIFO に 10 ワードが格納されるまで、 FIFO に書き込むことができます。アサートのしきい値は 10 に設定されているので、FIFO により prog_full がアサートされます。ネゲートのしきい値は 7 に設定されているので、 FIFO に残っているワード数が 6 以下になると、 FIFO により prog_full がディアサートされます。書き込みデータカウント (wr_data_count) と prog_full の両方に、 1 クロックサイクルの遅延があります。

プログラマブル Full のしきい値の範囲に関する制限事項

プログラマブル Full のしきい値の範囲は、 FIFO のインプリメンテーション方法を決めるいくつかの機能に左右されます。たとえば、次の機能がそうです。

• FIFO インプリメンテーションタイプ (ビルトイン FIFO またはそれ以外の FIFO、共通クロック FIFO または独立クロック FIFO など)

• 対称または非対称のポートアスペクト比

• 読み出しモード (標準または FWFT)

• 読み出しおよび書き込みのクロック周波数 (ビルトイン FIFO のみ)

Vivado IDE では、これらの機能に基づいてしきい値の範囲が自動的にパラメーター化されるので、有効な範囲内の値のみを選択できるようになっています。インプリメンテーションタイプが共通クロックまたは独立クロックのビルトイン FIFO の場合は、コアインプリメンテーション上の理由から、 FIFO の深さ (プリミティブの深さで 1) 内の


図 3-9: アサートおよびネゲートのしきい値を設定したプログラマブル Full: アサートのしきい値 =10、ネゲートのしきい値 = 7

9 98

wr_clk

wr_data_count

wr_ack

prog_full

wr_en

7810 6





しきい値のみが選択できます。より広い範囲が必要な場合は、インプリメンテーションタイプに共通クロックまたは独立クロックのブロック RAM を使用してください。

注記: 各しきい値の有効範囲については、 Vivado IDE を参照してください。予期しない動作を避けるには、範囲外のしきい値を選択しないようにしてください。

プログラマブル Empty

FIFO Generator コアでは、プログラマブル empty のしきい値を定義するのに、次の 4 つの方法がサポートされています。

• 1 つのしきい値を設定 (定数)

• 1 つのしきい値を設定 (専用入力ポート )

• アサートとネゲートに個別のしきい値を設定 (ヒステリシスを提供)

• 専用入力ポートを使用して、アサートとネゲートに個別のしきい値を設定 (ヒステリシスを提供)

注記: ビルトイン FIFO では、 1 つのしきい値 (定数) のプログラマブル full のみがサポートされています。

これらのオプションは、Vivado IDE のカスタマイズウィンドウの [Programmable Flags] で設定できます (144 ページの「[Status Flags] タブ」 )。

プログラマブル empty (prog_empty) のフラグは、 FIFO のワード数がユーザー定義のアサートのしきい値以下のときに、アサートされます。 FIFO のワード数がネゲートのしきい値より大きいと、このフラグはディアサートされます。

注記: FIFO のワード数をプログラマブル empty のしきい値以下にさせる立ち上がりクロックエッジで読み出し操作が実行されると、 prog_empty フラグは次の立ち上がりクロックエッジでアサートされます。 prog_empty フラグのディアサートには長い遅延がありますが、それは書き込みクロックと読み出しクロックとに左右されます。

プログラマブル Empty: 1 つのしきい値

このオプションを選択すると、 prog_empty のアサートおよびディアサートに対し、 1 つのしきい値を設定できます。 FIFO のエントリ数が設定したしきい値以下になると、 prog_empty フラグはディアサートされます。ディアサートの動作は、ビルトイン FIFO とそうでない FIFO (ブロック RAM、分散 RAM の FIFO など) とでは異なります。

ビルトイン FIFO の場合、 FIFO のエントリ数がしきい値に 1 を足した値よりも大きくならないと、 prog_empty フラグはディアサートされません。ビルトイン FIFO 以外の FIFO の場合は、 FIFO のエントリ数がしきい値よりも大きいと、 prog_empty フラグはディアサートされます。

このしきい値をインプリメントするオプションは 2 つあります。

• しきい値をアサートおよびネゲートする。 Vivado IDE でカスタマイズウィンドウでしきい値を設定できます。既に FIFO Generator コアが生成されている場合は、コアを再生成しないとこの値を変更できません。このオプションでは、専用入力ポートからしきい値を設定する場合よりも、使用するリソース数が少なくてすみます。

• コアの専用入力ポートを使用して、しきい値をアサートおよびネゲートする。コアの入力ポートは prog_empty_thresh です。回路内でプログラマブル empty のしきい値を変更できる柔軟性があれば、コアを再生成することなく、 FIFO がリセット状態でも、この入力ポートを変更できます。

注記: 各しきい値の有効範囲については、 Vivado IDE を参照してください。

図 3-10 は、ビルトイン FIFO 以外の FIFO にしきい値を 1 つ設定したプログラマブル empty のフラグを示しています。FIFO に 5 ワードが格納されるまで、 FIFO に書き込むことができます。プログラマブル empty のしきい値が 4 に設定されているので、 FIFO に 5 ワード以上書き込まれるまで prog_empty はアサートされます。 FIFO にワードが 5 つ以上あると、 almost_empty フラグがディアサートされます。読み出しデータカウント (rd_data_count) と prog_empty の両方に、 1 クロックサイクルの遅延があります。





プログラマブル Empty: アサートおよびネゲートのしきい値

このオプションを選択すると、 prog_empty のアサートとディアサートに対し、個別にしきい値を設定できます。FIFO のエントリ数がアサートのしきい値以下になると、 prog_empty フラグはディアサートされます。 FIFO のエントリ数がネゲート値より大きいと、 prog_full フラグはディアサートされます。この機能は、ビルトイン FIFO では使用できません。

これらのしきい値をインプリメントするオプションは 2 つあります。

• アサートとネゲートに個別のしきい値を設定。これらのしきい値は Vivado IDE で指定されます。既に FIFO Generator コアが生成されている場合は、コアを再生成しないと、これらの値を変更できません。このオプションでは、専用入力ポートからしきい値をアサートおよびネゲートする場合よりも、使用するリソース数が少なくて済みます。

• 専用入力ポートを使用して、アサートとネゲートに個別のしきい値を設定。これらのしきい値は、コアの入力ポートを介して指定されます。回路内でプログラマブル empty のアサート (prog_empty_thresh_assert) およびネゲート (prog_empty_thresh_negate) のしきい値を変更できる柔軟性があれば、コアを再生成することなく、 FIFO がリセット状態でも、これらの入力ポートを変更できます。

注記: empty のアサート値は empty のネゲート値未満である必要があります。各しきい値の有効範囲については、Vivado IDE を参照してください。

図 3-11 は、アサートおよびネゲートのしきい値を使用したプログラマブル empty のフラグを示しています。 FIFO に 11 ワードが格納されるまで書き込みできます。プログラマブル empty のディアサートのしきい値が 10 に設定されているため、 FIFO に 11 個以上のワードがあるときに、 prog_empty がアサートされます。 FIFO にあるワードの残り数がプログラマブル empty のネゲートのしきい値 (7 に設定されている ) 以下になると、 prog_empty がアサートされます。読み出しデータカウント (rd_data_count) と prog_empty の両方に、 1 クロックサイクルの遅延があります。


図 3-10: プログラマブル Empty (1 つのしきい値): しきい値が 4 に設定されている場合


図 3-11: アサートおよびネゲートのしきい値を設定したプログラマブル Empty: アサートのしきい値 =7、ネゲートのしきい値 = 10

rd_clk

rd_data_count

valid

rd_en

44 5 36 5

prog_empty

7

rd_clk

rd_data_count

prog_empty

rd_en

8 9 1010 711 9 8

valid





プログラマブル Empty のしきい値の範囲に関する制限事項

ププログラマブル empty のしきい値の範囲は、 FIFO のインプリメンテーション方法を決めるいくつかの機能に左右されます。たとえば、次の機能がそうです。

• FIFO インプリメンテーションタイプ (ビルトイン FIFO またはそれ以外の FIFO、共通クロック FIFO または独立クロック FIFO など)


• 読み出しモード (標準または FWFT)

• 読み出しおよび書き込みのクロック周波数 (ビルトイン FIFO のみ)

Vivado IDE では、これらの機能に基づいてしきい値の範囲が自動的にパラメーター化されるので、有効な範囲内の値のみを選択できるようになっています。

重要: インプリメンテーションタイプが共通クロックまたは独立クロックのビルトイン FIFO の場合は、コアインプリメンテーション上の理由から、 FIFO の深さ (プリミティブの深さで 1) 内のしきい値のみが選択できます。より広い範囲が必要な場合は、インプリメンテーションタイプに共通クロックまたは独立クロックのブロック RAM を使用してください。

注記: 各しきい値の有効範囲については、 Vivado IDE を参照してください。予期しない動作を避けるには、範囲外のしきい値を選択しないようにしてください。


data_count は、 FIFO 内のワード数を確認します。データカウントバスの幅は、最大 log2 (FIFO の深さ ) まで指定できます。指定した幅が設定可能な最大幅よりも小さい場合、バスの下位ビットが切り捨てられます。これらの信号は、 FIFO Generator コアのオプションの出力で、 Vivado IDE を介してイネーブルになります。表 3-2 は、各 FIFO インプリメンテーションでサポートされているデータカウントを示しています。データカウントのフラグのレイテンシ動作についての詳細は、 124 ページの「レイテンシ」を参照してください。

データカウント (共通クロック FIFO のみ)

データカウント出力 (data_count) は、共通クロック FIFO で使用可能なワード数を正確にレポートします。データカウントバスの幅は、最大 log2 (深さ ) まで指定できます。指定した幅が設定可能な最大幅よりも小さい場合、バスの下位ビットが切り捨てられます。

たとえば、最大 3 ビットまで設定できるとすると、 2 ビットを使用するよう指定できます (FIFO の深さが 8 の場合)。この 2 ビットは、読み出しおよび書き込み操作の FIFO の内容のステータスを知らせながら、 1/4 の解像度で FIFO のワード数を示します。

注記: 読み出しまたは書き込みの操作が clk の立ち上がりクロックエッジで発生する場合、データカウントポートは clk の同じ立ち上がりクロックエッジでアップデートされます。

表 3-2: インプリメンテーション別にサポートされているデータカウント

FIFO インプリメンテーションデータカウントサポート

独立クロック

ブロック RAM ü

分散 RAM ü

ビルトイン

共通クロック

ブロック RAM ü

分散 RAM ü

シフトレジスタ ü

ビルトイン





読み出しデータカウント

読み出しデータカウント (rd_data_count) では、 FIFO から読み出されるワード数が不必要に悪く見積もられます。 FIFO がアンダーフローしないよう、ワード数が多めにレポートされることはありません (一時的には使用可能なワード数が少なくレポートされているように見えることはあります)。読み出しデータカウントバスの幅は、最大 log2 (読み出しの深さ ) まで指定できます。指定した幅が設定可能な最大幅よりも小さい場合、バスの下位ビットが切り捨てられます。

たとえば、最大 3 ビットまで設定できるとすると、 2 ビットを使用するよう指定できます (FIFO の深さが 8 の場合)。この 2 ビットは 1/4 の解像度で FIFO のワード数を示します。また、読み出しクロックドメインの FIFO の内容のステータスも通知します。

注記: 読み出し操作が rd_clk/clk の立ち上がりクロックエッジで発生する場合、読み出しは次のクロックエッジの rd_data_count 信号に反映されます。wr_clk/clk/clk クロックドメインの書き込み操作が rd_data_count に反映されるまで何クロックサイクルかかかる可能性があります。

書き込みデータカウント

書き込みデータカウント (wr_data_count) は、 FIFO に書き込まれるワード数を不必要に悪く見積もります。 FIFO がオーバーフローしないよう、ワード数が少なくレポートされることはありません (一時的に FIFO のワード数が多めにレポートされているように見えることはあります)。書き込みデータカウントバスの幅は、最大 log2 (書き込みの深さ ) まで指定できます。指定した幅が設定可能な最大幅よりも小さい場合、バスの下位ビットが切り捨てられます。

たとえば、最大 3 ビットまで設定できるとすると、 2 ビットを使用できます (FIFO の深さが 8 の場合)。この 2 ビットは 1/4 の解像度で FIFO のワード数を示します。また、書き込みクロックドメインの FIFO の内容のステータスも通知します。

注記: 書き込み操作が wr_clk/clk の立ち上がりクロックエッジで発生する場合、書き込みは次のクロックエッジの wr_data_count 信号に反映されます。rd_clk/clk/clk クロックドメインの読み出し操作が wr_data_count に反映されるまで何クロックサイクルかかかる可能性があります。

First-Word Fall-Through (FWFT) モードのデータカウント

次のデータワードを要求する前に読み出す機能を提供する First-Word Fall-Through (FWFT) モードのインプリメンテーションは、 FIFO の深さを読み出しワードで 2 ワード分増やします。このコンフィギュレーションを使用すると、FIFO Generator コアで次の 2 つの方法でデータカウントが生成できるようになります。

• 概算のデータカウント

• さらに正確なデータカウント (追加ロジックを使用)

概算のデータカウント

概算のデータカウント動作は、独立クロックのブロック RAM および分散 RAM FIFO の Vivado IDE でのデフォルトオプションです。この機能は、共通クロック FIFO では使用できません。 wr_data_count および rd_data_count の幅は、 FWFT モード以外のコンフィギュレーションと同じですが (それぞれに log2 (書き込みの深さ ) および log2 (読み出しの深さ ))、レポートされるデータカウントは、 FIFO の実際のフルの深さがサポートされていないので、概算になります。

このオプションを選択すると、 wr_data_count および rd_data_count で特定のビットを使用して、たとえば、1/2 フル、 1/4 フルなどの FIFO のステータスを概算値で示すことができます。

たとえば、深さが 16、読み出しおよび書き込みの対称ポートの幅、 FWFT モードが選択されている FIFO の場合、実際の FIFO の深さは 15 から 17 に増えます。概算のデータカウントを使用するときは、 wr_data_count および rd_data_count の幅は 4 ビット、最大値は 15 です。このオプションを選択すると、データカウントの MSB ビットをアサートして、 FIFO がほぼ 1/2 フルだと示すことができます。





さらに正確なデータカウント (追加ロジックを使用)

この機能は、 Vivado IDE で [More Accurate Data Counts] (追加ロジックを使用) が選択されていると、イネーブルになります。このコンフィギュレーションでは、 FWFT モードで大きくした深さに合わせるため、正確なデータカウントが出力されるように、 wr_data_count、 rd_data_count、および data_count の深さはそれぞれ、 log2(書き込みの深さ )+1、 log2(読み出しの深さ )+1、 log2(深さ )+1 になります。

重要: このオプションを選択する場合、 wr_data_count、 rd_data_count、および data_count でビットを使用して、たとえば、 1/2 フル、 1/4 フルなどの FIFO のステータスを概算で示すことはできません。

たとえば、深さが 16、読み出しおよび書き込みの対称ポートの幅、 FWFT モードが選択されている独立クロック FIFO の場合、実際の FIFO の深さは 15 から 17 に増えます。正確なデータカウントを使用するときは、wr_data_count および rd_data_count の幅は 5 ビット、最大値は 31 です。このオプションを選択すると、データカウントの MSB ビットおよび MSB から 1 を引いたビットをアサートして、 FIFO が少なくとも 1/2 フルだと示す必要があります。

データカウントの動作

[More Accurate Data Counts] (追加ロジックを使用) を選択した FWFT インプリメンテーションの場合、 FIFO にワードがあるとき data_count が正確になります。ただし、 FIFO が空に近かったり、ほぼ空の場合、または空の FIFO に最初の書き込みが実行されたときは例外です。これらの例外では、 data_count に最大で 2 ワードまでのずれが出て、不正確になる可能性があります。

表 3-3 は、 FIFO が空のときの data_count の値を定義しています。

書き込みインターフェイスの視点からみると、 data_count は常に正確で、 FIFO に書き込みがあるとすぐに最初のワードがレポートされます。ところが読み出しインターフェイスからの視点からみると、 almost_empty および empty の両方がディアサートされるまで、 data_count の出力は、最大で 2 ワードまで値が余分にレポートされる可能性があります。これは、 FWFT の FIFO でディアサートされる empty のレイテンシが原因です (表 3-18 を参照)。このレイテンシが原因で、書き込まれてはいるものの、まだ読み出しの準備が整っていない可能性のあるワードが data_count に反映されます。

読み出しインターフェイスの視点からみると、データカウントは、 empty がディアサートされると、大き目の数値がレポートされていたのが、正確な値がレポートされるよう遷移していきます。この遷移は almost_empty がディアサートすると完了します。 almost_empty がディアサートする前に、 data_count 信号が次の動作をする可能性があります。

• 読み出しインターフェイスの視点からみると、 data_count は最大 2 ワードまで多めに値がレポートされる可能性があります。

書き込みデータカウントの動作

[More Accurate Data Counts] (追加ロジックを使用) を選択した FWFT インプリメンテーションであっても、wr_data_count は FIFO に書き込まれているワード数の見積もりが不必要に悪くなります。ただし、この機能を追加すると、 FIFO が空のとき、または空に近いか、ほぼ空のとき、 wr_data_count では最大 2 ワードまで値が多めにレポートされます (読み出しおよび書き込みのポートアスペクト比によって、 1 から 16 ワードまで)。

表 3-3 は、 FIFO が空のときの wr_data_count の値を定義しています。

wr_data_count は、 empty がディアサートされると、読み出しワードが 2 ワード余分にレポートされる状態から遷移し離れていきます。この遷移は almost_empty がディアサートしてから数クロックサイクル経過すると完了します。この遷移の前は、 wr_data_count は常に少なくとも読み出しワードが 2 ワード余分にレポートされるので注意してください。この遷移中に、 wr_data_count 信号にはいつもは見られない、次のような動作が見られる可能性があります。

• wr_data_count は、読み出し操作が実行されていなくても減る可能性があります。

• wr_data_count は、書き込み操作が実行されても増えない可能性があります。

注記: リセット中、 wr_data_count および data_count の値は 0 に設定されます。





重要: rd_data_count または wr_data_count がイネーブルのとき、非対称の共通クロックのブロック RAM FIFO に対し常に追加ロジックが使用されます。

書き込みの深さと読み出しの深さの比率にどの値が設定されていても、 [Use Extra Logic] が設定されていてもされていなくても、 FIFO が空のとき (書き込みが実行されない場合) の rd_data_count の値は 0 です。

操作例

図 3-12 は、書き込みおよび読み出しのデータカウントを表しています。 wr_en がアサートされ、 full がディアサートされると、 wr_data_count が増加します。同様に、 rd_en がアサートされ、 empty がディアサートされると、 rd_data_count が増加します。

注記: 図 3-12 の最初の部分で、 3 回目の立ち上がりクロックエッジで書き込み操作が実行されますが、次のクロックサイクルが完了するまでは wr_data_count には反映されません。同様に、読み出し操作の後 1 クロックサイクルが完了すると、 rd_data_count が遷移します。

表 3-3: 空の FIFO の wr_data_count/data_count 値

書き込みの深さ読み出しの深さの比率

wr_data_count の概算値 wr_data_count の正確な値 data_count の正確な値

1:1 0 2 2(1)

1:2 0 1(1)なし

1:4 0 0 なし

1:8 0 0 なし

2:1 0 4 なし

4:1 0 8 なし

8:1 0 16 なし

注記:1. これは予期される値です。ただし FIFO が空に近いとき、または empty および almost_empty がディアサートされるまでは、最

大 2 ワードまで多くレポートされる可能性があります。


図 3-12: 独立クロック FIFO の書き込みおよび読み出しデータカウント





非対称アスペクト比

表 3-4 は、非対称アスペクト比のサポートをまとめたものです。

非対称アスペクト比を使用すると、 FIFO の深さを入力と出力とで変えて設定できます。書き込み vs 読み出しのアスペクト比には、 1:8、 1:4、 1:2、 1:1、 2:1、 4:1、 8:1 がサポートされています。この機能は、 Vivado IP カタログを使用して FIFO をカスタマイズするときに、書き込みと読み出しに幅をそれぞれ選択するとイネーブルになります。デフォルトでは、書き込み幅および読み出し幅は同じ値に設定されます (アスペクト比が 1:1 の場合)。ただし、 1:8 から 8:1 までのアスペクト比がサポートされているので、 FIFO の出力の深さは、入力の深さ、書き込み幅、および読み出し幅から自動的に計算されます。

非対称アスペクト比の場合、 full および empty のフラグは 1 ワードが完全に書き込まれるときまたは読み出されるときにのみ、アクティブになります。 FIFO は部分的なワードにはアクセスできません。たとえば FIFO がいっぱいだと想定すると、書き込み幅が 8 ビット、読み出しの幅が 2 ビットの場合、 full がディアサートされ、書き込み操作が受諾される前に、有効な読み出し操作を 4 つ完了させておく必要があります。書き込みデータカウントは書き込みポートの比率にしたがって FIFO のワード数を表し、読み出しデータカウントは読み出しポートの比率にしたがって FIFO のワード数を表します。

注記: 書き込み幅が読み出し幅より小さい非対称アスペクト比の場合 (1:8、 1:4、 1:2)、まず最上位ビットが読み出されます (図 3-13 および図 3-14 を参照)。

図 3-13 は、アスペクト比が 1:4 の FIFO (書き込み幅 = 2、読み出し幅 = 8) の例です。この図では、読み出し操作が実行可能になる前に、書き込み操作が 4 回連続で実行されています。最初の書き込み操作は 01、その後 00、 01、 10 と続きます。メモリは左から右へ (MSB から LSB) へといっぱいになっていきます。読み出し操作が実行されると、受信データは 01_00_11_10 になります。

図 3-14 は、アスペクト比が 1:4 の FIFO の din、 dout およびハンドシェイク信号を示しています。 4 ワードが FIFO に書き込まれた後、 empty がディアサートされます。次に、読み出し操作が 1 回実行され、 empty がもう一度ディアサートされます。

表 3-4: インプリメンテーション別にサポートされている非対称アスペクト比

FIFO インプリメンテーション非対称アスペクト比のサポート

独立クロック

ブロック RAM ü

分散 RAM

ビルトイン (UltraScale のみ) ü

共通クロック

ブロック RAM ü

分散 RAM


ビルトイン (UltraScale のみ) ü


図 3-13: 1:4 のアスペクト比: データの順序

ReadOperation

110001

0001

01

MSB LSB

01 00 11 1001

00

11

10

Time

WriteOperation

10110001





図 3-15 は、アスペクト比が 4:1 の FIFO を示しています (書き込み幅 = 8、読み出し幅 = 2)。この例では 1 回の書き込み操作が実行され、その後読み出し操作が 4 回実行されます。書き込み操作は 11_00_01_11 です。読み出し操作が実行されると、データは左から右 (MSB から LSB) へ受信されます。図にあるように、最初の読み出し操作のデータは 11 になり、その後 00、 01、 11 と続きます。

図 3-16 は、アスペクト比が 4:1 の FIFO の din、 dout およびハンドシェイク信号を示しています。 1 回の書き込みが実行された後、 FIFO により empty がディアサートされます。それ以上書き込みが実行されないので、読み出しが 4 回実行された後に FIFO により empty が再びアサートされます。


図 3-14: 1:4 のアスペクト比: ステータスフラグの動作


図 3-15: 4:1 のアスペクト比: データの順序

ReadOperation

00 01 11

01 11

11

MSB LSB

WriteOperation

11 00 01 11 11

00

01

11

Time





非対称アスペクト比および FWFT

FWFT FIFO は、標準 FIFO と比較すると、読み出しポートに読み出しワードが 2 つ余分にあります。書き込み vs 読み出しのアスペクト比が 1 (1:1、 2:1、 4:1、および 8:1) に等しい場合、 FWFT インプリメンテーションにより FIFO に書き込むことができるワード数は、 depth_ratio*2 (深さ比 = 書き込みの深さ /読み出しの深さ ) 分増えます。書き込み vs 読み出しのアスペクト比が 1 (1:2、 1:4、および 1:8) 未満の場合、読み出しワードを 2 つ余分に追加したときにのみ、書き込みワードの 1 ワードの分数値になります。このような部分的なワードを作成すると、 FIFO の prog_empty および wr_data_count 信号の動作が前段で説明された動作とは異なってきます。

プログラマブル Empty

一般的には、 prog_empty は、 FIFO の読み出し可能なワード数がこの信号のアサートしきい値以下のとき、アサートされます。ただし、書き込み vs 読み出しのアスペクト比が 1 未満のときは (読み出しおよび書き込みのクロック周波数による )、 prog_empty がこのルールに違反する可能性がありますが、違反が起きるのは、 empty がアサートされている間のみです。このコンディションを避けるには、プログラマブル empty のアサートのしきい値を 3*depth_ratio*frequency_ratio (depth_ratio = 書き込みの深さ /読み出しの深さ frequency_ratio = 書き込みのクロック周波数/読み出しのクロック周波数) に設定します。プログラマブル empty のアサートのしきい値がこの値未満に設定されている場合、 empty がアサートされると prog_empty がアサートする可能性があります。


一般的に、 wr_data_count は、 FIFO に書き込まれているワード数を不必要に悪く見積もり、また FIFO をオーバーフローさせないため、 FIFO のワード数が少なくレポートされないようにします。ただし、書き込み vs 読み出しのアスペクト比が 1 未満のとき、読み出しおよび書き込みの操作によって FIFO に既にある書き込みワードが部分的になると、 FIFO のワード数が少なくレポートされる可能性があります。この動作は、 FIFO があと 1、 2 ワードでいっぱいになるときに最も重要になります。というのも、このステートでは、 wr_data_count でカウントか少なくレポートされ、 FIFO がいっぱいになると、あてにならなくなるからです。このコンフィギュレーションでは、FIFO への書き込み操作をゲート化するため、 full フラグを使用する必要があります。

ブロック RAM および FIFO マクロのエンベデッドレジスタ

ブロック RAM マクロおよびビルトイン FIFO マクロにはエンベデッドされたレジスタがビルトインされていて、このレジスタは、データをパイプライン化し、マクロのタイミングを改善する目的で使用できます。コンフィギュレーションによりますが、この機能は、 FIFO コアに 1 追加レイテンシを追加するか (dout バスおよび VALID 出力)、


図 3-16: 4:1 のアスペクト比: ステータスフラグの動作





または FWFT FIFO の出力レジスタをインプリメントする目的で使用可能です。ブロック RAM コンフィギュレーションの場合は、タイミングを改善させる目的で、汎用インターコネクトからのエンベデッドされたレジスタの代わりに、追加出力レジスタを追加できます。ビルトイン FIFO の場合は、エンベデッドレジスタのオプションがあります。ブロック RAM FIFO の場合は、プリミティブのエンベデッドレジスタ、または汎用インターコネクトからの出力レジスタのいずれかを選択するオプションがあります。

標準 FIFO

エンベデッドレジスタを使用して出力パイプラインレジスタを標準 FIFO に追加する場合は、読み出し中に、 dout および VALID の出力ポートのみが 1 クロックサイクル分遅れます。図 3-17 にあるように、これらの追加パイプラインレジスタは常にイネーブルになっています。

ブロック RAM ベースの FWFT FIFO

FWFT FIFO をインプリメントするためにエンベデッド出力レジスタを使用するときは、コアの動作がエンベデッドレジスタを使用しないインプリメンテーションと同じになります。

ビルトインベースの FWFT FIFO (共通クロックのみ)

FWFT の共通クロックのビルトインベース FIFO でエンベデッド出力レジスタを使用する場合は、エンベデッドレジスタにより出力パイプラインレジスタが FWFT FIFO に追加されます。 dout および VALID 出力ポートは、 7 シリーズで読み出し操作を実行している間、 1 クロックサイクル遅延します。図 3-18 にあるように、これらのパイプラインレジスタは常にイネーブルになっています。このコンフィギュレーションの場合、エンベデッド出力レジスタ機能は、深さに FIFO マクロを 1 つしか使用しない FIFO でのみ使用可能です。


図 3-17: ブロック RAM またはビルトイン FIFO の標準モードの読み出し操作(エンベデッドレジスタをイネーブルにした状態)

rd_clk

D0 D3

rd_en

dout

empty

almost_empty

underflow

D1 D2

valid





共通クロックのビルトイン FIFO でエンベデッド出力レジスタを使用する場合は、図 3-19 ように、 dout リセット値機能がサポートされます。

UltraScale デザインの場合、エンベデッドレジスタがイネーブルになっていても、なっていなくても、読み出し動作は同じです。プリミティブの性質上、 dout 値は読み出し操作の同じクロックエッジで取得されます。図 3-20 は、FWFT 機能がイネーブルになっている UltraScale デバイスで dout を生成する様子を表しています。

ブロック RAM および FIFO マクロのエンベデッドレジスタおよびインターコネクトレジスタ

FIFO Generator には、タイミングを改善するため、ブロック RAM ベースの FIFO (共通/独立クロック ) エンベデッドレジスタとインターコネクトレジスタの両方を使用するオプションがあります。選択されているインターフェイスタイプによって出力に追加されるレイテンシが決まります。標準のブロック RAM FIFO の場合は、図 3-21 にあるように、両方のレジスタが選択されていると、出力に 2 クロックサイクルのレイテンシが追加されます。


図 3-18: 7 シリーズでユーザーエンベデッドレジスタをイネーブルにした同期ビルトイン FIFO の FWFT 読み出し操作


図 3-19: 7 シリーズでエンベデッドレジスタを使用した共通クロックのビルトイン FIFO での dout リセット値


図 3-20: UltraScale デバイスでユーザーエンベデッドレジスタをイネーブルにした同期ビルトイン FIFO の FWFT 読み出し操作

rd_clk

rd_en

D1 D2 D3 D4 D5dout

empty

valid

underflow

clk

dout Previous value DOUT reset value





FWFT でエンベデッドレジスタ /インターコネクトレジスタが使用される場合も、同じような動作が維持されます。レジスタを 1 つのみ選択する場合に比べ、 rd_en 信号が開始する前に empty によりさらに 1 クロックサイクルのレイテンシが追加されます。図 3-22 のように、ブロック RAM の場合は、 rd_en が開始すると、追加レイテンシなしで次の出力がラッチされます。

ビルトインのエラー訂正チェック

独立クロックまたは共通クロックのブロック RAM FIFO およびビルトイン FIFO を使用してコンフィギュレーションされている FIFO には、ビルトイン ECC がサポートされています。 ECC がイネーブルになっていると、 FIFO の作成に使用されるブロック RAM およびビルトイン FIFO のプリミティブが、フルの ECC モード (エンコーダーとデコーダーの両方がイネーブルになっている ) でコンフィギュレーションされ、 FIFO Generator への出力が 2 つ (sbiterr および dbiterr) 追加されます。これらの出力により、エラーなし、シングルエラー訂正、ダブルエラー検出の 3 つの読み出し結果が表されます。フルの ECC モードでは、読み出し操作によってメモリ配列のシングルエラー訂正は実行されず、 dout に訂正されたデータのみが表示されます。

注記: 幅が 64 未満のブロック RAM ベースの FIFO コンフィギュレーションでは、ソフト ACC オプションを選択できます。このオプションでは ECC ロジックの構築に汎用インターコネクトが使用されます。機能性はハード ECC でもソフト ECC でも変わりがありません。

図 3-23 には、 FIFO Generator で sbiterr および dbiterr 出力がどのように生成されるのかが示されています。出力信号は、 OR ゲートを使用して、 FIFO またはブロック RAM のプリミティブからの sbiterr および dbiterr 信号をすべて組み合わせて作成されます。 FIFO プリミティブは深さでカスケード接続されているので、 sbiterr または dbiterr がアサートされると、深さでチェーン接続されているビルトイン FIFO マクロまたはブロック RAM マクロでエラーが発生している可能性があります。このため、これらのフラグには、 FIFO Generator から現在読み出されているデータ、または読み出し操作とは相関関係がありません。またこのため、 dbiterr がフラグされると、FIFO 全体のデータが破損し、ユーザーロジックで適切な措置をとる必要があると想定します。たとえば、 dbiterr がフラグされている場合、ユーザーロジックで、すべての FIFO 操作を停止してリセットし、データ転送を再開するのが適切です。

sbiterr および dbiterr 出力は、レジスタを介さず、組み合わせて生成されています。コンフィギュレーションされている FIFO で読み出しと書き込みの独立クロックが使用される場合、書き込みクロックドメインまたは読み出しクロックドメインのいずれかから sbiterr および dbiterr は生成されます。書き込みクロックドメインで生成


図 3-21: エンベデッドレジスタおよびインターコネクトレジスタが使用されている標準 FIFO の動作


図 3-22: エンベデッドレジスタおよびインターコネクトレジスタが使用されている FWFT FIFO の動作





されたこれらの信号は、読み出しクロックドメインで生成された sbiterr および dbiterr 信号と組み合わせる前に同期化します。

ヒント : 読み出しクロック周波数と書き込みクロック周波数が異なるのと、信号を組み合わせるのに使用される OR ゲートが原因で、sbiterr および dbiterr フラグがアサートする読み出しクロックサイクル数はビルトイン FIFO で検出されるエラー数を正確に反映しているわけではありません。

ビルトインエラー挿入

独立クロックまたは共通クロックのブロック RAM FIFO およびビルトイン FIFO を使用してコンフィギュレーションされている FIFO には、ビルトインエラー挿入がサポートされています。 ECC およびエラー挿入がイネーブルになっていると、 FIFO の作成に使用されるブロック RAM およびビルトイン FIFO のプリミティブが、フルの ECC エラー挿入モードでコンフィギュレーションされ、 FIFO Generator への入力が 2 つ (injectsbiterr および injectdbiterr) 追加されます。これらの入力により、エラーなし挿入、シングルエラー挿入、ダブルエラー挿入の 3 つの読み出し結果が表されます。

ECC は、 ECC プリミティブの 64 ビット幅のデータで計算されます。選択されているデータ幅が 64 の倍数 (整数) でない場合 (たとえば、 ECC プリミティブのどれかに余分のビットがある場合)、この余分のビットでエラーが 1 つ以上発生していることを示すダブルビットエラー (dbiterr) が出ます。この場合、 dbiterr 信号の正確さを担保できません。たとえば、データ幅が 16 に設定されていると、 ECC プリミティブの 48 ビットは空のままになります。余分なビットのうち 2 つが破損していると、実際のユーザーデータは破損していなくても、 dbiterr 信号はアサートされる可能性があります。

injectsbiterr が書き込み操作でアサートされると、書き込まれた値の読み出し操作が実行されるときにシングルビットエラーが挿入され、 sbiterr がアサートされます。 injectdbiterr が書き込み操作でアサートされる


図 3-23: FIFO Generator の sbiterr および dbiterr 出力





と、書き込まれた値の読み出し操作が実行されるときにダブルビットエラーが挿入され、 dbiterr がアサートされます。 injectsbiterr および injectdbiterr の両方が書き込み操作でアサートされると、書き込まれた値の読み出し操作が実行されるときにダブルビットエラーが挿入され、 dbiterr がアサートされます。図 3-24 には、FIFO Generator で sbiterr および dbiterr 出力がどのように生成されるのかが示されています。

注記: ECC オプションが使用されている場合、リセットは FIFO/BRAM マクロではサポートされません。このため、FIFO コアの出力 (dout、 dbiterr、および sbiterr) はリセットの影響を受けず、前の値を維持します。詳細は、114 ページの「リセット」を参照してください。

クロッキング

各 FIFO コンフィギュレーションには、 14 ページの表 1-3 に定義されているように使用可能な機能セットがあります。

独立クロック : ブロック RAM および分散 RAM図 3-25 には、独立クロックの FIFO の機能インプリメンテーションが説明されています。このインプリメンテーションでは、メモリ、書き込みおよび読み出しポインターのカウンター、クロックドメイン間の同期化用のバイナリとグレイコードの変換、ステータスフラグの計算用のロジックに、ブロック RAM または分散 RAM が使用されています。


図 3-24: エラー挿入および訂正





この FIFO は読み出しの独立クロック (rd_clk) と書き込みの独立クロック (wr_clk) をサポートするために設計されています。周波数または位相に関して rd_clk と wr_clk とが関係している必要がありません。表 3-5 には、各クロックドメインのみで有効な FIFO インターフェイス信号がまとめられています。


図 3-25: 独立クロックドメインの FIFO の機能インプリメンテーション

表 3-5: インターフェイス信号および対応するクロックドメイン

wr_clk rd_clk

din dout

wr_en rd_en

full empty

almost_full almost_empty


wr_ack valid

overflow underflow





独立クロックを使用した FIFO コアの場合、書き込み操作と読み出し操作およびステータスフラグとのタイミングの関係は 2 つのクロックの関係の影響を受けます。たとえば、空の FIFO への書き込みと empty のディアサートとの間のタイミングは、書き込みクロックと読み出しクロックとの位相および周波数の関係によって決まります。詳細は、 86 ページの「同期化に関する注意事項」を参照してください。

独立クロック : ビルトイン FIFO図 3-26 には、ビルトイン FIFO プリミティブを使用した独立クロックの FIFO の機能インプリメンテーションが説明されています。このデザインインプリメンテーションは、カスケード接続されたビルトイン FIFO プリミティブとハンドシェイクロジックとで構成されています。ビルトイン FIFO プリミティブの数は、要求されている FIFO の幅と深さによって変わります。

この FIFO は読み出しの独立クロック (rd_clk) と書き込みの独立クロック (wr_clk) をサポートするために設計されています。周波数または位相に関して rd_clk と wr_clk とが関係している必要がありません。表 3-6 には、各クロックドメインのみで有効な FIFO インターフェイス信号がまとめられています。

wr_data_count rd_data_count

wr_rst rd_rst

injectsbiterr sbiterr

injectdbiterr dbiterr


図 3-26: ビルトイン FIFO の機能インプリメンテーション

表 3-6: インターフェイス信号および対応するクロックドメイン

wr_clk rd_clk

din dout

wr_en rd_en

full empty


wr_ack valid

overflow underflow

表 3-5: インターフェイス信号および対応するクロックドメイン (続き)

wr_clk rd_clk





独立クロックを使用した FIFO コアの場合、書き込み操作と読み出し操作およびステータスフラグとのタイミングの関係は 2 つのクロックの関係の影響を受けます。たとえば、空の FIFO への書き込みと empty のディアサートとの間のタイミングは、書き込みクロックと読み出しクロックとの位相および周波数の関係によって決まります。詳細は、 86 ページの「同期化に関する注意事項」を参照してください。

ビルトイン FIFO コンフィギュレーションの場合、 FIFO マクロのビルトイン ECC 機能が提供されています。詳細は、 “ビルトインのエラー訂正チェック ,” page 108 を参照してください。

注記: ECC オプションが選択されている場合、深さのビルトイン FIFO プリミティブの数およびすべての出力レイテンシは異なります。レイテンシの詳細は、 124 ページの「レイテンシ」を参照してください。

たとえば、ユーザー定義の深さが 4096、幅が 9、 ECC が選択されていない場合は、ビルトイン FIFO プリミティブの数は 4092/512 = 8 になります。ただし、 ECC が同じコンフィギュレーションに選択されている場合は、深さのビルトイン FIFO プリミティブの数は 4092/512 = 8 になります。

共通クロック : ビルトイン FIFOFIFO Generator コアでは、共通クロックのビルトイン FIFO プリミティブを使用した FIFO コアがサポートされます。このサポートにより、シングルクロックインターフェイスのみが必要でも、ビルトイン FIFO を使用する機能が利用できます。ビルトイン FIFO を使用した共通クロックのコンフィギュレーションの動作は、共通クロック (clk) に関連したすべての操作を除き、ビルトイン FIFO を使用した独立クロックコンフィギュレーションと同じです。詳細は、 112 ページの「独立クロック : ビルトイン FIFO」を参照してください。

共通クロック FIFO: ブロック RAM および分散 RAM図 3-27 には、メモリにブロック RAM または分散 RAM を使用した共通クロックの FIFO の機能インプリメンテーションが説明されています。すべての信号はシングルクロック入力に同期しています (clk)。このデザインにより、書き込みおよび読み出しのポインターのカウンター、およびステータスフラグを計算するためのロジックがインプリメントされます。オプションの同期リセット信号 (srst) または非同期のリセット信号 (rst) も使用できます。

injectsbiterr sbiterr

injectdbiterr dbiterr


図 3-27: ブロック RAM および分散 RAM を使用した共通クロック FIFO の機能インプリメンテーション

表 3-6: インターフェイス信号および対応するクロックドメイン (続き)





共通クロック FIFO: シフトレジスタ

図 3-28 には、メモリにシフトレジスタを使用した共通クロックの FIFO の機能インプリメンテーションが説明されています。すべての操作は同じクロック入力に同期しています (clk)。このデザインにより、書き込みおよび読み出しのポインターのシングルアップ/ダウンカウンター、およびステータスフラグを計算するためのロジックがインプリメントされます。

リセット

FIFO Generator では、アサートされたときにすべてのカウンターおよび出力レジスタをリセットするリセット入力が提供されています。ブロック RAM または分散 RAM インプリメンテーションの場合、 FIFO のリセットは不要で、リセットピンを FIFO でディスエーブルにできます。リセットオプションには非同期と同期の 2 つのオプションがあります。

非同期リセット

非同期リセット入力 (rst) は、アサートされると、非同期にすべてのカウンター、出力レジスタ、メモリがリセットされます。リセットがインプリメントされていると、 FIFO の内部ロジックを既知のステートに設定するため、リセットはそれぞれのクロックドメインのコアに内部同期します。この同期化ロジックにより、グリッチおよびメタステーブル動作を避けながら、コア内部のリセットロジックのタイミングが正しくリセットされます。

重要: リセットが適用されるとクロックは使用可能になる必要があります。何らかの理由でリセット時にクロックが失われると、クロックが使用可能になったときにリセットを再び適用する必要があります。この要件に違反すると予期しない動作が発生する可能性があります。場合によってはビジー信号が固まってしまい、 FPGA をリコンフィギュレーションする必要が出てきます。

注記: 非同期リセットが最低速のクロックで 1 クロックサイクルかかり、最低速のクロックの立ち上がりエッジに非常に近い位置でアサートされる場合、予期しない動作が発生してリセットが正しく検出されない可能性があります。


図 3-28: シフトレジスタを使用した共通クロック FIFO の機能インプリメンテーション





そのような状況を避けるには、非同期リセットを、最低速のクロックサイクルで少なくとも 3 クロックサイクル間、または C_SYNCHRONIZER_STAGE で (このうちの値が大きいほうを選択) アサートすることを推奨します (このガイドにはリセットは 1 クロックサイクルだと説明する箇所がありますが)。X-Ref Target - Figure 3-29

図 3-29: 安全回路を使用した FIFO の非同期リセットのタイミング

For AXI Interface, the *_axi_**valid/ready must be used outside the No Access Zone window only*_axi_**valid: * --> s_axi_/m_axi_; ** --> tvalid/awvalid/wvalid/bvalid/arvalid/rvalid

*_axi_**ready: * -->s_axi_/m_axi_; ** --> tready/awready/wready/bready/arready/rready





注記: No Access Zone (アクセスなしのゾーン) にある間は、すべての FIFO を無効とみなす必要があります。

注記: No Access Zone (アクセスなしのゾーン) にある間は、すべての FIFO を無効とみなす必要があります。

共通/独立クロック : ブロック RAM、分散 RAM、シフトレジスタの FIFO

非同期リセットを使用するときは 2 つの連続するリセットの間に少なくとも 6 クロックの間隔が開いていることを確認します (独立クロックの場合はより低速なクロックになります)。非同期リセットを使用したブロック RAM の場合は、ブロック RAM の新入力信号のアサートおよびディアサートが同時に発生するようにするため、追加の安全回路オプションがあります。安全回路オプションを使用するときは、 wr_rst_busy 信号が 1 から 0 へと遷移するのを待ってから、次のリセットを適用するか、書き込み操作を開始します。 DRC 警告がブロック RAM に対して表示された場合、安全回路を使用した非同期リセットのフォルス警告とみなされます。 FIFO Generator の安全回路オプションを選択する場合は、リセット (rst) 信号を書き込み/読み出しクロックで少なくとも 3 クロックサイクル間 High (ロジック 1) にアサートするか、 C_SYNCHRONIZER_STAGE を High (ロジック 1) にアサートするようにします (いずれか低速のほうを選択)。 AXI インターフェイスの場合は、 wr_rst_busy がコアの内部でアサートされ、トランザクションは *_axi_**valid/*_axi_**ready プロトコルに基づきます。

表 3-7 では、ブロック RAM、分散 RAM、シフトレジスタの FIFO の電源投入およびリセットステート中の出力ポートの値が定義されています。アンダーフロー信号は rd_en に依存する点に注意してください。 rd_en がアサートされ、 FIFO が空の場合は、アンダーフローがアサートされます。オーバーフロー信号は wr_en に依存します。 wr_en がアサートされ、 FIFO がいっぱいの場合は、オーバーフローがアサートされます。


図 3-30: 安全回路を使用しない FIFO の非同期リセットのタイミング

For AXI Interface, the *_axi_**valid/ready must be used outside the No Access Zone window only

*_axi_**valid: * --> s_axi_/m_axi_; ** --> tvalid/awvalid/wvalid/bvalid/arvalid/rvalid*_axi_**ready: * -->s_axi_/m_axi_; ** --> tready/awready/wready/bready/arready/rready





これらの FIFO コンフィギュレーションには、1 にリセットする full フラグと 0 にリセットする full フラグの 2 つの非同期リセット動作があります。 FIFO のリセット要件と動作は、 full フラグにどの値が選択されているかによって異なります。

重要: リセットはエッジセンシティブであり、レベルセンシティブではありません。同期化ロジックにより、 rst の立ち上がりエッジが検索され、コアの内部リセットが作成されます。非同期リセットがアサートされるとまもなく、コアはあらかじめ決められているリセットステートに入ります。これはどのクロックのトグルにも依存していません。リセット同期化ロジックは、異なるクロックドメインのロジックが同時にリセットモードから解除されるように使用されます。これは非同期リセット適切なクロックドメインにディアサートし、それを同期化することで達成できます。こうすることでグリッチとメタステーブル動作を回避できます。この同期化には、読み出しと書き込みのそれぞれのクロックの立ち上がりエッジで非同期リセットが検出された後、 3 クロック間かかります (書き込みまたは読み出し )。予期しない動作を避けるには、リセットパルス要件に従うことを推奨しますが、 rst が High にアサートされているときに、 wr_en/rd_en を駆動またはトグルすることは推奨しません。

値 1 にリセットされる full フラグ

このコンフィギュレーションでは、 FIFO で非同期のリセットパルスの最小値を 1 クロックサイクル (書き込みまたは読み出しクロックサイクルの遅い方) にする必要があります。書き込みクロックサイクルの立ち上がりクロックエッジでリセットが検出された後、正しくリセット同期を完了させるには、書き込みクロックで 3 クロックサイクル必要です。この間に、 full、 almost_full、 prog_full フラグがアサートされます。リセットがディアサートされてから、 5 クロックサイクル (wr_clk/clk) 経過すると、これらのフラグはディアサートされ、 FIFO で書き込み操作が受け入れられます。

FIFO コアがリセットステートにあるとき、書き込み操作が発生しないようにするため、 full および almost_full フラグがアサートされます。 FIFO がリセットステートを終了し、書き込みの準備が整うと、 full および almost_full フラグはディアサートされます。非同期リセットがディアサートされた後、約 5 クロックサイクル経過すると、このフラグのディアサートが実行されます。

注記: エンベデッドレジスタオプションは安全回路をイネーブルにするために選択する必要があります。

表 3-7: ブロック RAM、分散 RAM、シフトレジスタの FIFO の非同期リセット値

信号値 1 にリセットされる full フ

ラグ値 0 にリセットされる

full フラグ電源投入

値

dout dout リセット値または 0 dout リセット値または 0

リセット値と同じ

full 1(1) 0 0

almost full 1(1) 0 0

empty 1 1 1

almost empty 1 1 1

valid 0 (アクティブ High) または

1 (アクティブ Low)0 (アクティブ High) または 1 (アクティブ Low)

0 (アクティブ High) または 1 (アクティブ Low)

wr_ack 0 (アクティブ High) または 1 (アクティブ Low)



prog_full 1(1) 0 0

prog_empty 1 1 1

rd_data_count 0 0 0

wr_data_count 0 0 0

注記:1. リセットがアサートされると、リセット中に FIFO に書き込みが実行されるのを防ぐため、 full フラグがアサートされます。





動作例については、図 3-31 および図 3-32 を参照してください。このコンフィギュレーションの電源投入値はリセットステート値とは異なる点に注意してください。

図 3-31 はリセットパルスが 1 クロックサイクル続いた場合のサンプルのタイミング図です。

図 3-32 はリセットパルスが 1 クロックサイクルよりも長く続いた場合のサンプルのタイミング図です。

値 0 にリセットされる full フラグ

このコンフィギュレーションでは、正しくリセット非同期を完了するために、 FIFO で非同期のリセットパルスの最小値を 1 クロックサイクル (書き込みまたは読み出しクロックサイクルの遅い方) にする必要があります。リセット時に、 full、 almost_full、 prog_full フラグがディアサートされます。 FIFO がリセット同期ステートを終了すると、 FIFO で書き込みの準備が整います。非同期リセットがアサートされた後、約 5 クロックサイクル経過すると、この状態になります。動作例については、および図 3-33 を参照してください。


図 3-31: リセットパルスが 1 クロック続いた場合の Full フラグの値が 1 のブロック RAM、分散 RAM、シフトレジスタ


図 3-32: リセットパルスが 1 クロックよりも長く続いた場合の Full フラグの値が 1 のブロック RAM、分散 RAM、シフトレジスタ

almost_full

wr_clk

full

prog_full

In Reset State Out of Reset State

rst

Write domain in reset state Write domain out of reset state

wr_en

wr_ack

valid

rd_clk

Read domain in reset state Read domain out of reset state

rd_en

almost_full

wr_clk

full

prog_full

No Write Zone

rst





共通/独立クロック : 7 シリーズのビルトイン FIFO

表 3-8 では、ビルトイン FIFO の電源投入およびリセットステート中の出力ポートの値が定義されています。 dout リセット値は、エンベデッドレジスタオプションが選択された状態の共通クロックのビルトイン FIFO でのみサポートされています。ビルトイン FIFO では、読み出しおよび書き込みで少なくとも 5 クロックサイクルの非同期リセットパルスが必要です。すべてのビルトイン FIFO をコンフィギュレーションで同じになるように、読み出しおよび書き込みクロックで少なくとも 5 クロックサイクル間、非同期リセットパルスを High にすることを推奨します。ただし、 FIFO Generator コアには、すべてのビルトイン FIFO に対して、リセットパルスが読み出しおよび書き込みクロックで 5 クロック間 High になるようにするメカニズムがあります。

リセット中に、 rd_en および wr_en ポートをディアサートする必要があります (読み出しまたは書き込み操作は実行できません)。リセットをアサートすると、 full および prog_full フラグがディアサートされ、 empty および prog_empty フラグがアサートされます。非同期リセットを解放した後、コアはリセットステートを終了し、書き込みの準備が整います。動作例については、および図 3-34 を参照してください。

アンダーフロー信号は rd_en に依存する点に注意してください。 rd_en がアサートされ、 FIFO が空の場合は、アンダーフローがアサートされます。オーバーフロー信号は wr_en に依存します。 wr_en がアサートされ、 FIFO がいっぱいの場合は、オーバーフローがアサートされます。


図 3-33: Full フラグのリセット値が 1 のブロック RAM、分散 RAM、シフトレジスタ

表 3-8: ビルトイン FIFO の非同期値

信号ビルトイン FIFO のリセット値電源投入値

dout 最終の読み出し値ロケーション 0 のメモリの内容

full 0 0

empty 1 1

valid 0 (アクティブ High) または 1 (アクティブ Low)


almost_full

wr_clk

full

prog_full

In Reset State Out of Reset State

rst

Write domain in reset state Write domain out of reset state

wr_en

wr_ack

valid

rd_clk

Read domain in reset state Read domain out of reset state

rd_en





同期リセット

同期リセット入力 (wr_clk/rd_clk ドメインに同期する srst または wr_rst/rd_rst) は、共通/独立クロック FIFO のブロック RAM、分散 RAM、シフトレジスタ、またはビルトイン FIFO のインプリメンテーションでのみ使用できます。

共通クロック : ブロック RAM、分散 RAM、シフトレジスタの FIFO

同期リセット入力 (srst) がアサートされると、クロックに同期してすべてのカウンター、出力レジスタ、メモリがリセットされます。リセットピンは入力クロックに同期し、 FIFO にはクロックドメインが 1 つしかないため、追加の同期ロジックは不要です。

図 3-37 は、 srst が解放されたあとのフラグを示しています。

独立クロックのブロック RAM および分散 RAM の FIFO ([Enable Reset Synchronization] はオフ )

同期リセット入力 (wr_rst/rd_rst) がアサートされると、クロックに同期して、それぞれのクロックドメインのカウンター、出力レジスタがすべてリセットされます。リセットピンは各クロックドメインに同期するので、追加の同期ロジックは不要です。

図 3-38 のように、 2 つの同期リセット (wr_rst/rd_rst) を同時に少なくとも 1 クロックサイクル間アサートします。リセットがアサート /ディアサートされるタイミングは異なる可能性があるので、この期間は FIFO の出力は無効になります。予期しない動作を避けるには、最初のリセットのアサートから最後のリセットのディアサートまで、書き込みまたは読み出し操作を実行しないでください。

prog_full 0 0

prog_empty 1 1


図 3-34: ビルトイン FIFO の非同期リセット動作

X-Ref Target - Figure 3-35X-Ref Target - Figure 3-36X-Ref Target - Figure 3-37

図 3-37: 同期リセット : 共通クロックの FIFO

表 3-8: ビルトイン FIFO の非同期値

clk

rst

empty

full

prog_full

prog_empty

clk

srst

full

almost_full

prog_full

In Reset state Out of Reset state





注記: FWFT および ECC コンフィギュレーションで構築された FIFO の場合、 wr_rst と rd_rst の両方がディアサートされたあと有効な読み出しが実行されるまで、 sbiterr および dbiterr が High になる可能性があります。

図 3-38 および図 3-39 はリセットの詳細を説明しています。

表 3-9 では、電源投入およびリセットステート中の出力ポートの値が定義されています。 dout のリセット値を指定しない場合は、デフォルトで 0 になります。 FIFO には、 1 クロックサイクルのみのリセットパルスが必要です。リセットが解放されてからのクロックサイクルでトランザクション用に FIFO を使用できます。同期リセットの電源投入値はリセットステートの値と同じです。

アンダーフロー信号は rd_en に依存する点に注意してください。 rd_en がアサートされ、 FIFO が空の場合は、アンダーフローがアサートされます。オーバーフロー信号は wr_en に依存します。 wr_en がアサートされ、 FIFO がいっぱいの場合は、オーバーフローがアサートされます。


図 3-38: 同期リセット : 独立クロックの FIFO wr_rst then rd_rst


図 3-39: 同期リセット : 独立クロックの FIFO rd_rst then wr_rst

表 3-9: 同期リセットおよび電源投入値

信号リセットおよび電源投入中の出力ポートのブロック RAM および分散 RAM の値

dout dout リセット値または 0

full 0

almost full 0

empty 1





共通/独立クロック : UltraScale のビルトイン FIFO

UltraScale アーキテクチャベースのビルトイン FIFO では、同期リセット (srst) のみがサポートされています。リセットは常に書き込みクロック (clk/wr_clk) に同期している必要があります。ビルトイン FIFO には、少なくとも 1 クロックサイクルの同期リセットパルスが必要です。ビルトイン FIFO では wr_rst_busy および rd_rst_busy 出力信号が提供されます。

srst がアサートされると、 wr_clk の立ち上がりエッジのすぐ後に wr_rst_busy 出力がアサートされ、リセット操作が完了するまでこのアサート状態が続きます。 wr_rst_busy がアサートされた後、内部リセットが rd_clk ドメインに同期します。 rd_clk クロックドメインに到達すると、 rd_rst_busy がアサートされ、 rd_clk クロックドメインのすべての信号のリセットが完了するまでアサートされたままになります。このとき、 rd_rst_busy がディアサートされます。共通クロックモードでは、クロックの乗せ換えが不要なので、このロジックは単純化されています。

リセット中に、 rd_en および wr_en ポートをディアサートする必要があります (読み出しまたは書き込み操作は実行できません)。リセットをアサートすると、 full および prog_full フラグがディアサートされ、 empty および prog_empty フラグがアサートされます。 Wr_rst_busy および rd_rst_busy を解放した後、コアはリセットステートを終了し、書き込みの準備が整います。

詳細は、『UltraScale アーキテクチャメモリリソースユーザーガイド』 (UG573) [参照 4] を参照してください。

重要: アンダーフローおよびオーバーフロー信号は直接プリミティブに接続されます。 rd_en がアサートされ、FIFO が空の場合は、アンダーフローがアサートされます。 wr_en がアサートされ、 FIFO がいっぱいの場合は、オーバーフローがアサートされます。

注記: リセットを適用している間は、 FIFO Generator の入力クロックがフリーランニングになっていることを確認してください。この違反があるとリセットハングコンディションが発生し、ハード再起動またはリブートが必要になります。詳細は、 AR 67912 を参照してください。

実際の FIFO の深さ

FIFO の実際の深さはインプリメンテーションとそのインプリメンテーションに影響する機能に左右されるため、FIFO の深さの実効値または実際の値が、 GUI で選択した深さと必ずしも同じでないことを理解しておくことが重要です。 Vivado IDE では、 FIFO の実際の深さがレポートされます。次のセクションではこの情報のレポートに使用される計算について説明します。

almost empty 1

valid 0 (アクティブ High) または 1 (アクティブ Low)

wr_ack 0 (アクティブ High) または 1 (アクティブ Low)

prog_full 0

prog_empty 0

rd_data_count 0

wr_data_count 0

表 3-9: 同期リセットおよび電源投入値 (続き)

信号リセットおよび電源投入中の出力ポートのブロック RAM および分散 RAM の値

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=answers;d=67912.html







ブロック RAM、分散 RAM、シフトレジスタの FIFOブロック RAM、分散 RAM、シフトレジスタの FIFO の実際の深さは、インプリメンテーションを変える次の機能の影響を受けます。

• 共通クロックまたは独立クロック

• 標準または FWFT の読み出しモード


FIFO がどのようにコンフィギュレーションされているかによって、実際の FIFO 深さの計算は変わります。

• 標準読み出しモードの共通クロック FIFO

actual_write_depth = gui_write_depth

actual_read_depth = gui_read_depth

• FWFT 読み出しモードの共通クロック FIFO

actual_write_depth = gui_write_depth +2

actual_read_depth = gui_read_depth +2

• 標準読み出しモードの独立クロック FIFO

actual_write_depth = gui_write_depth - 1

actual_read_depth = gui_read_depth - 1

• FWFT 読み出しモードの独立クロック FIFO

actual_write_depth = (gui_write_depth - 1) + (2*round_down(gui_write_depth/gui_read_depth))

actual_read_depth = gui_read_depth + 1

注記

1. Gui_write_depth = GUI で実際に選択されている書き込み (入力) の深さ

2. Gui_read_depth = GUI で実際に選択されている読み出し (出力) の深さ

3. 非対称ポートのアスペクト比 (gui_write_depth not equal to gui_read_depth) はブロック RAM ベースの FIFO のみでサポートされています。

4. エンベデッドレジスタおよびインターコネクトレジスタを選択する場合、 FWFT モードでエンベデッド /インターコネクトレジスタを選択する場合に比べると、実際の書き込みの深さおよび実際の読み出しの深さは 1 増えます。

ビルトイン FIFO ビルトイン FIFO の実際の深さは、インプリメンテーションを変える次の機能の影響を受けます。

• 共通クロックまたは独立クロック

• 標準または FWFT の読み出しモード

• インプリメンテーションで使用されるビルトイン FIFO のプリミティブ (深さの最小値は 512)

FIFO がどのようにコンフィギュレーションされているかによって、実際の FIFO 深さの計算は変わります。





レイテンシ

このセクションでは、 FIFO の異なる出力信号が読み出しまたは書き込み操作に応答してアップデートされるときのレイテンシが定義されます。

注記: レイテンシは、信号がアップデートされる前の読み出しまたは書き込み操作が実行された後のクロックエッジの数で定義されます。たとえば、レイテンシが 0 の場合、操作が発生したクロックエッジで信号がアップデートされます。図 3-40 に示すように wr_en が High のときに wr_ack がアップデートされます。

表 3-10: ビルトイン FIFO プリミティブ


標準 FWFT 標準 FWFT

7 シリーズ((primitive_depth+1)*N)-1

(primitive_depth+1)*N

((primitive_depth+1)*N)-1

(primitive_depth+1)*N

UltraScale/UltraScale+

短レイテンシおよび短レイテンシの出力レジスタあり

エンベデッドレジスタあり

(primitive_depth+1)*N primitive_depth*N

エンベデッドレジスタなし

(primitive_depth+1)*N primitive_depth*N (primitive_depth+1)*N primitive_depth*N

短レイテンシあり、短レイテンシの出力レジスタなし


primitive_depth*N primitive_depth*N


primitive_depth*N primitive_depth*N primitive_depth*N primitive_depth*N

短レイテンシなし



primitive_depth*N ((primitive_depth+2)*N)-2



(primitive_depth*N)-1 primitive_depth*N ((primitive_depth+2)*N)-2


注記:1. primitive_depth = FIFO をインプリメントするのに使用されるプリミティブの深さ。これは FIFO の GUI の [Summary] タブに表示されま

す。ざまざまな幅および深さを設定したコンフィギュレーションの primitive_depth の詳細は、『7 シリーズ FPGA メモリリソースユー

ザーガイド』 (UG473)[参照 3] および『UltraScale アーキテクチャメモリリソースユーザーガイド』 (UG573)[参照 4] を参照してください。

2. N = 深さまたはラウンドアップでカスケードされているプリミティブの数 (gui_write_depth/primitive_depth)。


図 3-40: レイテンシが 0 のタイミング





ビルトイン FIFO 以外の FIFO: 共通クロックおよび標準読み出しモードのインプリメンテーション

表 3-11 には、ブロック RAM、分散 RAM、シフトレジスタの FIFO などのビルトイン FIFO 以外の FIFO の書き込み操作が実行されたために、レイテンシがアップデートされる書き込みポートのフラグが定義されています。

表 3-12 には、読み出し操作が実行されたためにレイテンシがアップデートされる読み出しフラグが定義されています。

表 3-13 には、読み出し操作が実行されたためにレイテンシがアップデートされる書き込みフラグが定義されています。

表 3-14 には、書き込み操作が実行されたためにレイテンシがアップデートされる読み出しフラグが定義されています。

表 3-11: 書き込み操作の結果、レイテンシがアップデートされる書き込みポートフラグ

信号レイテンシ (clk)

full 0

almost_full 0

prog_full 1

wr_ack 0

overflow 0

表 3-12: 読み出し操作の結果、レイテンシがアップデートされる読み出しポートフラグ


empty 0

almost_empty 0

prog_empty 1

valid 0

underflow 0

data_count 0

表 3-13: 読み出し操作の結果、レイテンシがアップデートされる書き込みポートフラグ


full 0

almost_full 0

prog_full 1

wr_ack(1)なし

overflow(1)なし

注記:1. 書き込みハンドシェイク信号は、書き込み操作のみの影響を受けます。

表 3-14: 書き込み操作の結果、レイテンシがアップデートされる読み出しポートフラグ


empty 0





ビルトイン FIFO 以外の FIFO: 共通クロックおよび FWFT 読み出しモードのインプリメンテーション

表 3-15 には、ブロック RAM、分散 RAM、シフトレジスタの FIFO などのビルトイン FIFO 以外の FIFO の書き込み操作が実行されたために、レイテンシがアップデートされる書き込みポートのフラグが定義されています。



almost_empty 0

prog_empty 0

valid(1)なし

underflow(1)なし

data_count 0

注記:1. 読み出しハンドシェイク信号は、読み出し操作のみの影響を受けます。



full 0

almost_full 0

prog_full 1

wr_ack 0

overflow 0



empty 0

almost_empty 0

prog_empty 1

valid 0

underflow 0

data_count 0



full 0

almost_full 0

prog_full 1







ビルトイン FIFO 以外の FIFO: 独立クロックおよび標準読み出しモードのインプリメンテーション

表 3-19 には、書き込み操作が実行されたためにレイテンシがアップデートされる書き込みフラグが定義されています。


wr_ack(1)なし

overflow(1)なし



信号レジスタなし



レイテンシ (clk) レイテンシ (clk) レイテンシ (clk)

empty 2 2 3

almost_empty 1 1 2

prog_empty 1 1 2

valid(1)なしなしなし

underflow(1)なしなしなし

data_count 0 0 0



信号レイテンシ (wr_clk)

full 0

almost_full 0

prog_full 1

wr_ack 0

overflow 0

wr_data_count 1


信号レイテンシ (rd_clk)

empty 0

almost_empty 0






表 3-21 には、読み出し操作が実行されたためにレイテンシがアップデートされる書き込みフラグが定義されています。 N は、同期化ステージの数を指します。この例では、 N は 2 です。

表 3-22 には、書き込み操作が実行されたためにレイテンシがアップデートされる読み出しフラグが定義されています。 N は、同期化ステージの数を指します。この例では、 N は 2 です。

ビルトイン FIFO 以外の FIFO: 独立クロックおよび FWFT 読み出しモードのインプリメンテーション


prog_empty 1

valid 0

underflow 0

rd_data_count 1


信号レイテンシ

full 1 rd_clk + (N + 2) wr_clk (+1 wr_clk)(1)

almost_full 1 rd_clk + (N + 2) wr_clk (+1 wr_clk)(1)

prog_full 1 rd_clk + (N + 3) wr_clk (+1 wr_clk)(1)

wr_ack(2)なし

overflow(2)なし

wr_data_count 1 rd_clk + (N + 2) wr_clk (+1 wr_clk)(1)

注記:1. 独立クロック FIFO のクロック乗せ換えロジックはレイテンシの計算に 1 wr_clk のばらつきを出します。

2. 書き込みハンドシェイク信号は、書き込み操作のみの影響を受けます。

表 3-22: ビルトイン FIFO 以外の FIFO: 独立クロックおよび標準読み出しモードのインプリメンテーション: 書き込み操作が原因で、レイテンシがアップデートされる読み出しポートフラグ


empty 1 wr_clk + (N + 2) rd_clk (+1 rd_clk)(1)

almost_empty 1 wr_clk + (N + 2) rd_clk (+1 rd_clk)(1)

prog_empty 1 wr_clk + (N + 3) rd_clk (+1 rd_clk)(1)

valid(2)なし

underflow(2)なし

rd_data_count 1 wr_clk + (N + 2) rd_clk (+1 rd_clk)(1)

注記:1. 独立クロック FIFO のクロック乗せ換えロジックはレイテンシの計算に 1 rd_clk のばらつきを出します。

2. 読み出しハンドシェイク信号は、読み出し操作のみの影響を受けます。







表 3-25 には、読み出し操作が実行されたためにレイテンシがアップデートされる書き込みフラグが定義されています。 N は、同期化ステージの数を指します。この例では、 N は 2 です。

図 3-26 には、書き込み操作が実行されたためにレイテンシがアップデートされる読み出しフラグが定義されています。 N は、同期化ステージの数を指します。この例では、 N は 2 です。



full 0

almost_full 0

prog_full 1

wr_ack 0

overflow 0

wr_data_count 1



empty 0

almost_empty 0

prog_empty 1

valid 0

underflow 0

rd_data_count 1



full 1 rd_clk + (N + 2) wr_clk (+1 wr_clk)(1)

almost_full 1 rd_clk + (N + 2) wr_clk (+1 wr_clk)(1)

prog_full 1 rd_clk + (N + 3) wr_clk (+1 wr_clk)(1)

wr_ack(2)なし

overflow(2)なし

wr_data_count 1 rd_clk + (N + 2) wr_clk (+1 wr_clk)(1)

注記:1. 独立クロック FIFO のクロック乗せ換えロジックはレイテンシの計算に 1 wr_clk のばらつきを出します。

2. 書き込みハンドシェイク信号は、書き込み操作のみの影響を受けます。





ビルトイン FIFO: 共通クロックおよび標準読み出しモードのインプリメンテーション

注記: N は、深さ方向にカスケードされているプリミティブの数を指します。これは GUI に表示されている深さの値をプリミティブの深さで割って計算できます。 ECC の場合、プリミティブの深さは 512 になります。「ビルトイン FIFO」とは、 FPGA のハード FIFO マクロのことをいいます。

1 つのプリミティブの書き込みおよび読み出しポートフラグのレイテンシのアップデートについては、『7 シリーズ FPGA メモリリソースユーザーガイド』 (UG473) [参照 3] を参照してください。



表 3-26: 独立クロック FWFT

信号レジスタなしエンベデッドまたはインター

コネクトレジスタエンベデッドおよびインター

コネクトレジスタ

レイテンシ (clk) レイテンシ (clk) レイテンシ (clk)

empty 1 wr_clk + (N + 4) rd_clk (+1 rd_clk)(1)

1 wr_clk + (N + 4) rd_clk (+1 rd_clk)(1)


almost_empty 1 wr_clk + (N + 4) rd_clk (+1 rd_clk)(1)



prog_empty 1 wr_clk + (N + 3) rd_clk (+1 rd_clk)(1)



valid(2)なしなしなし

underflow(2)なしなしなし

rd_data_count 1 wr_clk + (N + 2) rd_clk (+1 rd_clk)(1) + [N rd_clk (+1 rd_clk)](3)

1 wr_clk + (N + 2) rd_clk (+1 rd_clk)(1) + [N rd_clk (+1 rd_clk)](3)

1 wr_clk + (N + 2) rd_clk (+1 rd_clk)(1) + [N rd_clk (+1 rd_clk)](3)

注記:1. 独立クロック FIFO のクロック乗せ換えロジックはレイテンシの計算に 1 rd_clk のばらつきを出します。

2. 読み出しハンドシェイク信号は、読み出し操作のみの影響を受けます。

3. このレイテンシはワーストケースのレイテンシです。 [2 rd_clk (+1 rd_clk)] のレイテンシが追加されるかどうかは empty フラ

グおよび almost empty フラグのステータスによります。

表 3-27: ビルトイン FIFO: 共通クロックおよび標準読み出しモードのインプリメンテーション: 書き込み操作が原因で、レイテンシがアップデートされる書き込みポートフラグ


full 0

prog_full 1

wr_ack 0

overflow 0







ビルトイン FIFO: 共通クロックおよび FWFT 読み出しモードのインプリメンテーション

注記: N は、深さ方向にカスケードされているプリミティブの数を指します。これは GUI に表示されている深さの値をプリミティブの深さで割って計算できます。 ECC の場合、プリミティブの深さは 512 になります。「ビルトイン FIFO」とは、 FPGA のハード FIFO マクロのことをいいます。



表 3-28: ビルトイン FIFO: 共通クロックおよび標準読み出しモードのインプリメンテーション: 読み出し操作が原因で、レイテンシがアップデートされる読み出しポートフラグ


empty 0

prog_empty 1

valid 0

underflow 0

表 3-29: ビルトイン FIFO: 共通クロックおよび標準読み出しモードのインプリメンテーション: 読み出し操作が原因で、レイテンシがアップデートされる書き込みポートフラグ


full (N-1)(2)

prog_full N(2)

wr_ack(1)なし

overflow(1)なし


2. 深さ方向のプリミティブ数が <=16 の UltraScale デバイスの場合は、 N=1 を使用します。



empty (N(2)-1)*2

prog_empty (N(2)-1)*2+1

valid(1)なし

underflow(1)なし












full 0

prog_full 1

wr_ack 0

overflow 0



empty 0

prog_empty 1

valid 0

underflow 0



full (N-1)(2)

prog_full(1) N(2)

wr_ack(1)なし

overflow なし





empty ((N(2)-1)*2+1)

prog_empty ((N(2)-1)*2+1)

valid(1)なし

underflow(1)なし







ビルトイン FIFO: 独立クロックおよび標準読み出しモードのインプリメンテーション

注記: N は、深さ方向にカスケードされているプリミティブの数を指します。これは GUI に表示されている深さの値をプリミティブの深さで割って計算できます。 ECC の場合、プリミティブの深さは 512 になります。 Faster_Clk はクロックドメインで、 rd_clk または wr_clk の周波数の大きいほうになります。「ビルトイン FIFO」とは、FPGA のハード FIFO マクロのことをいいます。





表 3-35: ビルトイン FIFO: 独立クロックおよび標準読み出しモードのインプリメンテーション: 書き込み操作が原因で、レイテンシがアップデートされる書き込みポートフラグ


full 0

prog_full 1

wr_ack 0

overflow 0

表 3-36: ビルトイン FIFO: 独立クロックおよび標準読み出しモードのインプリメンテーション: 読み出し操作が原因で、レイテンシがアップデートされる読み出しポートフラグ


empty 0

prog_empty 1

valid 0

underflow 0

表 3-37: ビルトイン FIFO: 独立クロックおよび標準読み出しモードのインプリメンテーション: 読み出し操作が原因で、レイテンシがアップデートされる書き込みポートフラグ


full(1) L1(2)rd_clk + (N(4)-1)*L2(2) faster_clk + L3(2)wr_clk

prog_full(1) L4(2) rd_clk + (N(4)-1)*(L2(2)-1) faster_clk + L5(2)wr_clk

wr_ack(3)なし

overflow(3)なし

注記:1. 読み出しと書き込みのクロックエッジ間のオフセットによりますが、 empty フラグおよび full フラグは 1 クロックサイクル後

にディアサートできます。

2. L1 = 1、 L2 = 4、 L3 = 3、 L4 = 1、および L5 = 43. 書き込みハンドシェイク信号は、書き込み操作のみの影響を受けます。







ビルトイン FIFO: 独立クロックおよび FWFT 読み出しモードのインプリメンテーション

注記: N は、深さ方向にカスケードされているプリミティブの数を指します。これは GUI に表示されている深さの値をプリミティブの深さで割って計算できます。 ECC の場合、プリミティブの深さは 512 になります。 Faster_Clk はクロックドメインで、 rd_clk または wr_clk の周波数の大きいほうになります。「ビルトイン FIFO」とは、FPGA のハード FIFO マクロのことをいいます。




表 3-38: ビルトイン FIFO: 独立クロックおよび標準読み出しモードのインプリメンテーション: 書き込み操作が原因で、レイテンシがアップデートされる読み出しポートフラグ


empty(1) L1(2) wr_clk + (N(4)-1)*L2(2) faster_clk + L3(2)rd_clk

prog_empty(1) L4(2)wr_clk + (N(4)-1)*(L5(2)-1) faster_clk + L6(2)rd_clk

valid(3)なし

underflow(3)なし



2. L1 = 1, L2 = 4, L3 = 4, L4 = 1, L5 = 5 and L6 = 4.3. 読み出しハンドシェイク信号は、読み出し操作のみの影響を受けます。


表 3-39: ビルトイン FIFO: 独立クロックおよび FWFT 読み出しモードのインプリメンテーション: 書き込み操作が原因で、レイテンシがアップデートされる書き込みポートフラグ


full 0

prog_full 1

wr_ack 0

overflow 0

表 3-40: ビルトイン FIFO: 独立クロックおよび FWFT 読み出しモードのインプリメンテーション: 読み出し操作が原因で、レイテンシがアップデートされる読み出しポートフラグ


empty 0

prog_empty 1







特別なデサイン注意事項

FIFO のリセット

FPGA をコンフィギュレーションし、操作を始める前に FIFO Generator コアをリセットする必要があります。非同期 (rst) と同期 (srst) の 2 つのリセットピンが使用でき、どちらも内部カウンターおよび出力レジスタをクリアにします。

valid 0

underflow 0

表 3-41: ビルトイン FIFO: 独立クロックおよび FWFT 読み出しモードのインプリメンテーション: 読み出し操作が原因で、レイテンシがアップデートされる書き込みポートフラグ


full(1) L1(2) rd_clk + (N(4)-1)*L2(2) faster_clk + L3(2) wr_clk

prog_full(1) L4(2) rd_clk + (N(4)-1)*(L2(2)-1) faster_clk + L5(2)wr_clk

wr_ack(3)なし

overflow(3)なし



2. L1 = 1、 L2 = 4、 L3 = 3、 L4 = 1、および L5 = 4。3. 書き込みハンドシェイク信号は、書き込み操作のみの影響を受けます。


表 3-42: ビルトイン FIFO: 独立クロックおよび FWFT 読み出しモードのインプリメンテーション: 書き込み操作が原因で、レイテンシがアップデートされる読み出しポートフラグ


empty(1) L1(2) wr_clk + (N(4)-1)*L2(2) faster_clk + L3(2)rd_clk

prog_empty(1) L4(2) wr_clk + (N(4)-1)*(L5(2)-1) faster_clk + L6(2)rd_clk

valid(3)なし

underflow(3)なし



2. L1 = 1、 L2 = 5、 L3 = 4、 L4 = 1、 L5 = 5、および L6 = 4。3. 読み出しハンドシェイク信号は、読み出し操作のみの影響を受けます。


表 3-40: ビルトイン FIFO: 独立クロックおよび FWFT 読み出しモードのインプリメンテーション: 読み出し操作が原因で、レイテンシがアップデートされる読み出しポートフラグ





• 非同期リセットの場合、内部コアへの rst がクロックドメインに同期化します。このリセットピンは、 FIFO が既知のステートに初期化するのを確認するために使用されます。この同期化ロジックにより、グリッチおよびメタステーブル動作を避けながら、コアロジックのタイミングが正しくリセットされます。予期しない動作を避けるため、 rst が High にアサートされているときに、 wr_en/rd_en を駆動またはトグルすることは推奨しません。

• 7 シリーズの共通クロックおよび分散 RAM の同期リセットの場合、リセットピンは入力クロックに同期し、FIFO にはクロックドメインが 1 つしかないため、追加の同期ロジックは不要です。

• 独立クロックおよび分散 RAM の同期リセットの場合、リセットピン (wr_rst/rd_rst) は各クロックドメインに同期するので、追加の同期ロジックは不要です。ただし予期しない動作を助けるため、これらのルールに従うことを推奨します。

° wr_rst が適用される場合は、 rd_rst も適用する必要があり、その逆の場合も同じです。

° 両方のクロックドメインがリセットされるまで、書き込み操作も読み出し操作も実行しないでください。

• UltraScale の共通クロックで、同期リセットを使用したブロック RAM、分散 RAM、シフトレジスタの FIFO の場合は、 UltraScale アーキテクチャのビルトイン FIFO のリセットメカニズムが FIFO Generator コアで使用されます。リセットメカニズムの詳細は、『UltraScale アーキテクチャメモリリソースユーザーガイド』 (UG573) [参照 4] を参照してください。

• UltraScale のビルトイン FIFO インプリメンテーションの場合、リセットピン (srst) は、 clk/wr_clk に同期します。 srst がアサートされると、 wr_clk の立ち上がりエッジのすぐ後に wr_rst_busy 出力がアサートされ、リセット操作が完了するまでこのアサート状態が続きます。 wr_rst_busy がアサートされた後、内部リセットが rd_clk ドメインに同期します。 rd_clk クロックドメインに到達すると、 rd_rst_busy がアサートされ、 rd_clk クロックドメインのすべての信号のリセットが完了するまでアサートされたままになります。このとき、 rd_rst_busy がディアサートされます。共通クロックモードでは、クロックの乗せ換えが不要なので、このロジックは単純化されています。リセットメカニズムの詳細は、『UltraScale アーキテクチャメモリリソースユーザーガイド』 (UG573) [参照 4] を参照してください。

生成された FIFO コアはリセットが既知のステートになった後に初期化されます。リセットの値および動作の詳細は、このガイドの「リセット」を参照してください。

連続クロック

FIFO Generator コアは、フリーランニングの書き込みおよび読み出しクロックを使用した場合にのみ機能するよう設計されています。ザイリンクスでは、 rd_clk および wr_clk を操作してこのコアを制御することは推奨していません。この機能で FIFO 操作をゲートする必要がある場合は、ライトイネーブル (wr_en) およびリードイネーブル (rd_en) 信号を使用することを推奨します。

注記: 標準操作中にこれらのクロックが失われた場合は、 FIFO Generator コアが不安定なクロックで操作していないことを確認するため、 BUFGCE を使用し、クロックラインをフラットにします。クロックが安定したら、リセットを一度適用することを強く推奨します。

見積もりの悪い Full および Empty独立クロックドメインが選択されている場合、 full (full?almost_full) フラグおよび empty (empty?almost_empty) フラグは見積もりの悪いフラグになります。 full および almost_full は書き込みクロック (wr_clk) ドメインに同期し、 empty および almost_empty は読み出しクロック (rd_clk) ドメインに同期します。

full フラグは、読み出しクロックドメインで読み出し操作が発生していないと想定するため、見積もりの悪いフラグとみなされます。 almost_full は、 FIFO で使用可能なロケーションが 1 つしかないときに wr_clk の立ち上がりエッジで必ずアサートされ、 full は、 FIFO がいっぱいのときに wr_clk の立ち上がりエッジで必ずアサートされます。読み出し操作から full のディアサートまでの間に何クロックサイクル間かある可能性があります。 full がディアサートされるまでの正確なクロックサイクル数は、クロック乗せ換えと同期ロジックが原因で予測がつきません。詳細は、「full および empty フラグの同時アサート」を参照してください。

empty フラグは、書き込みクロックドメインで書き込み操作が発生していないと想定するため、見積もりの悪いフラグとみなされます。 almost_empty は、 FIFO で使用可能なロケーションが 1 つしかないときに rd_clk の立ち上





がりエッジで必ずアサートされ、 empty は、 FIFO がいっぱいのときに rd_clk の立ち上がりエッジで必ずアサートされます。書き込み操作から empty のディアサートまでの間に何クロックサイクル間かある可能性があります。empty がディアサートされるまでの正確なクロックサイクル数は、クロック乗せ換えと同期ロジックが原因で予測がつきません。詳細は、「full および empty フラグの同時アサート」を参照してください。

プログラマブルな Full および Emptyプログラマブル full (prog_full) およびプログラマブル empty (prog_empty) のフラグには、プログラマブルフラグがアサートおよびディアサートされるタイミングをユーザーが指定できるという柔軟性があります。これらのフラグは定数値または入力ポートによって設定できます。その信号は、アサートのしきい値に達した後 1 クロックサイクル以上経過してから 1 をアサートするので、 full および empty フラグとは異なります。これらの信号は、ネゲートのしきい値が渡された後しばらくしてからディアサートされます。このため、 prog_empty および prog_full も見積もりの悪いフラグとみなされます。プログラマブルフラグのレイテンシおよび動作の詳細は、このガイドの「プログラマブルフラグ」を参照してください。

full および empty フラグの同時アサート

独立クロック FIFO の場合、クロック乗せ換えロジックが原因で、 full および empty フラグのアサート /ディアサートに遅延があります。これらの遅延があると、 full と empty が同時にアサートされるなど、 FIFO で予期せぬ動作が発生する可能性があります。これを避けるには、次の A と B の式が真である必要があります。

A) 読み出し操作が原因で full フラグをアップデートするのにかかる時間が、いっぱいの FIFO を空にするのにかかる時間より短い。

B) 書き込み操作が原因で empty フラグをアップデートするのにかかる時間が、空の FIFO をいっぱいにするのにかかる時間より短い。

たとえば、次のコンフィギュレーションがあるとします。

• 独立クロック (ビルトインではない)、標準 FIFO

• 書き込みクロック周波数 = 3MHz, wr_clk_period = 333 ns

• 読み出しクロック周波数 = 148 MHz, rd_clk_period = 6.75 ns

• 書き込みの深さ = 読み出しの深さ = 20

• actual_wr_depth = actual_rd_depth = 19 ( 「実際の FIFO の深さ」を参照)

• N = 同期段の数。この例では、 N = 2 です。

A 式を適用:

読み出し操作が原因で full フラグをアップデートするのにかかる時間が、いっぱいの FIFO を空にするのにかかる時間より短いと、 1*rd_clk_period + (3 + N)*wr_clk_period < actual_rd_depth*rd_clk_period になります。

1*6.75 + 5*333 < 19*6.75

1671.75 ns < 128.5 ns --> 式が違反になります。

注記: 左側の式は、 128 ページの表 3-21 で説明したように、読み出し操作が原因でアップデートされる full フラグのレイテンシ計算します。

結論: この式の違反は、このデザインの場合、いっぱいになっている FIFO から続けて読み出し操作を実行すると、その操作が原因で、 full フラグがディアサートされる前に、 empty フラグがアサートされることを証明しています。

B 式を適用:

書き込み操作が原因で empty フラグをアップデートするのにかかる時間が、空の FIFO をいっぱいにするのにかかる時間より短くなっています。





1*wr_clk_period + (3 + N)*rd_clk_period < actual_wr_depth*wr_clk_period

1*333 + 5*6.75 < 19*333

366.75 ns < 6327 ns --> 式に違反はありません。

注記: 左側の式は、 128 ページの表 3-22 で説明したように、書き込み操作が原因でアップデートされる empty フラグのレイテンシ計算します。

結論: 式に違反は発生しません。このデザインの場合、空の FIFO に続けて書き込み操作を実行すると、 full フラグがアサートされる前に empty フラグがディアサートされます。

書き込みおよび読み出しのデータカウント

独立クロックドメインまたは共通クロックの非対称ブロック RAM FIFO (UltraScale アーキテクチャのみ) が選択されている場合、書き込みデータカウント (wr_data_count) および読み出しデータカウント (rd_data_count) の信号により、書き込みまたは読み出しクロックドメインに相対した FIFO のワード数が示されます。

wr_data_count または rd_data_count ポートを使用した、次のケースを考えてみましょう。

• Wr_data_count および rd_data_count 出力は、 FIFO の正確なワード数をすぐには示せませんが、その概数をすぐに示すことは可能です。

• wr_data_count および rd_data_count は、クロックサイクル間の値をスキップする可能性があります。

• 非対称アスペクト比を使用するか、または周波数がダイナミックに変動するランニングクロックを使用すると、データカウント出力間のディスパリティおよび FIFO の実際のワード数が増えます。

注記: wr_data_count および rd_data_count 出力は、 rd_en=0 および wr_en=0 になってしばらくしてから (一般的に、読み出しおよび書き込みアクティビティが停止したあと、わずか数クロックサイクル経ってから )、常に正しくなります。

データカウントフラグのレイテンシおよび動作の詳細は、このガイドの「データカウント」を参照してください。

セットアップおよびホールドタイムの違反

独立クロックドメインを使用して FIFO を生成する場合 (書き込み/読み出しクロックを派生させるのに DCM が使用されているかどうかにかかわらず)、書き込みおよび読み出しクロックドメインはコアによって内部的に同期化されます。このため、コアの中の一部のレジスタにセットアップおよびホールドタイムの違反が発生します。シミュレーションでは、これらの違反が起きていることを示す警告メッセージが表示される場合があります。これらの警告メッセージが FIFO Generator コアから出力されている場合は、無視しても問題はありません。書き込みクロックと読み出しクロックとの間の位相関係や周波数関係にかかわらず、コアはこれらのコンディションを正しく処理できるよう設計されています。

FIFO Generator コアには、クロック乗せ換えロジックにセットアップおよびホールド違反が起きるのを防ぐため、MAXDELAY 制約を適用する IP レベルの制約があります。 IP レベルの制約に加え、リセットパスに FALSE_PATH を適用するサンプルデザイン制約もあります。




第 4 章

デザインフローの手順この章ではコアのカスタマイズおよび生成と、制約の設定方法、このコアに特化したシミュレーション、合成、およびインプリメーションの手順を説明します。標準の Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 5]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 8]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9]

ネイティブコアのカスタマイズおよび生成

次の手順を使用して、 IP コアに関連付けられているさまざまなパラメーターの値を指定すると、デザインで使用されている IP をカスタマイズできます。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーから [Generate IP] コマンドをクリックするか、または右クリックして表示されるメニューを選択します。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 8] を参照してください。

注記: この章の図は、 Vivado 統合設計環境 (IDE) を表したものです。このレイアウトは現在のバージョンとは異なる場合があります。

ネイティブ FIFO インターフェイスの IDE には次のコンフィギュレーションタブが含まれています。

• 「[Basic] タブ」

• 「[Native Ports] タブ」

• 「[Status Flags] タブ」

• 「[Data Counts] タブ」

• 「[Summary] タブ」

[Basic] タブ

[Basic] タブは、コンポーネント名を定義し、インターフェイスおよびコンフィギュレーションのオプションを設定します。




第 4 章: デザインフローの手順

• [Component Name]: このコアに対して生成される出力ファイルの基本名を指定します。名前は英文字で始まる必要があり、 a から z の英文字と、 0 から 9 までの数字、アンダースコア (_) を含めることができます。

• [Interface Type]

° [Native]: ネイティブ FIFO がインプリメントされます。

° [AXI Memory Mapped]: AXI4、 AXI3 および AXI4-Lite FIFO が FWFT モードでインプリメントされます。

° [AXI Stream]: AXI4-Stream FIFO が FWFT (First-Word-Fall-Through) モードでインプリメントされます。

• [FIFO Implementation]

° [Common Clock (clk), Block RAM]: 詳細は、第 3 章の「共通クロック FIFO: ブロック RAM および分散 RAM」を参照してください。このインプリメンテーションでは、 FWFT モードがオプションでサポートされています ([Status Flags] タブで選択可能: 図 4-3)。

° [Common Clock (clk), Distributed RAM]: 詳細は、第 3 章の「共通クロック FIFO: ブロック RAM および分散 RAM」を参照してください。このインプリメンテーションでは、 FWFT モードがオプションでサポートされています ([Status Flags] タブで選択可能: 図 4-3)。

° [Common Clock (clk), Shift Register]: 詳細は、第 3 章の「共通クロック FIFO: シフトレジスタ」を参照してください。

° [Common Clock (clk), Built-in FIFO]: 詳細は、第 3 章の「共通クロック : ビルトイン FIFO」を参照してください。このインプリメンテーションでは、 FWFT モードがオプションでサポートされています ([Status Flags] タブで選択可能: 図 4-3)。

° [Independent Clocks (rd_clk, wr_clk), Block RAM]: 詳細は、第 3 章の「独立クロック : ブロック RAM および分散 RAM」を参照してください。このインプリメンテーションでは、非対称の読み出し /書き込みポートおよび FWFT モードがオプションでサポートされています ([Status Flags] タブで選択可能: 図 4-3)。


図 4-1: [Basic] タブ





° [Independent Clocks (rd_clk, wr_clk), Distributed RAM]: 詳細は、第 3 章の「独立クロック : ブロック RAM および分散 RAM」を参照してください。このインプリメンテーションでは、 FWFT モードがオプションでサポートされています ([Status Flags] タブで選択可能: 図 4-3)。

° [Independent Clocks (rd_clk, wr_clk), Built-in FIFO]: 詳細は、第 3 章の「独立クロック : ビルトイン FIFO」を参照してください。このインプリメンテーションでは、 FWFT モードがオプションでサポートされています ([Status Flags] タブで選択可能: 図 4-3)。

• [Synchronization stages]: クロック乗せ換えロジック全体の同期段数を定義します。表 4-1 は、動作周波数別の同期段数例を示しています。

表 4-1: 同期段数の例

アーキテクチャ周波数(MHz) スピードグレード同期段の数

Virtex-7/Kintex-7

200

3

3250 3300 3400 4

artix-7/zynq 7000200

32

250 2300 3





[Native Ports] タブ

このタブでは、パフォーマンスオプション (読み出しモード )、データポートパラメーター、 ECC および初期化オプションを設定します。

• [Read Mode]: ブロック RAM または分散 RAM FIFO が選択されているときにのみ使用可能です。

° [Standard FIFO]: 標準レイテンシを使用し、出力レジスタを使用せずに、 FIFO がインプリメントされます。

° [First-Word Fall-Through FIFO]: レジスタ出力を使用して FIFO がインプリメントされます。 FWFT 機能の詳細は、第 3 章の「First-Word Fall-Through (FWFT) モードの FIFO 読み出し操作」を参照してください。

• [Data Port Parameters]

° [Asymmetric Port Width]: ブロック RAM/ビルトイン FIFO の UltraScale デバイスでのみ使用可能です。

° [Write Width]: 書き込みデータ幅の有効範囲は 1 から 1024 です。

° [Write Depth]: 書き込みの深さの有効範囲は 16 から 131072 です。 2 のべき乗の深さのみ指定可能です。

° [Read Width]: ブロック RAM またはビルトイン FIFO のコンフィギュレーションの場合にのみ使用可能です。有効な範囲は非対称ポートのルールに準拠している必要があります。詳細は、第 3 章の「非対称アスペクト比」を参照してください。

° [Read Depth]: 書き込み幅、書き込みの深さ、読み出し幅に基づいて自動的に計算されます。

° [Low Latency]: 深さのプリミティブ数が 1 よりも大きいビルトイン FIFO コンフィギュレーションの UltraScale デバイスにのみ使用可能です。


図 4-2: [Native Ports] タブ





° [Low Latency Output Register]: [Low Latency] オプションが選択されている場合にのみ使用可能です。

• [ECC, Output Register and Power Gating Options]

° [ECC]: エラー訂正機能がハード ECC を使用してイネーブルになっていると、ブロック RAM またはビルトイン FIFO がフル ECC モードに設定されます。この場合エンコーダーとデコーダーの両方がイネーブルになります。

° [Single Bit Error Injection]: ECC オプションをイネーブルにした状態の、共通クロックおよび独立クロックの両方のブロック RAM またはビルトイン FIFO 用に使用できます。汎用インターコネクトを使用した ECC ロジックのあるソフト ECC オプションは、ブロック RAM ベースの FIFO ビルドで使用できます。書き込みでシングルビットエラーが挿入されるように入力ポートを生成し、またシングルビットエラーが発生したことを示す出力ポートを生成します。

° [Double-Bit Error Injection]: ECC オプションをイネーブルにした状態の、共通クロックおよび独立クロックの両方のブロック RAM またはビルトイン FIFO 用に使用できます。書き込みでダブルビットエラーが挿入されるように入力ポートを生成し、またダブルビットエラーが発生したことを示す出力ポートを生成します。

° [ECC Pipeline Reg]: ビルトイン FIFO マクロには、 ECC デコーダーおよびエンコーダーのパスにオプションのパイプラインレジスタがあります。 ECC のパイプラインレジスタが選択されている場合は、 FIFO マクロのタイミングが改善され、 DOUT に 1 クロックの追加レイテンシが追加されます。リセットが FIFO に適用されると ECC パイプラインレジスタにより、パイプラインにある前の読み出しデータが保持されます。ECC のパイプラインレジスタの詳細は、『UltraScale アーキテクチャメモリリソースユーザーガイド』 (UG573) [参照 4] を参照してください。

° [Dynamic Power Gating]: このダイナミック消費電力機能により、データの内容を保存している間、ビルトイン FIFO マクロがスリープモードのままになります。ウェークアップタイム前の FIFO のアクセス要件は確約されておらず、メモリの内容が破損する可能性があります。スリープがアクティブ (High) の場合、wr_en および rd_en ピンは Low に保持されます。このモードの間、メモリに格納されたデータ内容は保持されます。動的電力ゲーティングの詳細は、『UltraScale アーキテクチャメモリリソースユーザーガイド』 (UG573) [参照 4] を参照してください。

° [Output Registers]: ブロック RAM マクロには、エンベデッドレジスタまたはインターコネクトレジスタがビルトインされていて、これらのレジスタは、データをパイプライン化し、マクロのタイミングを改善する目的で使用できます。このオプションを使用すると、 FIFO の出力にパイプライン段を 1 段追加でき、使用可能なエンベデッドレジスタを活用できます。ビルトイン FIFO の場合、この機能は、深さが 1 FIFO マクロのみの同期 FIFO コンフィギュレーション用にのみサポートされています。詳細は、第 3 章の「ブロック RAM および FIFO マクロのエンベデッドレジスタ」を参照してください。

FIFO Generator には、タイミングを満たすためにレイテンシを追加するのに、エンベデッドレジスタとインターコネクトレジスタの両方を選択できるオプションもあります。

• [Initialization]

° [Reset Pin]: ブロック RAM または分散 RAM を使用してインプリメントされた FIFO の場合、リセットピンは不要で入力ピンはオプションです。

° [Enable Reset Synchronization]: 独立ブロックのブロック RAM または分散 RAM FIFO 用にのみオプションで選択できます。オフになっている場合は、 wr_rst/rd_rst が使用可能です。詳細は、第 3 章の「リセット」を参照してください。

° [Enable Safety Circuit]: 非同期リセットのあるブロック RAM ベースの FIFO 用にのみ、オプションで選択できます (デフォルトでイネーブルになっている )。 AXI インターフェイスの場合、 AXI インターフェイスのリセットは常に非同期なので、コア内で安全回路が自動的にイネーブルになっています。 [Enable Safety Circuit] を選択する場合、 FIFO Generator の出力および制御信号を同期のフリップフロップがブロック RAM プリミティブに駆動するようにするため、追加ロジックがイネーブルになります。詳細は、アンサー (AR#42571)[参照 11] を参照してください。

° [Reset Type]:

- [Asynchronous Reset]: ブロック RAM または分散 RAM を使用してインプリメントされた共通クロックの FIFO にオプションで選択できます。

- [Synchronous Reset]: ブロック RAM または分散 RAM を使用してインプリメントされた共通クロックの FIFO にオプションで選択できます。





° [Full Flags Reset Value]: ブロック RAM、分散 RAM、シフトレジスタのコンフィギュレーションの場合、リセット中に full フラグ (prog_full、 almost_full、および full) のリセット値を選択できます。

° [Dout Reset Value]: リセットがアサートされたとき、 FIFO の出力でアサートされる 16 進数の値です。ブロック RAM、分散 RAM、シフトレジスタ、またはエンベデッドレジスタオプションでビルトインされている共通クロックの 7 シリーズデバイスを使用したすべてのインプリメンテーションで使用できます。リセットピンのオプションが選択されている場合のみ使用可能です。選択されている場合、リセットがアサートされると、 FIFO の dout 出力により定義されている dout のリセット値に定義されます。選択されていない場合、 FIFO dout の出力はリセットがアサートされても影響を受けませんし、ビルトイン FIFO を使用した UltraScale アーキテクチャベースのデバイスの制限事項により、 dout で前の値が保持されます。

重要: UltraScale のビルトイン FIFO の場合、 [Use Dout Reset] が選択されているかどうかにかかわらず、リセットがアサートされると、 FIFO の dout 出力は、定義されている [Dout Reset Value] にリセットされます。

異なるコンフィギュレーションのタイミング図は、付録 D 「dout リセット値のタイミング」を参照してください。

[Status Flags] タブ

オプションのステータスフラグを選択し、ハンドシェイキングオプションおよびプログラマブルフラグオプションを設定するために、このタブを使用します。


図 4-3: [Status Flags] タブ





• [Built-in FIFO Options]

° [Read/Write Clock Faster]: [Read Clock Faster] および [Write Clock Faster] は、コアのクロック乗せ換えロジックの最適なインプリメンテーションを決定するために使用されます。このオプションは独立クロックのビルトイン FIFO のみで使用できます。

重要: [Read Clock Faster] および [Write Clock Faster] の情報が正確であることが重要です。この情報が不正確な場合、コアの動作も不正確になり、最適以下のソリューションになる可能性があります。

• [Optional Flags]: 書き込み/読み出し操作が原因で発生する Almost Full/Empty フラグのレイテンシについては、第 3 章の「レイテンシ」を参照してください。

° [Almost Full Flag]: ビルトイン FIFO を使用したインプリメンテーション以外のすべての FIFO インプリメンテーションで使用可能です。 FIFO がほぼいっぱいになったこと (あと 1 ワードしか書き込めない状態) を示す出力ポートが生成されます。

° [Almost Empty Flag]: ビルトイン FIFO を使用したインプリメンテーション以外のすべての FIFO インプリメンテーションで使用可能です。 FIFO がほぼ空になったこと (あと 1 ワードしか読み出せない状態) を示す出力ポートが生成されます。

• [Handshaking Options]: 書き込み/読み出し操作が原因で発生するハンドシェイクフラグのレイテンシについては、第 3 章の「レイテンシ」を参照してください。

° [Write Port Handshaking]

- [Write Acknowledge]: 書き込み操作が完了したことをレポートする書き込み肯定応答フラグが生成されます。この信号は、アクティブ High またはアクティブ Low にコンフィギュレーション可能です (デフォルトはアクティブ High です)。

- [Overflow (Write Error)]: 前の書き込み操作がエラーになったことを示すオーバーフローフラグが生成されます。この信号は、アクティブ High またはアクティブ Low にコンフィギュレーション可能です (デフォルトはアクティブ High です)。

° [Read Port Handshaking]

- [Valid (Read Acknowledge)]: 出力バスのデータが有効であることを示す有効フラグを生成されます。この信号は、アクティブ High またはアクティブ Low にコンフィギュレーション可能です (デフォルトはアクティブ High です)。

注記: アクティブ Low のオプションは 7 シリーズデバイスのみで使用可能です。

- [Underflow (Read Error)]: 前の読み出し要求が満たされなかったことを示すアンダーフローフラグが生成されます。この信号は、アクティブ High またはアクティブ Low にコンフィギュレーション可能です (デフォルトはアクティブ High です)。

注記: アクティブ Low のオプションは 7 シリーズデバイスのみで使用可能です。

• [Programmable Flags]: 書き込み/読み出し操作が原因で発生するプログラマブルフラグのレイテンシについては、第 3 章の「レイテンシ」を参照してください。

° [Programmable Full Type]: ドロップダウンリストからプログラマブル full のしきいタイプを選択します。各しきい値の有効範囲が表示されます。範囲は IDE のほかの場所で選択されているオプションによって異なります。

° [Full Threshold Assert Value]: 単一または複数のしきい値定数のプログラマブル full が選択されている場合に使用可能です。ユーザー定義値を入力します。このしきい値の有効範囲は IDE で提供されます。単一のしきい値定数を使用する場合は、アサートしきい値のみが使用されます。

° [Full Threshold Negate Value]: 複数のしきい値定数のプログラマブル full が選択されている場合に使用可能です。ユーザー定義値を入力します。このしきい値の有効範囲は IDE で提供されます。

° [Programmable Empty Type]: ドロップダウンリストからプログラマブル empty のしきいタイプを選択します。各しきい値の有効範囲が表示されます。範囲は IDE のほかの場所で選択されているオプションによって異なります。

° [Empty Threshold Assert Value]: 単一または複数のしきい値定数のプログラマブル empty が選択されている場合に使用可能です。ユーザー定義値を入力します。このしきい値の有効範囲は IDE で提供されます。単一のしきい値定数を使用する場合は、アサートしきい値のみが使用されます。





° [Empty Threshold Negate Value]: 複数のしきい値定数のプログラマブル empty が選択されている場合に使用可能です。ユーザー定義値を入力します。このしきい値の有効範囲は IDE で提供されます。

ヒント : ビルトイン FIFO コンフィギュレーションを使用する 7 シリーズデバイスの場合、 prog_full および prog_empty 信号は、 FIFO18E1/FIFO36E1 プリミティブの almostfull および almostempty に接続されます。

[Data Counts] タブ

データカウントのオプションを設定するには、このタブを使用します。

注記: Vivado IDE にある値の有効な範囲は、選択内容によってはグレー表示になっていても、実際の値です。

• [Data Count Options]: 書き込み/読み出し操作が原因で発生するデータカウントのレイテンシについては、第 3 章の「レイテンシ」を参照してください。

° [More Accurate Data Counts]: ブロック RAM または分散 RAM を使用した独立クロック FIFO、および FWFT モードを使用している場合にのみ使用可能です。このオプションでは、さらに正確なデータカウントを生成するため追加の外部ロジックが使用されます。この機能は、ブロック RAM または分散 RAM を使用した共通クロック FIFO および FWFT モードを使用している場合に使用可能です。詳細は、第 3 章の「First-Word Fall-Through (FWFT) モードのデータカウント」を参照してください。

° [Data Count (Synchronized With Clk)]: ブロック RAM、分散 RAM、またはシフトレジスタを使用した共通クロック FIFO が選択されているときに使用可能です。

- [Data Count Width]: データカウントが選択されているときに使用可能です。有効範囲は 1 から log2 までです (入力の深さ )。


図 4-4: [Data Counts] タブ





° [Write Data Count (Synchronized with Write Clk)]: ブロック RAM または分散 RAM を使用した独立クロック FIFO が選択されているときに使用可能です。

- [Write Data Count Width]: 書き込みデータカウントが選択されているときに使用可能です。有効範囲は 1 から log2 までです (入力の深さ )。

° [Read Data Count (Synchronized with Read Clk)]: ブロック RAM または分散 RAM を使用した独立クロック FIFO が選択されているときに使用可能です。

- [Read Data Count Width]: 読み出しデータカウントが選択されているときに使用可能です。有効範囲は 1 から log2 までです (出力の深さ )。

[Summary] タブ

このタブには、 FIFO タイプ、 FIFO サイズ、選択されている追加機能のステータスなど、選択されている FIFO のオプションのサマリが表示されます。追加機能のセクションには、ほとんどの機能に「Not Selected」 (使用されていない場合)、または「Selected」 (使用されている場合) と表示されます。

注記: 書き込みおよび読み出しの深さにより、選択したコンフィギュレーションの実際の FIFO の深さが決まります。これらの深さは、 IDE の 3 番目の画面で選択されている深さとは若干異なる場合があります。

ユーザーパラメーター

表 4-2 には、 Vivado IDE のパラメーターとユーザーパラメーターとの関係が示されています (Tcl コンソールで確認可能)。


図 4-5: [Summary] タブ





表 4-2: Vivado IDE パラメーターとユーザーパラメーターの関係

Vivado IDE パラメーターユーザーパラメーターデフォルト値

インターフェイスタイプ

ネイティブ

AXI メモリマップド

AXI-Stream

interface_typenativeaxi_memory_mappedaxi_stream

native

FIFO インプリメンテーション

共通クロックブロック RAM 共通クロック分散 RAM 共通クロックシフトレジスタ共通クロックビルトイン FIFO 独立クロックブロック RAM 独立クロック分散 RAM 独立クロックビルトイン FIFO

fifo_implementationcommon_clock_block_ram common_clock_distributed_ram common_clock_shift_register common_clock_builtin independent_clock_block_ram independent_clock_distributed_ramindependent_clock_builtin

common_clock_block_ram (7 シリーズデバイス)common_clock_builtin (UltraScale デバイス)

同期化オプション

2 ～ 8

synchronization_stages

2 ～ 8

2

読み出しモード

標準モードの FIFOFirst-Word Fall-Through (FWFT)

performance_optionsstandard_fifofirst_word_fall_through

standard_fifo

非対称ポート幅

true、 false

asymmetric_port_width

true、 false

false

書き込み幅

1 ～ 1024

input_data_width

1 ～ 1024

18

書き込み深さ

16 ～ 131072

input_depth

16 ～ 131072

1024

読み出し幅

1 ～ 1024

output_data_width

1 ～ 1024

18

読み出し深さ

16 ～ 131072

output_depth

16 ～ 131072

1024

低レイテンシ

true、 false

enable_low_latency

true、 false

false

出力レジスタ

true、 false

use_dout_register

true、 false

false

ECC のイネーブル

true、 false

enable_ecc

true、 false

false

イネーブルにする ECC のタイプ

ハード ECCソフト ECC

Enable ECC TypeHard ECCSoft ECC

Hard ECC

シングルビットエラー挿入

true、 false

inject_sbit_error

true、 false

false

ダブルビットエラー挿入

true、 false

inject_dbit_error

true、 false

false





ECC パイプラインレジスタ

true、 false

ecc_pipeline_reg

true、 false

false

出力レジスタ

true、 false

use_embedded_registers

true、 false

false

出力レジスタタイプ

エンベデッドレジスタ

ファブリックレジスタ

エンベデッドおよびファブリックレジスタ

Output_Regsiter_TypeEmbedded_RegFabric_RegBoth

エンベデッドレジスタ

動的電力ゲーティング

true、 false

dynamic_power_saving

true、 false

false

リセットピン

true、 false

reset_pin

true、 false

true

リセット同期のイネーブル

true、 false

enable_reset_synchronization

true、 false

true

安全回路のイネーブル

true、 false

enable_safety_circuit

true、 false

true

リセットタイプ


同期リセット

reset_typeasynchronous_resetsynchronous_reset


Full フラグのリセット値

0、 1

full_flags_reset_value

0、 1

0

Dout のリセット値

true、 false

use_dout_reset

true、 false

true

dout_reset_value 0

Almost Full フラグ

true、 false

almost_full_flag

true、 false

false

Almost Empty フラグ

true、 false

almost_empty_flag

true、 false

false

読み出しクロック周波数

1 ～ 1000

read_clock_frequency

1 ～ 1000

1

書き込みクロック周波数

1 ～ 1000

write_clock_frequency

1 ～ 1000

1

書き込み肯定応答

true、 false

write_acknowledge_flag

true、 false アクティブ High

書き込み肯定応答の極性(1)

アクティブ Highアクティブ Low

write_acknowledge_senseactive_highactive_low

アクティブ High

オーバーフローフラグ

true、 false

overflow_flag

true、 false

false

表 4-2: Vivado IDE パラメーターとユーザーパラメーターの関係 (続き)






オーバーフローフラグの極性(1)


overflow_senseactive_highactive_low


有効フラグ

true、 false

valid_flag

true、 false

false

有効フラグの極性(1)


valid_senseactive_highactive_low


アンダーフローフラグ

true、 false

underflow_flag

true、 false

false

アンダーフローフラグの極性(1)


underflow_senseactive_highactive_low


プログラマブル Full タイプ

プログラマブル Full しきい値なし

単一のプログラマブル Full しきい定数

複数のプログラマブル Full しきい定数

単一のプログラマブル Full 入力ポート

複数のプログラマブル Full 入力ポート

programmable_full_typeNo_Programmable_Full_ThresholdSingle_Programmable_Full_Threshold_ConstantMultiple_programmable_Full_Threshold_ConstantsSingle_Programmable_Full_Threshold_Input_PortMultiple_Programmable_Full_Threshold_Input_Ports

No_Programmable_Full_Threshold

Full しきいアサート値 4 ～ 1022 (7 シリーズデバイス)5 ～ 1023 (UltraScale デバイス)

full_threshold_assert_value 1022 (7 シリーズデバイス)1023(UltraScale デバイス)

Full しきい二ゲート値

3 ～ 1021 (7 シリーズデバイス)1 ～ 1022 (UltraScale デバイス)

full_threshold_negate_value 1021 (7 シリーズデバイス)1022 (UltraScale デバイス)

プログラマブル Empty タイプ

プログラマブル Empty しきい値なし

単一のプログラマブル Empty しきい定数

複数のプログラマブル Empty しきい定数

単一のプログラマブル Empty 入力ポート

複数のプログラマブル Empty 入力ポート

programmable_empty_typeNo_programmable_empty_thresholdSingle_Programmable_empty_Threshold_ConstantMultiple_programmable_empty_Threshold_ConstantsSingle_Programmable_empty_Threshold_Input_PortMultiple_Programmable_empty_Threshold_Input_Ports

No_Programmable_Empty_Threshold

Empty しきいアサート値


empty_threshold_assert_value 2







Empty しきい二ゲート値


empty_threshold_negate_value 3

より正確なデータカウント

true、 false

use_extra_logic

true、 false

false


true、 false

data_count

true、 false

false

データカウント幅

1 - log2(書き込みの深さ )+1

Data_count_width


10


true、 false

wr_data_count

true、 false

false

書き込みデータカウント幅


wr_data_count_width


10

読み出しデータカウント

true、 false

rd_data_count

true、 false

false

読み出しデータカウント幅

1 - log2(読み出しの深さ )+1

rd_data_count_width

1 - log2(読み出しの深さ )+1

10

クロック乗せ換えレジスタでのタイミング違反のディスエーブル

true、 false

Disable_timing_violations

true、 false

false

プロトコル

AXI4AXI3AXI4-Lite

axi_typeAXI4AXI3AXI4_Lite

AXI4

読み出し書き込みモード

読み出し /書き込み

読み出し専用

書き込み専用

read_write_moderead_writeread_onlywrite_only

読み出し /書き込み

クロックタイプ AXI共通クロック

独立クロック

clock_type_axicommon_clockindependent_clock

共通クロック

クロック乗せ換えロジック全体の同期段数

2 ～ 8

synchronization_stages_(2)

2 ～ 8

2

ID 幅0 ～ 32

Id_width

0 ～ 32

0

アドレス幅

1 ～ 64

address_width

1 ～ 64

32

データ幅

32 ～ 1024 (2 のべき数)

data_width

32 ～ 1024

64







AWUSER の幅

1 ～ 256

awuser_width

1 ～ 256

1

WUSER の幅

1 ～ 256

wuser_width

1 ～ 256

1

BUSER の幅

1 ～ 256

buser_width

1 ～ 256

1

ARUSER の幅

1 ～ 256

aruser_width

1 ～ 256

1

RUSER の幅

1 ～ 256

ruser_width

1 ～ 256

1

コンフィギュレーションオプション

FIFO



_type(2)

FIFO



FIFO

FIFO インプリメンテーションタイプ

共通クロックブロック RAM共通クロック分散 RAM

Fifo_implementation_(2)

共通クロックブロック RAM共通クロック分散 RAM


FIFO アプリケーションタイプ

データ FIFOパケット FIFO低レイテンシデータ FIFO

Fifo_application_type_(2)

データ FIFOパケット FIFO低レイテンシデータ FIFO

データ FIFO

FIFO の深さ

16 ～ 4194304 (2 の倍数で 16 ～ 2^22)

input_depth_(2)書き込みアドレスチャネル: 16書き込みデータチャネル: 512書き込み応答チャネル: 16読み出しアドレスチャネル: 16読み出しデータチャネル: 512AXI タイプ = AXI Stream、 AXI Stream: 512

ECC のイネーブル

true、 false

enable_ecc_(2)

true、 false

false

シングルビットエラー挿入

true、 false

inject_sbit_error_(2)

true、 false

false

ダブルビットエラー挿入

true、 false

inject_sbit_error_(2)

true、 false

false

FIFO を占拠しているデータカウントを提供

true、 false

enable_data_Counts_(2)

true、 false

false







プログラマブル Full タイプ


単一のプログラマブル Full しきい定数

複数のプログラマブル Full しきい定数



programmable_full_type_(2)


単一のプログラマブル Full のしきい値定数

複数のプログラマブル Full のしきい値定数




Full しきいアサート値 4 ～ 1022 (7 シリーズデバイス)5 ～ 1023 (UltraScale デバイス)

full_threshold_assert_value_(2) 1022 (7 シリーズデバイス)1023 (UltraScale デバイス)

プログラマブル Empty タイプ


単一のプログラマブル Empty のしきい値定数

複数のプログラマブル Empty のしきい値定数



programmable_empty_type_(2)


単一のプログラマブル Empty のしきい値定数

複数のプログラマブル Empty のしきい値定数




Empty しきい値アサートの値


empty_threshold_assert_value_(2) 2


true、 false

underflow_flag_axi

true、 false

false



underflow_sense_axi



ACLKEN あり

true、 false

has_acklen

true、 false

false

クロックイネーブルタイプ

スレーブインターフェイスクロックイネーブル

マスターインターフェイスクロックイネーブル

clock_enable_typeslave_interface_clock_enablemaster_interface_clock_enable

スレーブインターフェイスクロックイネーブル







注記: 独立クロック分散 RAM ベースの制約がアップデートされ、インプリメンテーション段階でかかる時間が短縮されます。これにより偽ポジティブの CDC-1 警告メッセージが表示される可能性がありますが、無視しても問題はありません。

注記: メモリマップドインターフェイスで FIFO Generator IP を使用すると、 IP 内のリセット同期が複数回繰り返されるため、 Vivado ツールにより CDC-11 がトリガーされます。 wr_rst_busy 信号をディアサートする前に、 FIFO Generator 自体が両方のドメインがリセット解放されているのを確認するので、この CDC-11 は無視しても問題ありません。

出力の生成

コア生成時に作成されるファイルについては、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] を参照してください。

TDATA 数のバイト

0 ～ 512注記: 範囲には 2 のべき乗まで上げた値が含まれ

る。

tdata_num_bytes

0 ～ 512注記: 範囲には 2 のべき乗まで上げた値が含ま

れる。

1

TID 幅0 ～ 32

tid_width

0 ～ 32

0

TDEST 幅0 ～ 32

tdest_width

0 ～ 32

0

TUSER 幅0 ～ 4096

tuser_width

0 ～ 4096

4

TSTRB あり

true、 false

has_tstrb

true、 false

false

TKEEP あり

true、 false

has_tkeep

true、 false

false

TREADY

true、 false

enable_tready

true、 false

true

TLAST

true、 false

enable_tlast

true、 false

false


完全レジスタ化

軽量

register_slice_mode_(2)

fully_registeredlight_weight

すべてレジスタ付き

クロック乗せ換えレジスタでのタイミング違反のディスエーブル

true、 false

Disable_timing_violations_axi

true、 false

false

注記:1. UltraScale デバイスでは使用できません。

2. このユーザーパラメーターには、 axis、 wach、 wdch、 wrch、 rach および rdch の接尾辞が付きます。たとえば、 enable_ecc_axis、enable_ecc_wach、 enable_ecc_wdch、 enable_ecc_wrch、 enable_ecc_rach、 enable_ecc_rdch となります。

3. このユーザーパラメーターには、 axis、 wach、 wdch、 wrch、 rach および rdch の接頭辞が付きます。たとえば、 axis_type、 wach_type、wdch_type、 wrch_type、 rach_type、 rdch_type となります。







AXI コアのカスタマイズおよび生成

次の手順を使用して、 IP コアに関連付けられているさまざまなパラメーターの値を指定すると、デザインで使用されている IP をカスタマイズできます。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 8] を参照してください。

注記: この章の図は、 Vivado 統合設計環境 (IDE) を表したものです。このレイアウトは現在のバージョンとは異なる場合があります。

AXI メモリマップドの場合は、 FIFO Generator コアに次のコンフィギュレーションタブが含まれます。

• インターフェイス選択

• 幅の計算

• FIFO コンフィギュレーション

• FIFO コンフィギュレーション用の共通ページ

AXI4/AXI3 および AXI4-Lite インターフェイスの場合、 FIFO Generator コアには、各 FIFO チャネルをコンフィギュレーションするための別のページが用意されています。詳細は、第 1 章の「読み出しおよび書き込みチャネル用に独立した FIFO の簡単な統合」を参照してください。

• サマリ

IDE の [AXI4 Ports] タブで指定したコンフィギュレーション設定は、 AXI4/AXI3 または AXI4-Lite インターフェイス用に選択したチャネルすべてに適用されます。

これらのカスタマイズ IDE タブの詳細は、次のセクションで説明します。

[Basic] タブ

図 4-6 は、 AXI インターフェイスが選択された [Basic] タブを示しています。





• [AXI Interface Options]: AXI4-Stream、 AXI4、 AXI3、および AXI4-Lite の 4 つの AXI インターフェイス形式があります。

• [Clocking Options]: FIFO Generator コアでは、書き込みおよび読み出し操作に独立または共通クロックドメインを使用して FIFO をコンフィギュレーションできます。

FIFO Generator コアを独立クロックでコンフィギュレーションする場合は、書き込みおよび読み出しポートにそれぞれ独立したクロックドメインがインプリメントできます。 FIFO Generator コアによりクロックドメイン間の同期化が処理されるので、位相および周波数には何の要件もありません。シングルクロックドメインでデータバッファリングが必要な場合は、 FIFO Generator コアを使用し、共通クロックオプションを選択して、シングルクロック用に最適化されたコアを生成できます。

共通クロック FIFO の詳細は、第 3 章の「共通クロック FIFO: ブロック RAM および分散 RAM」を参照してください。

独立クロック FIFO の詳細は、第 3 章の「独立クロック : ブロック RAM および分散 RAM」を参照してください。

スレーブクロックイネーブルを使用した書き込みの実行

注記: このオプションは AXI Stream インターフェイスでのみ使用可能です。

スレーブインターフェイスクロックイネーブルにより、 AXI マスターは FIFO の AXI スレーブインターフェイス (または書き込み側) の分数レートで動作します。上のタイミング図は、 AXI マスターが FIFO AXI スレーブインターフェイスの半分の周波数で動作していることを示しています。この場合のクロックイネーブルは「シングルクロック幅で同期」しているので、 AXI スレーブクロックの 2 クロックサイクルに 1 回発生します。


図 4-6: [Basic] タブ





マスタークロックイネーブルを使用した読み出しの実行

注記: このオプションは AXI Stream インターフェイスでのみ使用可能です。

マスターインターフェイスクロックイネーブルにより、 AXI マスターは FIFO の AXI マスターインターフェイス (または読み出し側) の分数レートで動作します。上のタイミング図は、 AXI スレーブが FIFO AXI マスターインターフェイスの半分の周波数で動作していることを示しています。この場合のクロックイネーブルは「シングルクロック幅で同期」しているので、 FIFO AXI スレーブクロックの 2 クロックサイクルに 1 回発生します。

[Ports] タブ

AXI FIFO の幅は、各チャネルのすべての信号を集約して、自動的に計算されます。 AXI4-Stream、 AXI4、 AXI3、および AXI4-Lite インターフェイスのチャネル情報信号は表 4-3 および表 4-4 にリストされています。 IDE では次のタブを使用してコンフィギュレーションします。

• 「[AXI4-Stream Ports] タブ」

• 「[AXI4/AXI3 Ports] タブ」

• 「[AXI4-Lite Ports] タブ」

[AXI4-Stream Ports] タブ


図 4-7: [AXI4-Stream Ports] タブ





AXI4-Stream FIFO では、 TDATA、 TUSER、 TID、 TDEST 信号の幅を設定できます。 TKEEP、 TSTRB 信号の幅は設定された TDATA の幅で決定され、内部的には (TDATA Width)/8 の式で計算されます。

選択されたすべての信号について、選択されたすべての信号の幅を合計することで AXI4-Stream FIFO の幅が決定されます。

[AXI4/AXI3 Ports] タブ

AXI4/AXI3 の FIFO 幅は、 ID、 ADDR、 DATA、 USER 信号用に設定できます。 ID 幅は AXI3 インターフェイスのすべてのチャネルに適用されます。書き込みチャネルと読み出しチャネルの両方が選択されている場合、その両方に同じ ADDR と DATA の幅が適用されます。ユーザー信号と ID 信号は AXI4/AXI3 FIFO の唯一のオプション信号であり、各チャネルで独立してコンフィギュレーションできます。

表 4-3 に示すように、選択されたすべての信号について、各チャネルの AXI4/AXI3 FIFO の幅は、特定のチャネルの信号の幅を合計して決定されます。


図 4-8: [AXI4/AXI3 Ports] タブ

表 4-3: AXI FIFO 幅計算で使用する AXI4/AXI3 信号

書き込みアドレスチャネル

読み出しアドレスチャネル

書き込みデータチャネル

読み出しデータチャネル

書き込み深さチャネル

AWID[m:0] ARID[m:0] WID[m:0] RID[m:0] BID[m:0]

AWADDR[m:0] ARADDR[m:0] WDATA[m-1:0] RDATA[m-1:0] BRESP[1:0]

AWLEN[7:0] ARLEN[7:0] WLAST RLAST BUSER[m:0]

AWSIZE[2:0] ARSIZE[2:0] WSTRB[m/8-1:0] RRESP[1:0]





[AXI4-Lite Ports] タブ

AXI4-Lite FIFO では、 ADDR 信号と DATA 信号の幅を設定できます。書き込みチャネルと読み出しチャネルの両方が選択されている場合、その両方に同じ ADDR と DATA の幅が適用されます。

表 4-4 に示すように、各チャネルの AXI4-Lite FIFO の幅は、特定のチャネルの信号の幅を合計して決定されます。

AWBURST[1:0] ARBURST[1:0] WUSER[m:0] RUSER[m:0]

AWLOCK[2:0] ARLOCK[2:0]

AWCACHE[4:0] ARCACHE[4:0]

AWPROT[3:0] ARPROT[3:0]

AWREGION[3:0] ARREGION[3:0]

AWQOS[3:0] ARQOS[3:0]

AWUSER[m:0] ARUSER[m:0]


図 4-9: [AXI4-Lite Ports] タブ

表 4-3: AXI FIFO 幅計算で使用する AXI4/AXI3 信号 (続き)










デフォルト設定

表 4-5 および表 4-6 は、各メモリマップドおよび AXI4 Stream インターフェイスタイプのデフォルト設定を表示します。

表 4-4: AXI4-Lite 幅計算






AWADDR[m:0] ARADDR[m:0] WDATA[m-1:0] RDATA[m:0] BRESP[1:0]

AWPROT[3:0] ARPROT[3:0] WSTRB[m/8-1:0] RRESP[1:0]

表 4-5: 7 シリーズデバイスの AXI FIFO デフォルト設定


チャネルメモリタイプ FIFO の深さ

AXI4-Stream なしブロックメモリ 1024

AXI4/AXI3 書き込みアドレス、読み出しアドレス、書き込み応答

分散メモリ 16

AXI4/AXI3 書き込みデータ、読み出しデータブロックメモリ 1024

AXI4-Lite 書き込みアドレス、読み出しアドレス、書き込み応答

分散メモリ 16

AXI4-Lite 書き込みデータ、読み出しデータ分散メモリ 16

表 4-6: UltraScale アーキテクチャの AXI FIFO デフォルト設定


チャネルメモリタイプ FIFO の深さ

AXI4-Stream 該当なしビルトイン 1024

AXI4/AXI3 書き込みアドレス、読み出しアドレス、書き込み応答

分散メモリ 16

AXI4/AXI3 書き込みデータ、読み出しデータビルトイン 1024

AXI4-Lite 書き込みアドレス、読み出しアドレス、書き込み応答

分散メモリ 16

AXI4-Lite 書き込みデータ、読み出しデータ分散メモリ 16





[AW/W/B/AR/R/AXI4-Stream Configuration] タブ

AXI FIFO の機能は、 FWFT モードのネイティブ FIFO の機能と同じです。サポートされている機能セットには、 ECC (ブロック RAM)、プログラマブルレディ生成 (Full、 Almost Full、プログラマブル Full)、プログラマブル有効生成 (Empty、 Almost Empty、プログラマブル Empty) などがあります。

FWFT モードの詳細は、第 3 章の「First-Word Fall-Through (FWFT) モードの FIFO 読み出し操作」を参照してください。

• [Configuration Options]: FIFO、レジスタスライス、またはパススルーワイヤ。

• [FIFO Options]:

° [FIFO Implementation Type]: FIFO Generator コアにより、ブロック RAM または分配 RAM のメモリタイプから構築された FIFO がインプリメントされます。またこのコアでは、 FIFO の計算された幅および選択した深さに基づいて、最適なコンフィギュレーションでメモリプリミティブがまとめられます。

° [FIFO Application Type]: データ FIFO、パケット FIFO、または短レイテンシ FIFO。

° [FIFO Width]: AXI FIFO では、対称的な書き込み幅と読み出し幅がサポートされています。 AXI FIFO の幅は、選択されたインターフェイスタイプ (AXI4-Stream、 AXI4、 AXI3、または AXI4-Lite) と、指定されたインターフェイス内で選択された信号と構成された信号幅に基づいて決定されます。 FIFO の書き込み幅の計算は、 157 ページの「[Ports] タブ」で定義されています。

° [FIFO Depth]: AXI FIFO の場合、有効範囲は 16 から 131072 までです。 2 のべき乗の深さのみ指定可能です。

• [ECC Options]: ブロック RAM および FIFO マクロには、ビルトインまたは汎用インターコネクト、エラー挿入および訂正チェック機能があります。この機能は、共通クロックおよび独立クロックのブロック RAM FIFO で使用可能です。


図 4-10: [AXI FIFO Configuration] タブ





エラー挿入およびエラー訂正の詳細は、第 3 章の「ビルトインのエラー訂正チェック」を参照してください。

• [Data Threshold Parameters]:

° [Programmable Full Type]: ドロップダウンリストからプログラマブル full のしきいタイプを選択します。各しきい値の有効範囲が表示されます。範囲は IDE のほかの場所で選択されているオプションによって異なります。

- [Full Threshold Assert Value]: 単一のしきい値定数のプログラマブル full が選択されている場合に使用可能です。ユーザー定義値を入力します。このしきい値の有効範囲は IDE で提供されます。

° [Programmable Empty Type]: ドロップダウンリストからプログラマブル empty のしきい値タイプを選択します。各しきい値の有効範囲が表示されます。範囲は IDE のほかの場所で選択されているオプションによって異なります。

- [Empty Threshold Assert Value]: 単一のしきい値定数のプログラマブル empty が選択されている場合に使用可能です。ユーザー定義値を入力します。このしきい値の有効範囲は IDE で提供されます。

° FIFO 占有データカウントを提供します。オプションでは、 FIFO 内のワード数を指定します。また、ブロック RAM および分散 RAM インプリメンテーションタイプ用のオプションの割り込みフラグ (オーバーフローおよびアンダーフロー ) もあります。

占有データカウント

data_count は、 FIFO 内のワード数を追跡します。データカウントバスの幅は常に log2(FIFO 深さ )+1 に設定されます。共通クロックモードでは、 AXI FIFO により 1 つの「データカウント」出力が提供されます。独立したクロックモードでは、読み出しデータカウントと書き込みデータカウントの出力が提供されます。

占有データカウントの詳細は、第 3 章の「First-Word Fall-Through (FWFT) モードのデータカウント」および第 3 章の「さらに正確なデータカウント (追加ロジックを使用)」を参照してください。

データしきい値パラメーターの例

• プログラマブル Full のしきい値は、 FIFO の占有率を 16 未満に制限するために使用できます。

• プログラマブル Empty のしきい値は、そのしきい値に基づいて部分的な AXI 転送をドレインするために使用できます。

• データカウントは、 FIFO 内のトランザクション数を決定するために使用できます。





[Status Flags] タブ

• [Interrupt Flag Options]:

° [Underflow Flag]: 読み出し操作が完了しなかったことを示すのに使用されます。これは読み出しが開始し、FIFO が空のときに発生します。このフラグは読み出しクロック (rd_clk) に同期します。 FIFO がアンダーフロー状態になっても、 FIFO のステータスは変わりません (深刻なダメージはありません)。

° [Overflow Flag]: 書き込み操作が完了しなかったことを示すのに使用されます。これは、 full がアサートされている間に FIFO への書き込みが開始すると発生します。このフラグは書き込みクロック (wr_clk) に同期します。 FIFO がオーバーフロー状態になっても、 FIFO のステータスは変わりません (ダメージはありません)。

オーバーフローおよびアンダーフローのフラグの詳細は、第 3 章の「アンダーフロー」および第 3 章の「オーバーフロー」を参照してください。

[Summary] タブ

[Summary] タブには、インターフェイスタイプ、 FIFO タイプ、 FIFO サイズ、選択した追加機能のステータスなど、選択した AXI FIFO オプションの概要が表示されます。追加機能のセクションには、ほとんどの機能に「Not Selected」 (使用されていない場合)、または「Selected」 (使用されている場合) と表示されます。

注記: ここで選択した FIFO の深さによって、選択したコンフィギュレーションの実際の FIFO の深さが決まります。これらの深さは、 IDE の 4 番目の画面で選択されている深さとは若干異なる場合があります。


図 4-11: [Status Flags] タブ





[Summary] タブ (AXI4-Stream)X-Ref Target - Figure 4-12

図 4-12: [AXI4-Stream Summary] タブ





[Summary] タブ (AXI メモリマップド )

ユーザーパラメーター

Vivado IDE の GUI のフィールドと、ユーザーパラメーターとの関連性の詳細は、表 4-2 を参照してください。

出力の生成

コア生成時に作成されるファイルについては、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] を参照してください。


図 4-13: [AXI Memory Mapped Summary] タブ





コアの制約の設定

この章では、 Vivado Design Suite を使用してインプリメントする場合の FIFO Generator コアの制約について説明します。

必須の制約

FIFO Generator コアにより、同期/非同期 FIFO 用のサンプルクロック、最大遅延、フォルスパス制約が提供されます。これらのサンプル制約は、必要に応じてユーザーのデザイン制約ファイルに追加できます。

デバイス、パッケージ、スピードグレードの選択

サポートデバイスの詳細は、「IP の概要」を参照してください。

クロック周波数

クロック周波数制約はありません。

クロック管理

このコアに追加のクロック管理制約はありません。

クロック配置

このコアに追加のクロック配置制約はありません。

シミュレーション

このセクションでは、 Vivado® Design Suite での IP のシミュレーションについて説明します。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。

FIFO Generator コアでは Verilog シミュレーションモデルがサポートされています。

重要: 7 シリーズや Zynq-7000 デバイスをターゲットにしたコアでは、 UNIFAST ライブラリはサポートされていません。ザイリンクス IP は、 UNISIM ライブラリのみでテストおよび検証されています。

ビヘイビアーモデル

重要: 提供のビヘイビアーモデルは、同期遅延をモデル化したものではなく、 FIFO Generator コアのビヘイビアーおよび機能を再現するように設計されています。モデルでは、書き込み/読み出し動作 ( リセットウィンドウ外) の FIFO ジェネレーターコアに合わせて出力信号のアサート /ディアサートが維持されます。非同期リセットのアサート /ディアサートがクロックの立ち上がりエッジ (clk/wr_clk/rd_clk) で正確に起こる場合、ビヘイビアーモデルとコアの間には 1 クロックサイクル (clk/wr_clk/rd_clk) の差が出る可能性があります。すべての入力信号 (clk、 wr_clk, rd_clk を除く ) はモデル内で 100 ps 遅延しているため、構造シミュレーションに合わせるためには、すべての入力信号のセットアップ/ホールドウィンドウを適切に維持することを強くお勧めします。コアがリ





セットなしでコンフィギュレーションされている場合は、シミュレーションの開始時 (時間 0 から ) に最低速で 15 クロックサイクル間を待機することを推奨します。

ビヘイビアーモデルは機能的に正しく、コンフィギュレーションされた FIFO の動作を表します。書き込み読み出しのレイテンシとステータスフラグの動作は、 FIFO デザインの実際のインプリメンテーションと正確に一致しています。

ビヘイビアーモデルには、次のような注意事項が適用されます。

• 書き込み操作は、対応するハンドシェイク信号と同様に、常に書き込みクロック (wr_clk) または共通クロック (clk) ドメインに相対的に発生します。

• 読み出し操作は、対応するハンドシェイク信号と同様に、読み出しクロック (rd_clk) または共通クロック (clk) ドメインに対して常に相対的に発生します。

• FIFO を介した遅延 (書き込みから読み出しまでのレイテンシ) は、 VHDL モデル、 Verilog モデル、コアと一致します。

• ステータスフラグ (Full、 Almost Full、プログラマブル Full、 Empty、 Almost Empty、プログラマブル Empty) のディアサートは、 VHDL モデル、 Verilog モデル、コアに一致します。

注記: 独立クロックまたはビルトイン FIFO の共通クロックを選択した場合、暗号化された RTL ファイルを使用してシミュレーションを実行します。ファイル配布構造の詳細は、付録 E を参照してください。

構造 (合成後/インプリメンテーション後) モデル

構造モデルは、シミュレーション時間を犠牲にして FIFO の動作をより正確にモデル化するように設計されています。これらのモデルにより、非同期 FIFO のクロックドメイン間でのサイクル精度の近似値が提供されます。非同期 FIFO モデルでは、温度、プロセス、周波数の関係を含むクロックドメイン間の物理的な関係がドメインの交差に影響し、その影響の度合いが不確実なため、 100% のサイクル精度を実現することはできません。

注記: 構造モデルをビヘイビアーモデルと比較してシミュレーションを実行する場合、シミュレーションのパフォーマンスに影響を与える可能性があります。

合成およびインプリメンテーション

合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] を参照してください。




第 5 章

サンプルデザインの詳細図 5-1 は、サンプルデザインの構造を示しています。

サンプルデザインには、次が含まれます。

• FIFO Generator コアのインスタンス。 FIFO Generator コアは、シミュレーションでブラックボックスとしてインスタンシエートされ、インプリメンテーションで Vivado IP カタログの IP カスタマイザーで生成される構造ネットリストモデルに置換されてタイミングシミュレーションに使用されるか、論理シミュレーションのビヘイビアーモデルに置換されます。

• 最上位ポートのクロック信号用のグローバルクロックバッファー。

サンプルデザインのインプリメンテーション

コアを生成したら、その生成されたコアを右クリックして [Open IP Example Design] をクリックします。開いているサンプルプロジェクトで [Run Synthesis] および [Run Implementation] をクリックして、サンプルデザインをインプリメントします。


図 5-1: サンプルデザインの構造




第 5 章: サンプルデザインの詳細

サンプルデザインのシミュレーション

FIFO Generator コアを使用すると、提供されているサンプルデザインを使用して、すばやくシミュレーションし、コアのビヘイビアーを観察できます。シミュレーションには、次の 5 つのタイプがあります。

• ビヘイビアー

• 合成後の論理

• 合成後のタイミング

• インプリメンテーション後の論理

• インプリメンテーション後のタイミング

提供されるシミュレーションモデル (ビヘイビアーモデル) は、Vivado ツールでのコアプロジェクトの設定によって VHDL または Verilog,のいずれかになります。




第 6 章

テストベンチこの章では、 Vivado® Design Suite で提供されるテストベンチについて説明します。

図 6-1 は、デモンストレーション用テストベンチのブロック図を示しています。

テストベンチの機能デモンストレーション用テストベンチは、サンプルデザインおよびコア自体を実行するのに使用可能なシンプルな VHDL ファイルです。テストベンチには、次が含まれます。

• クロックジェネレーター

• データジェネレーターモジュール

• データ検証モジュール

• データジェネレーターおよび検証を制御するモジュール

ネイティブインターフェイスを使用するコア

ネイティブインターフェイスを使用するコアのデモンストレーション用テストベンチでは、次のタスクが実行されます。


図 6-1: デモンストレーション用テストベンチ

Test Bench Top

Test Bench Wrapper

FIFO Example Design

FIFOGenerator

Core

UserInterface

IOBs

DataGenerator

DataChecker

ClockGenerator

Checker

ProtocolController

X12967




第 6 章: テストベンチ

• 入力クロック信号が生成されます。

• リセットがサンプルデザインに適用されます。

• 疑似乱数データが生成され、 FIFO のデータ入力ポートへの入力になります。

• データ入力ジェネレーターと同じシードを使用して、 FIFO Generator コアの dout ポートのデータが別の疑似乱数ジェネレーターで照合されます。

• full と empty の 2 つの条件でコアが実行されます。

• full/almost_full および empty/almost_empty フラグがチェックされます。

AXI インターフェイスを使用するコア

AXI インターフェイスを使用するコアのデモンストレーション用テストベンチでは、次のタスクが実行されます。

• 入力クロック信号が生成されます。

• リセットがサンプルデザインに適用されます。

• 疑似乱数データが生成され、 FIFO の AXI インターフェイス入力信号への入力になります。各チャネルの Valid-Ready ハンドシェイクプロトコルが個別にチェックされます。

• 読み出し側の AXI 出力信号がまとめられ、疑似乱数ジェネレーターのデータと照合されます。

• AXI メモリマップドインターフェイスの場合、データジェネレーターの 5 つのインスタンス、データ検証、プロトコルコントローラーが使用されます。

• AXI4/AXI3 Full Packet FIFO の場合、書き込みアドレスと読み出しアドレスの valid/ready 信号はチェックされません。

デモンストレーション用テストベンチのカスタマイズ

このセクションでは、システム要件に合わせて使用可能なデモンストレーション用テストベンチのさまざまなカスタマイズオプションについて説明します。

データ /スティミュラスの変更疑似乱数データ /スティミュラスは、テストベンチトップファイル (fg_tb_top.vhd) の FIFO Generator のテストベンチラッパーモジュールに渡されるシードを変更すると変更できます。

テストベンチ実行時間の変更

テストベンチのイテレーションカウント (終了前の full/empty 条件の数) は、TB_STOP_CNT パラメーターに渡される値を変更すると変更できます。このパラメーターに 0 を渡すと、テストベンチトップファイル (fg_tb_top.vhd) で設定したテストベンチタイムアウト値までテストベンチが実行されます。

また、テストベンチラッパーファイル (fg_tb_synth.vhd) で FREEZEON_ERROR パラメーター値 (1 (TRUE)、 0 (FALSE)) を使用すると、エラーでシミュレーションを停止するか、 TB_STOP_CNT で設定されたカウントに到達すると停止するかを指定できます。




第 6 章: テストベンチ

メッセージおよび警告

論理シミュレーションまたはタイミングシミュレーションが問題なく終了すると、テストベンチから次のメッセージが表示されますが、これは無視しても問題ありません。

Failure: Test Completed Successfully




付録 A

検証、順応性、相互運用性ザイリンクスでは、社内開発のバスファンクションモデルを使用して特許テスト環境で FIFO Generator コアを検証済みです。書き込みおよび読み出しデータアクセスの有効なものと無効なものの両方を含めて、何千ものテストベクターが生成されて検証されています。

シミュレーション

FIFO Generator コアは、ザイリンクス Vivado Design Suite、ザイリンクス ISim/XSIM、 Cadence 社の Incisive Enterprise Simulator (IES)、 Synopsys VCS および VCS MX、および Mentor Graphics 社の Questa SIM Simulator を使用してテスト済みです。




付録 B

デバッグこの付録では、 FIFO Generator コアを使用するデザインのデバッグにあたって、ザイリンクスサポートウェブサイトより入手可能なリソース、デバッグツール、および手順について説明します。

ザイリンクスウェブサイト

FIFO Generator を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでサービスリクエストを作成してください。

資料

この製品ガイドは FIFO Generator コアに関する主要資料です。このガイド、並びに設計プロセスで使用する各製品の関連資料はすべて、ザイリンクスサポートウェブページ (https://japan.xilinx.com/support) またはザイリンクス Documentation Navigator から入手できます。

ザイリンクス Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の最新情報にアクセスできるよう作成および管理されています。

このコアのアンサーを下に示します。また、ザイリンクスサポートウェブページからも検索できます。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールに表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

FIFO Generator に関するマスターアンサー

AR: 54663

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートをザイリンクスサポートウェブページで提供しています。ただし、次のいずれかに該当する場合、タイミング、機能、サポートは保証されません。




https://japan.xilinx.com/support/download.html


https://japan.xilinx.com/support/answers/54663.htm





付録 B: デバッグ

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクスでは、さらにヘルプが必要なカスタマーに対して、テクニカルサポートを提供しています。ザイリンクステクニカルサポートへのお問い合わせは、ザイリンクスサポートウェブページを参照してください。

デバッグツール

FIFO Generator コアのデザインの問題を解決するには、数多くのツールを利用できます。さまざまな状況をデバッグするのに有益なツールを理解しておくことが重要です。

Vivado Design Suite のデバッグ機能

Vivado® Design Suite のデバッグ機能は、 Logic Analyzer および Virtual I/O コアをユーザーデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジック解析は、次の LogiCORE IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 10] を参照してください。

シミュレーションのデバッグ

Vivado Design Suite でデザインをシミュレーションする詳細は、『Vivado Design Suite ユーザーガイド : シミュレーション』 (UG900) [参照 9] を参照してください。

ハードウェアデバッグ

ハードウェアの問題は、システム開始時の問題から、テスト後に生じる問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。

汎用チェック

コアに対するタイミング制約が FIFO Generator からすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• 配置配線後のタイミングシミュレーションで正しく動作しているかを確認します。タイミングシミュレーションでは発生しない問題がハードウェアで発生する場合、 PCB の問題である可能性があります。すべてのクロックソースがアクティブでクリーンであることを確認してください。

• デザインで MMCM を使用している場合、 locked ポートをモニターして、すべての MMCM がロックしていることを確認します。





付録 B: デバッグ

• リセット中に wr_en および rd_en がトグルしないようにします。

• ビルトイン FIFO を使用する場合は、リセットガイドラインに従います。詳細は、第 3 章の「共通/独立クロック : 7 シリーズのビルトイン FIFO」を参照してください。

• 独立クロック FIFO を使用する場合は、 wr_en が書き込みクロックドメインから、 rd_en が読み出しクロックドメインから接続されるようにします。

• [Enable Reset Synchronization] オプションがオフの場合は、 wr_rst および rd_rst が FIFO Generator コアに渡される前に wr_clk および rd_clk を使用して同期されるようにします。

• 出力が 0 になった場合は、ライセンスを確認してください。

インターフェイスのデバッグ

ネイティブインターフェイス

データが書き込まれない場合は、次を確認します。

• full が High の場合、コアはデータを書き込むことができません。

• コアがリセットステートになっているかどうかを確認してください。

• wr_en が書き込みドメインクロックと同期しているかどうかを確認してください。

データが読み出されない場合は、次を確認します。

• empty が High の場合、コアはデータを読み出すことができません。

• コアがリセットステートになっているかどうかを確認してください。

• rd_en が読み出しドメインクロックに同期しているかどうかを確認してください。




付録 C

アップグレードこの付録には、 ISE® から Vivado® Design Suite へデザインを移行する際の情報、および最新版 IP コアへのアップグレードに関する情報が記載されています。 Vivado Design Suite でアップグレードする場合のポート変更およびユーザーロジックへの影響といった重要な情報もここに記載されています。

Vivado Design Suite への移行

Vivado Design Suite への移行方法については、『ISE から Vivado Design Suite への移行ガイド』 (UG911) [参照 6] を参照してください。

Vivado Design Suite でのアップグレード

このセクションでは、 Vivado Design Suite でこの IP コアの最新版にアップグレードする際の、ユーザーロジックおよびポートの変更について説明します。

重要: 7 シリーズデザインから UltraScale アーキテクチャを使用したデザインにアップグレードする場合、リセット中およびリセット後のこのコアのビヘイビアーが約 20 の最も遅いクロック分一致しなくなります。 UltraScale には、アーキテクチャ特有のユーザーパラメーター (Asymmetric Port Width、 Low Latency、 Output Register など) があります。非対称ポート幅の 7 シリーズデザインを UltraScale にアップグレードする場合は、アップグレードが機能しないので、ユーザーが操作する必要があります。

パラメーターの変更点このバージョンのコアで変更されたパラメーターはありません。

ポートの変更点

このバージョンのコアで変更されたポートはありません。




付録 D

dout リセット値のタイミング図 D-1 は、同期リセット (srst) の共通クロックのブロック RAM、分散 RAM、およびシフトレジスタベースの FIFO、および非同期リセット (rst) の共通クロックのブロック RAM FIFO の dout リセット値を示しています。

図 D-2 は、非同期リセット (rst) の共通クロックの分散 RAM およびシフトレジスタベースの FIFO の dout リセット値を示しています。

図 D-3 は、非同期リセット (rst) にエンベデッドレジスタを使用した 7 シリーズデバイスの共通クロックのビルトイン FIFO の dout リセット値を示しています。

X-Ref Target - Figure D-1

図 D-1: 共通クロックのブロック RAM ベースの FIFO の同期リセット (srst) と非同期リセット (rst) の dout リセット値


図 D-2: 共通クロックの分散/シフト RAM ベースの FIFO の非同期リセット (rst) の dout リセット値


図 D-3: 共通クロックのビルトイン FIFO の dout リセット値

clk

rst/srst


clk

rst


clk





付録 D: dout リセット値のタイミング

図 D-4 は、非同期リセット (rst) にエンベデッドレジスタを使用した UltraScale デバイスの共通クロックのビルトイン FIFO の dout リセット値を示しています。

図 D-5 は、独立クロックのブロック RAM ベースの FIFO (rd_rst) の dout リセット値を示しています。

図 D-6 は、独立クロックの分散 RAM ベースの FIFO (rd_rst) の dout リセット値を示しています。


図 D-4: UltraScale デバイスの共通クロックのビルトイン FIFO の dout リセット値


図 D-5: 独立クロックのブロック RAM ベースの FIFO の dout リセット値


図 D-6: 独立クロックの分散 RAM ベースの FIFO のdout リセット値

wr_clk

wr_rst


rd_rst

rd_clk

wr_clk

wr_rst


rd_rst

rd_clk




付録 E

FIFO Generator のファイルFIFO Generator を生成すると、多くのファイルが作成されます。合成に使用されるものもあれば、ビヘイビアーシミュレーションに使用されるものもあります。

ターゲット言語 = VHDL/Verilog

プロジェクトエリア:

<project_name>/<project_name>.srcs/sources_1/ip/<component_name>/fifo_generator_<core_version>/hdl

1. fifo_generator_<core_version>.vhd

° 合成に使用される FIFO Generator の最上位 RTL ファイル

2. fifo_generator_<core_version>_vhsyn_rfs.vhd

° fifo_generator_<core_version>.vhd で使用される暗号化された RTL ファイル

3. fifo_generator_<core_version>_rfs.v

° 最上位ファイルはビヘイビアーシミュレーションにのみ使用されます。このファイルでは、ビヘイビアーモデルを使用するか、暗号化された RTL を使用するかを選択できます。ビヘイビアーモデルは <project_name>/<project_name>.srcs/sources_1/ip/<component_name>/fifo_generator_<core_version>/simulation ディレクトリに含まれます。

4. fifo_generator_<core_version>_rfs.vhd

° このファイルはビヘイビアーシミュレーションにのみ使用されます。このファイルには、ビルトイン FIFO コンフィギュレーション用の暗号化された RTL が含まれます。




付録 F

補足情報次のセクションでは、 FIFO Generator コアに関する追加情報を示します。

自動アップグレード機能

FIFO Generator コアには、古いバージョンの FIFO Generator コアを最新のバージョンに自動的にアップグレードする機能があります。自動アップグレード機能は、 Vivado IP カタログの [Project IP] タブでプロジェクト内の既存の FIFO Generator コアを右クリックすると使用できます。

ネイティブ FIFO SIM パラメーター

表 F-1 では、コアの設定を指定するのに使用されるネイティブ FIFO SIM パラメーターを定義します。これらのパラメーターは、 HDL でコアを手動でインスタンシエートしたり、コアをダイナミックに呼び出したりする場合にのみ使用されます。このパラメーターのリストは、 IP カタログ IDE を使用して生成されるコアには該当しません。

表 F-1: ネイティブ FIFO の SIM パラメーター

SIM パラメータータイプ説明

1 C_COMMON_CLOCK 整数• 0: 独立クロック

• 1: 共通クロック

2 C_DATA_COUNT_WIDTH 整数 data_count バスの幅 (1 – 18)

3 C_DIN_WIDTH 整数

din バスの幅 (1 – 1024)幅はダブルビットエラー挿入のある ECC の場合、1 より大きくする必要があります。

4 C_DOUT_RST_VAL 文字列 dout のリセット値 C_DOUT_WIDTH と同等の 16 進数値 0 – F

5 C_DOUT_WIDTH 整数

dout バスの幅 (1 – 1024)幅はダブルビットエラー挿入のある ECC の場合、1 より大きくする必要があります。

6 C_ENABLE_RST_SYNC 整数

• 0: リセットの同期なし (wr_rst/rd_rst は直接使用され、独立クロックの場合にのみ使用可能)

• 1: リセットの同期あり

7 C_ERROR_INJECTION_TYPE 整数

• 0: エラー挿入なし

• 1: シングルビットエラー挿入

• 2: ダブルビットエラー挿入

• 3: シングルおよびダブルビットエラー挿入

8 C_FAMILY 文字列デバイスファミリ (例: Virtex-7、 Kintex-7)

9 C_FULL_FLAGS_RST_VAL 整数フルフラグのリセット値 (0 または 1)

10 C_HAS_ALMOST_EMPTY 整数• 0: コアに almost_empty フラグなし

• 1: コアに almost_empty フラグあり





11 C_HAS_ALMOST_FULL 整数• 0: コアに ALMOST_FULL フラグなし

• 1: コアに ALMOST_ FULL フラグあり

12 C_HAS_DATA_COUNT 整数• 0: コアに data_count バスなし

• 1: コアに data_count バスあり

13 C_HAS_OVERFLOW 整数• 0: コアに OVERFLOW フラグなし

• 1: コアに OVERFLOW フラグあり

14 C_HAS_RD_DATA_COUNT 整数• 0: コアに rd_data_count バスなし

• 1: コアに rd_data_count バスあり

15 C_HAS_RST 整数• 0: コアに非同期リセット (rst) なし

• 1: コアに非同期リセット (rst) あり

16 C_HAS_SRST 整数• 0: コアに同期リセット (srst) なし

• 1: コアに同期リセット (srst) あり

17 C_HAS_UNDERFLOW 整数• 0: コアに underflow フラグなし

• 1: コアに underflow フラグあり

18 C_HAS_VALID 整数• 0: コアに valid フラグなし

• 1: コアに valid フラグあり

19 C_HAS_WR_ACK 整数• 0: コアに wr_ack フラグなし

• 1: コアに wr_ack フラグあり

20 C_HAS_WR_DATA_COUNT 整数• 0: コアに wr_data_count バスなし

• 1: コアに wr_data_count バスあり

21 C_IMPLEMENTATION_TYPE 整数

• 0: 共通クロックのブロック RAM/分散 RAM FIFO

• 1: 共通クロックのシフト RAM FIFO• 2: 独立クロックのブロック RAM/分散 RAM

FIFO

• 6: 7 シリーズおよび UltrasSale/UltrasSale+ ビルトイン FIFO

• 8: UltraScale 短レイテンシのビルトイン FIFO (出力レジスタなし )

• 9: UltraScale 短レイテンシのビルトイン FIFO (出力レジスタあり )

22 C_MEMORY_TYPE 整数

• 1: ブロック RAM• 2: 分散 RAM• 3: シフト RAM• 4: ビルトイン FIFO

23 C_MSGON_VAL 整数

• 0: クロックドメインをまたがるレジスタでのタイミング違反をディスエーブル

• 1: クロックドメインをまたがるレジスタでのタイミング違反をイネーブル

24 C_OVERFLOW_LOW(1)整数

• 0: OVERFLOW はアクティブ High• 1: OVERFLOW はアクティブ Low

表 F-1: ネイティブ FIFO の SIM パラメーター (続き)






25 C_PRELOAD_LATENCY 整数

• 0: エンベデッドレジスタの有無に関係なく FWFT (First-Word Fall-Through)

• 1: エンベデッドレジスタなしの標準 FIFO• 2: エンベデッドレジスタありの標準 FIFO

26 C_PRELOAD_REGS 整数

• 0: エンベデッドレジスタなしの標準 FIFO• 1: エンベデッドレジスタありの標準 FIFO、ま

たはエンベデッドレジスタありまたはなしの FWFT (First-Word Fall-Through)

27 C_PRIM_FIFO_TYPE 文字列FIFO のビルドに使用されたプリミティブ (例: 512x36)

28 C_PROG_EMPTY_THRESH_ASSERT_VAL 整数 prog_empty アサートのしきい値(2)

29 C_PROG_EMPTY_THRESH_NEGATE_VAL 整数 prog_empty ネゲートのしきい値(2)

30 C_PROG_EMPTY_TYPE 整数

• 0: プログラマブル Empty なし

• 1: 単一のプログラマブル Empty のしきい値定数

• 2: 複数のプログラマブル Empty のしきい値定数

• 3: 単一のプログラマブル Empty のしきい値入力

• 4: 複数のプログラマブル Empty のしきい値入力

31 C_PROG_FULL_THRESH_ASSERT_VAL 整数 PROG_FULL アサートのしきい値(2)

32 C_PROG_FULL_THRESH_NEGATE_VAL 整数 PROG_FULL ネゲートのしきい値(2)

33 C_PROG_FULL_TYPE 整数

• 0: プログラマブル full なし

• 1: 単一のプログラマブル full のしきい値定数

• 2: 複数のプログラマブル full のしきい値定数

• 3: 単一のプログラマブル full のしきい値入力

• 4: 複数のプログラマブル full のしきい値入力

34 C_RD_DATA_COUNT_WIDTH 整数 rd_data_count バスの幅 (1 - 18)

35 C_RD_DEPTH 整数 read インターフェイスの深さ (16 – 131072)

36 C_RD_FREQ 整数読み出しクロック周波数 (1 MHz - 1000 MHz)

37 C_RD_PNTR_WIDTH 整数 log2(C_RD_DEPTH)

38 C_UNDERFLOW_LOW(1)整数

• 0: underflow はアクティブ High• 1: underflow はアクティブ Low

39 C_USE_DOUT_RST 整数• 0: rst で dout のリセットなし

• 1: rst で dout のリセットあり

40 C_USE_ECC 整数

• 0: ECC 機能の使用なし

• 1: ハード ECC を使用

• 2: ソフト ECC を使用







41 C_USE_EMBEDDED_REG 整数

• 0: BRAM/ビルトインエンベデッド出力レジスタの使用なし

• 1: BRAM/ビルトインエンベデッド出力レジスタを使用

• 2: インターコネクト出力レジスタを使用

• 3: BRAM エンベデッドおよびインターコネクト出力レジスタを使用

42 C_USE_FWFT_DATA_COUNT 整数

• 0: FWFT データカウント用に追加ロジックの使用なし

• 1: FWFT データカウント用に追加ロジックを使用

• 2: BRAM FIFO に汎用インターコネクト出力レジスタを使用

43 C_VALID_LOW(1)整数

• 0: valid はアクティブ High• 1: valid はアクティブ Low

44 C_WR_ACK_LOW(1)整数

• 0: wr_ack はアクティブ High• 1: wr_ack はアクティブ Low

45 C_WR_DATA_COUNT_WIDTH 整数 wr_data_count バスの幅 (1 – 18)

46 C_WR_DEPTH 整数書き込みインターフェイスの深さ (16 – 131072)

47 C_WR_FREQ 整数書き込みクロック周波数 (1 MHz - 1000 MHz)

48 C_WR_PNTR_WIDTH 整数 log2(C_WR_DEPTH)

49 C_USE_PIPELINE_REG(3)整数

• 0: ECC パイプラインレジスタの使用なし

• 1: ECC パイプラインレジスタを使用

50 C_POWER_SAVING_MODE(3)整数

• 0: 動的電力ゲーティング機能の使用なし

• 1: 動的電力ゲーティング機能を使用

51 C_EN_SAFETY_CKT 整数

• 0: 追加の安全回路の使用なし

• 1: 非同期リセットの BRAM ベース FIFO に追加の安全回路を使用

注記:1. UltraScale™ アーキテクチャベースのデバイスでは使用できません。

2. 値の許容範囲については Vivado IDE を参照してください。

3. ビルトイン FIFO コンフィギュレーションを含む UltraScale アーキテクチャベースデバイスでのみ使用できます。







AXI FIFO の SIM パラメーター

表 F-2 では、コアの設定を指定するのに使用される AXI SIM パラメーターを定義します。これらのパラメーターは、HDL でコアを手動でインスタンシエートしたり、コアをダイナミックに呼び出したりする場合にのみ使用されます。このパラメーターのリストは、 Vivado IP カタログを使用して生成されるコアには該当しません。

表 F-2: AXI SIM パラメーター


1 C_INTERFACE_TYPE 整数 • 0: ネイティブ FIFO• 1: AXI4-Stream

• 2: AXI メモリマップド

2 C_AXI_TYPE 整数 • 1: AXI4• 2: AXI4-Lite• 3: AXI3

3 C_HAS_AXI_WR_CHANNEL 整数 • 0: コアに書き込みチャネルなし (1)

• 1: コアに書き込みチャネルあり (1)

4 C_HAS_AXI_RD_CHANNEL 整数 • 0: コアに読み出しチャネルなし (2)

• 1: コアに読み出しチャネルあり (2)

5 C_HAS_SLAVE_CE(3)整数 • 0: コアにスレーブインターフェイスクロックイ

ネーブルなし

• 1: コアにスレーブインターフェイスクロックイネーブルあり

6 C_HAS_MASTER_CE(3)整数 • 0: コアにマスターインターフェイスクロックイ

ネーブルなし

• 1: コアにマスターインターフェイスクロックイネーブルあり

7 C_ADD_NGC_CONSTRAINT(3)整数 • 0: コアに NGC 制約の追加なし

• 1: コアに NGC 制約の追加あり

8 C_USE_COMMON_UNDERFLOW(3)整数 • 0: コアに common_underflow フラグなし

• 1: コアに common_underflow フラグあり

9 C_USE_COMMON_OVERFLOW(3)整数 • 0: コアに common_overflow フラグなし

• 1: コアに common_overflow フラグあり

10 C_USE_DEFAULT_SETTINGS(3)整数 • 0: コアにデフォルト設定の使用なし

• 1: コアにデフォルト設定の使用あり

11 C_AXI_ID_WIDTH 整数 ID 幅 (範囲は 1 ～ 32)

12 C_AXI_ADDR_WIDTH 整数アドレス幅 (範囲は 1 ～ 64)

13 C_AXI_DATA_WIDTH 整数データ幅 (32、 64、 128、 256、 512、または 1024)

14 C_AXI_LEN_WIDTH 整数 AWLEN/ARLEN 幅:• 8: AXI4 用の幅 • 4: AXI3 用の幅

15 C_AXI_LOCK_WIDTH 整数 AWLOCK/ARLOCK 幅:• 1: AXI4 用の幅

• 2: AXI3 用の幅





16 C_HAS_AXI_ID 整数 • 0: コアに AWID/WID/BID/ARID/RID ポートなし • 1: コアに AWID/WID/BID/ARID/RID ポートなし

17 C_HAS_AXI_AWUSER 整数 • 0: コアに AWUSER なし

• 1: コアに AWUSER あり

18 C_HAS_AXI_WUSER 整数 • 0: コアに WUSER なし

• 1: コアに WUSER あり

19 C_HAS_AXI_BUSER 整数 • 0: コアに BUSER なし

• 1: コアに BUSER あり

20 C_HAS_AXI_ARUSER 整数 • 0: コアに ARUSER なし

• 1: コアに ARUSER あり

21 C_HAS_AXI_RUSER 整数 • 0: コアに RUSER なし

• 1: コアに RUSER あり

22 C_AXI_AWUSER_WIDTH 整数 AWUSER の幅

23 C_AXI_WUSER_WIDTH 整数 WUSER の幅

24 C_AXI_BUSER_WIDTH 整数 BUSER の幅

25 C_AXI_ARUSER_WIDTH 整数 ARUSER の幅

26 C_AXI_RUSER_WIDTH 整数 RUSER の幅

27 C_HAS_AXIS_TDATA 整数 • 0: AXI4-Stream に TDATA なし

• 1: AXI4-Stream に TDATA あり

28 C_HAS_AXIS_TID 整数 • 0: AXI4-Stream に TID なし

• 1: AXI4-Stream に TID あり

29 C_HAS_AXIS_TDEST 整数 • 0: AXI4-Stream に TDEST なし

• 1: AXI4-Stream に TDEST あり

30 C_HAS_AXIS_TUSER 整数 • 0: AXI4-Stream に TUSER なし

• 1: AXI4-Stream に TUSER あり

31 C_HAS_AXIS_TREADY 整数 • 0: AXI4-Stream に TREADY なし

• 1: AXI4-Stream に TREADY あり

32 C_HAS_AXIS_TLAST 整数 • 0: AXI4-Stream に TLAST なし

• 1: AXI4-Stream に TLAST あり

33 C_HAS_AXIS_TSTRB 整数 • 0: AXI4-Stream に TSTRB なし

• 1: AXI4-Stream に TSTRB あり

34 C_HAS_AXIS_TKEEP 整数 • 0: AXI4-Stream に TKEEP なし

• 1: AXI4-Stream に TKEEP あり

35 C_AXIS_TDATA_WIDTH 整数 AXI4-Stream の TDATA 幅

36 C_AXIS_TID_WIDTH 整数 AXI4-Stream の TID 幅

37 C_AXIS_TDEST_WIDTH 整数 AXI4-Stream の TDEST 幅

38 C_AXIS_TUSER_WIDTH 整数 AXI4-Stream の TUSER 幅

39 C_AXIS_TSTRB_WIDTH 整数 AXI4-Stream の TSTRB 幅

表 F-2: AXI SIM パラメーター (続き)






40 C_AXIS_TKEEP_WIDTH 整数 AXI4-Stream の TKEEP 幅

41 C_WACH_TYPE 整数書き込みアドレスチャネルのタイプ

• 0: FIFO

• 1: レジスタスライス

• 2: パススルーロジック

42 C_WDCH_TYPE 整数書き込みデータチャネルのタイプ

• 0: FIFO



43 C_WRCH_TYPE 整数書き込み応答チャネルのタイプ

• 0: FIFO



44 C_RACH_TYPE 整数読み出しアドレスチャネルのタイプ

• 0: FIFO



45 C_RDCH_TYPE 整数読み出しデータチャネルのタイプ

• 0: FIFO



46 C_AXIS_TYPE 整数 AXI4-Stream のタイプ

• 0: FIFO



47 C_REG_SLICE_MODE_WACH 整数書き込みアドレスチャネルのコンフィギュレーションタイプ

• 0: すべてレジスタ付き

• 1: 軽量

48 C_REG_SLICE_MODE_WDCH 整数書き込みデータチャネルのコンフィギュレーションタイプ


• 1: 軽量

49 C_REG_SLICE_MODE_WRCH 整数書き込み応答チャネルのコンフィギュレーションタイプ


• 1: 軽量

50 C_REG_SLICE_MODE_RACH 整数読み出しアドレスチャネルのコンフィギュレーションタイプ


• 1: 軽量







51 C_REG_SLICE_MODE_RDCH 整数読み出しデータチャネルのコンフィギュレーションタイプ


• 1: 軽量

52 C_REG_SLICE_MODE_AXIS 整数 AXI4-Stream のコンフィギュレーションタイプ


• 1: 軽量

53 C_IMPLEMENTATION_TYPE_WACH 整数書き込みアドレスチャネルのインプリメンテーションタイプ

• 1: 共通クロックのブロック RAM FIFO• 2: 共通クロックの分散 RAM FIFO• 5: 共通クロックのビルトイン FIFO• 11: 独立クロックのブロック RAM FIFO• 12: 独立クロックの分散 RAM FIFO• 13: 独立クロックのビルトイン FIFO

54 C_IMPLEMENTATION_TYPE_WDCH 整数書き込みデータチャネルのインプリメンテーションタイプ


55 C_IMPLEMENTATION_TYPE_WRCH 整数書き込み応答チャネルのインプリメンテーションタイプ


56 C_IMPLEMENTATION_TYPE_RACH 整数読み出しアドレスチャネルのインプリメンテーションタイプ








57 C_IMPLEMENTATION_TYPE_RDCH 整数読み出しデータチャネルのインプリメンテーションタイプ


58 C_IMPLEMENTATION_TYPE_AXIS 整数 AXI4-Stream のインプリメンテーションタイプ


59 C_APPLICATION_TYPE_WACH 整数書き込みアドレスチャネルのアプリケーションタイプ

• 0: データ FIFO• 1: パケット FIFO(3)

• 2: 低レイテンシデータ FIFO

60 C_APPLICATION_TYPE_WDCH 整数書き込みデータチャネルのアプリケーションタイプ


• 2: 低レイテンシデータ FIFO

61 C_APPLICATION_TYPE_WRCH 整数書き込み応答チャネルのアプリケーションタイプ


• 2: 短レイテンシデータ FIFO

62 C_APPLICATION_TYPE_RACH 整数読み出しアドレスチャネルのアプリケーションタイプ



63 C_APPLICATION_TYPE_RDCH 整数読み出しデータチャネルのアプリケーションタイプ



64 C_APPLICATION_TYPE_AXIS 整数 AXI4-Stream のアプリケーションタイプ









65 C_USE_ECC_WACH 整数 • 0: 書き込みアドレスチャネルに ECC オプションの使用なし

• 1: 書き込みアドレスチャネルに ECC オプションの使用あり

66 C_USE_ECC_WDCH 整数 • 0: 書き込みデータチャネルに ECC オプションの使用なし

• 1: 書き込みデータチャネルに ECC オプションの使用あり

67 C_USE_ECC_WRCH 整数 • 0: 書き込み応答チャネルに ECC オプションの使用なし

• 1: 書き込み応答チャネルに ECC オプションの使用あり

68 C_USE_ECC_RACH 整数 • 0: 読み出しアドレスチャネルに ECC オプションの使用なし

• 1: 読み出しアドレスチャネルに ECC オプションの使用あり

69 C_USE_ECC_RDCH 整数 • 0: 読み出しデータチャネルに ECC オプションの使用なし

• 1: 読み出しデータチャネルに ECC オプションの使用あり

70 C_USE_ECC_AXIS 整数 • 0: AXI4-Stream に ECC オプションの使用なし

• 1: AXI4-Stream に ECC オプションの使用あり

71 C_ERROR_INJECTION_TYPE_WACH 整数書き込みアドレスチャネルの ECC エラー挿入タイプ


• 1: シングルビットのエラー挿入

• 2: ダブルビットのエラー挿入

• 3: シングルビットおよびダブルビットのエラー挿入

72 C_ERROR_INJECTION_TYPE_WDCH 整数書き込みデータチャネルの ECC エラー挿入タイプ





73 C_ERROR_INJECTION_TYPE_WRCH 整数書き込み応答チャネルの ECC エラー挿入タイプ











74 C_ERROR_INJECTION_TYPE_RACH 整数読み出しアドレスチャネルの ECC エラー挿入タイプ





75 C_ERROR_INJECTION_TYPE_RDCH 整数読み出しデータチャネルの ECC エラー挿入タイプ





76 C_ERROR_INJECTION_TYPE_AXIS 整数 AXI4-Stream の ECC エラー挿入タイプ





77 C_DIN_WIDTH_WACH 整数書き込みアドレスチャネルバスの din 幅 (1 - 1024)。幅は、このチャネルのすべての信号 (AWREADY および AWVALID 以外) の累積値。

78 C_DIN_WIDTH_WDCH 整数書き込みデータチャネルバスの din 幅 (1 - 1024)。幅は、このチャネルのすべての信号 (AWREADY および AWVALID 以外) の累積値。

79 C_DIN_WIDTH_WRCH 整数書き込み応答チャネルバスの din 幅 (1 - 1024)。幅は、このチャネルのすべての信号 (AWREADY および AWVALID 以外) の累積値。

80 C_DIN_WIDTH_RACH 整数読み出しアドレスチャネルバスの din 幅 (1 - 1024)。幅は、このチャネルのすべての信号 (AWREADY および AWVALID 以外) の累積値。

81 C_DIN_WIDTH_RDCH 整数読み出しデータチャネルバスの din 幅 (1 - 1024)。幅は、このチャネルのすべての信号 (AWREADY および AWVALID 以外) の累積値。

82 C_DIN_WIDTH_AXIS 整数 AXI4-Stream バスの din 幅 (1 - 1024)幅は、このチャネルのすべての信号 (AWREADY および AWVALID 以外) の累積値。

83 C_WR_DEPTH_WACH 整数書き込みアドレスチャネルの FIFO の深さ

84 C_WR_DEPTH_WDCH 整数書き込みデータチャネルの FIFO の深さ

85 C_WR_DEPTH_WRCH 整数書き込み応答チャネルの FIFO の深さ

86 C_WR_DEPTH_RACH 整数読み出しアドレスチャネルの FIFO の深さ

87 C_WR_DEPTH_RDCH 整数読み出しデータチャネルの FIFO の深さ

88 C_WR_DEPTH_AXIS 整数 AXI4-Stream の FIFO の深さ

89 C_WR_PNTR_WIDTH_WACH 整数 Log2(C_WR_DEPTH_WACH)







90 C_WR_PNTR_WIDTH_WDCH 整数 Log2(C_WR_DEPTH_WDCH)

91 C_WR_PNTR_WIDTH_WRCH 整数 Log2(C_WR_DEPTH_WRCH)

92 C_WR_PNTR_WIDTH_RACH 整数 Log2(C_WR_DEPTH_RACH)

93 C_WR_PNTR_WIDTH_RDCH 整数 Log2(C_WR_DEPTH_RDCH)

94 C_WR_PNTR_WIDTH_AXIS 整数 Log2(C_WR_DEPTH_AXIS)

95 C_HAS_DATA_COUNTS_WACH 整数書き込みアドレスチャネル

• 0: FIFO にデータカウントなし

• 1: C_COMMON_CLOCK = 1 の場合、 FIFO にデータカウントあり

C_COMMON_CLOCK = 0 の場合、書き込み/読み出しデータカウント

96 C_HAS_DATA_COUNTS_WDCH 整数書き込みデータチャネル




97 C_HAS_DATA_COUNTS_WRCH 整数書き込み応答チャネル




98 C_HAS_DATA_COUNTS_RACH 整数読み出しアドレスチャネル




99 C_HAS_DATA_COUNTS_RDCH 整数読み出しデータチャネル




100 C_HAS_DATA_COUNTS_AXIS 整数 AXI4-Stream










101 C_HAS_PROG_FLAGS_WACH 整数書き込みアドレスチャネル

• 0: FIFO に Almost Full/Empty または Programmable Full/Empty を READY/valid にマップするオプションなし

• 1: FIFO に Almost Full/Empty または Programmable Full/Empty を READY/valid にマップするオプションあり

102 C_HAS_PROG_FLAGS_WDCH 整数書き込みデータチャネル



103 C_HAS_PROG_FLAGS_WRCH 整数書き込み応答チャネル



104 C_HAS_PROG_FLAGS_RACH 整数読み出しアドレスチャネル



105 C_HAS_PROG_FLAGS_RDCH 整数読み出しデータチャネル



106 C_HAS_PROG_FLAGS_AXIS 整数 AXI4-Stream



107 C_PROG_FULL_TYPE_WACH 整数書き込みアドレスチャネル

• 1 または 3: PROG_FULL が READY にマップされる

• 5: FULL が READY にマップされる

• 6: ALMOST_FULL が READY にマップされる







108 C_PROG_FULL_TYPE_WDCH 整数書き込みデータチャネル




109 C_PROG_FULL_TYPE_WRCH 整数書き込み応答チャネル




110 C_PROG_FULL_TYPE_RACH 整数読み出しアドレスチャネル




111 C_PROG_FULL_TYPE_RDCH 整数読み出しデータチャネル




112 C_PROG_FULL_TYPE_AXIS 整数 AXI4-Stream




113 C_PROG_FULL_THRESH_ASSERT_VAL_WACH

整数書き込みアドレスチャネルの PROG_FULL アサートしきい値(4)

114 C_PROG_FULL_THRESH_ASSERT_VAL_WDCH

整数書き込みアドレスチャネルの PROG_FULL アサートしきい値(4)

115 C_PROG_FULL_THRESH_ASSERT_VAL_WRCH

整数書き込み応答チャネルの PROG_FULL アサートしきい値(4)

116 C_PROG_FULL_THRESH_ASSERT_VAL_RACH

整数読み出しアドレスチャネルの PROG_FULL アサートしきい値(4)

117 C_PROG_FULL_THRESH_ASSERT_VAL_RDCH

整数読み出しデータチャネルの PROG_FULL アサートしきい値(4)

118 C_PROG_FULL_THRESH_ASSERT_VAL_AXIS

整数 AXI4-Stream の PROG_FULL アサートしきい値(4)







119 C_PROG_EMPTY_TYPE_WACH 整数書き込みアドレスチャネル

• 1 または 3: prog_empty が valid にマップされる

• 5: empty が valid にマップされる

• 6: almost_empty が valid にマップされる

120 C_PROG_EMPTY_TYPE_WDCH 整数書き込みデータチャネル




121 C_PROG_EMPTY_TYPE_WRCH 整数書き込み応答チャネル




122 C_PROG_EMPTY_TYPE_RACH 整数読み出しアドレスチャネル




123 C_PROG_EMPTY_TYPE_RDCH 整数読み出しデータチャネル




124 C_PROG_EMPTY_TYPE_AXIS 整数 AXI4-Stream




125 C_PROG_EMPTY_THRESH_ASSERT_VAL_WACH

整数書き込みアドレスチャネルの prog_empty アサートしきい値(4)

126 C_PROG_EMPTY_THRESH_ASSERT_VAL_WDCH

整数書き込みデータチャネルの prog_empty アサートしきい値(4)

127 C_PROG_EMPTY_THRESH_ASSERT_VAL_WRCH

整数書き込み応答チャネルの prog_empty アサートしきい値(4)

128 C_PROG_EMPTY_THRESH_ASSERT_VAL_RACH

整数読み出しアドレスチャネルの prog_empty アサートしきい値(4)()

129 C_PROG_EMPTY_THRESH_ASSERT_VAL_RDCH

整数読み出しデータチャネルの prog_empty アサートしきい値(4)

130 C_PROG_EMPTY_THRESH_ASSERT_VAL_AXIS

整数 AXI4-Stream の prog_empty アサートしきい値(4)

131 C_PRIM_FIFO_TYPE_WACH 文字列 FIFO (512x36 など) のビルドに使用されたプリミティブ

132 C_PRIM_FIFO_TYPE_WDCH 文字列 FIFO (512x36 など) のビルドに使用されたプリミティブ

133 C_PRIM_FIFO_TYPE_WRCH 文字列 FIFO (512x36 など) のビルドに使用されたプリミティブ







134 C_PRIM_FIFO_TYPE_RACH 文字列 FIFO (512x36 など) のビルドに使用されたプリミティブ

135 C_PRIM_FIFO_TYPE_RDCH 文字列 FIFO (512x36 など) のビルドに使用されたプリミティブ

136 C_PRIM_FIFO_TYPE_AXIS 文字列 FIFO (512x36 など) のビルドに使用されたプリミティブ

注記:1. 書き込みアドレスチャネル、書き込みデータチャネル、書き込み応答チャネルが含まれます。

2. 読み出しアドレスチャネルおよび読み出しデータチャネルが含まれます。

3. この機能は、 7 シリーズデバイスの共通クロックの AXI4/AXI3 および AXI4-Stream FIFO でのみサポートされます。

4. 値の許容範囲については Vivado IDE を参照してください。






付録 G

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

Documentation Navigator およびデザインハブ

ザイリンクス Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースにアクセスでき、特定の情報を取得するためにフィルター機能や検索機能を利用できます。 DocNav を開くには、次のいずれかを実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられており、これらを参照することでキーコンセプトを学び、よくある質問 (FAQ) を参考に問題を解決できます。デザインハブにアクセスするには、次のいずれかを実行します。

• DocNav で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: DocNav の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。

注意: DocNav からは、日本語版は参照できません。ウェブサイトのデザインハブページをご利用ください。


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs


https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav



付録 G: その他のリソースおよび法的通知

参考資料

次の資料は、この製品ガイドの補足資料として役立ちます。

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. 『AMBA® AXI4-Stream Protocol Specification』

2. 『AXI4 AMBA® AXI Protocol Version:2.0 Specification』

3. 『7 シリーズ FPGA メモリリソースユーザーガイド』 (UG473)

4. 『UltraScale アーキテクチャメモリリソースユーザーガイド』 (UG573)

5. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

6. 『ISE から Vivado Design Suite への移行ガイド』 (UG911)

7. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

8. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910)

9. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900)

10. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

11. ザイリンクスアンサー 42571 (AR#42571)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2017 年 10 月 4 日 13.2 • コア v13.2 に合わせてアップデート。最新のコアバージョンに合わせて FIFO Generator IP の図を更新。

• 安全回路のある場合とない場合のリセットビヘイビアーを示すタイミング図を更新。

2017 年 4 月 5 日 13.1 • ビルトイン FIFO の「Actual FIFO Depth の計算」セクションをアップデート。

• 独立クロックの同期リセット (wr_rst および rd_rst) のタイミング図を更新。

2016 年 10 月 5 日 13.1 • AXI インターフェイスの wr_rst_busy 信号アサートを追加。

• 第 4 章の「コアの制約の設定」の必要な制約をアップデート。

2016 年 6 月 8 日 13.1 • アンサー 42571 で説明した破損問題の詳細を追加。

• 第 3 章「コアを使用した設計」の「リセット」セクションで wr_en/rd_en アサートに関する注記をアップデート。


• エンベデッドレジスタとインターコネクトレジスタの両方を選択するブロック RAM のオプションを追加。

2015 年 11 月 18 日 13.0 • UltraScale+ アーキテクチャベースデバイスのサポートを追加。

• 第 3 章「コアを使用した設計」の表 3-21、表 3-22、表 3-25、表 3-26 を更新。

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug473_7Series_Memory_Resources.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug573-ultrascale-memory-resources.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/support/answers/42571.html






• ビルトイン FIFO およびブロック RAM の UltraScale サポートに関する情報を更新。

2015 年 6 月 24 日 12.0 • 信号およびポート名を正しく記述するように図を更新。

2015 年 4 月 1 日 12.0 • 非対称アスペクト比の UltraScale サポートに関する情報を更新。

2014 年 10 月 1 日 12.0 • ビルトイン FIFO を使用した UltraScale デバイスに低レイテンシオプションを追加。

• 共通クロックのブロック RAM FIFO を使用した UltraScale に非対称ポート幅のオプションを追加。

• 非同期 AXI4-Stream パケット FIFO を追加。

• GUI オプションおよびユーザーパラメーターの対応表を追加。

2014 年 4 月 2 日 12.0 UltraScale アーキテクチャ用に新しいポートおよびパラメーターを追加。 ECC パイプラインレジスタおよび動的電力ゲーティングのサポートを追加。

2013 年 12 月 18 日 11.0 UltraScale™ アーキテクチャのサポートを追加。新しい FIFO プリミティブパラメーターを追加。

2013 年 10 月 2 日 11.0 • コアのバージョン番号と一致するように資料のリビジョン番号を 11.0 に変更。

• すべてのポート /信号名を小文字に変更。

• パケット FIFO の AXI4-Stream FIFO の深さ要件を削除。

2013 年 3 月 20 日 4.0 • コア v10.0 に合わせてアップデート。 • ISE Design Suite のサポートを終了。 • AXI4-Stream パケット FIFO のエンベデッドレジスタのサポートを追加。 • 第 4 章「ネイティブコアのカスタマイズおよび生成」のパラメーターおよび

設定を更新。

2012 年 12 月 18 日 3.0 コア v9.3、 Vivado Design Suite v2012.3、および ISE Design Suite v14.3 用に更新。付録 B 「デバッグ」を追加。

2012 年 10 月 16 日 2.0 コア v9.3、 Vivado Design Suite v2012.3、および ISE Design Suite v14.3 用に更新。AXI4-Stream インターフェイスにクロックイネーブルポートを追加。

2012 年 7 月 25 日 1.0 この資料を製品ガイドとして初めてリリース。この資料は、『FIFO Generator データシート』 (DS317)、『FIFO Generator ユーザーガイド』 (UG175)、および『FIFO Generator 移行ガイド』 (XAPP992) に代わるものです。

日付バージョン改訂内容





お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提

供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこ

れらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿ま

たは貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負

わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損

害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信

用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可

能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情

報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負

いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりませ

ん。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補

助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプ

リケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの

製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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