Un ADC, oltre alla tensione di alimentazione, deve avere un ingresso o due di riferimento che determinano il fondo scala della tensione di ingresso.Sarà presente anche un segnale di clock che sincronizza la circuiteria interna. Finita la conversione, l'ADC attiva l'uscita EOC, End Of Conversion

In questa lezione vedremo alcuni esempi di architetture di ADC e DAC.L’accento sarà comunque posto sull’architettura SAR integrata nei microcontrollori e quindi del tipo che viene effettivamente utilizzata nelle esercitazioni specifiche sull’uso dell’ADC.

In un ADC può essere integrato un riferimento di tensione e un eventuale buffer che garantisce un efficace interfacciamento del riferimento di tensione stesso

Il convertitore AD più semplice è un comparatore: un unico bit d'uscita.L'eventuale isteresi nella transcaratteristica garantisce una certa immunità al rumore (si riveda il circuito a trigger di Schmitt di Elettronica II)

L'ADC più semplice è il convertitore flash:

una rete resistiva ripartisce la tensione di riferimento in più livelli. Ad ogni livello è presente un comparatore. Per una certa ampiezza della tensione di ingresso incognita Vx saranno attivi tutti i comparatori che hanno la soglia fissata a un valore inferiore a Vx stessa.

La circuiteria digitale sarà un encoder di priorità: viene fornito un valore numerico binario corrispondente all'ingresso più “elevato” attivo.

L’architettura di principio del SAR è del tipo riportato in figura.Si ha un S/H che ha il compito di mantenere fisso il valore dell’ingresso per tutto il periodo di confronto.

Il registro digitale (da cui il nome SAR: Successive Approximation Register) verifica l’uscita del comparatore (che confronta la tensione incognita con quella generata da un DAC comandato dal SAR stesso).

Se nel confronto Vin è maggiore della tensione impostata, il peso attribuito in quel momento viene mantenuto altrimenti tolto.

Nella soluzione con transistor bipolari due sono gli elementi di debolezza: necessità di un S/H e dissipazione di potenza relativamente alta.

Per un DAC si devono fare gli stessi commenti visti per l'ADC, cambiando ovviamente i ruoli:

Oltre alla tensione di alimentazione, deve essere presente un ingresso o due di riferimento che determinano il fondo scala della tensione di uscita.

Anche per il DAC può essere integrato un riferimento di tensione e un eventuale buffer che garantisce un basso assorbimento dal riferimento stesso

Lo schema più semplice per un DAC prevede la presenza di resistori pesati.

Il funzionamento del circuito di figura si ricava facilmente riconoscendo che si tratta di un sommatore invertente con op-amp. La sua analisi viene lasciata per esercizio.

La difficoltà che si ha con la soluzione precedente è la necessità di utilizzare resistori che variano anche molto il loro valore.Una rete R-2R risolve il problema: si provi a disegnare il circuito equivalente che si ha dallo schema di figura. Si troverà che V

OUT è pari a 2/8 di V

REF.

Si provi a modificare la posizione dei deviatori connettendone uno a VREF

e gli altri a massa. Si scoprirà che ciascuno fornisce un peso di V

REF che è una

frazione 2n della tensione di riferimento. Anche in questo caso l’analisi viene lasciata per esercizio.

Questa parte è dedicata a una breve descrizione di uno dei più popolari convertitori A/D: quello ad approssimazioni successive, detto SAR (Successive Approximation Register).Il motivo della sua popolarità risiede nel costo contenuto a parità di risoluzione e, più di recente, a un consumo estremamente basso dovuto alla tecnologia CMOS impiegata per la sua realizzazione.Queste caratteristiche hanno permesso una sua integrazione in moltissimi microcontrollori aumentando di gran lunga la possibilità di realizzazione di sistemi di controllo estremamente compatti.Unitamente ai , i SAR occupano oggi buona parte del mercato degli ADC.

Verrà prima mostrata la struttura dei più “antichi” SAR che comunque ha permesso un suo rapido sviluppo e una evoluzione in termini tecnologici.Dopo aver brevemente trattato il principio di funzionamento del SAR, si mostrerà l’attuale struttura CMOS che, oltre a presentare consumi ridotti rispetto ai precursori R-2R con switch bipolari, ha consentito, unitamente ad altri benefici, l’integrazione intrinseca del sistema di sample/hold. Di qui una notevole semplificazione nella realizzazione di sistemi di acquisizione e controllo.Infine, facendo riferimento a un dispositivo reale, verrà illustrato il problema tipico (e spesso trascurato) dell’interfacciamento dei SAR-CMOS: il periodo di campionamento strettamente legato al valore di resistenza interna della sorgente che pilota il SAR.

I SAR-ADC hanno trovato largo utilizzo in ambito industriale sin dalla loro “comparsa commerciale” negli anni ’70.Con risoluzione da 8 a 16 bit, le caratteristiche di DNL, INL, offset e guadagno hanno consentito lo sviluppo di sistemi nell’ambito del controllo di processi, medicale e nei primi sistemi audio.Realizzati in tecnologia bipolare, essi rappresentarono per l’epoca la soluzione ADC a basso consumo e a basso costo. Inoltre, basati su DAC R-2R, la loro accuratezza poteva essere resa piuttosto elevata con l’impiego di resistori a film spesso regolati finemente con un’opera di laser-trimming. Questa prima generazione di SAR richiedeva l’impiego di circuiti S/H esterni o al limite integrate su “chip singolo” in moduli multi-chip di tipo ibrido (vedi figura).Negli anni ’70-’80 i SAR rappresentarono lo stato dell’arte della allora moderna tecnologia bipolare.

Per comprendere il principio di funzionamento di un SAR facciamo riferimento al sistema di pesatura riportato in figura.Il nostro peso incognito X (45 nell’esempio) viene all’inizio confrontato con un totale di 32 pesi campioni. Se la bilancia ci dice che X è maggiore di 32 lo teniamo e aggiungeremo a questi altri 16 pesi. Nell’esempio, il totale raggiunto di 48 è eccessivo e allora togliamo i 16 pesi depositati e ne poniamo solo 8. Il totale di 40 ora è in difetto. Teniamo anche il peso da 8 e procediamo con l’aggiunta di altri 4 e così via.

Dal disegno si vede che con la base di potenze di 2 scelto sono necessari 6 passaggi soltanto per scoprire il peso dell’oggetto.La risoluzione è di 1 su 64 (=26).

Un ADC-SAR basa il suo funzionamento sullo stesso principio: la tensione incognita viene confrontata col valore Vref/2, poi si aggiunge Vref/4, poi Vref/8 e così via fino al valore minimo scelto per la risoluzione. Maggiore è la risoluzione, maggiore sarà il numero di passaggi necessari (e migliore dovrà essere l’elettronica dell’ADC).La parola binaria di uscita viene composta dallo MSB allo LSB in un numero di passi (periodi di clock) pari al numero di bit dell’ADC. Sarà memorizzato un “1” se il peso deve essere mantenuto, “0” altrimenti.

L’architettura di principio del SAR è del tipo riportato in figura.Si ha un S/H che ha il compito di mantenere fisso il valore dell’ingresso per tutto il periodo di confronto.Il registro digitale (da cui il nome SAR: Successive Approximation Register) verifica l’uscita del comparatore (che confronta la tensione incognita con quella generata da un DAC comandato dal SAR stesso). Se nel confronto Vin è maggiore della tensione impostata il peso attribuito in quel momento viene mantenuto altrimenti tolto.

Nella soluzione in tecnologia bipolare due sono gli elementi di debolezza: necessità di un S/H e dissipazione di potenza relativamente alta.

Il DAC bipolare impiegato poteva essere quello della figura in alto: diversi generatori di corrente, stabiliti attraverso una rete R-2R e commutati verso le uscite.L’avvento della tecnologia CMOS ha consentito di semplificare notevolmente il layout del dispositivo.Con i MOS possono essere realizzati efficienti switch. Per i bassi assorbimenti di corrente coinvolti nel pilotaggio, i pesi possono essere stabiliti con reti di condensatori anziché resistori.Meglio dei resistori, i condensatori possono essere più facilmente regolati nel valore non essendo dipendenti dal processo di drogaggio ma solo dal “disegno” delle loro armature (vedere come sono fatti i condensatori MOS). Inoltre, un array di condensatori consente di “memorizzare” il valore di tensione incognita: possiamo implementare direttamente con essi l’operazione S/H.

I vantaggi dell’uso di una tecnologia CMOS sono quindi: implementare direttamente il S/H. layout più semplice e di dimensioni minori (rispetto a bipolare+R-2R) consumo decisamente minore della soluzione bipolare aggiunta di nuove funzionalità: non solo S/H ma anche PGA: amplificatori a guadagno programmabile (capacità commutate) ingresso differenziale guadagno controllato dal valore di tensione di riferimento.

Vale la pena di sottolineare questo ultimo punto. Nei SAR bipolari la tensione di riferimento esterna poteva essere data entro una dinamica relativamente limitata.In tecnologia CMOS il valore di riferimento può andare da decimi di Volt a una decina di Volt. Con una dinamica così ampia la versatilità del componente è notevolmente aumentata. Se per esempio fisso Vref=4.096 V, con un 12 bit ho LSB=1 mV. Se pongo, per lo stesso dispositivo, invece Vref=0.1 V ho LSB=24 μV ! Con una risoluzione del genere, con un layout molto curato del circuito, potrei far a meno di un amplificatore del segnale di ingresso.Non da ultimo, i ridotti consumi e dimensione hanno permesso l’integrazione di ADC nei microcontrollori.

Lo schema del circuito a ridistribuzione di carica è riportato in figura.Nel periodo di campionamento SIN e SC sono chiusi.TUTTI i condensatori si caricano al valore VIN di ingresso.Terminato il periodo di campionamento SIN e SC vengono aperti e si comincia il confronto con i diversi pesi di VREF.È opportuno osservare che quando SIN e SC sono aperti, la carica accumulata da ciascun condensatore viene MANTENUTA. La rete di condensatori è un sistema lineare e possiamo applicare il principio di sovrapposizione degli effetti: un contributo è quello memorizzato con VIN, mentre un secondo contributo è quello che viene dagli switch (VREF o GND).Se annullo il contributo degli switch, la carica memorizzata con VIN rimane su ogni condensatore perché sono tutti condensatori in parallelo caricati a VIN ! Questo significa MANTENIMENTO (HOLD) ed è la caratteristica intrinseca dei SAR CMOS.Alla sovrapposizione degli effetti devo aggiungere il fatto che quando colleghiamo uno dei condensatori a VREF e altri a GND si ha, con essi, una partizione della VREF stessa: regolando i valori dei condensatori secondo potenze di 2 posso stabilire fattori di partizione che vanno da un minimo VREF/2N a un massimo VREF/2 con passi tutti uguali.

Il funzionamento è molto semplice.Il primo confronto è fatto collegando a VREF il condensatore più grande (a sinistra della figura precedente). Gli altri a GND.In questo modo il contributo di VREF è dimezzato verso il comparatore. Ad esso si sovrappone il valore VIN mantenuto in memoria, come carica, dal condensatore.All’ingresso (+) del comparatore giungerà allora la tensione VREF/2 - VIN che sarà confrontata con 0 V. Il confronto allora è come: VIN maggiore o minore di VREF/2 !!Se l’uscita del comparatore è alta il condensatore MSB rimane collegato a VREF altrimenti lo si collega a GND. Si trasmette lo stato del comparatore che rappresenta lo MSB.Si passa allora alla commutazione del secondo condensatore (C/2) collegandolo cioè a VREF. Si hanno i due casi di figura a seconda della situazione precedentemente incontrata per lo MSB. Si nota che ora il confronto è con ¾ VREF o ¼ VREF, esattamente secondo pesi a potenza di 2 sovrapposti o meno al peso precedente.E così via fino al condensatore più piccolo.Ad ogni confronto l’ADC trasmetterà il bit di peso sempre più basso: dallo MSB allo LSB.I punti critici del sistema si hanno all’inizio e al termine della conversione. Nel primo, durante il periodo di campionamento il segnale deve essere costante entro ¼ LSB. Nel secondo si ha il confronto col valore più basso di tensione VREF molto stabile.

I condensatori “pesati” sono realizzati come array di condensatori tutti uguali e pari a uno “unitario”.

L'attuale qualità della litografia, nonché dello spessore dell'ossido rendono ben “matchati” i rapporti dei diversi condensatori.

Quanto concluso nelle pagine precedenti porta ad alcune osservazioni pratiche che riguardano il problema dell’interfacciamento che non deve essere sottovalutato.Ovviamente, vi potrà essere la necessità di filtrare il segnale proveniente dall’esterno in modo da limitare la banda di interesse e attenuare ogni fenomeno di aliasing.Il convertitore A/D deve essere pilotato correttamente affinché riusciamo da esso a ottenere campioni che abbiano senso nella conversione del segnale di ingresso.Sarà probabilmente necessario un buffer per risolvere i problemi di adattamento. Il filtro potrà essere integrato nello stesso circuito amplificatore.Vediamo da cosa può originarsi un problema di errata conversione a causa di un errato adattamento.

La figura mostrata è tratta dal datasheet dello MCP3202, convertitore SAR a 12 bit della Microchip.Non ci stupiamo della presenza di una capacità equivalente di ingresso (20 pF nel caso dello MCP3202) ma non dobbiamo dimenticarci né del valore finito della resistenza dello switch di campionamento né del valore della resistenza della sorgente connessa all’ADC.Se il valore di quest’ultima è trascurabile, la costante di tempo di carica dei condensatori durante il campionamento è pari a 20 ns.Qual è il valore minimo per il periodo di campionamento?Cosa accadrebbe se campionassimo con un tempo troppo basso?

Il condensatore totale di campionamento si caricherà secondo una legge esponenziale. Dopo un periodo T il valore di d.d.p. VC raggiunto ai capi del condensatore darà luogo a un errore relativo εrel rispetto al valore vero VIN che segue la legge exp(-ΔT/).Questo errore relativo ci permette di calcolare l’accuratezza effettiva che raggiungeremmo convertendo il valore VC campionato in confronto al vero valore che dovremmo convertire. Si nota che sono necessarie almeno 9 costanti di tempo perché si riesca a raggiungere l’accuratezza che l’ADC stesso consente (12 bit). Nella tabella sono riassunti i casi in cui si usino periodi di tempo diversi rispetto a 9.

Nel caso dell’MCP3202, il periodo di campionamento è svolto in 1.5 periodi di clock.Se fCK fosse pari a 2 MHz il periodo di campionamento sarebbe pari a 750 ns, ampiamente al di sopra del limite di 9 = 180 ns.Si comprende allora il grafico in cui viene riportata la frequenza massima di clock del dispositivo in funzione della resistenza della sorgente.Si nota che oltre un certo valore, la resistenza di sorgente non può essere più trascurata e la frequenza di clock deve essere mantenuta a un valore più basso affinché il campionamento del segnale abbia un’accuratezza che rientri nei 12 bit di risoluzione del convertitore.Due sono le possibili soluzioni al problema: diminuire il valore della resistenza di sorgente mediante l’impiego di un buffer; oppure diminuire la frequenza di clock dell’ADC, seguendo quanto dettato dalle curve del grafico qui riportato.

In questa figura è riportato lo schema equivalente dell'ADC SAR integrato nel uC LPC1769 simile a quello usato nelle esercitazioni.Si noti la somiglianza con quanto visto prima.Ri1 rappresenta la resistenza on dello switch del multiplexer di ingresso. È indicato come resistore “variabile” perché il suo valore dipende dalla temperatura (e dal processo di fabbricazione).Ri2 rappresenta la resistenza on del comparatore. È indicato come resistore “variabile” perché il suo valore dipende dalla temperatura (e dal processo di fabbricazione).C1 e C2 sono condensatori parassiti, mentre C3 è la capacità totale del sistema.Rispetto all'MCP3202 abbiamo un valore 10 volte più basso → la frequenza di clock potrà essere 10 volte più elevata. Infatti, arriviamo a 13 MHz contro il MHz del dispositivo visto prima.

Vengono qui riportati un po' di riferimenti utili ad approfondire la conoscenza degli ADC.