Universidad nacional mayor de san marcosFacultad de Ingeniera Electrnica y Elctrica

UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS

FACULTAD DE INGENIERA ELECTRNICA Y ELCTRICA

INFORME PREVIO N 3LABORATORIO:Microelectrnica.

PROFESOR :Ing. Rubn Alarcn Matutti.

TURNO

: lunes 8-10pmALUMNOS

CDIGO

LOPEZ LUJAN JULIO CESAR

02131025HUANCA AYMA JESUS

08190014

Ciudad Universitaria, 02 de junio del 2014

INFORME FINAL

Se implementar el prototipo demostrativo considerando un nmero de entradas o bits por entrada adecuado, de forma que se corrobore el diseo general realizado en el informe previo.

Realizar el layout de la pregunta obligatoria (N 4).

De las preguntas (N 1, N 2, N 3), realizar el LAYOUT, como mnimo para DOS preguntas.

1. Disee un circuito divisor para nmeros en binario natural: A(2n)/B(n bits). Para los diseos considere las posibilidades:Diseo slo con circuitos combinacionales (sin reloj).El divisor diseado es un divisor completo, el cual consta de las siguientes etapas: Restador, Cociente Q y residuo (r1, r0).Vamos a disear el divisor 4bits/2bits con un circuito combinacional partiendo del siguiente diagrama de bloques:El diagrama de bloques representa en el fondo el proceso de la divisin tal como la conocemos.

El bloque base es un restador de 5 entradas y 3 salidas:

El funcionamiento de este se describe a continuacin:

Si entonces Si no Para

Para

Para

Cada circuito implementado de DSCH sera:Cociente Q

Residuo

Residuo

El bloque principal quedara de la siguiente manera:

El diseo general del divisor binario seria la agrupacin de cuatro bloques principales:

Simulacin en DSCH

Se muestra la divisin de:

B=11 y d=3 entonces Q= 3 y r= 2

B=10 y d=3 entonces Q=3 y r=1

B=8 y d=3 entonces Q=2 y r=2Simulacin en Microwind

Se muestra la divisin de:

B=7 y d=1 entonces Q=7 y r= 0

B=6 y d=1 entonces Q=6 y r=0

B=5 y d=2 entonces Q=2 y r=1

B=4 y d=2 entonces Q=2 y r=0Frecuencia mxima de operacin: 98 MHz

2. Disee un circuito que permite clasificar sus entradas segn su magnitud numrica, es decir un circuito de ordenacin (sorter) de 4 entradas cada entrada tiene 3 bits (0 hasta 7).

Planteamiento

Disearemos el sorteador de 4 nmeros con 3 bits cada uno, en la salida saldrn dichos nmeros ordenados de mayor a menor. Plantearemos el problema con bloques:

Este es el bloque base, tiene por entrada dos grupos de 3 bits c/u en paralelo, llammosle A y B, y por salidas otros 2 grupos de 3 bits que corresponden a A y B, dependiendo, porque el bus de arriba pertenece al de mayor valor y al bus de abajo el siguiente.

En base a un arreglo de estos bloques implementaremos el sorteador para 4 entradas (con sus 3 bits c/u)

Desarrollo

Disearemos el circuito del bloque base:

Cuando B es mayor que A la salida del comparador estar en alto, para otros casos estar en bajo. Disearemos el comparador.

Sabemos que este comparador de orden 0 (1 bit) tiene la siguiente expresin booleana:

Para orden 1 es:

Y as sucesivamente para el orden ensimo:

Pero necesitamos el orden 2

Implementamos en DSCH el circuito del comparador:

Lo unimos al bloque base:

Y en base al bloque base hacemos el arreglo ya planeado lneas ms arriba

3. De los circuitos en las figuras ( del texto del curso):

5.29, 5.30, 5.31, 5.32, 5.34, 5.35, 5.36, 5.37

Escoger 01 circuito como mnimo. Entender y describir en su informe previo el funcionamiento de los circuitos y hacer el correspondiente LAYOUT de UNO como mnimo, simular y verificar su funcionamiento en Microwind con las consideraciones necesarias que validen su layout.FIGURA 5.29

Multiplicador en matriz

Consiste en un procedimiento igual al que hacemos al multiplicar a mano, es un multiplicador paralelo, el multiplicando y el multiplicador forman una serie de productos parciales que se irn sumando hasta obtener el resultado final, el producto.

Como se observa en la figura la multiplicacin est formada por la suma de tantas filas como bits tenga el multiplicando(m) y cada fila tendr tantos productos parciales como bits tenga el multiplicador(n).

Respecto al retardo, en el peor de los casos, ser el de la suma de m ms la suma final de los dos ltimos productos parciales de n bits. Esto mejorar al cambiar la estructura RCA de la ltima final por un sumador ms rpido como un CLA.

Este diseo se basa en un bloque principal, que es el Full-Adder, a continuacin explicamos su implementacin en DSCH.BLOQUE FULL - ADDERSabemos que sus ecuaciones lgicas son:

Para realizar la red general del multiplicador de 4x4 bits utilizamos la representacin en smbolo del bloque principal Full Adder y es en base a este que armamos toda la red del multiplicador.

Diseo en Dsch del multiplicador en matriz de 4x4:

Se observa en la simulacin el caso de 5x2 resultando en la salida 10, es correcto el funcionamiento.

Diagrama de tiempos en DSCH

Se muestra la multiplicacin de:

A=12 y B= 2 entonces P= 24 A=8 y B=2 entonces P=16Diagrama de tiempos en microwind

Se muestra la multiplicacin de: A=5 y B=7 entonces P=35FIGURA 5.37

Pre-escalador modulo dual

La Fig. 5.37 muestra la implementacin de un pre-escalador de modulo dual con dos mdulos de divisin: 64/65 y 128/129.

Consta de dos contadores:

El primero est formado por tres biestables D (DFF) y puertas NAND. Se trata de un contador sncrono que divide por 4 o 5 dependiendo de la seal de control MC.

El segundo contador est formado por una cadena de cinco biestables T (construidos a partir de biestables DFF con la salida Q realimentada a la entrada D) que realizan una divisin fija por 32.

La seal SW se utiliza para seleccionar el modulo 128/129 o 64/65 y dentro de cada modulo, la seal Mode selecciona una de las dos opciones N o N+1.

El contador sncrono funciona a la mxima frecuencia, la de entrada, mientras que el contador asncrono funciona con una frecuencia menor (4 o 5 veces ms pequea), por lo que su diseo no es tan crtico.

En el caso del contador sncrono se ha optado por una implementacin mediante lgica TSPC modificada, contemplndose dos opciones: realizar la funcin NAND externamente o integrar la funcin NAND en la estructura del biestable. El contador asncrono se realiza mediante biestables D TSPC normales basados en la lgica explicada en el apartado anterior.

El circuito implementado con la primera opcin, con las puertas lgicas NAND externas a los biestables, llega a operar correctamente a una frecuencia mxima de 1,5 GHz, mientras que la segunda opcin basada en biestables LFF alcanza los 1,8 GHz.

Implementacin en DSCH

Diagrama de tiempos en DSCHHSW ="0"Clock = 166.67 GHz

Fout = 106 MHz

HSW ="1"Clock = 166.67 GHz

Fout = 50 MHz

Diagrama de tiempos en Microwind

4. Pregunta obligatoria:

Disear el circuito digital y hacer su LAYOUT, el cual se muestra y con la siguiente especificacin:

La entrada IN puede cambiar en cualquier instante, no se conoce su valor inicial ni se puede predeterminar.

Cuando A=1 cada cambio de IN hace que T cambie de valor el cual se mantiene hasta un nuevo cambio de IN.

Si cambia A=0 entonces el prximo cambio de IN hace que F cambie de valor que se mantiene hasta un siguiente cambio de IN.

Al inicio asumir que A=0 y se tiene una entrada RESET para T=0, F=0

Procedimiento: Hacer la descripcin VHDL y simular en QuartusDescripcin en VHDL

Simulacin en Quartus

Obtener el diagrama de estados y el circuito equivalente FSM desde el Quartus.

Como podemos apreciar en el circuito general se necesitan flip-flops tipo D con una entrada de habilitacin, los cuales no estn disponibles en la librera de DSCH, por lo que procedemos a crear nuestro propio flip-flop tipo D. Como se aprecia en la figura este flip flop D est constituido por un registro D cuya entrada depende de los valores de salida del multiplexor, a su costado se observa su smbolo resultante creado por nosotros en DSCH. El circuito equivalente FSM (flip flops y puertas lgicas) simular en DSCH.

Desde DSCH obtener el layout automtico en Microwind y verificar su funcionamiento.

5. Pregunta obligatoria:

Para los circuitos que se pide disear en las preguntas anteriores y que se ha realizado su layout, evale la TESTABILIDAD del principal bloque constitutivo.

Considere el modelo STUCK-AT-0, STUCK-AT-1, o el modelo STUCK-OPEN, STUCK-ON.Para evaluar la testabilidad del circuito SORTER u Ordenador, bastar realizar la testabilidad de su bloque constitutivo.

LneasCantidad

INPUT4

OUTPUT1

NODOS INTERNOS4

TOTAL9

Ahora usaremos el mtodo de fallos por bloqueo stuck at 0 y stuck at 1, para cada nodo interno se calcular un vector de manera que tome el valor deseado y su valor se propague hasta la salida para poder detectar posibles errores.

sto se realiza tanto para valores 1(posible stuck at 0) y para valor 0 (posible stuck at 1).

Los resultados se muestran en las siguientes tablas:NodoStuck at 0Stuck at 1

Vector de entradaSalida correctaVector de entradaSalida correcta

IN_1IN_2IN_3IN_4OUTIN_1IN_2IN_3IN_4OUT

J1000101000

1001101011

1010001101

1011101111

K0010101000

0110101010

1010101101

1110001110

L01101XX010

10101XX010

M01100XX01X

10101XX010

Agrupando los vectores iguales y resumiendo obtenemos la tabla de fallos detectados:

IN_1IN_2IN_3IN_4

1000

1001

1011

0010

0110

1010

0110

1010

0100

0101

0111

Bloque base

BLOQUE BASE

0

0

ORDEN

A: 3bits

B: 3bits

El mayor

El 2do

A

B

C

D

1ro

2do

3ro

4to

A