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SisElnF5 12/21/01

MZ 1

21-Dec-01 - 1 SisElnF5 - MZ

Ingegneria dell’Informazione

Modulo

SISTEMI ELETTRONICI

F – CIRCUITI COMBINATORI E SEQUENZIALIF5 – Trend tecnologico e famiglie logiche

» Trend tecnologico dell’elettronica digitale» Famiglie logiche cablate: parametri e prestazioni» Componenti per logca programmabile: celle base, parametri e

prestazioni» Flusso di progetto per le logiche programmabili


Obiettivi del gruppo di lezioni F

– Circuiti combinatori» Cosa sono e come si realizzano semplici circuiti combinatori» Analisi del comportamento dei circuiti combinatori con il modello

resistenza-interruttore» Derivazione di semplici funzioni logiche

– Circuiti sequenziali» Come si realizza un circuito digitale con memoria» Esempi di flip-flop e registri» Comportamento dinamico dei flip-flop» Esempi di circuiti sequenziali: registri, contatori, shift» Analisi di macchine a stati finiti (FSM)

– Trend tecnologico e famiglie logiche» Evoluzione della tecnologia e famiglie logiche


Obiettivi di questa lezione (F5)

» Analisi del trend tecnologico come complessita’ di integrazione» Panoramica delle principali famiglie logiche cablate» Parametri di progetto (livelli, correnti, ritardi, consumi, etc..)» Famiglie per la logica programmabile ( celle base, complessita’,

prestazioni, I/O)


TREND TECNOLOGICO 1

I CIRCUITI BASE SONO INSERITI IN CIRCUITI INTEGRATI (CHIP)

LA TECNOLOGIAHA PERMESSO DIINTEGRARESEMPRE UNMAGGIORNUMERO DIDISPOSITIVI(“SWITCH”) INOGNI CHIP

1K

10K

100K

1M

10M

100M

70 75 80 85 90 95

MEMORIE

16K

4M1M

256K

64K

16M

64M

uPROCESSORI 8080

8086

80386

80486PENTIUM

Anno

N. di dispositivi


TREND TECNOLOGICO 2

MEDIAMENTEOGNI ANNORADDOPPIA ILNUMERO DIDISPOSITIVIINTEGRABILI INUN UNICO CHIP(LEGGE DIMOORE)

1K

10K

100K

1M

10M

100M

70 75 80 85 90 95

MEMORIE

16K

4M1M

256K

64K

16M

64M

uPROCESSORI

8080

8086

80386

80486PENTIUM

Anno

N. di dispositivi


FAMIGLIE LOGICHE 1

LA DENSITA’ DI INTEGRAZIONE (numero di dispositivi per chip) E’ USUALMENTEINDICATA COME:

DA 2 A 200 DISPOSITIVI �� SSI (SMALL SCALE INTEGRATION) (65’-70’)

DA 200 A 2K DISPOSITIVI �� MSI (MEDIUM SCALE INTEGRATION) (70’-75’)

DA 2K A 20 DISPOSITIVI �� LSI (LARGE SCALE INTEGRATION) (75’ – 85’)

DA 20K A 1M DISPOSITIVI �� VLSI (VERY LARGE SCALE INTEGRATION) (85’- )

OLTRE 1M DISPOSITIVI �� ULSI (ULTRA LARGE SCALE INTEGRATION) (90’- )

FINO ALL’INIZIO DEGLI ANNI OTTANTA I CIRCUITI INTEGRATI ERANOPROGETTATI SOLO PRESSO POCHE “FABBRICHE DI SILICIO” (SILICONFOUNDRY)

OGGI GLI STRUMENTI (TOOL) CAD PERMETTONO ANCHE ALLEPICCOLE E MEDIE IMPRESE DI PROGETTARE CIRCUITI INTEGRATISPECIFICI (ASIC – APPLICATION SPECIFIC INTEGRATED CIRCUIT)

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FAMIGLIE LOGICHE 2

LE PRINCIPALI FUNZIONI LOGICHE SONO STATE“STANDARDIZZATE” DAI VARI COSTRUTTORI, IN MODO DA POTERINTERCAMBIARE CHIP PROVENIENTI DA DIVERSE FOUNDRY:

ESEMPI DI CIRCUITI SSI E LORO SIGLA

6 NOT �� 04

4 AND A 2 INGRESSI �� 08

4 NAND A 2 INGRESSI �� 00

4 OR A 2 INGRESSI �� 32

2 FLIP FLOP DI TIPO D �� 74

2 FLIP FLOP DI TIPOJK �� 112

I COSTRUTTORI GARANTISCONO L’INTERCAMBIABILITA’ DEIDISPOSITIVI CON LA STESSA SIGLA (STESSO PIN-OUT,STESSE CARATTERISTICHE ELETTRICHE MINIME, ETC..)


ESISTONO DIVERSE VERSIONI DELLO STESSOCOMPONENTE A SECONDA DELL’UTILIZZO:

USO CIVILE �� FAMIGLIA 74

(TOLLERANZA SULLA TENSIONE DI ALIMENTAZIONE: 5% ;

TEMPERATURA DI FUNZIONAMENTO: - 40 + 85 C)

USO MILITARE �� FAMIGLIA 54

(TOLLERANZA SULLA TENSIONE DI ALIMENTAZIONE: 10% ;

TEMPERATURA DI FUNZIONAMENTO: - 55 + 125 C)

FAMIGLIE LOGICHE 3

ESISTONO POI FAMIGLIE DEDICATE AD USO AEROSPAZIALE(MAGGIORI TOLLERANZE DI FUNZIONAMENTO, TOLLERANZAALLE RADIAZIONI, ETC..)


FAMIGLIE LOGICHE 4OGNI TECNOLOGIA CON CUI SONO COSTRUITI IDISPOSITIVI HA CARATTERISTICHE STANDARDIZZATE PERPERMETTERE L’INTERCAMBIABILITA’ DEI COMPONENTI

ESEMPI DI TECNOLOGIE UTILIZZATE :

TTL STANDARD ��

TTL LOW POWER �� L

TTL SCHOTTKY �� S

TTL LOW POWER SCH. �� LS

ADVANCED TTL LS �� ALS

FAST TTL �� F

CMOS STANDARD �� C

ADVANCED CMOS �� AC

HIGH SPEED CMOS �� HC

HC TTL COMPATIBILE �� HCT

AC TTL COMPATIBILE �� ACT

LOW VOLTAGE HS CMOS�� LVC

EMITTER COUPLED LOGIC �� 10K

HIGH SPEED ECL �� 100K

BIPOLAR - CMOS �� BCT

ADVANCED BICMOS �� ABT


FAMIGLIE LOGICHE 5

OGNI COMPONENTE COMMERCIALE HA UNA SIGLAIDENTIFICATIVA UNIVERSALMENTE NOTA:

74 HCT 04

FAMIGLIA 74

COMPONENTE CON 6 NOT

TECNOLOGIA CMOSHCT


FAMIGLIE LOGICHE 6

QUALI SONO LE CARATTERISTICHE CHEDISTINGUONO LE VARIE FAMIGLIE LOGICHE?

��TENSIONE DI ALIMENTAZIONE

�TENSIONI DI INGRESSO E DI USCITA

�CORRENTI DI INGRESSO E DI USCITA

�VELOCITA’ (RITARDI DI PROPAGAZIONE)

�CONSUMO (POTENZA DISSIPATA)


FAMIGLIE LOGICHE��TENSIONE DI ALIMENTAZIONE

LE FAMIGLIE TTL RICHIEDONO UNA VAL = + 5 V,

LE CMOS HANNO UNA MAGGIORE TOLLERANZA ( VALCOMPRESA TRA +2 V E +6 V) (PERO’ LA VAL INFLUENZA IVALORI DI TENSIONE DI INGRESSO E DI USCITA)

LE FAMIGLIE ECL HANNO BISOGNO DI UNA ALIMENTAZIONENEGATIVA (- 4.5 V)

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FAMIGLIE LOGICHE��TENSIONI DI INGRESSO ED USCITA

LE TENSIONI DI INGRESSO ED USCITA SONO LEGATE ALLATRANSCARATTERISTICA DEI DISPOSITIVI.

Vout

Vin1 543

1

2

2

3

4

5

LS ALSASF

HCTACT C

HCAC

CMOS

TTL


FAMIGLIE LOGICHE��CORRENTI DI INGRESSO E USCITA

LE CORRENTI DI INGRESSO DEI DISPOSITIVI CMOSCMOS SONOTRASCURABILI ( < 1uA) SIA ALL’UNO CHE ALLO ZERO;

QUELLE DELLE FAMIGLIE TTLTTL SONO COMPRESE TRA - 0.1mA E -0.6mA ALLO ZERO LOGICO E POCHE DECINE DI MICROAMPERE ( <20uA) ALL’UNO LOGICO

LE CORRENTI DI USCITA SONO ELEVATE PER LE TTLTTL ALLO ZERO(8mA PER LA LS; 24mA PER LA F) MENTRE ALL’UNO POSSONOFORNIRE POCHISSIMI mA (-400 uA PER LA LS; -1 mA PER LA F)

LA SIMMETRIA DELLO STADIO DI USCITA DEI CMOSCMOS GENERA UNCOMPORTAMENTO SIMMETRICO DELLA CORRENTE ASSORBITA OEROGATA ALL’UNO E ALLO ZERO. IL COMPORTAMENTO E’QUELLO DI UNA RESISTENZA (Ron) COLLEGATA VERSO VAL OGND. VALORI TIPICI DI Ron SONO 1 KOHM PER LA C, 50 OHM PERLA HC(T) E 10 OHM PER LA AC(T)


FAMIGLIE LOGICHE��VELOCITA’ E CONSUMO

RITARDO DIPROPAGAZIONE DELLAPORTA BASE (GATE)Tpd (ns,typ)

Pd (mW/GATE @ 1MHz)10010

2

1

4

6

8

1030

40

00.1

TTL

AS

L

LS TTLORIGINALE

FALS

S

CMOS

AC

FACT

HC

C

ECL

100K10K

GaAs

10G

POTENZADISSIPATA DA UNGATE A 1 MHz


FAMIGLIE LOGICHE��INGRESSI NON CONNESSI

GLI INGRESSI NON USATI CHE POSSONO MODIFICARE LO STATOLOGICO DI UN CHIP (AD ESEMPIO L’INGRESSO DI RESET DI UN FF)DEVONO ESSERE COLLEGATI AL LORO VALORE UNO O ZERO INMODO APPROPRIATO.

GLI INGRESSI CHE NON HANNO EFFETTO (AD ESEMPIO GLIINGRESSI DI GATE NON USATI NELLO STESSO PACKAGE)POSSONO ESSERE LASCIATI NON COLLEGATI NELLA TTLTTL, MADEVONO ESSERE COLLEGATI A UNO O ZERO NEI CMOSCMOS. QUESTOPERCHE’ L’INGRESSO DEGLI INTERRUTTORI “COMPLEMENTARI”PUO’ PORTARSI AD UN LIVELLO PER CUI ENTRAMBI GLIINTERRUTTORI CONDUCONO (META’ DELLA DINAMICA)PROVOCANDO NOTEVOLI CORRENTI IN TUTTO IL CHIP (IN ALCUNICASI L’ECCESSO DI CORRENTE PUO’ PORTARE AL GUASTO DELDISPOSITIVO)


LOGICHE PROGRAMMABILIPLD

DALL’INIZIO DEGLI ANNI 80 SONO STATI PRODOTTI CIRCUITIINTEGRATI “PROGRAMMABILI” (PROGRAMMABLE LOGIC DEVICES- PLD -) , IN CUI L’UTENTE “PROGRAMMA” LE FUNZIONI LOGICHEDENTRO IL CHIP (HARDWARE PROGRAMMATO VIA SOFTWARE!!)

NEL CHIP ESISTONO ARRAY DI GATE (COMBINATORI E FF) CONLE INTERCONNESSIONI PROGRAMMABILI (IN MODO PERMANENTEO TEMPORANEO)

LE FUNZIONI LOGICHE SI BASANO SUL CONCETTO DEL WIRED-ORPER CUI L’OPERAZIONE LOGICA AVVIENE TRA TUTTI GLIINGRESSI CONNESSI


LOGICHE PROGRAMMABILIPLD

ESEMPIO DI PLD:

I2

I3

I4

I1

O1 O2 O3 O4

GLI INCROCI DELLEINTERCONNESSIONI SONOPROGRAMMABILIDALL’UTENTE

AND CABLATI O

RC

AB

LATI

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ESERCIZIO: PLD

CHE FUNZIONI REALIZZANO LE USCITE DELLA PLD?

I2 I3 I4I1 O1 O2 O3 O4

O1 = I2 I3 + I3 I4 ; O2 = I1 I4 + I1 I2 ; O3 = I1 I2 ; O4 = I2 I3 + I1 I4


LOGICHE PROGRAMMABILIFPGA

DALLE PRIME PLD AD OGGI L’INTEGRAZIONE HA PERMESSO DIREALIZZARE CIRCUITI LOGICI PROGRAMMABILI MOLTOCOMPLESSI. SI CHIAMANO FIELD-PROGRAMMABLE-GATE-ARRAY(FPGA) E STANNO PRATICAMENTE RIMPIAZZANDO I CIRCUITIREALIZZATI CON LE FAMIGLIE LOGICHE TRADIZIONALI.

CELLE LOGICHEPROGRAMMABILI

INTERCONNESSIONIPROGRAMMABILI

CELLE DI I/OPROGRAMMABILI



AD OGGI SONO DISPONIBILI SUL MERCATO FPGA CON DIVERSI MILIONI (!!!)DI GATE PROGRAMMABILI E CON DIVERSE CENTINAIA DI KBIT DI MEMORIA.

LAVORANO A CENTINAIA DI MHz CON PIU’ DI 500 PIN DI I/O !!

1.038.336851.968804344876.0964.074.387XCV3200E

614.400655.360804344518.4002.541.952XCV2000E

221.184294.912512247186.624985.882XCV600E

75.264114.68828411963.504214.640XCV200E

DISTRIB.RAM Bits

BLOCKRAM Bits

USER I/ODIFF I/OPAIRS

LOGICGATES

SYSTEMGATES

DEVICE


XC4000 Architecture

CLB

CLB

CLB

CLB

SwitchMa trix

ProgrammableInterconnect I/O Blocks (IOBs)

ConfigurableLogic Blocks (CLBs)

D Q

SlewRate

Control

PassivePull-Up,

Pull-Down

Delay

Vcc

OutputBuffer

InputBuffer

Q D

Pad

D QSD

RDEC

S/ RC ontrol

D QSD

RDEC

S/RC ont rol

1

1

F'G'

H '

D IN

F'G'

H '

D IN

F'

G'H'

H'

HFunc.Gen.

GFunc.Gen.

FFunc.Gen.

G4G3G2G1

F4F3F2F1

C4C1 C2 C3

K

Y

X

H1 DIN S/R EC



Xilinx XC4025



IL PROGETTO E LA PROGRAMMAZIONE AVVIENE MEDIANTESTRUMENTI CAD CON IL SEGUENTE DESIGN FLOW:

DESIGN ENTRY PRELAYOUT SIMULATION

LOGIC SYNTHESIS

SYSTEM PARTITIONING

FLOORPLANNING POSTLAYOUT SIMULATION

PLACEMENT

ROUTING CIRCUIT EXTRACTION

PROGRAMMING

Start

Finish

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CIRCUITI INTEGRATI ASIC 1

PER GRANDI VOLUMI DI PRODUZIONE E’ PREFERIBILE “COSTRUIRE” ILCIRCUITO CHE REALIZZA LE FUNZIONI VOLUTE (APPLICATION SPECIFICINTEGRATED CIRCUIT - ASICASIC)

IL PROGETTO E’ REALIZZATO CON STRUMENTI CAD SIMILI (ANCHE SE PIU’COMPLESSI) A QUELLI PER IL PROGETTO DI FPGA.

ESISTONO DIVERSI LIVELLI DA CUI SI PUO’ PARTIRE PER IL PROGETTO EDIVERSE SOLUZIONI TECNOLOGICHE; LA SCELTA TRA LE DIVERSEMETODOLOGIE E’ LEGATA AI

��COSTI DI SVILUPPOCOSTI DI SVILUPPO (strumenti CAD, stazioni di lavoro, progettisti),

��COSTI DI PRODUZIONECOSTI DI PRODUZIONE (costi non ricorrenti, costi per integrato)

��TEMPI DI SVILUPPOTEMPI DI SVILUPPO (tempo per il progetto e la validazione)

��TEMPI DI PRODUZIONETEMPI DI PRODUZIONE (i passi tecnologici per arrivare al circuito completo)



METODOLOGIA DI PROGETTO FULL CUSTOMFULL CUSTOM

��FULL CUSTOMFULL CUSTOM: SI PROGETTANO TUTTI I COMPONENTI NECESSARIPER LE FUNZIONI RICHIESTE (SW, R, C, ETC..), E LE LOROINTERCONNESSIONI;

�MASSIMA FLESSIBILITA’ NEL PROGETTO

�MASSIMA COMPLESSITA’ (E COSTO) DI PROGETTO

�MASSIMA COMPLESSITA’ DI VERIFICA

�MASSIMO TEMPO DI SVILUPPO

�MASSIMI COSTI NON RICORRENTI

�GIUSTIFICATO SOLO PER GRANDISSIMI VOLUMI E PERAPPLICAZIONI IN CUI NON ESISTONO (O SONO INCOMPLETE) LELIBRERIE DI CELLE



METODOLOGIA DI PROGETTO STANDARD CELLSTANDARD CELL

��STANDARD CELLSTANDARD CELL : SI PARTE DA UNA LIBRERIA DI CELLE(FF,CONTATORI, MPX, FULL-ADDER, ETC..) PROGETTATE DALLASILICON FOUNDRY E SI PROGETTA SOLO UTILIZZANDO LE CELLEDISPONIBILI E LE LORO INTERCONNESSIONI

�MASSIMA FLESSIBILITA’ NEL PROGETTO

�MEDIA COMPLESSITA’ (E COSTO) DI PROGETTO

�MEDIA COMPLESSITA’ DI VERIFICA

�MEDIO TEMPO DI SVILUPPO

�MASSIMI COSTI NON RICORRENTI (si devono eseguire tutti i passitecnologici previsti per il full custom)

�GIUSTIFICATO PER GRANDI VOLUMI E PER APPLICAZIONI IN CUIESISTONO LE LIBRERIE DI CELLE


CIRCUITI INTEGRATI ASIC 3STANDARD CELLSTANDARD CELL



METODOLOGIA DI PROGETTO GATE ARRAYGATE ARRAY

��GATE ARRAYGATE ARRAY: SI PARTE DA UN CIRCUITO INTEGRATO IN CUI ILCOSTRUTTORE HA GIA’ REALIZZATO UNA MATRICE DI SW ; SIPROGETTANO SOLO LE INTERCONNESSIONI TRA GLI SW,EVENTUALMENTE USANDO FUNZIONI DI LIBRERIA

�MEDIA FLESSIBILITA’ NEL PROGETTO

�PICCOLA-MEDIA COMPLESSITA’ (E COSTO) DI PROGETTO

�RIDOTTA COMPLESSITA’ DI VERIFICA

�MEDIO-MINIMO TEMPO DI SVILUPPO

�MEDI COSTI NON RICORRENTI (si parte da circuiti con gli SW gia’realizzati)

�GIUSTIFICATO PER MEDI VOLUMI E PER APPLICAZIONI IN CUI NONE’ NECESSARIO OTTENERE IL MASSIMO IN TERMINI DI PRESTAZIONI


CIRCUITI INTEGRATI ASIC 4 GATE ARRAYGATE ARRAY

Random Logic

MemorySubsystem

LSI Logic LEA300K(0.6 µm CMOS)

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RIUSABILITA’/MODULARITA’

�DATI I COSTI DI SVILUPPO DEI CIRCUITI ASIC SI CERCA, OVEPOSSIBILE DI RIUTILIZZARE FUNZIONI LOGICHE GIA’ DISPONIBILI DAALTRI PROGETTI

�OCCORRE ALLORA PENSARE DURANTE IL PROGETTO AL POSSIBILERIUTILIZZO DELLE FUNZIONI LOGICHE DEFINENDO INTERFACCE ESTANDARD CHE NE PERMETTANO UN SEMPLICE RIUTILIZZO

�E’ POSSIBILE ACQUISIRE ALL’ESTERNO PARTI/FUNZIONI LOGICHECHE REALIZZINO UN PARTICOLARE ALGORTIMO. IN QUESTO CASO SICOMPRA E SI SFRUTTA LA “PROPRIETA’ INTELLETTUALEPROPRIETA’ INTELLETTUALE” (IPIP)SVILUPPATA DA TERZE PARTI

�TRA LE IP SI POSSONO INSERIRE ANCHE LE PARTI PRINCIPALI (CORECORE)DI MICROPROCESSORI/DSP/MICROCONTROLLORI



INTEL PENTIUM (II) MICROPROCESSOR

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