筑波大学大学院博士前期課程

数理物質科学研究科修士論文　

MGy放射線耐性を持つ

2層埋込酸化膜構造 SOIピクセル検出器の開発研究

青柳　航

物理学専攻

2017年 2月　

筑波大学大学院博士前期課程

数理物質科学研究科修士論文

MGy放射線耐性を持つ

2層埋込酸化膜構造 SOIピクセル検出器の開発研究

青柳　航

物理学専攻

指導教員 金　信弘 印

概 要

SOIピクセル検出器は SOI(Silicon-On-Insulator)積層ウェハー技術を用いて，シリコン支持基板に SiO2の酸化膜を埋め込んだシリコンセンサーである．支持基板をセンサー層シリコンとし，CMOSプロセス用標準抵抗率シリコン基板の読み出し回路を一体型にした構造をしており，個々のトランジスタは絶縁層で完全に分離されている．これによって小面積ピクセル化，物質量の低下，コストの低下，読み出しの高速化・消費電力の低減・高い S/N比を実現できる．このように SOIピクセル検出器は様々な利点を有しているが，今後実用化する上で課

題としてあげられるのが放射線による TID効果 (Total Ionizing Dose)である．放射線によって酸化膜中に正孔が蓄積しトランジスタの特性を変えてしまうことがわかっている．この効果の補償として埋込酸化膜を２層にし，その間に電位を調整できる中間シリコン層（ミドルシリコン層）を作る 2層 SOI構造を導入した．このミドルシリコン層に電位を与えることで酸化膜の正の電荷を打ち消しトランジスタの TID耐性を高める事ができる．本研究ではトランジスタの電気的特性を系統的に測定できるテストサンプルを用いてガ

ンマ線 (100kGy)照射中の各端子にかけるバイアス電圧条件を変えてTID補償の依存性検証した．さらに高放射線耐性を目的に LDD濃度を上げたテストサンプルを用いて 2MGy

までの放射線に対する TID補償を検証した．またこれら検証の結果をふまえて LDD濃度変更と中間 SOI2層のバイアス制御方法の

変更によって高放射線耐性を目指した SOIピクセル検出器 FPIX3を設計し，ガンマ線照射後の動作検証を行い結果を評価した．

目 次

第 1章 序論 1

1.1 半導体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.1.1 エネルギーバンド構造 . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.1.2 p型半導体と n型半導体 . . . . . . . . . . . . . . . . . . . . . . . . 2

1.1.3 pn接合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.2 半導体デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

1.2.1 MOSFET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

1.2.2 半導体検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

1.2.3 半導体検出器の高エネルギー分野における応用 . . . . . . . . . . . . 9

第 2章 SOI検出器 12

2.1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.2 SOIピクセル検出器の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.2.1 SOI-CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.2.2 モノリシック型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.3 SOIピクセル検出器の課題と実用化に向けて . . . . . . . . . . . . . . . . . 14

2.3.1 バックゲート効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.3.2 センサー・回路クロストーク . . . . . . . . . . . . . . . . . . . . . 14

2.3.3 TID効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.4 2層 SOI構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.5 高エネルギー物理実験における放射線量 . . . . . . . . . . . . . . . . . . . 16

第 3章 照射中バイアス依存性 18

3.1 TrTEG8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.2 TrTEG8の測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

3.2.1 閾値電圧 Vth・トランスコンダクタンス gm . . . . . . . . . . . . . . 22

3.3 照射試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3.4 測定結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

3.4.1 照射中 Vsoi2による依存性 . . . . . . . . . . . . . . . . . . . . . . . 26

3.4.2 バイアス条件による依存性 . . . . . . . . . . . . . . . . . . . . . . . 29

第 4章 LDD濃度変更による放射線耐性向上 30

4.1 PMOSにおけるゲートエッジ特性変動 . . . . . . . . . . . . . . . . . . . . 30

4.2 PTEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

4.3 PTEGの測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

i

4.4 照射試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

4.5 測定結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

4.5.1 Vth変動と TID補償 . . . . . . . . . . . . . . . . . . . . . . . . . . 36

4.5.2 gm変動と TID補償 . . . . . . . . . . . . . . . . . . . . . . . . . . 37

第 5章 DSOIピクセル検出器 FPIX3の設計と評価 39

5.1 FPIX2の現状 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

5.2 FPIX3の設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

5.3 DAQシステム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

5.4 照射試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

5.5 放射線耐性評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

5.5.1 IV特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

5.5.2 ミドルシリコン電圧の決定方法 . . . . . . . . . . . . . . . . . . . . 49

5.6 赤外線レーザー応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

第 6章 結論 63

図 目 次

1.1 抵抗率 [Ω・m] [4] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.2 エネルギーバンド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

1.3 電子-正孔対生成再結合過程 . . . . . . . . . . . . . . . . . . . . . . . . . . 2

1.4 n型半導体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

1.5 p型半導体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.6 pn接合と逆バイアス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.7 MOSFET模式図 (NMOS) . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

1.8 MOSFET動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

1.9 ストリップ型検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.10 ピクセル型検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.11 LHC加速器と 4つの衝突点 [7] . . . . . . . . . . . . . . . . . . . . . . . . . 9

1.12 ATLAS[8] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.13 SCTの構造 [8] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.14 ILC加速器 [9] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.1 SOIピクセル検出器の模式図 [6] . . . . . . . . . . . . . . . . . . . . . . . . 12

2.2 BulkCMOSと SOI-CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.3 ハイブリッド型とモノリシック型 . . . . . . . . . . . . . . . . . . . . . . . 14

2.4 TID効果の概略図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.5 2層 SOI：2つの BOX層 (厚さ 158.7nm,156.0nm)に挟まれた中間 Si層を独立して電極として用いる (Lapis Semiconductor社提供) . . . . . . . . . . 16

2.6 高エネルギー物理実験における放射線量 . . . . . . . . . . . . . . . . . . . 17

3.1 TrTEG8layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.2 NMOS模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.3 測定環境の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

3.4 測定概略図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

3.5 リレー回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

3.6 閾値電圧 Vthの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

3.7 伝達コンダクタンス gmの定義 . . . . . . . . . . . . . . . . . . . . . . . . . 24

3.8 照射室内のサンプルの位置 . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

3.9 大きなリーク電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

3.10 トランジスタがオン・オフしない . . . . . . . . . . . . . . . . . . . . . . . 26

3.11 ガンマ線 100kGy照射後のVth変動と TID補償 . . . . . . . . . . . . . . . 27

3.12 ガンマ線 100kGy照射後のVth変動の分布 . . . . . . . . . . . . . . . . . . 27

iii

3.13 照射中 Vsoi2による BOX層の正孔分布の違い . . . . . . . . . . . . . . . . 28

3.14 照射後の gm変動の分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

3.15 バイアス条件による 100kGy照射によるVth変動の分布の違い . . . . . . . 29

4.1 照射量に対するVthの変動と TID補償 [14] . . . . . . . . . . . . . . . . . . 30

4.2 PMOS模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

4.3 PTEGチップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

4.4 NMOS・Vthのばらつき . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

4.5 NMOS・gmのばらつき . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

4.6 PMOS・Vthのばらつき . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

4.7 PMOS・gmのばらつき . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

4.8 PTEG照射の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

4.9 PTEG照射配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

4.10 TrTEG6・PTEGのVth変動と TID補償 . . . . . . . . . . . . . . . . . . . 37

4.11 TrTEG6・PTEGの gm変動と TID補償 . . . . . . . . . . . . . . . . . . . 37

5.1 FPIX2の IR応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

5.2 ガンマ線 500kGy照射した FPIX2のRSTV特性 . . . . . . . . . . . . . . . 40

5.3 FPIX2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

5.4 NMOS・PMOSのミドルシリコン層 . . . . . . . . . . . . . . . . . . . . . 41

5.5 FPIX2(左)と FPIX3(右)の 1ピクセルのレイアウト，FPIX3では 2つのNMOS(赤丸で囲った青と緑の構造物)と 4つの PMOS(赤丸で囲っていないもの)とを個別の SOI2層で覆っている． . . . . . . . . . . . . . . . . . . 42

5.6 FPIX2(左)と FPIX3(右)のデコーダー領域のレイアウト . . . . . . . . . . 42

5.7 FPIX3の全レイアウト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

5.8 FPIX3のピクセルレイアウトとピクセル回路 . . . . . . . . . . . . . . . . . 44

5.9 FPIX3用サブボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

5.10 SEABAS2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

5.11 DAQプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

5.12 照射中設置位置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

5.13 設置後の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

5.14 200kGy照射した FPIX3の IV特性 . . . . . . . . . . . . . . . . . . . . . . 47

5.15 500kGy照射した FPIX3の IV特性 . . . . . . . . . . . . . . . . . . . . . . 48

5.16 1MGy照射した FPIX3の IV特性 . . . . . . . . . . . . . . . . . . . . . . . 48

5.17 I/O領域の保護ダイオード . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

5.18 I/O領域のVsoi2によるVHB・VLBINの変動：200kGy . . . . . . . . . . 50

5.19 I/O領域のVsoi2によるVHB・VLBINの変動：500kGy . . . . . . . . . . 51

5.20 I/O領域のVsoi2によるVHB・VLBINの変動：1MGy . . . . . . . . . . . 51

5.21 NMOSのVsoi2を 0Vにした時のPMOSのVsoi2による平均ADCの変動：200kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

5.22 PMOSの Vsoi2を－ 15Vにした時の NMOSの Vsoi2による平均 ADCの変動：200kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

5.23 NMOSのVsoi2を 0Vにした時のPMOSのVsoi2による平均ADCの変動：500kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

5.24 PMOSの Vsoi2を-30Vにした時の NMOSの Vsoi2による平均 ADCの変動：500kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

5.25 NMOSのVsoi2を 0Vにした時のPMOSのVsoi2による平均ADCの変動：1MGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

5.26 PMOSの Vsoi2を-30Vにした時の NMOSの Vsoi2による平均 ADCの変動：1MGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

5.27 NMOSの Vsoi2を 0Vにした時の PMOSの Vsoi2による RSTV特性の変動：200kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

5.28 PMOSの Vsoi2を－ 8Vにした時の NMOSの Vsoi2による RSTV特性の変動：200kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

5.29 NMOSの Vsoi2を 0Vにした時の PMOSの Vsoi2による RSTV特性の変動：500kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

5.30 PMOSのVsoi2を－ 10Vにした時のNMOSのVsoi2によるRSTV特性の変動：500kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

5.31 NMOSの Vsoi2を 0Vにした時の PMOSの Vsoi2による RSTV特性の変動：1MGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

5.32 PMOSのVsoi2を－ 11Vにした時のNMOSのVsoi2によるRSTV特性の変動：1MGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

5.33 Vsoi2-pixN = 0，Vsoi2-pixP = 0の IR応答：1MGy . . . . . . . . . . . . 58

5.34 Vsoi2-pixN = -10，Vsoi2-pixP = -9の IR応答：1MGy . . . . . . . . . . . 58

5.35 Vsoi2-pixN = -8，Vsoi2-pixP = -11の IR応答：1MGy . . . . . . . . . . . 58

5.36 Vsoi2-pixN = -10，Vsoi2-pixP = -11の IR応答：1MGy . . . . . . . . . . 58

5.37 Vsoi2-pixN = -12，Vsoi2-pixP = -11の IR応答：1MGy . . . . . . . . . . 58

5.38 Vsoi2-pixN = -10，Vsoi2-pixP = -13の IR応答：1MGy . . . . . . . . . . 58

5.39 照射前の IR応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

5.40 1MGy照射前の IR応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

5.41 500kGy照射前の IR応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

5.42 200kGy照射前の IR応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

5.43 赤外線レーザー応答の逆バイアス電圧依存性 (11× 11)：200kGy . . . . . . 60

5.44 赤外線レーザー応答の逆バイアス電圧依存性 (3× 3)：200kGy . . . . . . . 60

5.45 赤外線レーザー応答の逆バイアス電圧依存性 (11× 11)：500kGy . . . . . . 61

5.46 赤外線レーザー応答の逆バイアス電圧依存性 (3× 3)：500kGy . . . . . . . 61

5.47 赤外線レーザー応答の逆バイアス電圧依存性 (11× 11)：1MGy . . . . . . . 62

5.48 赤外線レーザー応答の逆バイアス電圧依存性 (3× 3)：1MGy . . . . . . . . 62

表 目 次

3.1 TrTEG8・NMOSトランジスタのパラメータ . . . . . . . . . . . . . . . . . 19

3.2 PMOSトランジスタのパラメータ . . . . . . . . . . . . . . . . . . . . . . . 20

3.3 設定電圧 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3.4 設定電圧 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3.5 NMOS照射中設定電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

3.6 PMOS照射中設定電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

3.7 第 2照射室の線量率 [R/h]分布 . . . . . . . . . . . . . . . . . . . . . . . . 25

4.1 PTEG・NMOSトランジスタのパラメータ . . . . . . . . . . . . . . . . . . 33

4.2 PTEG・PMOSトランジスタのパラメータ . . . . . . . . . . . . . . . . . . 33

4.3 第 2照射室の線量率 [R/h]分布 . . . . . . . . . . . . . . . . . . . . . . . . 35

5.1 照射量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

5.2 各照射量に対する I/O領域での適正なVsoi2 . . . . . . . . . . . . . . . . . 50

5.3 各照射量に対するデコーダー領域での適正なVsoi2 . . . . . . . . . . . . . 52

5.4 各照射量に対するピクセル領域での適正なVsoi2 . . . . . . . . . . . . . . . 56

vi

第1章 序論

1.1 半導体

1.1.1 エネルギーバンド構造

シリコンや金属のような結晶構造を有する固体物質は固有のエネルギーバンド構造を形成している．量子力学によって原子核を取り巻く電子は離散的なエネルギー準位を取ることが示されている．しかし原子が規則的に並び結晶構造を形成している場合には，ポテンシャルエネルギーが近接の原子との重ね合わせになるため，連続的なエネルギー準位の幅ができる．これをエネルギーバンド構造という．バンド構造において電子が存在できるエネルギー帯を許容帯，電子が存在できない帯を禁制帯という．また絶対零度下で価電子によって完全に満たされた許容帯を価電子帯，価電子帯よりもひとつ高く，温度とともに電子が部分的に存在する許容帯を伝導帯という．伝導帯に存在する電子は同じ許容帯中の隣接原子の準位に移動することができるため電気伝導性が生じる．

図 1.1: 抵抗率 [Ω・m] [4]

この電気伝導性によって導体，半導体，絶縁体を大別することができる（図 1.1）．明確には定義できないが抵抗率が 10−6Ω・ｍ から 107Ω・ｍ 程度のものが半導体とされ，それよりも低いものが導体，高いものが絶縁体とされる．図 1.2a のように導体は価電子帯と伝導帯の間に禁制帯が存在しないため電子が簡単に伝導帯に励起し電気伝導性を持つ．それに対し絶縁体は禁制帯の幅が大きく（Eg～6eV)，熱的エネルギーでは電子が伝導帯に励起しないため電気伝導性を持たない．半導体は禁制帯の幅が小さい (Eg～1eV) ため熱的エネルギーでもわずかな電子が伝導帯に励起し，外部電場をかけると小さな電流が見られる．

1

図 1.2: エネルギーバンド

一般的な半導体物質にはシリコンやゲルマニウムがある．300K でのエネルギーギャップはそれぞれ 1.1eV, 0.7eV である．ゲルマニウムは比較的エネルギーギャップが小さく常温でリーク電流が大きくなってしまうため，冷却しながら使用しなければならないという欠点がある．それに対しシリコンは常温でもよく動作するため様々なデバイスで応用される．

1.1.2 p型半導体と n型半導体

価電子帯

伝導帯

熱や光による励起

再結合

擬似自由粒子

擬似自由粒子

電子

正孔

図 1.3: 電子-正孔対生成再結合過程

不純物を加えていない半導体のことを真性半導体という．一般に絶対零度における真性

2

半導体では電子が価電子帯を完全に満たしている．絶対零度から高い温度になると，その熱エネルギーを得た電子が価電子帯から伝導帯に励起する．この励起によって価電子帯に空いた電子の孔を正孔という．励起した伝導帯の電子と価電子帯の正孔は擬似自由粒子としてふるまい，電場に従って半導体中を移動し電流として観測されるため，電子と正孔をまとめてキャリアという（図 1.3）．この電子-正孔対の生成過程には熱以外にも光などの外部エネルギーを受けて生成される場合もある．最終的に励起した電子は外部の回路に接続されていないと熱や光を放出しながら価電子帯に脱励起し正孔と再結合する．真性半導体では電子と正孔の数は等しくなる熱平衡状態下にあり，キャリア密度も低い．そのため真性半導体は電子デバイスとしての用途は限定される．このキャリア密度の低さを解決するため，真性半導体に不純物をドープして一方のキャ

リア密度を高めたものを不純物半導体（外因性半導体）といい，電子の数が正孔よりも多いものを n型，正孔の数が電子よりも多いものを p型という．n型半導体は 4価の真性シリコン半導体にリン (P)のような 5価の原子をドープするこ

とで作られる．このドープした 5価原子をドナーという．4価の原子に対して 5価の原子は余分な外殻電子を持っており，この余分な電子はリン原子の束縛が弱いため容易に伝導帯に供出される．このときのエネルギーバンドを示したのが図 1.4である．ドナーをドープすると伝導帯よりわずかに低いドナー準位と呼ばれる新たなエネルギー準位が作られ，このドナー準位の電子はわずかなエネルギーでも伝導帯に励起できることを示している．したがって n型半導体の主なキャリアは電子である．

Si

Si

Si

Si

SiSi Si

Si

P

Si Si

Si Si

自由電子 伝導帯

価電子帯

ドナー準位励起

Pケイ素 リン 価電子

図 1.4: n型半導体

それに対し p型半導体は 4価の真性シリコン半導体にホウ素 (B)のような 3価の原子をドープすることで作られる．このドープした 3価の原子をアクセプターという．4価の原子に対して 3価の原子は外殻電子が足りないため，安定な 8個の外殻電子を持つためには近隣の共有結合から電子が供給され，そこに正孔ができる．このときのエネルギーバンドを示したのが図 1.5である．アクセプターをドープすると価電子帯よりもわずかに高いアクセプター準位と呼ばれる新たなエネルギー準位が作られ，わずかなエネルギーで価電子帯の電子がアクセプター準位に励起し，価電子帯に正孔ができることを示している．したがって p型半導体の主なキャリアは正孔である．

3

Si

Si

Si

Si

SiSi Si

Si

B

Si Si

Si Si

伝導帯

価電子帯

アクセプター準位

励起

Bケイ素 ホウ素 価電子

正孔

図 1.5: p型半導体

1.1.3 pn接合

p型半導体 n型半導体 p型半導体 n型半導体

伝導帯

価電子帯

フェルミ準位

伝導帯

価電子帯

V

V

空乏層

+++++++++

+++++++++

---------

---------

図 1.6: pn接合と逆バイアス

トランジスタやダイオードのような電子デバイスに使われる半導体は，単一の半導体ではなく複数の半導体を接合させて使われている．p型半導体と n半導体を接合したものをpn接合という（図 1.6）．pn接合面付近ではキャリア密度の急激な変化が存在する．そのため n型側の電子は接合面を通過し p型半導体へ拡散していく．電子が抜けてしまうためn型側のドナー原子は正イオン化する．接合面を通過した電子は p型の正孔と再結合するためアクセプター原子は負にイオン化する．逆に正孔も p型側から接合面を通過し n型側の電子と再結合する．この拡散現象が進むと n型側の正にイオン化したドナー原子と p型側の負にイオン化したアクセプター原子の間の内部電界が次第に大きくなり，やがて p型と n型のフェルミ準位が一致する状態でキャリア密度勾配と電気的ポテンシャルのつり合

4

いで拡散現象が平衡状態となる．ここで拡散現象が止まり，接合面近傍のキャリアが存在しない領域を空乏層という．この pn接合の内部電界の逆方向に逆バイアス電圧をかけると内部電界を弱めて空乏層の厚さを広げる方向に平衡状態をシフトできる．この空乏層に荷電粒子が入射し，空乏層内でエネルギーを落とすと電子正孔対を生成し

内部電界にしたがって各々逆方向にドリフトする．この電荷の移動により電荷が電極に誘起されることで電気信号として検出できる．この過程がシリコン検出器で用いられている．

1.2 半導体デバイス

シリコン半導体はダイオードやトランジスタなど電子工学の分野で幅広く用いられている．これはシリコンが不純物をドープすることで様々な電気伝導性を実現でき，キャリアを電子あるいは正孔にするという選択ができるため，目的の特性のデバイスを作成できるためである．トランジスタは主に増幅あるいはスイッチとして動作させるデバイスである．本研究ではトランジスタの１つであるMOSFET(Metal Oxide Semiconductor Field

Effect Transistor)を用いた．

1.2.1 MOSFET

MOSFETの構造は図 1.7である．シリコン半導体基板 (ボディ)にソース電極とドレイン電極を埋め込み，ボディシリコンとゲート電極を隔てるように酸化層GOX(Gate OXide)

を設けている．ゲート電極に電圧を付加することでGOX下の領域のキャリア密度を制御できる．ソースドレインと同じ型のキャリアをGOX下に誘因した状態ででソースドレイン間に電圧をかけると電荷がGOX下の層を通って流れる．ゲート電圧を変化させこの層(反転層う)の厚さを変えることで電流量を制御し，また空乏領域をつくることで電流を止めることができる．これがMOSFETの動作である．ボディが p型，ソース電極ドレイン電極が n型になっているものをNMOS，逆にボディが n型，ソース電極ドレイン電極が p

型になっているものをPMOSという．この２種類のMOSが存在するが，ここではNMOS

の動作原理（図 1.8）について述べる．

SourceN

BodyP

DrainN

GOX

Gate

図 1.7: MOSFET模式図 (NMOS)

5

+ + +

Vg Vd

- - -

Vg Vd

+ + + + +

Vg Vd

電流

蓄積領域蓄積領域 空乏領域 反転領域

電子

正孔

図 1.8: MOSFET動作原理

まずゲート電極に負の電圧をかけた場合，GOX層近傍の p型シリコンは電気的に誘引されて正孔が集まってくる．この時ソースドレイン間は絶縁され，ソースドレイン間に電圧をかけても電流は流れない (蓄積領域)．ここからゲート電圧を上げていき正の電圧になるとGOX層近傍の p型シリコンは電気的な反発で正孔が離れていきキャリアの存在しない空乏層が生じる．(空乏領域)．さらに電圧をあげていくと空乏層が広がり，GOX層近傍の p型シリコンのフェルミ準位が真性シリコンのフェルミ準位より大きくなることでGOX層近傍の p型シリコンが見かけ上 n型に反転する (反転層)．この反転層がソースドレイン間まで十分に広がることでソース電極とドレイン電極に電気的な通り道 (チャネル)

が形成されソースドレイン間の電圧にしたがって電流が流れる (反転領域)．この電流が流れ始める時の電圧を閾値電圧という．この閾値電圧を Vth，チャネル幅W とし，p型のボディに誘起される電荷量Qを，ゲート電圧 Vg，GOX層の電気容量Coxを用いて次のように表せる．

Q = WCox(Vg − Vth − V (x)) (1.1)

ここで V (x)はチャネル長 xに対するチャネル内の電圧降下である．電子の移動度を µeとするとドレイン電流 Idは速さ v = µeEの電荷Qの流れを表す．ここでチャネル間電場はE = dV (x)/dxと表せることを用いるとドレイン電流は次のように表せる．

Id = −µeQE = −µeWCox(Vg − Vth − V (x))dV (x)

dx(1.2)

次に (1.2)式を積分する．チャネルがソースドレイン間に十分に形成された (チャネル長 L)

6

とすると 0 ≤ x ≤ L，0 ≤ V (x) ≤ Vdであるので

Id = µeCoxW

L

((Vg − Vth)Vd −

V 2d

2

)(1.3)

また増幅機能を表す量として伝達コンダクタンス gmは次で与えられる．

gm =∂Id∂Vg

∣∣∣∣∣Vd=const.

=W

LµeCoxVd (1.4)

PMOSにおいても，構造が p型と n型を入れ替えたのみであるので主な動作原理は同じである．ただしキャリアが正孔であるためソースドレインの電位を反転させ，ゲート電圧を負にする必要がある．また電子と正孔では移動度が異なるためNMOSとPMOSはやや異なる特性を持つ．

1.2.2 半導体検出器

半導体の空乏層領域に荷電粒子が入射した際，荷電粒子はエネルギーを落としながらその軌跡に沿って電子-正孔対を生成する．生成した電子-正孔対は電極にかかっている逆バイアス電圧に従ってそれそれ逆方向にドリフトする．半導体検出器はこれらの電荷を収集し信号を増幅させて読み出す．電離箱のようなガス検出器と原理は同じであるが，シリコンなどの半導体はガスと比べて電子-正孔対の生成に必要なエネルギーが低く，センサー部を薄くできるためエネルギー分解能が高い．CMOS技術を用いて微細加工も用意で位置分解能も高い．このため高エネルギー分野において半導体検出器は重要な役割を担っている．半導体検出器は主センサー部の電極の形状によって二つにわけられる．線状の電極を等

間隔に配置したストリップ型検出器と点状の電極を格子状に配置したピクセル型検出器である．ストリップ型検出器は，LHCのATLAS実験で用いられた SCTなど高エネルギー分野

で多く用いられてきた半導体検出器である．図 1.9が n型センサー基板に p+の電極を並べたストリップ型検出器の概略図である．この pn接合に対して逆バイアスをかけることで空乏層が広がる．荷電粒子が空乏層内に入射することで生成された電子-正孔対を電極から検出し読みだすことで位置情報が得られる．ただしストリップ型検出器が一つだけでは一次元の位置情報しか読み出せないため，一般にもう一つストリップ型検出器を角度を変えて配置し 2層にすることで 2次元の情報を得ることができる．ストリップ型検出器の最大の利点は大面積化をしても読み出し回路のチャンネル数を抑えることができエレクトロニクスや機械的な構造の複雑さを低減できることである．しかし入射粒子が多くなってくると複数の電極で信号を同時に検出する確率が増え，粒子の通過位置を一意的に決めることができないという欠点がある．ピクセル型検出器も電極からセンサー層に向けて空乏層が広がり生成した電子正孔対

を収集する構造であるがストリップ型検出器とは違い電極が格子状に配置されている (図1.10)．個々の電極に読み出し回路を設けているので多量の入射粒子がセンサーを通過した

7

センサー層(n)

電極(p+)

図 1.9: ストリップ型検出器

際に，センサー電極がそれそれ独立して二次元の位置情報を読みだすことができるため信号の重なりが起きづらい．また，ストリップ型検出器よりも優れている点として電極サイズが小さいためノイズが少なく S/N比が良く，設計によっては低物質量化が可能である．

センサー層(n)

電極(p+)

図 1.10: ピクセル型検出器

8

1.2.3 半導体検出器の高エネルギー分野における応用

LHC(Large Habron Collider)

LHC(大型ハドロン衝突型加速器)は欧州素粒子研究所 (CERN)に建設され，2008年 9

月から稼働を始めた世界最大の加速器である．陽子陽子を衝突させる加速器であり全周約27kmのシンクロトロン加速器である．現在は従来の重心系エネルギー 8TeVから 13TeV

にアップグレードされ，将来的には設計値の 14TeVに増強される．

図 1.11: LHC加速器と 4つの衝突点 [7]

LHCには ATLAS，ALICE，CMS，LHCbの 4つの検出器が配置されている．ここではATLASについて述べていく．ATLAS(A Toroidal LHC ApparatuS)はヒッグス粒子やダークマターを構成する粒子の探索研究を目的とした汎用型検出器である．ATLASはいくつかの検出器が層状に設置され，粒子の飛跡，運動量，エネルギーを測定することができる．その内最内層の 2ヶ所に半導体検出器が使われている．SCT(Semi Conductor Tracker)は ATLASに設置されたシリコン半導体マイクロスト

リップ型飛跡検出器である．n型半導体基板にストリップ状の p型電極を埋め込んで作成されている．ストリップ間隔は 80µmでモジュール (幅約 6cm)当たり 768本の読み出しストリップを備えている．二次元の位置情報を得るために同形状のストリップ面を 40mrad

角度を変えて二層にしている．ATLASにはさらにピクセル型半導体検出器が配置されている．ピクセル電極は SCTの

ストリップ間隔よりも狭く，より高精度に位置情報を読み出せるため，SCTよりも内側に配置されている．このピクセル検出器は読み出し回路層とセンサー層の二つの基板のそれぞれの電極を金属バンプによって接着するハイブリッド型ピクセル検出器になっている．これによって高い耐放射線を備えているがバンプボンディングによる高コストや金属バンプによる位置分解能の限界がある．

9

図 1.12: ATLAS[8]

図 1.13: SCTの構造 [8]

10

ILC(International Linear Collider)

ILCは国際協力によって設計開発が進んでいる現在構想中の線形加速器である．全長が30kmあり，重心系エネルギー 500GeVの電子陽電子衝突を 1秒間に 14000回行うことができる．将来的に重心系エネルギーを 1TeVにまでアップグレードする計画である．現在ILCに設置される検出器には ILDと SiDの二つの検出器がある．

図 1.14: ILC加速器 [9]

11

第2章 SOI検出器

2.1 概要

84nm

158.7nm

46.7nm

156.0nm

260μm

図 2.1: SOIピクセル検出器の模式図 [6]

SOI(Silicon On Insulator)技術は 2005年に KEK測定器開発室と筑波大などの研究グループと立ち上げ，最近は科学研究費助成事業の新学術領域研究「３次元半導体検出器で切り拓く新たな量子イメージングの展開」（平成 25～29年度）で開発を進めている．SOI

ピクセル検出器はセンサーとして高抵抗率シリコンを用い，その支持基板の上に酸化シリコン (SiO2)の絶縁膜BOX(Buried OXide)を介して，絶縁膜上にトランジスタを埋め込んだ構造をしている．個々のトランジスタは絶縁層で完全に分離されており，金属ビアを通して絶縁層を貫通してセンサーとトランジスタ電極をつなげている．センサー電極は pn

接合されてセンサー基板側に空乏層が形成されており，バックバイアス電圧をかけることでさらに空乏層を広げる．その空乏層に荷電粒子が入射し電子正孔対を生成すると電場に従ってセンサー電極に電子正孔対が収集されシグナルとして検出される．どのセンサー電極が読み出されるかで荷電粒子の通過した位置を特定できる．

2.2 SOIピクセル検出器の利点

2.2.1 SOI-CMOS

従来のCMOSプロセスであるBulkCMOSはウェル層にトランジスタを設けており，個々のトランジスタはトランジスタ間の pn接合における空乏層によって絶縁されている．そ

12

pn

nn p p

酸化膜

npn n p p

bulk CMOS SOI-CMOS

NMOS NMOSPMOS PMOS

図 2.2: BulkCMOSと SOI-CMOS

のため完全な電気的な分離ができず入出力端子に最大定格電圧を超えて加えられる，又は大電流が流れると制御電圧とは関係なしに異常電流が流れ続けるラッチアップ現象が起きる．これによってトランジスタの破壊や劣化，デバイスが使用できなくなることがある．それに対し，SOI-CMOSは個々のトランジスタが酸化膜によって完全に電気的に分離されている．このことにより以下の利点がある．

• トランジスタ間の寄生構造がないことによるラッチアップ効果に対する耐性

• トランジスタ間の寄生容量が少なくリーク電流が低いことによる処理の高速化・低消費電力化・高集積化

• ウェル構造の接合部におけるリーク電流が低いことや浮遊容量が小さいことによる温度耐性

• SEE(Single Event Effect)効果に対する耐性

SEE効果とはBulkCMOSのようなバルクシリコン部分にα線のような重粒子線が入射することで高密度の電離を引き起こし，ラッチアップや回路損傷などを起こしてしまう現象である．SOI-CMOSはバルクシリコンではなく酸化膜でトランジスタが分離されているため SEE効果の影響はない．

2.2.2 モノリシック型

ATLAS検出器のピクセル検出器のような従来の半導体ピクセル型検出器はセンサー部と読み出し回路が金属バンプによって接合されたハイブリッド型であった．それに対し SOI

ピクセル検出器は酸化膜を挟んでセンサー部と読み出し回路が一体になったモノリシック型検出器になっている．このことによる利点を以下に述べる．

• 金属バンプ (約 20um径)によるピクセル面積の制限がないことによる小面積ピクセル化

• 金属バンプの接合がなく個別の回路基板が不要であることによる物質量の低下，コストの低下

13

センサー層

金属バンプ

センサー層

酸化膜

読み出し回路

金属ビア

センサー電極

図 2.3: ハイブリッド型とモノリシック型

• 金属バンプの寄生容量がないことによる読み出しの高速化・消費電力の低減・高いS/N比

また，センサー部の基板と読み出し回路の基板は貼り合わせ法によるものなのでそれぞれ異なる抵抗率のシリコンを使用でき，適した基板の選択が可能となっている．主にセンサー部では抵抗率の高い基板 (数百～数千Ωcm)，読み出し回路では抵抗率の低い基板 (数Ωcm)を使用している．

2.3 SOIピクセル検出器の課題と実用化に向けて

このように SOIピクセル検出器は様々な利点を有しているが，実用化にはいくつかの課題があった．

2.3.1 バックゲート効果

SOIピクセル検出器はセンサー部と読み出し回路が一体型になっている．そのためセンサー部に加えたバックバイアス電圧 (逆バイアス電圧)の影響によってトランジスタの特性を変えてしまう．これをバックゲート効果という．この課題の解決として，n型支持基板に対してはBOX層直下に p型不純物を埋め込んだBPW(Buried P-Well)を導入した．この BPWから端子を出して電圧制御が行う，または読み出しの p+電極に接合し電位を固定する構造にしてある．これによりバックゲート効果の抑制に成功している．

2.3.2 センサー・回路クロストーク

酸化膜 200nm程度を挟んでセンサー部と読み出し回路が近接していることによって，その間で電気的な干渉が生じる．これをクロストークという．さらに高集積化によって隣接

14

ピクセル間においてもクロストークが生じる．こういったクロストークは精密な位置測定を行う粒子検出器において弊害となりうる．これらを抑制するための回路設計が必要となる．ピクセル電極と読み出し回路とのクロストークは後述する．2層 SOI構造により低減できることが判明している．

2.3.3 TID効果

粒子検出器は放射線下でも動作することが必須の条件であり，特に LHCや ILCへの応用を考える上では高い放射線下で動作することは重要である．SOIピクセル検出器においてもこういった放射線に対する耐性を備えている必要がある．放射線耐性を評価する上で2つの要因を考える．一つは前述した SEE効果である．従来の Bulk CMOSは重荷電粒子によって引き起こ

される大電流が流れることで絶縁破壊やラッチアップ現象が生じる．それに対し SOIビクセル検出器は検出部と読み出し回路が酸化膜によって分離されることで，この大電流は流れない設計となっており，絶縁破壊は起きにくく個々のトランジスタも完全分離されているためラッチアップも起きづらい．このため SOIピクセル検出器は SEE効果による影響は小さい．もう一つがTID(Total Ionizing Dose)効果と呼ばれるものである．放射線が入射した際

に，シリコン層だけでなく酸化膜 (BOX，GOX)においても電子正孔対が生成されてしまう．絶縁体での正孔は電子より移動度がはるかに小さいため生成された電子が電場に従って酸化膜を抜けても正孔は酸化膜に取り残されることになる．これによって酸化膜は正に帯電しトランジスタに対して電気的な影響を与えてしまう．SOIピクセル検出器のトランジスタは酸化膜に囲まれているため，この TID効果の影響が大きい．これも 2層 SOI構造により低減させることに成功した．

酸化膜

放射線

センサー層

-

-

+

++ 正に帯電-

図 2.4: TID効果の概略図

2.4 2層SOI構造

前節で述べたように SOIピクセル検出器は TID効果による影響が大きく，これに対する解決が必要になる．本論文では埋め込み酸化膜を２層にし，その間に電位を調整できる

15

中間シリコン層（ミドルシリコン層）を作る２層 SOI構造を導入した．このミドルシリコン層に負の電位を与えることで酸化膜に残った正孔による正の帯電効果を補償しトランジスタの TID耐性を高める事ができる．またミドルシリコン層がバックゲート効果を抑制しBPWの役割を果たす事およびピクセル電極と回路とのクロストークの低減が判明している．

図 2.5: 2層 SOI：2つの BOX層 (厚さ 158.7nm,156.0nm)に挟まれた中間 Si層を独立して電極として用いる (Lapis Semiconductor社提供)

2.5 高エネルギー物理実験における放射線量

図 2.6は高エネルギー実験における主要な検出器が受ける放射線量を示している．LHC

の ATLASでは年間 158kGy，ILCの ILDでは年間 1kGy，Super-KEKBの BelleIIでは年間 30kGyが見込まれている．さらにルミノシティを上げたHL-LHCの場合，最内層ピクセル検出器で 1.6MGy（外側二層で 0.2MGy），増強後の ILCで 100kGyと予想されており今後のルミノシティやエネルギーを上げた加速器における検出器の受ける放射線量の上昇に対応する必要がある．先行研究で評価が進んでいるFPIX2では 100kGy～までの動作を確認している．

16

図 2.6: 高エネルギー物理実験における放射線量

17

第3章 照射中バイアス依存性

3.1 TrTEG8

図 3.1: TrTEG8layout

TrTEG(Transistor Test Element Group)とはパラメータの異なる SOIトランジスタを一枚のチップ上に組み込み外部に出した端子から直接電圧を加える事でトランジスタの電気的特性を測定できるテストサンプルである．検出器としての機能はないが一度に様々なパラメータのトランジスタを測定することができ系統的に特性評価することが可能になっている．本章で用いた TrTEG8は新学術領域研究のMPW(Multi Project Wafer)でプロセスさ

れたテストサンプルである．図 3.1はTrTEG8のチップレイアウトを示している．TrTEG8

には 24組ずつの NMOSと PMOSが組み込まれており，図 3.1のチップレイアウト上では周辺部分に配置されている．中央部分は INTPIXの読み出し回路があるが本研究では使

18

用しない．各トランジスタは以下の表 4.1，表 4.2に記す．表 4.1の core/ioはGOX層の厚さの違いであり，coreは 4nm，I/Oは 7nmになってい

る．GOX層の厚さの違いによってゲート電圧の最大が変わってくる．トランジスタの不純物の濃度を調整する事で閾値電圧Vthを調整でき，lowVthは nor-

malVthよりも低い閾値電圧になっている．body connectingは Bodyシリコンをソースシリコンに結線しているかどうかを表す．

body-tieは外部から電圧を印加するトランジスタである．L，Wは図 3.2に示したトランジスタのゲート部の大きさを表し，mはトランジスタの

並列数である．トランジスタをm個並べた時のWの実効値はWeffective = W・mとなる．これらの数値で閾値電圧Vthを決定する電流値を定める．

表 3.1: TrTEG8・NMOSトランジスタのパラメータ

トランジスタ core/io vth bodyconnecting L[µm] W[µ] m

N1 core normal body-tie 1.0 0.2 10N2 core normal body-tie 2.5 0.2 4N3 core normal body-tie 10.0 0.2 1N4 core normal body-tie 1.0 0.4 10N5 core normal body-tie 0.25 0.4 4N6 core normal body-tie 10.0 0.4 1N7 core normal body-tie 1.0 1.0 10N8 core normal body-tie 0.25 1.0 4N9 core normal body-tie 10.0 1.0 1N10 core low body-tie 1.0 0.35 10N11 core low body-tie 0.25 0.35 4N12 core low body-tie 10.0 0.35 1N13 core low body-tie 1.0 0.5 10N14 core low body-tie 0.25 0.5 4N15 core low body-tie 10.0 0.5 1N16 core low body-tie 1.0 1.0 10N17 core low body-tie 0.25 1.0 4N18 core low body-tie 10.0 1.0 1N19 io normal body-tie 1.0 0.35 10N20 io normal body-tie 2.5 0.35 4N21 io normal body-tie 10.0 0.35 1N22 io normal body-tie 1.0 1.0 10N23 io normal body-tie 0.25 1.0 4N24 io normal body-tie 10.0 1.0 1

3.2 TrTEG8の測定

TrTEG8の各トランジスタの測定には半導体パラメータアナライザ（Keysight B1500A）を用いた．全 48個のトランジスタを高速に IV測定できるように各トランジスタの端子をリレー回路に接続した．リレー回路によるスイッチングで各トランジスタを切り替えながら連続的に測定できるようにした．測定環境の様子と概略図をそれぞれ図 3.3，図 3.4に示す．トランジスタのソース電圧 Vs，ドレイン電圧 Vd，ゲート電圧 Vg，ミドルシリコン層の端子電圧 Vsoi2は半導体パラメータアナライザの 4端子から出力した．ボディ端子は

19

表 3.2: PMOSトランジスタのパラメータ

トランジスタ core/io vth bodyconnecting L[µm] W[µ] m

P1 core normal body-tie 1.0 0.2 10P2 core normal body-tie 2.5 0.2 4P3 core normal body-tie 10.0 0.2 1P4 core normal body-tie 1.0 0.4 10P5 core normal body-tie 0.25 0.4 4P6 core normal body-tie 10.0 0.4 1P7 core normal body-tie 1.0 1.0 10P8 core normal body-tie 0.25 1.0 4P9 core normal body-tie 10.0 1.0 1P10 core low body-tie 1.0 0.35 10P11 core low body-tie 0.25 0.35 4P12 core low body-tie 10.0 0.35 1P13 core low body-tie 1.0 0.5 10P14 core low body-tie 0.25 0.5 4P15 core low body-tie 10.0 0.5 1P16 core low body-tie 1.0 1.0 10P17 core low body-tie 0.25 1.0 4P18 core low body-tie 10.0 1.0 1P19 io normal body-tie 1.0 0.35 10P20 io normal body-tie 2.5 0.35 4P21 io normal body-tie 10.0 0.35 1P22 io normal body-tie 1.0 1.0 10P23 io normal body-tie 0.25 1.0 4P24 io normal body-tie 10.0 1.0 1

SourceN

BodyP

DrainN

GOX

Gate LW

L:チャネル長W:チャネル幅m:トランジスタの並列数

図 3.2: NMOS模式図

20

ソースメータ（Keithey 2401）を用いてソース電圧と等しい電圧を出力した．BPW端子(Vbpw)は GNDに繋ぎ、バックバイアス電圧 Vback は floatingにした．測定の際には各トランジスタ端子の電圧を表 3.4のように 2通り設定し，Vsoi2を 0∼-5Vまで 1Vステップで変化させて Id-Vg 特性を測定した．Vg は 0.06Vステップの測定に設定した．

図 3.3: 測定環境の様子

酸化膜

センサー層

ミドルシリコン層

Gate

Source Drain

半導体パラメータアナライザー

SMU1 SMU2 SMU3 SMU4

Vs

Vg

Vd

Vsoi2

Vbpw

VbackBPW

実際にはトランジスタと半導体パラメータアナライザの間にリレー回路を挟んでスイッチングの制御をしている

図 3.4: 測定概略図

21

図 3.5: リレー回路

3.2.1 閾値電圧 Vth・トランスコンダクタンス gm

得られた IV特性からトランジスタの特徴を決める 2つのパラメータを評価する.

閾値電圧 Vth

第 1章の式 1.3を近似的に扱いドレイン電流 Idが

Id = 0.1× W ×m

L[µA] (3.1)

となる Vg を閾値電圧 Vth と定義した．L，W，ｍは表のパラメータであり，それぞれチャネル長，チャネル幅，トランジスタの並列数を表す．また，放射線照射後の Vthの変動の割合を以下の式で定義する．

dVth = Vth irrad − Vth preirrad (3.2)

Vth irradは照射後の閾値電圧，Vth preirradは照射前の閾値電圧を表す．

22

表 3.3: 設定電圧 1

端子 NMOS設定電圧 [V] PMOS設定電圧 [V]

ソース 0.0 1.8ドレイン 1.8 0.0ゲート -1.0～2.0 3.0～-0.2　ボディ 0.0 1.8

ミドルシリコン 0.0～-5.0 0.0～-5.0BPW GND GND

表 3.4: 設定電圧 2

端子 NMOS設定電圧 [V] PMOS設定電圧 [V]

ソース 0.0 0.1ドレイン 0.1 0.0ゲート -1.0～2.0 1.1～-1.9　ボディ 0.0 0.1

ミドルシリコン 0.0～-5.0 0.0～-5.0BPW GND GND

伝達コンダクタンス gm

入力されたゲート電圧 Vdによって流れるドレイン電流 Idの増幅率を表す伝達コンダクタンス (transconductance)gmはドレイン電流の変化をゲート電圧の変化で割ることで求められる．

gm =∂Id∂Vg

∣∣∣∣∣Vd=const.

[S] (3.3)

ゲート電圧が十分に大きい時 Id-Vg特性は一次関数で近似することができるため，Id-Vg曲線の傾きの最大値を gmとした．Vthと同様に放射線照射後の gmの変動の割合を以下の式で定義する．

dgmgm

=gm irrad − gm preirrad

gm preirrad(3.4)

gm irradは照射後の閾値電圧，gm preirradは照射前の閾値電圧を表す．

3.3 照射試験

8サンプルの TrTEG8に対してガンマ線照射をした．照射実験は 2016年 8月 31日から 2016年 9月 1日にかけて群馬県高崎市の国立研究開発法人量子科学技術研究開発機構(QST)・高崎量子応用研究所内にあるコバルト 60照射施設のコバルト 60第 1照射棟第二照射室にて行った．この照射棟は線源であるコバルト 60を半地下式のプールに格納して

23

Vth

Id

図 3.6: 閾値電圧 Vthの定義 図 3.7: 伝達コンダクタンス gmの定義

いる照射施設になっている．照射の際には制御室からの遠隔操作によって，線源をプールから上の照射室の決まった位置に持ち上げる．吸収線量の強度は線源からの距離によって調整する．照射実験を行った際の各 TrTEG サンプルの位置は図 3.8 に示した．8 サンプルとも

5kGy/hになる位置に設置し 20時間照射して吸収線量が 100kGyになるようにした．本研究では照射中にサンプルの各端子に電圧を印加しており，印加した電圧はサンプルによって異なる．各サンプルをそれぞれ d1∼d8とし，照射中の設定電圧は表 3.5，表 3.6に示す．照射実験後は照射前と同じように各トランジスタの Id-Vg特性を測定し，前述のパラメータについて評価した．

図 3.8: 照射室内のサンプルの位置

24

表 3.5: NMOS照射中設定電圧

条件 ソース電圧 [V] ドレイン電圧 [V] ゲート電圧 [V] ミドルシリコン電圧 [V]

d1 0.0 0.0 0.0 0.0d2 0.0 0.0 0.0 -5.0d3 1.8 1.8 0.0 0.0d4 1.8 1.8 0.0 -5.0d5 0.0 1.8 0.0 0.0d6 0.0 1.8 0.0 -5.0d7 0.0 1.8 1.8 0.0d8 0.0 1.8 1.8 0.0

表 3.6: PMOS照射中設定電圧

条件 ソース電圧 [V] ドレイン電圧 [V] ゲート電圧 [V] ミドルシリコン電圧 [V]

d1 0.0 0.0 0.0 0.0d2 0.0 0.0 0.0 -5.0d3 1.8 1.8 0.0 0.0d4 1.8 1.8 0.0 -5.0d5 1.8 0.0 0.0 0.0d6 1.8 0.0 0.0 -5.0d7 1.8 0.0 -1.8 -5.0

表 3.7: 第 2照射室の線量率 [R/h]分布

線源中心からの距離 [cm] (0，30，…，120，は線源に沿った方向，5，10，…，300は垂直方向) 測定点の床からの高さ 22.5cm

0 30 60 90 120

5 1.14E+6 1.15E+6 1.19E+6 1.15E+6 8.04E+5

10 9.55E+5 9.82E+5 1.02E+6 9.14E+5 6.29E+5

20 7.06E+5 7.28E+5 6.88E+5 6.41E+5 4.56E+5

30 5.34E+5 5.54E+5 5.39E+5 4.83E+5 3.56E+5

60 2.91E+5 2.88E+5 2.76E+5 2.44E+5 1.93E+5

90 1.81E+5 1.79E+5 1.68E+5 1.52E+5 1.26E+5

130 1.08E+5 1.08E+5 1.01E+5 9.08E+4 8.14E+4

170 7.01E+4 7.07E+4 6.67E+4 6.26E+4 5.64E+4

200 5.33E+4 5.25E+4 5.14E+4 4.85E+4 4.43E+4

250 3.50E+4 3.61E+4 3.39E+4 3.37E+4 3.09E+4

300 2.63E+4 2.58E+4 2.55E+4 2.46E+4 2.30E+4

25

3.4 測定結果

今回の TrTEG7の測定では照射前の段階で壊れているトランジスタのいくつかは以下に示すような Id-Vg特性が得られ，これらのトランジスタに関しては，前章で述べた閾値電圧Vthと伝達コンダクタンス gmの評価を正しく行えないため，本論文では詳しい解析をしないものとする．

大きなリーク電流

ゲート電圧Vg=0Vでのドレイン電流 Idが 10－ 7A以上のものは Id-Vg曲線が歪んでしまい正確なVthを評価できない (図 3.9)．

トランジスタがオン・オフしない

正常な Id-Vg曲線が得られないためVthと gmが得られない (図 3.10)．

図 3.9: 大きなリーク電流 図 3.10: トランジスタがオン・オフしない

3.4.1 照射中 Vsoi2による依存性

Vth変動

図 3.11は L=0.25um,W=0.35um,m=4のトランジスタのVth変動とTID補償の様子である．測定中Vsoi2を上げていくことで照射によって変動したVthが照射前のVthに戻っており TID補償が確認できる．バイアス条件やトランジスタのパラメータにかかわらずTID補償が確認できた．　また照射中Vsoi2=0Vよりも照射中Vsoi2=-5Vの方がVthの変動が小さい．　図 3.12のヒストグラムは各トランジスタの照射前と照射後の Vthの差の分布を表し

ている．照射中 soi2=0Vよりも照射中Vsoi2=-5Vの方が全トランジスタの平均Vthの差

26

図 3.11: ガンマ線 100kGy照射後のVth変動と TID補償

が小さい．照射中に SOI2層 (n型)に負の電圧を印加することで BOX層の正孔が逃げやすくなったため，BOX層でのホールの電荷量が少なくなりVth変動が小さくなったと考えられる (図 3.13)．　 PMOSにおいてNMOSよりも照射中Vsoi2=0Vと照射中Vsoi2=-5Vの平均Vthが

大きく変わらない (図 3.12)．これは PMOSでは LDD効果 (詳細は次章)によるゲート酸化膜でのTID損傷が顕著なためVsoi2によるBOX側の効果は限定的なためであると考えられる．　NMOSの分布が 2つのピークになっているがこれは 3.4.2節にて説明する．

図 3.12: ガンマ線 100kGy照射後のVth変動の分布

27

図 3.13: 照射中 Vsoi2による BOX層の正孔分布の違い

gm変動

図 3.14のヒストグラムは各トランジスタの照射前と照射後の gm変動の割合の分布を表している．NMOS・PMOSともに照射中Vsoi2による gm変動の割合の違いは小さい．これはトランジスタがON状態になっているゲート電圧領域で評価しているため，SOI2層の正孔よりもゲート電圧の影響が大きいからと考えられる．

図 3.14: 照射後の gm変動の分布

28

3.4.2 バイアス条件による依存性

図 3.15のヒストグラムは照射中 Vsoi2=0Vおける各トランジスタの照射前と照射後のVthの差の分布 (図 3.12の赤のヒストグラムに相当)を表している．赤のヒストグラムはバイアス条件 d1,d5(バイアスなし，1端子に 1.8Vバイアス)の分布，青のヒストグラムはバイアス条件 d3,d7(2端子に 1.8Vバイアス)の分布を表している．　NMOSにおいて 2つの山はバイアス条件によるものである．より多くの端子に 1.8V

印加した場合にVthの変動が小さい事がわかった．またVsoi2依存性よりもバイアス条件による依存性が大きい．これは放射線によるトランジスタの特性変動は BOX層全体からの影響だけでなくGOXやトランジスタ近傍の電場分布の影響も存在する可能性を示唆するが，より具体的な効果については検証する余地がある．　PMOSはバイアス条件による大きな違いは見られない．これも前項と同様に LDD効

果によるゲート酸化膜でのTID損傷が顕著なためVsoi2によるBOX側の効果は限定的なためであると考えられる．

図 3.15: バイアス条件による 100kGy照射によるVth変動の分布の違い

29

第4章 LDD濃度変更による放射線耐性向上

4.1 PMOSにおけるゲートエッジ特性変動

先行研究から NMOSおよび PMOSにおける TID補償に必要なミドルシリコン電圧が異なっていることがわかっている．図 4.1はNMOS，PMOSにおける照射量に対するVth

の変動とミドルシリコン電圧を印加した時の TID補償の様子を表している．

図 4.1: 照射量に対するVthの変動と TID補償 [14]

特にPMOSは高放射線量になってくるとVthの変動が大きくなりTID補償に必要なミドルシリコン電圧も大きくなっており，高放射線量にたいして劣化しやすいことがわかる．この原因として判明したのが LDD(Lightly Doped Drain)領域のゲートエッジ部の特性

変動である．LDDとは，ドレイン近傍の急峻な電界によって加速されたホットキャリアと呼ばれる

電子が酸化膜を絶縁破壊することを防ぐため，ドレイン-ボディ間に導入されている不純物濃度が低い領域のことである．これによってドレイン近傍の急峻な電界を緩和しホットキャリアの発生を抑えることができるとともに暗電流を抑えることができ低しきい値が可能となる．図 4.2はPMOSトランジスタの模式図である．荷電粒子が入射するとゲート酸化膜（サ

イドウォールスペーサ）にホールがトラップされる．LDDのゲートエッジ部分は不純物濃度の低さから正に帯電したゲート酸化膜の影響を受けやすくトランジスタの特性を変動

30

図 4.2: PMOS模式図

31

させてしまう．この影響を抑える方法として LDDの不純物濃度を適正に上げることが考えられる．本章では LDDの不純物濃度を上げる事による SOIプロセスによるトランジスタの放射

線耐性の向上が目的である．

4.2 PTEG

本章で検証した PTEGは PMOSの LDDの不純物濃度を従来の TrTEGの 10倍に上げたトランジスタ TEGとなっている．1つのチップで約 600個のトランジスタを有しているが現在の測定環境ではすべてのトランジスタの特性を測定することができないためNMOS・PMOSそれぞれ 18個のトランジスタに対してワイヤーボンディングを行い照射実験をした．この時のにワイヤーボンディングしたトランジスタのパラメータは表の通りである．

図 4.3: PTEGチップ

4.3 PTEGの測定

PTEGトランジスタの測定は前章と同じ測定環境で行った．PTEGはミドルシリコン層がないためBPWに負の電圧を印加することでTID補償を検証した．照射前の各チップのばらつきは図 4.4-図 4.7で示した．したがってチップ間のばらつきは数％以内となっており小さいことがわかる．

32

表 4.1: PTEG・NMOSトランジスタのパラメータ

トランジスタ core/io vth bodyconnecting L[µm] W[µ] m

N1 core normal bf 0.2 0.44 1N2 core normal bf 0.2 1 1N3 core normal bf 0.2 5 1N4 core normal bf 0.2 10 1N5 core normal bf 0.2 100 1N6 core normal bf 0.18 10 1N7 core normal bf 0.22 10 1N8 core normal bf 1.0 10 1N9 core normal bf 10.0 10 1N10 io high st 0.35 5 1N11 io high st 0.33 0.4 1N12 io high st 0.38 0.4 1N13 io high st 1 0.4 1N14 io high st 5 0.4 1N15 io high st 1 1 1N16 io high st 0.33 10 1N17 io high st 0.38 10 1N18 io high st 1 10 1

表 4.2: PTEG・PMOSトランジスタのパラメータ

トランジスタ core/io vth bodyconnecting L[µm] W[µ] m

P1 core normal bf 0.2 0.55 1P2 core normal bf 0.2 1 1P3 core normal bf 0.2 5 1P4 core normal bf 0.2 10 1P5 core normal bf 0.2 100 1P6 core normal bf 0.18 10 1P7 core normal bf 0.22 10 1P8 core normal bf 1.0 10 1P9 core normal bf 10.0 10 1P10 io high st 0.35 5 1P11 io high st 0.33 0.5 1P12 io high st 0.38 0.5 1P13 io high st 1 0.5 1P14 io high st 5 0.5 1P15 io high st 1 1 1P16 io high st 0.33 10 1P17 io high st 0.38 10 1P18 io high st 1 10 1

33

図 4.4: NMOS・Vthのばらつき 図 4.5: NMOS・gmのばらつき

図 4.6: PMOS・Vthのばらつき 図 4.7: PMOS・gmのばらつき

34

4.4 照射試験

照射試験は高崎量子応用研究所のコバルト 60第 1照射棟第二照射室で行った．照射量は 50kGy，100kGy，200kGy，500kGy，1MGy，2MGyである．前章と同様に線源からの距離と照射時間によって照射量を調整した．照射中の線源と各チップの位置は図 4.9に示した．照射中はすべての端子を接地した．50kGyは 16時間照射，その他は 304時間照射した．

図 4.8: PTEG照射の様子

表 4.3: 第 2照射室の線量率 [R/h]分布

線源中心からの距離 [cm] 測定点の高さ 22.5cm

0 30 60 90 120

5 1.14E+6 1.15E+6 1.19E+6 1.15E+6 8.04E+5

10 9.55E+5 9.82E+5 1.02E+6 9.14E+5 6.29E+5

20 7.06E+5 7.28E+5 6.88E+5 6.41E+5 4.56E+5

30 5.34E+5 5.54E+5 5.39E+5 4.83E+5 3.56E+5

60 2.91E+5 2.88E+5 2.76E+5 2.44E+5 1.93E+5

90 1.81E+5 1.79E+5 1.68E+5 1.52E+5 1.26E+5

130 1.08E+5 1.08E+5 1.01E+5 9.08E+4 8.14E+4

170 7.01E+4 7.07E+4 6.67E+4 6.26E+4 5.64E+4

200 5.33E+4 5.25E+4 5.14E+4 4.85E+4 4.43E+4

250 3.50E+4 3.61E+4 3.39E+4 3.37E+4 3.09E+4

300 2.63E+4 2.58E+4 2.55E+4 2.46E+4 2.30E+4

35

図 4.9: PTEG照射配置

4.5 測定結果

昨年度までの研究 [14]において従来の LDD不純物濃度であるTrTEG6を用いて同様の照射実験を行っており，本節ではその TrTEG6と PTEGの PMOSの測定結果を比較しLDD不純物濃度変更による放射線耐性を検証する．以降 TrTEG6と PTEGで同じパラメータのトランジスタ（L=0.2um,W=5um）で比較する．

4.5.1 Vth変動とTID補償

図 4.10は TrTEG6と PTEGで同じパラメータのトランジスタのVthの変動と TID補償の比較である．横軸に照射量，縦軸は照射前から照射後のVthの差をとっている．従来の LDD不純物濃度であるTrTEG6は高放射線量になるほどVthが大きく変動してしまうのに対し LDD不純物濃度を上げた PTEGは高放射線量になっても TrTEG6ほどVthが大きく変動しない．以上から LDD不純物濃度を上げる事によって高放射線量によるVth

の変動を抑えることができる．またTrTEG6に比べPTEGはSOI2電圧を印加してもTID補償が小さい．これはPTEG

では BPWに対して負の電圧を印加しているため，2重 SOIの BOX厚 150nmに対してBPWのBOX厚 200nmとトランジスタから距離が離れているの一因としてがBPWによる TID補償が小さいと考えられる．

36

図 4.10: TrTEG6・PTEGのVth変動と TID補償

4.5.2 gm変動とTID補償

図 4.11: TrTEG6・PTEGの gm変動と TID補償

図 4.11は TrTEG6と PTEGで同じパラメータのトランジスタの gmの変動と TID補償の比較である．横軸に照射量，縦軸は照射前から照射後の gmの変化の割合をとっている．従来の LDD不純物濃度であるTrTEG6は 100kGyを超えると gmが 80%以上劣化するのに対して LDD不純物濃度をあげた PTEGは gmの変動が 1MGyまでは 30%以内に

37

抑えることができた．以上から LDD不純物濃度を上げる事によって高放射線量による gm

の変動を抑えることができ，1MGyを超えても十分に機能することが期待される．したがって LDD不純物濃度を上げる事によって SOIトランジスタの放射線耐性を向上

できることを示した．

38

第5章 DSOIピクセル検出器FPIX3の設計と評価

5.1 FPIX2の現状

FPIX(Fine PIXel detector)は，ILCといった高エネルギー加速器実験での素粒子精密測定に要求される高精細ピクセル検出器として開発を進めている．2014年 10月にデザイン (MX1786)された FPIX2は高精細 (8um× 8umピクセル)・高速読み出し (5MHz)・高いTID放射線耐性を実現するピクセル検出器となっている．8umのピクセルサイズは SOI

ピクセル検出器の中でも最も精細なピクセルとなっている．高いTID放射線耐性を実現するためにFPIX2ではピクセル領域，読み出し回路 (デコー

ダー)領域，出力バッファ(I/O)領域で異なるVSOI2を印加できるようにデザインされている．各領域で異なるパラメータのトランジスタが存在しているため，これらのトランジスタの TID補償に適切な VSOI2も異なっている．したがって各領域で適切な VSOI2を印加することによって回路全体での適切な TID補償をすることが期待できる．

図 5.1: FPIX2の IR応答

コバルト 60ガンマ線 500kGy照射した FPIX2に各領域で適切な VSOI2を印加することで赤色レーザーの応答がみられ回路全体の TID補償が確認できた．

39

RSTV[mV]0 200 400 600 800 1000 1200 1400 1600 1800

Ch

arg

e[A

DU

]

0

500

1000

1500

2000

2500

3000

3500

4000preirrad

VSOI2(i/o,pix,dec)=(-12.5,-15,-29)

VSOI2(i/o,pix,dec)=(0,0,0)

RSTV:FPIX2_DSOI11_500kGy

図 5.2: ガンマ線 500kGy照射した FPIX2のRSTV特性

図 5.3: FPIX2

40

5.2 FPIX3の設計

高エネルギー物理実験では今後，さらに高エネルギーで高ルミノシティの環境になっていく中で検出器もより放射線耐性の高いものが要求される．FPIX3は FPIX2よりも高い放射線耐性を持ち，MGy放射線環境下での動作を実現する検出器として設計した．以下の 2点で，この高い放射線耐性の実現を目指す．

• LDD不純物濃度変更によるトランジスタ単体の放射線耐性の向上

• NMOS及び PMOSのミドルシリコン電圧の個別制御による回路全体の TID損傷回復

1つ目は前章より PMOSトランジスタにおいて LDD不純物濃度を上げることによって放射線耐性の向上を確認できた．LDD不純物濃度の変更は Siウェハーに検出器をプロセスする中で調整できる．FPIX3がプロセスされているMX2040では LDD不純物濃度を従来の 6倍に上げている．2つ目は NMOS及び PMOSで TID損傷を回復するのに適正なミドルシリコン電圧が

異なっていることが分かっており，それぞれ個別のミドルシリコン層に電圧を印加してFPIX2よりも完全な回路全体の TID損傷回復をすることを目指す．NMOS及び PMOS

で異なるミドルシリコン電圧を印加するにはそれぞれ異なるミドルシリコン層を形成する必要がある (図 5.4)．FPIX3ではピクセル領域とデコーダー領域のNMOS及び PMOSで個別のミドルシリコン層を形成した．図 5.5は FPIX2と FPIX3の 1ピクセルのレイアウト，図はデコーダー領域のレイアウトである．NMOSを覆うミドルシリコン層と PMOS

を覆うミドルシリコン層は一定の距離 (1.4um)を離す必要がある．そのためピクセルサイズは 9um角となっており全ピクセル数は 112pixel × 112pixelである．1ブロックに 16ピクセルで 7ブロックを並行読み出しができる．

図 5.4: NMOS・PMOSのミドルシリコン層

41

図 5.5: FPIX2(左)とFPIX3(右)の 1ピクセルのレイアウト，FPIX3では 2つのNMOS(赤丸で囲った青と緑の構造物)と 4つの PMOS(赤丸で囲っていないもの)とを個別の SOI2

層で覆っている．

図 5.6: FPIX2(左)と FPIX3(右)のデコーダー領域のレイアウト

42

図 5.7: FPIX3の全レイアウト

43

図 5.8: FPIX3のピクセルレイアウトとピクセル回路

5.3 DAQシステム

FPIX3の読み出しはローリングシャッター方式によって行っている．これはピクセルサイズを小さくするためにピクセル回路内にストレージキャパシタを作っておらず順次ピクセルの読み出しをする必要があるためである．図 5.8のピクセル回路の P3トランジスタのゲート電圧はその行のピクセルの読み出しが終わり次の行の読み出しが行われている時にオフセット値にリセットされる．そのピクセルが次に読み出されるのはすべての行の読み出しが終わり一周した時である．各ピクセルでの電荷収集のタイミング少しずつ異なっているが積分時間はすべての行の読み出しが終わる時間で一定になっている．DAQ環境は FPIX2でのDAQ環境を併用している．積分時間は各ピクセルで読み出し

を行いADC変換をする時間である Scan Timeによって決まる．したがって各々のピクセルの積分時間は 16×127×ScanTimeである．今回の測定では Scan Timeを 280usに設定している．FPIX3ではサブボード (図 5.9)と SEABAS2(図 5.10)を用いて 7ブロック並行読み出し

を行っている．サブボードは逆バイアス電圧や各ミドルシリコン電圧等を外部から印加をする端子群やセンサー内の制御信号をモニターする端子がある．センサーからの信号はこのサブボードから SEABAS2に読み出される．SEABAS2は 2つのFPGAと 16個のADC

を持っており，これによってセンサーの合計 7つのアナログ信号出力端子の並列読み出しが可能となっている．センサーからのアナログ信号はADCでデジタル信号に変換された後イーサネットを介して PCのDAQプログラム (図)に送られる．

5.4 照射試験

QST・高崎量子応用研究所のコバルト第 1棟第 2照射室にてコバルト 60によるガンマ線照射行った．照射量は 200kGy，500kGy，1MGyをあてた．照射中は室温で，FPIX3の全端子をGNDに接続した．照射中の位置は図 5.12の通りに設置した．

44

図 5.9: FPIX3用サブボード

図 5.10: SEABAS2

45

図 5.11: DAQプログラム

図 5.12: 照射中設置位置

表 5.1: 照射量

ガンマ線照射日 照射量 [kGy] 照射時間 [hours]

2017. 1. 6-11. 200. 500. 1000. 100

46

図 5.13: 設置後の様子

5.5 放射線耐性評価

5.5.1 IV特性

各照射量の FPIX3の照射前及び照射後の IV特性は図 5.14-図 5.16になった．

図 5.14: 200kGy照射した FPIX3の IV特性

47

図 5.15: 500kGy照射した FPIX3の IV特性

図 5.16: 1MGy照射した FPIX3の IV特性

48

5.5.2 ミドルシリコン電圧の決定方法

FPIX3は I/O領域，デコーダー領域のNMOS，デコーダー領域のPMOS，ピクセル領域のNMOS，ピクセル領域の PMOSの 5つのミドルシリコン層に対して異なるVsoi2を印加することができる．FPIX3の回路全体に TID損傷を受けているため，それぞれの領域で適切なVsoi2を決めなければならない．センサーで誘起された電荷はピクセル回路で積分され，デコーダーでピクセルのアドレス指定をした後にその積分された信号が I/O部を経て外部へ出力される．したがってVsoi2の決定には外部から順番に I/O領域，デコーダー領域，ピクセル領域で決定した．

Vsoi2-I/Oの決定

I/O領域にはNMOS及びPOMSのダイオード接続による保護トランジスタを設けている (図 5.17)．照射後，正に帯電したBOX層の影響でしきい値電圧が低下しPMOSはOFF

状態のままであるがNMOSはON状態になる．外部に出力される電圧はVssとなり I/O

領域は正常に動作しなくなる．ここでVsoi2に負の電圧を印加すると BOX層からの影響を打ち消し，しきい値電圧が上昇するためNMOSはOFF状態になる．しかし，Vsoi2の電圧を下げすぎてしまうと PMOSがON状態となるため，外部に出力される電圧はVdd

となりこれもまた I/O領域は正常に動作しない．したがってNMOS及びPMOSがともにOFF状態になるVsoi2を決定する必要がある．

図 5.17: I/O領域の保護ダイオード

I/O領域の適切な Vsoi2を調べる際には，デコーダー領域とピクセル領域の Vsoi2はGNDに接続した．I/O領域のVsoi2を変えながらVHB・VLBINの出力電圧を，サブボード上のモニター用端子を用いて測定した．VHB・VLBINはデコーダー領域の回路で生成されるが，この段階ではデコーダー領域には適正なVsoi2を印加していないため，VHB・

49

VLBINの値自体は考慮しない．図 5.18－図がそれぞれ 200kGy，500kGy，1MGyの I/O

領域のVsoi2による出力信号の変動である．各グラフにおいてプラトーな領域が I/O領域が正常に動作しているVsoi2であると考え

られる．プラトーな領域うち 3つの測定点の平均値の± 10％に入る電圧を I/O領域での適正なVsoi2とする．表 5.2が各照射量に対する I/O領域での適正なVsoi2である．

表 5.2: 各照射量に対する I/O領域での適正なVsoi2

照射量 [kGy] Vsoi2-I/O[V]

200kGy -3 -12

500kGy -4 -14

1MGy -5 -18

図 5.18: I/O領域のVsoi2によるVHB・VLBINの変動：200kGy

50

図 5.19: I/O領域のVsoi2によるVHB・VLBINの変動：500kGy

図 5.20: I/O領域のVsoi2によるVHB・VLBINの変動：1MGy

51

Vsoi2-decoderの決定

デコーダー領域は読みだすピクセルのアドレスを指定する回路と読み出し回路に必要な電圧を作る回路がある．アドレスの指定はデジタル的なスイッチのON/OFFによるものであり I/O領域のVsoi2のように正常に動作するVsoi2の範囲はある程度広いと考えられる．実際に光応答を確認するためにはRSTV特性が十分にダイナミックレンジをもっている必要がある．したがってRSTV=100mVの時の平均ADCが最小になる電圧をデコーダー領域の適正

なVsoi2とした．VDETは-60V，I/O領域のVsoi2は-6V，ピクセル領域のVsoi2はGND

とした．デコーダー領域のミドルシリコン層はNMOSとPMOSで分かれているため，先にNMOSの Vsoi2(Vsoi2-decN)を 0Vに固定して PMOSの Vsoi2(Vsoi2-decP)を決定したあと，PMOSのVsoi2をその値に固定してNMOSのVsoi2を決定した．図 5.21，図 5.23，図 5.25はNMOSのVsoi2を 0Vにした時の PMOSのVsoi2による平均ADCの変動である．ここでデコーダー領域における PMOSの適正なVsoi2を 200kGyでは 15V，500kGy

では 30V，1MGyでは 30Vとした．次に図 5.22，図 5.24，図 5.26がPMOSのVsoi2を固定した時の NMOSの Vsoi2による平均 ADCの変動である．以上からデコーダー領域の適正なVsoi2を表 5.3にまとめた．

表 5.3: 各照射量に対するデコーダー領域での適正なVsoi2

照射量 [kGy] Vsoi2-decN[V] Vsoi2-decP[V]

200kGy -16 -15

500kGy -20 -30

1MGy -26 -30

52

図 5.21: NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による平均 ADC の変動：200kGy

図 5.22: PMOSの Vsoi2を－ 15Vにした時の NMOSの Vsoi2による平均 ADCの変動：200kGy

53

図 5.23: NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による平均 ADC の変動：500kGy

図 5.24: PMOSの Vsoi2を-30Vにした時の NMOSの Vsoi2による平均 ADCの変動：500kGy

54

図 5.25: NMOSのVsoi2を 0Vにした時のPMOSのVsoi2による平均ADCの変動：1MGy

図 5.26: PMOSの Vsoi2を-30Vにした時の NMOSの Vsoi2による平均 ADCの変動：1MGy

55

Vsoi2-pixelの決定

ピクセル領域のVsoi2の決定にはピクセル回路特性 (RSTV特性)と赤色レーザーによる光応答によって決めた．VDETは-60V，I/O領域のVsoi2は-6V，デコーダー領域のVsoi2

は表の通りに設定した．ピクセル領域もミドルシリコン層はNMOSとPMOSで分かれているため，先にNMOSのVsoi2(Vsoi2-pixN)を 0Vに固定してPMOSのVsoi2(Vsoi2-pixP)

を決定したあと，NMOSのVsoi2を決定した．図 5.27，図 5.29，図 5.31はNMOSのVsoi2

を 0Vにした時のPMOSのVsoi2によるRSTV特性の変動である．ここで各照射量に対するピクセル領域における PMOSの適正なVsoi2を-8V，-10V，-11Vとする．図 5.28，図5.30，図 5.32は PMOSの Vsoi2を固定した時の NMOSの Vsoi2による RSTV特性の変動である．以上からピクセル領域の適正なVsoi2を表 5.4にまとめた．また図 5.33-図 5.38

はVsoi2を変えた時の赤外線レーザー (IR)の応答である．

表 5.4: 各照射量に対するピクセル領域での適正なVsoi2

照射量 [kGy] Vsoi2-pixN[V] Vsoi2-pixP[V]

200kGy -9 -8

500kGy -9 -10

1MGy -10 -11

RSTV[mV]0 200 400 600 800 1000 1200 1400 1600 1800

AD

C[A

DU

]

0

500

1000

1500

2000

2500

3000

3500

4000

4500

RSTV:FPIX3_double_VPIXSOI2N=0V_bias60VVPIXSOI2P=0V

VPIXSOI2P=-5V

VPIXSOI2P=-6V

VPIXSOI2P=-7V

VPIXSOI2P=-8V

VPIXSOI2P=-9V

VPIXSOI2P=-10V

VPIXSOI2P=-11V

VPIXSOI2P=-12V

VPIXSOI2P=-15V

RSTV:FPIX3_double_VPIXSOI2N=0V_bias60V

図 5.27: NMOSの Vsoi2を 0Vにした時のPMOS の Vsoi2 による RSTV 特性の変動：200kGy

RSTV[mV]0 200 400 600 800 1000 1200 1400 1600 1800

AD

C[A

DU

]

0

500

1000

1500

2000

2500

3000

3500

4000

4500

RSTV:FPIX3_double_VPIXSOI2P=-8V_bias60VVPIXSOI2P=0V

VPIXSOI2P=-5V

VPIXSOI2P=-6V

VPIXSOI2P=-7V

VPIXSOI2P=-8V

VPIXSOI2P=-9V

VPIXSOI2P=-10V

VPIXSOI2P=-15V

RSTV:FPIX3_double_VPIXSOI2P=-8V_bias60V

図 5.28: PMOSのVsoi2を－ 8Vにした時のNMOSの Vsoi2による RSTV特性の変動：200kGy

56

RSTV[mV]0 20040060080010001200140016001800

AD

C[A

DU

]

0

500

1000

1500

2000

2500

3000

3500

4000

4500

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXN=0VVSOIPIXP=0V

VSOIPIXP=-5V

VSOIPIXP=-6V

VSOIPIXP=-7V

VSOIPIXP=-8V

VSOIPIXP=-9V

VSOIPIXP=-10V

VSOIPIXP=-11V

VSOIPIXP=-12V

VSOIPIXP=-15V

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXN=0V

図 5.29: NMOSの Vsoi2を 0Vにした時のPMOS の Vsoi2 による RSTV 特性の変動：500kGy

RSTV[mV]0 20040060080010001200140016001800

AD

C[A

DU

]0

500

1000

1500

2000

2500

3000

3500

4000

4500

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXP=-10VVSOIPIXN=0V

VSOIPIXN=-3V

VSOIPIXN=-5V

VSOIPIXN=-7V

VSOIPIXN=-8V

VSOIPIXN=-9V

VSOIPIXN=-10V

VSOIPIXN=-15V

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXP=-10V

図 5.30: PMOSの Vsoi2を－ 10Vにした時のNMOSのVsoi2によるRSTV特性の変動：500kGy

RSTV[mV]0 20040060080010001200140016001800

AD

C[A

DU

]

0

500

1000

1500

2000

2500

3000

3500

4000

4500

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXN=0VVSOIPIXP=0V

VSOIPIXP=-5V

VSOIPIXP=-6V

VSOIPIXP=-7V

VSOIPIXP=-8V

VSOIPIXP=-9V

VSOIPIXP=-10V

VSOIPIXP=-11V

VSOIPIXP=-12V

VSOIPIXP=-15V

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXN=0V

図 5.31: NMOSの Vsoi2を 0Vにした時のPMOS の Vsoi2 による RSTV 特性の変動：1MGy

RSTV[mV]0 200 400 600 800 1000 1200 1400 1600 1800

AD

C[A

DU

]

0

500

1000

1500

2000

2500

3000

3500

4000

4500

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXP=-11VVSOIPIXN=0V

VSOIPIXN=-3V

VSOIPIXN=-5V

VSOIPIXN=-7V

VSOIPIXN=-8V

VSOIPIXN=-9V

VSOIPIXN=-10V

VSOIPIXN=-11V

VSOIPIXN=-15V

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXP=-11V

図 5.32: PMOSの Vsoi2を－ 11Vにした時のNMOSのVsoi2によるRSTV特性の変動：1MGy

57

図 5.33: Vsoi2-pixN = 0，Vsoi2-pixP = 0のIR応答：1MGy

図 5.34: Vsoi2-pixN = -10，Vsoi2-pixP = -9

の IR応答：1MGy

図 5.35: Vsoi2-pixN = -8，Vsoi2-pixP = -11

の IR応答：1MGy

図 5.36: Vsoi2-pixN = -10，Vsoi2-pixP =

-11の IR応答：1MGy

図 5.37: Vsoi2-pixN = -12，Vsoi2-pixP =

-11の IR応答：1MGy

図 5.38: Vsoi2-pixN = -10，Vsoi2-pixP =

-13の IR応答：1MGy

58

5.6 赤外線レーザー応答

適正なVsoi2を印加した時の赤外線レーザーに対する信号応答の逆バイアス電圧依存性を測定した．Vsoi2を表 5.3，5.4，RSTVを 1400mVに設定し，2000イベントに対してピクセルごとにペデスタルを差し引いた．図 5.43，図 5.45，図 5.47はレーザーを入射したピクセルを中心に 11× 11，図 5.44，図 5.46，図 5.48は 3× 3ピクセルの出力ADCの和である．1MGyと 500kGyにおいて照射後の出力が照射前の出力と同程度となっており，適正な

Vsoi2を印加することによってTID損傷による回路特性の変動を十分に回復することができた．200kGyの出力が落ちてしまったのはRSTV特性の傾きが緩やかになってしまったため

でありVsoi2の再検討が必要である．

図 5.39: 照射前の IR応答 図 5.40: 1MGy照射前の IR応答

図 5.41: 500kGy照射前の IR応答 図 5.42: 200kGy照射前の IR応答

59

図 5.43: 赤外線レーザー応答の逆バイアス電圧依存性 (11× 11)：200kGy

図 5.44: 赤外線レーザー応答の逆バイアス電圧依存性 (3× 3)：200kGy

60

図 5.45: 赤外線レーザー応答の逆バイアス電圧依存性 (11× 11)：500kGy

図 5.46: 赤外線レーザー応答の逆バイアス電圧依存性 (3× 3)：500kGy

61

図 5.47: 赤外線レーザー応答の逆バイアス電圧依存性 (11× 11)：1MGy

図 5.48: 赤外線レーザー応答の逆バイアス電圧依存性 (3× 3)：1MGy

62

第6章 結論

KEK測定器開発室と共同で進めている科学研究費助成事業の新学術領域研究「３次元半導体検出器で切り拓く新たな量子イメージングの展開」（平成 25～29年度）のもとで，高エネルギー分野への応用にむけた SOIピクセル検出器の研究開発をしている．トランジスタTEGであるTrTEG8をもちいてガンマ線 (100kGy)照射中の各端子にか

けるバイアス電圧条件を変えて TID補償の依存性検証した．照射中にバイアスを印加したトランジスタのTID補償の違いが確認できた．NMOSにおいて照射中Vsoi2=0Vよりも照射中Vsoi2=-5Vの方が全トランジスタの平均Vthの差が小さい．SOI2層 (n型)に負の電圧を印加することでBOX層の正孔が逃げやすくなったため，BOX層でのホールの電荷量が少なくなりVth変動が小さくなったと考えられる．また放射線によるトランジスタの特性変動は BOX層全体からの影響だけでなくGOXやトランジスタ近傍の電場分布の影響も存在する可能性を示唆した．高放射線耐性を目的にLDD濃度を上げたテストサンプルPTEGを用いて 2MGyまでの

放射線に対するTID補償を検証した．PMOSにおいて従来の LDD濃度水準のテストサンプルは 100kGy(1Mrad)を超えるとトランスコンダクタンスが 80%以上劣化するのに対して LDD濃度変更したテストサンプルはトランスコンダクタンスの変動が 1MGy(10Mrad)

までは 30%以内に抑える事がわかった．LDD不純物濃度変更及びNMOS・PMOSのミドルシリコン電圧の個別制御によって高

い放射線耐性を有する SOIピクセル検出器として FPIX3を設計した．ガンマ線 ( 1MGy)

照射実験を行い動作検証と IR応答をみた．1MGyと 500kGyにおいて照射後の出力が照射前の出力と同程度となっており，適正なVsoi2を印加することによってTID損傷による回路特性の変動を十分に回復することができた．1MGyを超える SOIピクセル検出器の実現は世界で初めてである．

63

謝辞

本論文は多くの方々の手助けと指導を頂いて完成することが出来ました．協力いただいた皆様に心から感謝いたします．本研究で直接指揮をとって頂いた原和彦先生には様々な場面でお世話になりました．二

人で一緒に照射で高崎に行くことも何度もありました．中には迷惑をかけてしまったこともありましたが原先生との思い出は今後忘れることはないと思います．高エネルギー加速器研究機構の SOIグループの皆様にはKEKでのミーティングや金沢

の研究会でお世話になりました．特に新井康夫先生，三好敏喜先生，倉知郁生先生には，まだ SOIの知識が乏しい私に親身に指導をしてくださったり相談に乗ってくださりました．私はこれで SOIを離れてしまいますが今後 SOIの発展をお祈りしています．指導教員である金信弘先生はこの修論の添削をしてもらったりと違う研究グループです

が親身に面倒を見ていただきました．また素粒子実験室の受川史彦先生，武内勇司先生，佐藤構二先生にはことあるごとに研究の指導をしていただきました．本当にありがとうございます．素粒子実験研究室 SOIグループとして一緒に研究をしていた関川くんと後輩の遠藤くん

とはわからないところを一緒に話したり研究会や学会等で楽しい時間を過ごせました．また本多俊介先輩も FPIX3の設計を進めていく上でお世話になった先輩です．分から

ないところを教えていただいたり，アドバイスを頂いたりととても頼りになりました．素粒子実験室の先輩の方々，同期の方々は普段から話相手になっていただいたり一緒に

食事に行っていただいたりとこの大学院 2年間は一番充実した日々を過ごせたように思います．これからも変わらない付き合いをお願いできればと思います．

最後に陰ながら私を支えていただいた家族とここまで読んでくださった読者の皆様に心から感謝しつつ，筆を置きたいと思います．これからも多くの方々のお世話になると思いますがよろしくお願いします．

64

参考文献

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