18 전기의 세계

● 기 획 시 리 즈

로직 칩의 소자 기술동향

임토 우, 김 영 민 / 홍익대학교

최근스마트폰의보급이급격히증가되면서 IT 산업은 점점 모바일(mobile) 어플리케이션으로 그 중심이 옮겨가고 있다. 사용자들은 기기의휴대성뿐아니라데스크탑 PC 수준의 성능을 요구 하고 있는 가운데최신스마트폰의경우벌써 1GHz 이상의 CPU 가 장착되어 나오고 있다.현재 국내 메모리 반도체 기술은 세계 메모리 시장을 선도 할 정도로 지속적인강세를보여주고있으나상대적으로 논리 연산을 하는 로직 칩 소자기술은아직선두그룹진입에어려움을겪고있는실정이다. 모바일 어플리케이션에서는 로직 칩의 연산처리능력과 더불어 저전력 구동이 가능해야 하며 디지털과 아날로그 회로가 동시에 집적화된 다양한 소자 기술의 개발이 요구되고 있다. 본 고에서는 로직 칩 제작 기반기술인 CMOS 기술의최근동향및향후전망에관해논하고자한다.

서 론

지난 40년 동안 무어의 법칙에 따라 마이크로프로세

서(CPU)에 집적된 트랜지스터의 숫자는 2년마다 두 배씩증가하여왔다(그림 1)[2]. 게이트전극으로유기된전기장에 의해 소스와 드레인 사이를 흐르는 전류가 조절되는 트랜지스터 구조는 지난 수 십년간 변화없이 유지되어 왔으며, 트랜지스터 소형화의 궁극적 한계성에 대한질문은관심의대상이되어왔다. CMOS 기반로직칩기술은 실리콘 산화막(SiO2)의 두께(Tox), 채널길이(Lgate), 전원 공급 전압(Vcc: power supply voltage)의scaling 을 통해 회로의 집적도 및 동시에 소자의 on 전류를 증가시킬 수 있었다. 하지만 2003년 이후로 0.13um 소자기술 (회로의 최소선폭이 0.13 um)에서 90 nm

그림 1 무어의법칙

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소자 기술로 접어들면서 기존 제작 방법으로는 무어의법칙을예측한트랜지스터성능을달성할수없게되는데, 그이유로크게두가지로요약될수있다. 첫째는그림 2와같이열산화막의물리적두께(Tox)가줄어듦에따른 게이트 누설전류의 증가이다. 이러한 누설전류는 게이트 유전체(gate dielectric)에 대한 전자의 직접적인 터널링에의하여발생되며 1 nm 의 두께아래로는누설전류 요구조건을 만족시키지 못하고 있음을 확인할 수 있다. 두 번째로는 채널 도핑농도의 증가에 따른 전자(electron)/정공(hole)의 이동도(mobility)의 감소이다(그림 3)[3]. 드레인과 소스 사이의 누설전류를 억제하기 위해 증가시킨 채널의 도핑에 의해 오히려 전자의 이동속도가 저감되는 문제점이 지적되어왔다. 따라서 무어의법칙을 지속시키기 위해 기존 트랜지스터의 단순한scaling 과는 차별화된새로운소자제작기술이필요하게되었고이를위해금속게이트(metal gate)/high-k 유전물질과 strained-Si (변형실리콘) 채널에 의한 이동도 향상기법이도입되었다.

금속게이트 전극과 high-k 게이트 유전체

high-k 게이트 유전체는 유전상수가 실리콘산화막의(εr=3.9) 보다 큰 물질로써, CMOS 공정에 적용 가능한Hf 계열이나 Zr 계열 (εr=10~20) 물질이 연구 대상이되어 왔다. [1]. 유전상수가 크다는 것은 동일한 게이트 커패시턴스(capacitance)를 실리콘 산화막의 경우보다 두꺼운 유전층으로 제작이 가능해짐을 의미한다. 따라서게이트 터널링에 의한 누설전류를 급격히 줄일 수 있으며이를통해지속적인 Tox scaling 이 가능하게된다. 그림 4는 45 nm급 high-K/금속게이트 트랜지스터를 예시하고 있다[4]. 금속게이트는 이전까지 사용해온 폴리실리콘 게이트가 가지고 있던 poly-depletion 현상을 개선시킬뿐아니라 high-k 유전체와의조합으로폴리실리콘/high-k 구조에서문제시되었던 Vt-pinning 및 이동도감소현상을해결할수있다. 사실금속게이트/high-k 구조는앞서설명한 scaling issue 를해결할수있는대안으로써이미 90년대말기부터연구가진행되어오고있었다.그러나 high-k 유전체가 갖는 채널의 낮은 모빌리티와신뢰성 문제가 지적되어 왔다. 금속게이트 역시 열안정

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그림 2 Tox 가 줄어듦에따른게이트누설전류증가

그림 3 scaling 과 더불어발생하는채널의이동도감소

그림 4 인텔의금속게이트/high-k 트랜지스터

그림 5 금속게이트/high-k 사용으로줄어든게이트누설전류

● 기 획 시 리 즈

성으로인한공정이슈와더불어 nMOS, pMOS 의최적화된성능을위해다른일함수(workfunction) 를갖는금속을 사용해야 하는 어려움이 있었으나 이러한 문제점을high-k 물질을 먼저 적층한 후 금속게이트는 열공정 이후에 형성하는 방법으로 최소화 하였다. 그림 5는 금속게이트/high-k 사용 시 게이트 누설전류가 효과적으로줄어들었음을보여주고있으며 nMOS 와 pMOS 의 향상된 트랜지스터 성능을 예시하고 있다(그림 6). 한편, 나노 CMOS 기술의금속배선의 pitch 가 나노영역에진입하게 되면서 금속 배선내에서 유기되는 RC delay 가 칩내의 signal delay 에 미치는영향이점차커지게되었다.

이러한 RC delay 를 줄이기위하여금속배선공정중사용되는 ILD(inter-layer dielectric) 용으로 low-k 유전체가필요하게 되었으며 기존에 실리콘 산화막 기반 유전체가 트랜지스터 게이트와 금속 배선용으로 함께 사용된것과는 달리 나노 MOSFET에서는 게이트 유전체와 ILD용으로유전율이각기다른물질이필요하게되었다.

Strained Si

실리콘에기계적응력(stress)를 가하면전자와정공의이동도가 변하게 된다는 이론적 기원은 최초의 트랜지스터가 발명된 50년대 초에 이미 연구되었던 변형전위(deformation potential)이론에 근거하고 있다. 변형전위이론에의하면 strained 실리콘의밴드갭(bandgap)과 캐리어의 유효질량(effective mass)은 기존에 사용되어 온일반실리콘의값과다르게된다. 예로써, 전자는인장응력(tensile stress) 의하여이동도가증가하고정공은압축응력(compressive stress)에 의해 향상될 수 있음을 이론과 실험을 통해 확인 할 수 있었다. 따라서 변형에 의한캐리어이동도개선효과를트랜지스터에적용하기위해소자 내에 효과적인 변형발생 방법을 탐색하였으며 90년대 말부터 Si/SiGe 구조의 기판을 이용하여 변형실리콘 채널을 만드는 2축변형(biaxial strain) 방식이 연구되어왔다[5]. 2002년에 인텔은 결정성장(epitaxial) SiGe 소스/드레인을 만들어 pMOS 의 채널에 압축응력을 가하고 nMOS 의 경우 SiN capping layer 를 stress liner 로 사용하여 tensile stress 를 가하는 1축(uniaxial)변형방식을적용하여 90 nm 급 양산화에 성공하게 된다(그림 7)[6].1축과 2축변형의 차이점은 그림 8에서 예시되어 있으며1축방법은 말그대로 전류가 흐르는 방향으로만 응력이발생되는반면에 2축의경우는웨이퍼전면에형성된변형실리콘으로 인해 채널과 수직된 방향으로 응력이 가해진다. 2축변형은 pMOS 의모빌리티개선효과가미비하고 양산화 시키는데에 어려움을 갖고 있기 때문에 최근에는 1축변형 방식이 표준이 되고 있다. 그림 9와 10은 변형 트랜지스터의 Ion-Ioff 특성으로써 nMOS 의 경우10 % 와 pMOS 의경우 30 % 의향상된성능을보여준다[7]. 그러나이와같은변형효과는소자의크기가작아질수록 strained 되는 부분의 크기 감소로 줄어들게 되는

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그림 6 금속게이트/high-k 를 사용하여트랜지스터의성능향상(인텔, 2007)

그림 7 채널의 compressive strain 과 tensile strain (인텔, 2002)

그림 8 Biaxial strain 과 uniaxial strain

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단점이있다. 최근에는응력에의한이동도개선효과를높이기 위해 Ge 의 함유량을 높이거나 게이트 전극 및컨택을통해변형채널을만들고있다[8].

3D 트랜지스터

차세대 CMOS 소자인 22 nm MOSFET의 성능을 구현하기 위해서는 기존의 planar 트랜지스터 구조의 shortchannel effect 에 의한 DIBL (drain induced barrierlowering) 누설전류증가문제점을해결해야만한다. 이러한 한계성을 극복하기 위한 방법으로 다수 게이트 전극이집적화된 3D 트랜지스터구조가제안되었다. 이러한 삼차원 트랜지스터는 기존의 한쪽 면으로만 전류가흐르던 planar 소자와비해 3D 게이트전극이엑티브레이어를 세 방향에서 둘러싸는 삼차원적 형태를 갖는다(그림 11). 게이트 전압으로 제어되는 채널영역이 삼차원으로형성되어게이트전압이채널형성및소멸에미

치는 영향을 효과적으로 증가 시킬수 있으며 이를 통해 DIBL (draininduced barrier lowering) 현상를저감시켜 누설전류를 획기적으로감소시킬 수 있다. 그림 12에서는double 게이트에의해DIBL 현상이효과적으로 억제될 수 있음을 보여주고 있다. 이러한 3D 구조 트랜지스터는 fin 으로 불리우는 엑티브의폭(W)을 줄일수록 드레인 바이어

스의영향이줄어들어 short channel effect 를 개선할수있고 기판의 완전 공핍화 (fully depletion) 를 가능하게한다. 완전 공핍화 됨으로써 채널은 기판전극으로부터전기적으로 분리될 수 있고 소자의 sub-threshold slope이 개선된다. 그러나 fin 의 폭을 줄이게 되면 소스/드레인의저항이높아지는문제가발생한다. 또한수나노미터크기의 3D 트랜지스터를칩당수억개집적화하는공정의 복잡성과 고가의 제작 비용은 아직 해결되어야 할문제점으로 남아있다. 2011년 인텔은 세계 최초로 22nm 급 로직칩위에 3D 트랜지스터제작기술을기반으로실현할수있음을발표하였다[9].

결 론

Nano CMOS 트랜지스터기반로직칩소자기술에관한최근동향대해서요약해보았다. MOSFET 크기가나노 미터 영역으로 줄어들면서 기존의 scaling 방법으로

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그림 9 Tensile stress 에 의한 nMOS 의 성능향상그림 10 Compressive stress 에 의한 pMOS 의 성능향상

그림 11 기존의 planar 소자와 새로운 3D 구조 트랜지스터

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는소자성능이매우제한적으로개선되는문제점을해결하기 위해 금속 게이트/high-k 게이트 유전체 그리고strained Si 채널기술이집적화된소자개발이이루어져왔다. 또한차세대로직칩기술인 22 nm CMOS 기술개

발에서는 다채널 삼차원 구조 트랜지스터가 연구 개발중이며, 이를 통해무어법칙에서예측된나노트랜지스터의 누설 전류 및 스위칭 속도를 만족 할 수 있을 것으로기대된다. 이와같이나노MOSFET 구조가복잡해짐에따라제작비용이커지는문제점이있으나, 최근일련의 연구 성과로 진화된 나노 MOSFET 트랜지스터 구조를기반으로지난 40년간지속되어온MOSFET 성능개선이계속이어갈수있을것으로예측된다.

참고문헌

[1] E. P. Gusev et al, Advanced high-j dielectric stackswith polySi and metal gates: Recent progress andcurrent challenges, IBM J. Res. & Dev., Vol. 50,No. 4/5, 2006

[2] T. Ghani, Challenges and Innovations in Nano-CMOS Transistor Scaling, 2009

[3] T. Ghani, Scaling Challenges and Device DesignRequirements for High Performance Sub-50 nmGate Length Planar CMOS Transistors, Tech. Dig.VLSI Symposium, 2000

[4] K. Mistry et al, A 45nm Logic Technology withHigh-k+Metal Gate Transistors, Strained Silicon, 9Cu Interconnect Layers, 193nm Dry Patterning, and100% Pb-free Packaging, IEDM Tech. Dig., 2007

[5] Y. Sun et al, Strain Effect in Semiconductors-Theoryand Device Applications, 2010

[6] M. Bohr, The Invention of Uniaxial Strained SiliconTransistors at Intel, 2007

[7] C. Auth et al, 45nm High-k + Metal Gate Strain-Enhanced Transistors, Tech. Dig. VLSI Symposium,2008

[8] C.-H. Jan et al, A 32nm SoC Platform Technologywith 2nd Generation High-k/Metal Gate TransistorsOptimized for Ultra Low Power, High Performance,and High Density Product Applications, IEDMTech. Dig., 2009

[9] M. Bohr et al, Intel’s Revolutionary 22 nmTransistor Technology, 2011

그림 12 멀티 게이트(multi gate) 사용으로게이트의채널컨트롤능력강화

그림 13 2010년 발표된인텔의 22 nm 3D 트랜지스터