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P-2 環境埋め込みデバイス工学
プロジェクトリーダ： 黒田 忠広 総合デザイン工学専攻 教授
事業推進担当者：
伊藤 公平 基礎理工学専攻 教授 真壁 利明 総合デザイン工学専攻 教授 天野 英晴 開放環境科学専攻 教授 G. Hollinger Ecole Centrale de Lyon- 所長 Lyon nanotechnology Inst.
研究推進協力者：
中野 誠彦 総合デザイン工学専攻 准教授 松本 佳宣 基礎理工学専攻 准教授 石黒 仁揮 総合デザイン工学専攻 准教授 八木澤 卓 総合デザイン工学専攻 特別研究助教
RA：
清水 康雄 基礎理工学専攻 後期博士課程 3 年 A. Manaf 基礎理工学専攻 後期博士課程 3 年 濱岡 福太郎 総合デザイン工学専攻 後期博士課程 3 年 宮本 聡 基礎理工学専攻 後期博士課程 2 年 新津 葵一 総合デザイン工学専攻 後期博士課程 1 年 森下 弘樹 基礎理工学専攻 後期博士課程 1 年
I 研究の概要
（１） 背景 近年の高度情報化社会において、個々人の生活における利便性は大きく向上し
た。しかし、今日における個人の活動へのディジタル支援は特定のサービスを提
供するのみで、個々人の個性に合わせたものには至っていない。そこで求められ
ているのが、人間一人ひとりの活動に合わせ、その活動を余すことなく支援して
ゆく人間中心の科学技術の構築である。 人間中心の科学技術を構築していく上で重要になるのが、機能の集積化と分散
化である。人間活動を十分に補うレベルにまで高めるためには、機能の集積化を
進め、テラビットクラスの情報処理能力を実現することが求められる。また、個々
人の活動の情報を受容するためには、超低電力消費のデバイスをアンビエントに
分散化する必要がある。 このように、今後求められる人間中心の科学技術を実現する上では、これまでの
既存技術の延長ではなく、革新的な技術開発が必須となる。 そのために、電子デバイスやプロセス技術からシステムまでを有機的に融合させ
るべく、統合的かつ多角的な協力体制を築くことが求められる。
（２） 目的、計画 本プロジェクトの目的は、デバイスからシステムまでのそれぞれの学問分野の
融合を行い、それらの相乗効果を引き出すことで新たな価値を有した基盤技術を
開発することである。デバイスの研究開発としては、プラズマプロセス、超高速
Si-LSI 間接続を用いた三次元 LSI、革新的ナノデバイス、センサーデバイスの開
発を行う。システムの研究開発としては、分散された機能を無線接続するための
アナログ・デジタル混載システム LSI、センサネットワークシステムの開発を行
う。これらを分担する研究推進担当者間での連携を密に行い、最終的な目標は人
間が意識することなく個々人の活動をディジタル支援するアクセス空間を構築す
ることである。 本プロジェクトは 2011 年度に上記の目標を達成するために、具体的かつ綿密
な計画を立てている。初年度となる 2007 年度においては、それぞれの分野にお
ける基盤研究を行った。２年目となる 2008 年度においては、連携に向けた基礎
研究を行った。来年度以降については、各教員間の連携をさらに密にし、学際的
な融合にも取り組んでゆく予定である。
（３） 意義 本プロジェクトの特色は、プラズマプロセスや量子トランジスタといった下流
のレイヤから LSIシステムやセンサネットワークといった上流のレイヤまでを含
めた、包括的研究体制を築いている点である。このような研究体制は国内外をみ
ても希有であり、次世代型の研究体制として注目を集めることが大いに期待され
る。 本プロジェクトにて行っている研究開発は、20～30 年後に実用化が見込まれる
ような将来的なデバイスのための革新的な技術開発から、実社会ですぐに応用が
見込まれる技術開発まで多岐に渡っている。基礎研究に対する投資を控える傾向
にある国内メーカの基礎研究所の役割を果たすと同時に、産学連携を積極的に進
めており、我が国の研究開発への貢献は学術的観点からも産業的観点からも非常
に大きい。 また、本プロジェクトに博士号取得前の将来を担う人材が参加することで、デバ
イスからシステムまでを包括的に学ぶことができ、教育的な観点からも非常に有
意義である。
（４） 研究成果概要 本年度は、プロセスからシステムまでの多分野にわたって顕著な研究成果を国
内外に対して広く発表することに成功した。それぞれの研究成果の概要を下記に
まとめる。 個々の電子デバイスの性能向上、認識機能の分散化を目標として、Si-LSI 間の
超高速無線配線および認識能力を有した環境埋め込みデバイスの開発を行った。
Si-LSI 間の配線としては、開発した無線配線をプロセッサ－メモリ間通信、なら
びに NAND フラッシュ間通信に適用することに成功した。また、より低電力に
認識機能を実現できるプロセッサの開発を行った。 次世代の半導体デバイスを実現するための、革新的ナノデバイスの研究開発を
行った。2002 年度より提唱している「全シリコン量子コンピュータ」の実現に向
けて、基盤技術の開発に取り組んでいる。 一つのシリコンチップに電子と光の両デバイスを一括加工するためのプラズマ
プロセス開発を行った。電子と光の両デバイスを集積することでさらなる情報処
理性能の向上を見込むことができる。これまでに培ってきた垂直統合型プラズマ
加工 CAD (VicAddress)での知見を生かし、開発を進める。本年度の成果として
は、超微細加工を行う際に問題となるプラズマモールディングの解析に
VicAddress を適用し、モデリングに成功したことである。モデリングに成功した
ことで、プラズマモールディングの効果を定量的に見積もりつつ、時間領域での
エッチング形状の変化を予測することが可能となった。 動的リコンフィギャラブルプロセッサ MuCCRA の開発を行った。本年度は、
低電力化に向けた基盤技術の開発を重点的に行った。細粒度パワーゲーティング
を導入することにより、47%の電力削減を実現した。また、3 次元動的リコンフ
ィギャラブルプロセッサの開発を行った。同プロジェクト内にて行われている
Si-LSI 間配線を用いて、チップ間の接続を行っている。チップの試作・評価は完
了しており、来年度に研究成果の発表を行う予定である。 デジタルアナログ混載 LSI における基板ノイズ低減に関する研究を行った。高
周波域における基板モデルを提案し、その検証を試作チップとネットワークアナ
ライザによって行った。また、高周波基板ノイズを低減するためのアクティブデ
カップリングを提案した。提案した回路を試作チップに搭載・評価したところ、
最大 80%以上のノイズ低減効果が確認された。 分散化された電子デバイスが人間の活動情報を取得するために、センサデバイス
の開発が必要である。センサデバイスの一種である、傾斜センサを開発した。セ
ンサネットワークなどのアプリケーションを想定した際には、センサデバイスは
低消費電力でなくてはならない。そこで、本年度は低消費電力センサデバイスを
実現するための、増幅回路の研究を行った。従来用いていた消費電力の大きいオ
ペアンプの機能を、低電力なインバータで実現することで低電力化を実現した。 分散化された電子デバイス同士でネットワークを構成するためには、デバイス
同士を無線接続する必要がある。デバイスがネットワークに接続する際に、周辺
の電波状況を認識し最適な通信方式を自立的に最適化する技術として、コグニテ
ィブ無線の研究を行っている。本年度は、広帯域局発振器の出力を分周する回路、
及びその信号をクロックとして離散時間アナログ信号処理を行う高速サンプリン
グ回路を考案した。サンプリング回路において、GHz クラスの高速クロック用ブ
ートストラップ回路を考案し、MOSFET の微細化に伴う電源電圧低下の問題を
回避することに成功した。 LSI の高性能化を実現するための材料として、低誘電率(low-k)材料が注目を集
めている。low-k 材料を用いることで、RC 遅延を低減し、高速化を図ることが可
能となる。本プロジェクトでは、有機 low-k 材料に着目し、有機 low-k 材料のエ
ッチング形状の予測を行った。エッチング表面上に堆積するポリマー膜存在下で
の実効的なエッチレートを評価する新たな手法（二層表面レベルセット法）を開
発し、現実的な計算時間でエッチング形状発展像を追跡した。
（５） 国際連携実施状況 本年度は、2008 年 9 月に国際ワークショップを 2 日間にわたって開催した。
開催地はドイツのミュンヘン工科大学である。本プロジェクトからは、伊藤教授
が“Silicon quantum computers”と題する発表を行った。
II 研究成果
（１） Si-LSI 間の超高速無線配線と認識能力を兼ね備えた環境埋め込みデバイ
スの開発
(1) 誘導結合を用いた超低電力・超広帯域プロセッサ－メモリ間 3D インタフ
ェース 次世代の高性能 3 次元 LSI の実現に向けて、低電力かつ広帯域なプロセッサ－
メモリ間 3D インタフェースの実現が必須である。本研究においては、誘導結合
プロセッサ－メモリ間インタフェースを開発し、従来に比べて 1/30 の低消費電力
動作、ならびに 1/3 の小面積化を達成した。 図 1 が開発したプロセッサ－メモリ間インタフェースのシステムブロック図
である。8 つの CPU コアが誘導結合インタフェースのタイミング、パケット信号
を制御し、19.2Gbps のパケットベース通信を行う。 図 2 が提案するタイミング調整手法である。この手法により、半導体製造時に
起こる製造ばらつきを補正し、低電力化、高性能化が可能となる。
System Bus
Core #0~ #7
1-MB SRAM Module (Working Memory for CPU)
8 Cores
Inductive-CouplingData Link19.2 Gbps
Clock Controller
*IBSC
Inductive-Coupling
Clock Link600MHz
*IBSC : Inductive-Coupling Bus State Controller
Ctrl. Register
PHY of Inductive-Coupling Link Timing Ctrl.
300MHz
300MHz
600MHz
600MHz
PHY of Inductive-Coupling Link
BIST
Processor
SRAM
clk
*vld*eop
data(16) Valid Data*vld : Valid(Strobe), *eop : End of Packet
150Mbps * 64bit
16bit
Packed-Based Communication
図 1：システムブロック図
D Q
600MHz Clk
Q D
RxTx
Rx Tx
Tx Rx
SRAMProcessor
Rx Tx Q D
Coarse TimingControl, TD
Clk Tree
IBSC
Ctr
l. R
egis
ter
D Q
Coarse TimingControl, TU
Clk Tree
Fine TimingControl
Fine TimingControl
Clk ch. (1ch)
Clk ch. (1ch)
Data ch. (18ch)
Data ch. (18ch)
Downlink
Uplink
1-M
B S
RA
M
Thro
ugh
Mod
e
BIS
T
Controlled by IBSC
D QD Q
600MHz Clk
Q DQ D
RxTx
Rx Tx
Tx Rx
SRAMProcessor
Rx Tx Q DQ D
Coarse TimingControl, TD
Clk Tree
IBSC
Ctr
l. R
egis
ter
D QD Q
Coarse TimingControl, TU
Clk Tree
Fine TimingControl
Fine TimingControl
Fine TimingControl
Fine TimingControl
Clk ch. (1ch)
Clk ch. (1ch)
Data ch. (18ch)
Data ch. (18ch)
DownlinkDownlink
UplinkUplink
1-M
B S
RA
M1-
MB
SR
AM
Thro
ugh
Mod
e
BIS
TB
IST
Controlled by IBSC
図 2：提案するタイミング調整手法
提案した手法を検証するために、LSI チップを試作、測定した。図 3 がチップ
写真である。次世代カーナビ向けの商用マルチコアプロセッサと、大容量 SRAMの積層を行った。商用プロセッサ－メモリを用いた 3 次元 LSI は世界で初めての
報告となる。 図 4 が測定結果である。図 2 に示したタイミング調整手法を用いたことで、
10-14 以下という低いビット誤り率を達成した。
SRAM 65nm CMOS, 6.2mm * 6.2mm
Processor 90nm CMOS, 10.61mm * 9.88mmLower C
hip
Inductive-Coupling Link (Data and Clock)
Inductive-CouplingLink
1MB-SRAM
MemoryController
Upper C
hip
Inductive-CouplingLink
Wire Bonding(Only Power Supply)
SRAM 65nm CMOS, 6.2mm * 6.2mm
Processor 90nm CMOS, 10.61mm * 9.88mmLower C
hip
Inductive-Coupling Link (Data and Clock)
Inductive-Coupling Link (Data and Clock)
Inductive-CouplingLink
1MB-SRAM
MemoryController
Inductive-CouplingLink
1MB-SRAM
MemoryController
Upper C
hipU
pper Chip
Inductive-CouplingLink
Wire Bonding(Only Power Supply)
図 3：積層チップ写真
180ps10-12
10-14
10-8
10-10
10-4
10-6
100
10-2
Timing in Uplink, TU (36ps/step)
Bit
Erro
r Rat
e
Timing in Uplink, TU
Tim
ing
in D
ownl
ink,
TD
16ch. TestTest Pattern : PRBS 231-1After Fine Timing Adjustment
180ps
36ps/step
Optim. Timing
180ps10-12
10-14
10-8
10-10
10-4
10-6
100
10-2
Timing in Uplink, TU (36ps/step)
Bit
Erro
r Rat
e
Timing in Uplink, TU
Tim
ing
in D
ownl
ink,
TD
16ch. TestTest Pattern : PRBS 231-1After Fine Timing Adjustment
180ps
36ps/step
Optim. Timing
16ch. TestTest Pattern : PRBS 231-1After Fine Timing Adjustment
180ps
36ps/step
Optim. Timing
図 4：測定結果
(2) 積層 NAND フラッシュのための誘導結合型チップ間無線通信バス
本研究で提案する誘導結合型チップ間無線通信バスは、以下の図 5 のような多
数積層されたチップ間の通信を実現する。これにより、電子基板上に複数のパッ
ケージで実現されていた半導体記憶装置(SSD)が単一パッケージで実現でき、小
型低電力化が実現できる。本研究では、この実現に必要な誘導結合型チップ間無
線通信を示すことを目的としている。
Inductor
Rep
eat
Slee
p
Memory63
Memory62
Memory61
Memory01
Memory00
Power
Inductive Coupling
MemoryWrite
.. ..
MemoryRead
Sele
ct
Controller
Package
3wires/chip(VDD,GND,Reset)
(a) Proposed (b) Conventional
Controller
Memory 00Memory 01
Memory 07
Package
25wires/chip
1/2 power consumption1/40 I/O-circuit area
Inductor
Rep
eat
Slee
p
Memory63
Memory62
Memory61
Memory01
Memory00
Power
Inductive Coupling
MemoryWrite
.. ..
MemoryRead
Sele
ct
Controller
Package
3wires/chip(VDD,GND,Reset)
(a) Proposed
Rep
eat
Slee
p
Memory63
Memory62
Memory61
Memory01
Memory00
Power
Inductive Coupling
MemoryWrite
.. ..
MemoryRead
MemoryWrite
.. ..
MemoryRead
Sele
ct
Controller
Package
3wires/chip(VDD,GND,Reset)
(a) Proposed (b) Conventional
Controller
Memory 00Memory 01
Memory 07
Package
25wires/chip
(b) Conventional
Controller
Memory 00Memory 01
Memory 07
Memory 00Memory 01
Memory 07
Package
25wires/chip
1/2 power consumption1/40 I/O-circuit area
図 5：提案型多段チップ積層メモリ
半導体記憶装置(SSD)を単一パッケージで実現する場合、従来アクセスを制御
していたコントローラは積層チップの最上位に積層される。最上位のチップがア
クセス対象のチップを選択するために、図 6 のような有限ステートマシンを提案
した。各々のチップが隣のチップへデータを伝送していくリピート伝送により実
現できる。
Memory00 : Repeat
Memory01 : Repeat
Memory02 : Select
Memory03 : Sleep
01,11,10,00
11,10,00
10,00
01,01,11,10,00Interface chip
Stacked Chips
Receive only
Repeat data
Sleep
Txdata
IT
VDD
Tx-enable
FSM
Ctrl.
Tx Tx
Rx-
enab
leTx
-ena
ble
Rx Rx
clockdata
Double-edge triggered FF
Rx-enableVB
VR+ -
Rxdata Rxdata
Select
Repeat
Sleep
ReceiveSelectready
Sleepready
01
11
10
wire
wirewire
01,10,11
01,10,11
00
00
00
00,01,10,11
00,01,10,11 00,01,10,11
wire
wire
Memory00 : Repeat
Memory01 : Repeat
Memory02 : Select
Memory03 : Sleep
01,11,10,00
11,10,00
10,00
01,01,11,10,00Interface chip
Stacked Chips
Memory00 : Repeat
Memory01 : Repeat
Memory02 : Select
Memory03 : Sleep
01,11,10,00
11,10,00
10,00
01,01,11,10,00Interface chip
Memory00 : Repeat
Memory01 : Repeat
Memory02 : Select
Memory03 : Sleep
01,11,10,00
11,10,00
10,00
01,01,11,10,00Interface chip
Stacked Chips
Receive only
Repeat data
Sleep
Receive onlyReceive only
Repeat dataRepeat data
SleepSleep
Txdata
IT
VDD
Tx-enableTxdata
ITIT
VDD
Tx-enable
FSM
Ctrl.
Tx TxTx Tx
Rx-
enab
leTx
-ena
ble
Rx Rx
clockdata
Rx Rx
clockdata
Double-edge triggered FF
Rx-enableVB
VR+ -
Rxdata Rxdata
Rx-enableVB
VR+ -
Rxdata Rxdata
Rx-enableVB
VR+ -
VB
VR+ -
VB
VR+ -+ -
Rxdata RxdataRxdata
Select
Repeat
Sleep
ReceiveSelectready
Sleepready
01
11
10
wire
wirewire
01,10,11
01,10,11
00
00
00
00,01,10,11
00,01,10,11 00,01,10,11
wire
wire
Select
Repeat
Sleep
ReceiveSelectready
Sleepready
01
11
10
wire
wirewire
01,10,11
01,10,11
00
00
00
00,01,10,11
00,01,10,11 00,01,10,11
wire
wire
Select
Repeat
Sleep
ReceiveSelectready
Sleepready
01
11
10
wire
wirewire
01,10,11
01,10,11
00
00
00
00,01,10,11
00,01,10,11 00,01,10,11
wire
wire
図 6：チップ指定のための有限ステートマシン
チップの多段積層では、誘導結合通信に使用するインダクタが垂直に多数並ぶ
事になり、クロストークが生じる。リピート伝送の実現には、クロストーク回避
が必要である。この回避手法として、金属層で作られたシールドを利用する事を
提案した。シミュレーションによればシールドを貫通する磁界は小さく、一方で
シールドに囲まれた場合にも通信が可能である。
Up Link(Memory Read)
Down Link(Memory Write)
TxRx
RxTx
RxTx
TxRx
TxRx RxTx
200µm
Tx-enableRx-enable
TxRx
TxRx Rx
Tx
Signal
Crosstalk
X
X-ZZ
Shield
0 0.5 1Z/X
0.0
0.2
0.4
0.6
0.8
1.0
Rel
ativ
e co
uplin
g co
effic
ient
k/k
0Crosstalk
Signal
VR= k ddt ITLTLR
Up Link(Memory Read)
Down Link(Memory Write)
TxRx
RxTx
RxTx
TxRx
TxRx RxTx
Up Link(Memory Read)
Down Link(Memory Write)
TxRx
RxTx
RxTx
TxRx
TxRx RxTx
TxRx TxRx TxTxRxRx
RxTx RxTx RxRxTxTx
RxTx RxTx RxTx RxRxTxTx
TxRx TxRx TxTxRxRx
TxRx TxRx TxTxRxRx RxTx RxTx RxTx RxRxTxTx
200µm
Tx-enableRx-enable
TxRx
TxRx Rx
Tx
200µm200µm
Tx-enableRx-enable
TxRx
TxRx Rx
Tx
Signal
Crosstalk
X
X-ZZ
Shield
Signal
Crosstalk
X
X-ZZ
X
X-ZZ
X
X-ZZ
Shield
0 0.5 1Z/X
0 0.5 10 0.5 1Z/X
0.0
0.2
0.4
0.6
0.8
1.0
Rel
ativ
e co
uplin
g co
effic
ient
k/k
0Crosstalk
Signal
VR= k ddt ITLTLRVR= k ddtd
dt ITLTLR
図 7：シールドによるクロストーク回避手法
図 7 で示したシールドの影響を、テストチップを積層して実測で確認した。テ
ストチップには図 8 のように、インダクタ直径の 2 倍の大きさの正方形のシール
ドを作成した。図 8 のようにシールドが通信チャネルの上下に存在する場合、送
信電力を追加する事で通信する事ができる。シールドを貫通する通信は確認され
なかった。シールドを利用したリピート伝送が実現できる。
Inductors
200µm
400µm
Shields
Inductors
200µm200µm
400µm400µm
Shields
0 2 4 6 8 10 12Transmission power [mW]
10-12
10-9
10-6
10-3
100
BER
@2Gb/s
@BER=0.5
@BER<10-12
Txdata
Txdata
Rxdata
Rxdataw/o Shield
Txdata
Rxdata
Tx
Rx
w/ Shield
Txdata
Rxdata
Tx
Rx
Crosstalkthru Shield
Txdata
Rxdata
Tx
Rx
0 2 4 6 8 10 12Transmission power [mW]
0 2 4 6 8 10 120 2 4 6 8 10 12Transmission power [mW]
10-12
10-9
10-6
10-3
100
BER
10-12
10-9
10-6
10-3
100
10-12
10-9
10-6
10-3
100
BER
@2Gb/s
@BER=0.5
@BER<10-12
Txdata
Txdata
Rxdata
Rxdataw/o Shield
Txdata
Rxdata
Tx
Rx
TxTx
RxRx
w/ Shield
Txdata
Rxdata
Tx
Rx
TxTx
RxRx
Crosstalkthru Shield
Txdata
Rxdata
Tx
Rx
TxTx
RxRx
図 8：試作シールドとその影響の測定結果
(3) 画像・音声・加速度認識のための低電力多用途認識プロセッサ
(a) Haar-like 特徴を拡張したアルゴリズム
低電力な多用途認識プロセッサを実現するためには、汎用の演算回路ではなく、
認識に特化した演算回路を持つ必要がある。その認識を行うためのアルゴリズム
として、本研究では、P. Viola らの「Haar-like 特徴(HF)及び、Cascade 型識別
器(CC)を用いた顔検出器」を導入する。その概要を図 9 に示す。HF は 5 種類あ
り、どれも和差算のみで特徴量が演算できるので、低計算コストである。多数の
HF を線形結合させることで、高精度な識別器を得られる。CC は、目の粗いフィ
ルタリングから始めて、対象物でないと判断したら即座に処理を中止する木構造
である。この構造により計算量を 98%以上削減することが出来る。
図 9：Haar-like 特徴と、Cascade 型識別器
本研究では、このアルゴリズムを音声や加速度などの信号に適用させるため、
図 10 に示したような二次元マッピングを提案する。こうすることで、一次元の
信号も画像と同じように扱うことが出来る。そして、このマッピング画像に HFと CC による識別器を構成することで、音声検出で 96%、加速度による行動認識
で 93%の精度が得られた。これは、従来の手法（音声：MFCC、LPCC、加速度：
基本統計量）に比べ、いずれも乗算を必要としないため、計算量をそれぞれ 98%、
80%削減できた。
Shift widthFilterwidth
Haar-like
*
t
1frame=21ms=169samples =13*13 pix=1block
13
13
Sound
(b) アーキテクチャの設計と実装
多用途認識プロセッサのブロック図を図 11 に示す。入力は 2 つあり、1 つは
各種センサから得られた信号（赤い実線）であり、もう 1 つは PC 上で学習する
ことによってえられた識別器（青い点線）である。出力は、識別結果である。外
部 RISC コアが AHB Slave インタフェースを介して認識プロセッサを制御する。
Classifier Data (CCs, HFs)
Input Data (Image, Sound, Acceleration)
Memory Interface / AHB Slave Interface
Classifier Data Cache (CDC)
[SRAM]
Learning Process by PC [4]Sensors
Haar-like Feature Value Extractor (HFVE)
Confidence Value Calculator (CVC)
Recognition Processor
RISC
AHB Bus
ExternalSDRAM
Input Data Buffer (IDB)
[SRAM]Classifier Data Loader
Haar-like Feature Coordinates Decoder
(HFCD)
Sub-Window Buffers (SWBs)
[SRAM]
Integral-Data Generator
Object Estimator
System Controller
Sub-Window BufferController (SWBC)
図 11：ブロック図
本研究におけるハードウェア化の設計時の提案を図 12 にまとめる。まず、CCでは、識別器の前段の一部を SRAM にロードできるように設計する（識別器デー
タキャッシュ）ことで、オンチップ SRAM を 70%以上削減した。また、HF を効
率的に格納するため、2 点だけを SRAM に格納し、9 点にリアルタイムに展開す
る HF 座標デコーダ、座標の Index を適切に指定することで演算回路を 5 種類に
対して共通化する HF 特徴量演算器により、面積（デコード＋演算部で 62%）と
電力（同 57%）の削減を実現した。
図 12：識別器データキャッシュ、HF 座標デコーダ、HF 特徴量演算器
X-HFCD*1
(a) (c) Notes: *1: Pixel value. *2: 2’s complement circuit.
x1
x0
pi*2
x0
x1
x8
1b shifter
1b shifter
5
5
5
5
5
+
-
-+
Cla
ssifi
er D
ata
Load
er
3
pv0*1
pv4
pv1
pv5
pv2
pv7
pv3
pv6
pv8
Add
erA
dder
Add
erA
dder
MU
XM
UX
pi
pi
*2
*2
1b shifter
Add
er
2b shifter
Add
er 18
+
-
(b) Notes: *1: The homogeneous circuit of Y-HFCD. *2: Pattern index (#1 to #5).
SWB
C
SWB
C
CVC
FV
HFVE
MU
X/D
EM
UX
Add
erA
dder
Add
erA
dder
Add
erA
dder
Add
erA
dder
Add
erA
dder
),(),((FV) ValueFeature
yxdatayxdata ∑∑ −
=
Positive Area
Negative Area
#1
Stored Decoded by HFCD
2x1-x0
3x1-2x0
5
5
#2
#3 #4
#5
Index-Rearrangement (example)
1
7
5
0
2
4
3
8
6
PositiveArea NegativeArea
6
7
8
0
1
2
3
4
5
（２） 半導体同位体工学推進
(1) シリコン量子情報処理にむけて
(a) はじめに
昨年度に引き続き、当研究室が提案をしたシリコン量子コンピュータ[1, 2]の開
発に不可欠な物理現象の解明を続けている。この量子コンピュータではシリコン
中の安定同位体である 29Si 核スピンの向きが上の場合はゼロ、下の場合は 1 とし
て 0 と 1 のみからなる 2 進数計算を実行する。一つ一つの 29Si 原子をビットとし
て用いるという観点からは文字通りの「シリコン原子コンピュータ」であり、微
細化を進めるムーアの法則の最終到達目標ともいえる。ただし、核スピンは量子
であり、その振る舞いは古典力学ではなく量子力学に従う。よって、この素子は
量子コンピュータである。この素子を量子コンピュータとして動作させるために
は、 １）始めにすべての核スピンを 0 状態にセット（初期化） ２）量子演算（1 量子ゲート演算と 2 量子ゲート演算）の実行 ３）個々の核スピンの向きが上か下かを測定する読み出し
を実行する必要がある。本研究では、これら一つ一つのステップを実現するため
の物理現象の解明を進めている。
(b) 2007 年度の成果
核スピン量子コンピュータ実現への障壁の一つは、熱平衡状態における核スピ
ン分極率が極めて小さいことに起因する初期化の難しさである。これを克服する
ために本研究は分極率を数千倍に増大する動的核分極法に着目した。まずは Si中 29Si 核の動的核分極機構を詳細に解明するために 29Si およびリンドナー(P)濃度が制御された結晶を用意した。そして Si 中に意図的に添加された P ドナー不
純物を用いて、その周辺に存在する 29Si 核スピンの偏極を増大する方法を見出し
た。分極機構としては、明瞭に分解された固体効果をシリコンにおいて初めて観
測し、分極効率は結晶組成のみならず、試料温度に依存する電子の縦緩和時間と
バンド端光照射の有無で大きく変化することを明らかにした。最適な温度（約 12K付近）と照射エネルギーを選ぶことにより動的核分極による鮮明な 29Si NMR ス
ペクトルの観測に成功し、その線幅と 29Si 濃度依存性を定量的に明らかにした。
この結果は、シリコンのみならず、すべてのランダムに分布するスピン 1/2 系に
おけるスピン拡散の物理を反映していることを突き止め、その詳細を文献 3 に報
告した。さらにスピン拡散は固体効果による分極生成に比べ十分速く、シリコン
結晶中に渡る 29Si の動的核分極が固体効果律速であることを示した。最終的に選
られた核分極は 1.45%にも上り、量子ビットの初期化に必要とされる 5%に大き
く近づいた。この 1.45%は熱平衡における分極の 1 万倍以上であることからも電
子スピン-核スピン相互作用を利用した動的核分極が有効なことを示している。ま
た、量子ビットの情報送信という観点から、核スピン量子ビットを光学的に読み
出すことは有意義であり、そのために、通常のドナー、アクセプターよりも発光
効率の高い等電子発光中心が注目されている。そこでシリコン(Si)中のベリリウ
ム対 (Be-Be)等電子発光中心に着目して、その核スピン情報を用いた量子コンピ
ュータ、量子情報通信などへの応用を考えた。将来、量子コンピュータに Be-Be欠陥が利用されるのであれば、Be-Be 欠陥は磁場中に置かれることになるため、
Be-Be の正確な磁場中の発光特性を知ることは重要である。しかし、磁場中 PL分光の先行研究では Be-Be 欠陥は<001>軸対称性を示すのに対し、一軸歪み印加
中の光吸収測定や第一原理計算は<111>軸対称性を示すという矛盾を抱えている。
そこで本研究では、Be-Be 欠陥の磁場中フォトルミネッセンス(PL)を調べ、特に
磁場中の PL スペクトルから、Si 中の Be-Be 欠陥の<111>軸対称性を定性的、定
量的に明らかにした。また、本研究から求めた g 因子は Be-Be のアクセプター性
を反映したものであることも示した。さらに天然同位体組成のシリコン結晶と、
同位体制御により 28Si 純度を大幅に高めたシリコン結晶
（[28Si]=99.93%,99.983%）のそれぞれに Be を添加し、Be 発光中心における発
光スペクトルに対する同位体純度の影響（同位体効果）を調べた。発光ピーク位
置のシフトとピーク線幅の劇的な減少という、２つの明確な同位体効果が観測さ
れた。中でも Be 発光ピーク中でも最も細いピークである B'-line に対しては、
[28Si]=99.983%の試料中では天然同位体組成試料中に比べ線幅がさらに 20 分の 1以下に細くなることが明らかになった。これは先行研究における同じ同位体純度
での P の発光ピークの線幅に比べるとまだ太いものの、線幅と同位体純度の関係
（線幅が同位体不純物濃度の平方根に比例）が明らかになり、我々が保有するさ
らに純度の高いシリコン結晶（[28Si]=99.991%以上）に Be を添加すればさらな
る線幅の減少が期待できることがわかった。 その他の量子計算に関する主な成果としては、電気検知型磁気共鳴測定があげら
れる。
(2) ナノ CMOS プロセスシミュレータの開発
加工サイズの微小化が急激に進むシリコン半導体の新しいチップ開発には、工
場や R&D 部門における経験と試行錯誤のみに頼るのは効率的ではない。そこで
利用されるのが、目標とする回路の製造工程をコンピュータ上で開発するプロセ
スシミュレータと、その結果として得られる素子特性を予想するデバイスシミュ
レータで、最近では両者を一体化した Technology Computer Aided Design (TCAD)の信頼性と計算速度向上が新規チップ開発の経費削減と期間短縮、すな
わち半導体企業の競争力強化の切り札とされている。しかし、素子サイズがナノ
領域に突入した現在、TCAD 開発においてもこれまでのマイクロチップ時代の経
験則が通用せず、その原因は、シミュレーションに必要なナノ領域特有（多くの
場合は非熱平衡）の化学反応や拡散に関する基礎物性値・変数値がほとんどわか
っていないためだと明らかになった。本研究項目では、同位体シリコンナノ構造
という我々の技術を利用して次世代 TCAD 開発に不可欠なナノ領域特有の物性
値を取得し、その結果をリアルタイムで Selete が進める TCAD 開発に取り込む
ことにより、半導体開発に要する期間・費用の 50%以上削減する信頼性と高速性
を有する TCAD のプロトタイプ作成を目指す。 シリコンを用いた本年度の主な成果は後述する「シリコン同位体超格子を用い
た応用研究」と、シリコン中の不純物拡散係数を厳密に決定することに成功した
文献４である。また、ゲルマニウムを用いた研究を展開することにも成功した。
近年、ゲルマニウム(Ge)Field effect transistor の実現を目指し、Ge 中の不純物
拡散研究が再び盛んになっている。数多くある不純物の中でも、特に砒素(As)はn 型デバイスの浅い接合形成のために重要な不純物のひとつであるので、その拡
散機構の解明が必要とされる。しかし、シリコン(Si)中の拡散機構に比べ、Ge 中の拡散機構についての理解度はかなり低い。例えば、Ge 自己拡散が空孔
(vacancy)機構を介して起こることは知られているが、不純物注入時の損傷によっ
て自己拡散が増速される、過渡的増速拡散(transient enhanced diffusion: TED)が存在するかどうかさえもいまだ明らかになっていない。そこで本研究では Geの異なる安定同位体を交互に積層させた同位体超格子を作製し、同位体の質量を
マーカーとして不純物拡散と母体 Ge 半導体の自己拡散を同時観測することを行
った。そして、Ge 中の拡散において支配的な空孔が-2 価の電荷を有する空孔で
あることを示し、その寄与の割合も決定した。さらに、Ge 中の拡散では、Si 中と異なり不純物注入時の損傷による TED が生じないことを示した。以上の成果
は文献 5 として発表された。
(3) シリコン新機能トランジスタの開発
シリコントランジスタの微細化による発展の限界を突破するために Si と Ge を
融合したエレクトロニクス材料の開発を行っている。特にキャリア移動度を上げ
ることによる素子動作速度の高速化に成功し 2 報の論文を発表した[6, 7]。また、
NTT 物性基礎研究所と共同でシリコン単電子トランジスタに関する基礎物性解
明も行った[8]。 引用文献 1) T.D.Ladd, J.R.Goldman, F.Yamaguchi, Y.Yamamoto, E.Abe and K.M.Itoh,
Phys.Rev.Lett, vol. 89, pp. 17901, 2002. 2) K.M.Itoh, Solid State Commun, vol. 133, pp. 747, 2005. 3) H.Hayashi, K.M.Itoh and L.S.Vlasenko, Phys.Rev.B, vol. 78, pp. 153201-5,
2008. 4) M.Naganawa, Y.Kawamura, Y.Shimizu, M.Uematsu, K.M.Itoh, H.Ito,
M.Nakamura, H.Ishikawa and Y.Ohji, Jpn.J. Appl.Phys., vol. 47, pp. 6205-7, 2008.
5) M.Naganawa, Y.Shimizu, M.Uematsu, K.M.Itoh, K.Sawano, Y.Shiraki and E.E.Haller, Appl.Phys.Lett., vol. 93, pp. 191905-7, 2008.
6) M.Myronov, K.Sawano, Y.Shiraki, T.Mouri and K.M.Itoh, Physica E, vol. 40, pp. 1935-7, 2008.
7) M.Myronov, K.Sawano, K.M.Itoh and Y.Shiraki, Applied Physics Express, vol. 1, pp. 51402-4, 2008.
8) S.Miyamoto, K.Nishiguchi, Y.Ono, K.M.Itoh and A.Fujiwara, Appl.Phys.Lett., vol. 93, pp. 222103-5, 2008.
（３） シリコン同位体超格子を用いた応用研究
(1) イオン注入された不純物原子と母体シリコンの熱処理による相互作用
(a) 概要
ホウ素(B)イオン注入は、シリコン(Si)MOS デバイスのスイッチ部分であるソ
ース／ドレイン領域形成には不可欠なプロセスである。一般に Si 基板への B 注
入後、熱処理初期段階における B 原子の増速拡散現象が知られている。この現象
はイオン注入および熱処理初期段階でよって生じた過剰な Si 格子間原子が原因
であり、ナノ領域において、この不純物拡がりがデバイス特性を大きく変える。
よって、この過程での Si 格子間原子の挙動を知ることはプロセスシミュレータの
確立において重要課題であり、B 拡散と Si 拡散を同時に直接的に調べることで、
より精度の高い拡散モデルの確立が期待される。しかし、この過程での Si 拡散を
直接的に観測した例は我々の知る限りはない。そこで Si 同位体超格子に B イオ
ン注入後、同位体 Si の深さ方向分布の熱処理前後の変化を調べ、熱処理中の Si格子間原子の濃度分布および Si 自己拡散評価に成功した、この結果は、精度の高
いナノ CMOS プロセスシミュレータへの寄与が期待される。本研究の成果は
Journal of Applied Physics 誌に掲載済である。 また、本研究が盛り込まれた学位論文の審査には、ダブルスーパーバイザー制
度を利用して、IMEC（ベルギー）の Vandervorst 教授にも加わっていただいた。
(b) 実験方法・拡散モデル・結果
天然 Si(28Si:92.2%)と高純度同位体 28Si（99.9%以上）を固体分子線エピタキシ
ー法で Si 基板上に約 10 nm ずつ交互に積層した Si 同位体超格子[図 13(a)]を作
製し、B イオンを加速エネルギー12 keV、注入量 3x1014 cm-2 で注入後、850 ℃で 1-4 時間の熱処理をした。二次イオン質量分析評価(SIMS)による 30Si の深さ方
向分布を基に熱処理中の Si 原子の挙動を厳密に調べた。30Si は、天然 Si 層に 3.1%、
28Si 層に 0.1%程度含まれているため、30Si をマーカーとして Si 中の Si 分布を調
べることができる。拡散モデルは、Si 中の B 拡散（キックアウト機構）、注入後
の初期の熱処理中に形成される{311}欠陥、ホウ素―Si 格子間原子クラスターを考
慮したモデルを基に拡散方程式（偏微分方程式）を立て、それらを数値的に解く
ことで、B、Si 分布を再現した。 図 13(b)に熱処理後の 30Si および 11B の深さ分布、図 13(c)に Si 格子間原子の時
間依存性の濃度分布を示す。シミュレーション結果と良い一致を得ている。過渡
的な増速拡散モデルおよび Si 格子間原子の電荷状態を考慮したモデルより、高濃
度 B 領域では＋2価の電荷を持つ Si 格子間原子の寄与が支配的であることも明ら
かになった。このように Si と B の拡散を同時に調べることで、拡散モデルに用
いられる、より精度の高いパラメータの決定が可能となった。
図 13：(a) natSi/28Si 同位体超格子構造の概念図 [natSi(d nm)/28Si(d nm)]m
(b) Si 同位体超格子への B 注入(12 keV、3x1014 cm-2）後、850 ℃、1 時間後の 30Siと 11B の深さ方向分布（実験とシミュレーション結果） (c) 5 秒後、1 時間後における Si 格子間原子の濃度分布（シミュレーション結果）
(c) 今後の展望
現実に近いナノ CMOS プロセスシミュレータの確立に向けて、さらに高濃度 B注入（1x1015 cm-2 以上）も必要とされる。そのためには Si 中の欠陥のみならず
B 原子同士の凝集の影響も考慮しなければならない。また、Si 中の B 原子の活性
化のプロセスを知ることも重要課題であり、厳密な B と Si 拡散による相互作用
の解明が必要とされる。さらに現実的にデバイス作製プロセスで用いられる急速
な熱処理中の不純物－Si 原子の挙動の解明に取り組む。
(2) SIMS 分析とアトムプローブ評価の整合性の研究
SIMS 分析とは半導体表面からイオン（一次イオン）を照射し二次的にスパッ
タリングされた原子を質量分析することで深さ方向の質量分布を得る方法である。
Si 同位体超格子は深さ方向に対して質量分布を持つため、同位体がそのマーカー
となる。よって、深さ方向を調べる分析装置にとっては Si 同位体超格子が標準サ
ンプルとして非常に役立つ。従来、Si に周期的に埋め込まれたデルタ B 層がマー
カーとして利用されているが、化学的効果を考慮する必要のない同位体 Si をマー
カーとすることが理想とされる。 一方、アトムプローブ評価は３次元的に質量分布を調べる手段であり、分析中の
ミキシングの影響を受けない方法であるが、深さ方向の絶対値の決定が困難であ
るという課題がある。従って上記の SIMS 分析とアトムプローブ評価結果の整合
性を厳密に調べる必要がある。この研究は 2008 年 12 月より株式会社東芝と共同
で進め、その成果の一部は同年 12 月の国内最大の半導体関連のイベントである
セミコンジャパン 2008 で発表された。今後、この Si 同位体超格子を用いた応用
研究によって、半導体表面分析分野の大きな進展が期待される。
（４） シリコン細線 MOSFET を用いた応用研究
単電子ラチェットにおける少数電子脱出ダイナミクスの検証
(a) 概要
単電子転送・操作デバイスは超低消費電力回路のみならず電荷量子ビットを実
現できるために多くの興味を集めてきた。近年、周波数標準から電流標準を直接
作り出せるために量子計測学的な観点からも重要な課題があり、10-8 以下の転送
誤差で nA レベルの高電流が必要とされている。従来の固定トンネル障壁ではな
くゲート可変のトンネル障壁を用いた方法により、単電子転送の高速動作が可能
となっている。共同研究先である NTT 物性科学基礎研究所では、2 ゲート単電子
ポンプやターンスタイル動作[1]から、電流指向性のある 1 ゲート単電子ラチェッ
ト動作[2]まで、シリコン(Si)細線 MOSFET を利用した MHz-GHz 帯域の単電子
転送が実現されている。しかし、単電子転送の精度は 10-2 のオーダに留まってお
り、ゲート可変動作による転送エラーのメカニズムは分かっていなかった。本研
究では、この単電子ラチェット動作の転送ダイナミクスを検証するために時間分
解測定を行ったので報告する。
(b) 実験
使用した素子は図 14(a)(b)に示すような 3 本の下層ゲート(10 nm 長、70 nm間隔)を持つ SOI 基板上の 30 nm 幅 Si 細線 MOSFET である。中心下層ゲートで
固定バリアを形成させ、ソース側下層ゲートに AC パルス電圧を印加し振動バリ
アを形成させる[図 14(c)]。ドレイン側下層ゲートは接地し本実験には使用しない。
2 本の下層ゲートに挟まれた領域にソース側から単電子を捕獲し、それを中心下
層ゲート下に形成されたバリアを越えてドレイン側に放出することで単電子ラチ
ェット転送を行う。このとき、単電子島のポテンシャルを上層ゲートで調整する
ことで捕獲電子数は正確に制御される。ソース側下層ゲートに印加する負のオフ
電圧が小さいと単電子島に電子が生き残るために転送エラーを起こす。このゲー
トオフ電圧の印加時間を ns オーダで変化させ、ドレインへ排出されてくる平均
電子数を転送電流から求めた。測定温度は 16 K である。
(c) 単電子島ポテンシャルからの電子脱出時間の決定
捕獲電子数が 3 個の場合の平均的な転送電子数の時間発展を図 14(d)に示す。
ゲートオフ時間を長くすると、3 個の捕獲されていた電子は次々に単電子島を脱
出する。ゲートオフ電圧印加後に約 10 ns 以内で 2 個の電子が出てきて、残りの
1 個の電子は比較的長い間単電子島に捕獲され
図 14：(a)(b)3 本ゲートを有するシリコン細線 MOSFET (c)単電子ラチェット操作におけ
るポテンシャルダイアグラム (d)ゲートオフ電圧-1.796V 印加時の平均脱出電子数の時間
発展 (e)16 K における電子脱出時間と帯電エネルギーのゲートオフ電圧依存性 (f)計算さ
れた電子脱出確率
ていることが観測できる。実験結果はマスター方程式を解くことにより得られた
理論的なカーブでフィットされる。これにより求めた 3 つの電子の脱出時間を図 14(e)に示す。ゲートオフ電圧を正方向に変化させると電子脱出時間はそれぞれ指
数関数的に延ばされることが分かる。このような脱出する順番に依存した高い電
子排出選択性は数 meV 程度の単電子島内の強い帯電効果により生まれる。これ
は脱出する順番が遅い電子は帯電エネルギーだけ余分なバリアを脱出時に感じる
ためである。電子脱出時間は温度依存性を示すため、16 K 付近の温度領域ではト
ンネル過程ではなく熱励起過程が電子脱出を支配していると考えられる。さらに
脱出時間の指数関数依存性をもとにして、ゲートオフ電圧に対する脱出確率を予
想した[図 14(f)]。ゲートオフ電圧を調整することにより所望電子数の高精度な放
出が達成できる。このような脱出時間の電子数依存性は単電子捕獲過程でも同様
に考慮する必要があり、単電子転送の完全なモデルを構築するのに重要である。
以上の成果は文献 3 として発表した。 引用文献 1) A.Fujiwara, N.M.Zimmerman, Y.Ono and Y.Takahashi, Appl.Phys.Lett.,
vol. 84, pp. 1323-5, 2004. 2) A.Fujiwara, K.Nishiguchi and Y.Ono, Appl.Phys.Lett., vol. 92, pp.
42102-4, 2008. 3) S.Miyamoto, K.Nishiguchi, Y.Ono, K.M.Itoh and A.Fujiwara,
Appl.Phys.Lett.,vol. 93, pp. 222103-5, 2008.
（５） 全シリコン量子コンピュータの実現に向けた研究
シリコン中のリン不純物のエネルギー状態の検討
(a) 概要
我々は、シリコン(Si)を用いた量子コンピュータとして 2002 年に「全シリコン
量子コンピュータ」を提案した。この量子コンピュータは、29Si 核スピンを用い
て量子演算を行う。しかし、量子演算を行うためには核スピンの初期化・演算・
読み出しの 3 つの段階を踏む必要がある。特に核スピンの初期化並びに読み出し
には、リン不純物(P)を利用する。そのためこの P のエネルギー固有状態を定量的
に評価する必要がある。この Si 中の P 不純物のエネルギー固有状態は、3000Gという磁場において研究が広く行われてきた。しかし、この固有状態を評価する
電子スピン共鳴装置(ESR)の信号強度が磁場の二乗に比例するために、低磁場（特
に 200G）の状態は、未だに定量的な評価は行われていない。そこで本研究では、
信号強度が磁場に依存しない電気的磁気共鳴検出(EDMR)装置を自作し、この Si中の P 不純物の低磁場におけるエネルギー状態の定量評価を行った。
(b) Si 中の P 不純物の低磁場 EDMR 測定
Si 中の P がドープされた試料を用いて得られたスペクトル図 15(a)に示す。こ
の EDMR スペクトルは，RF の周波数を固定して外部磁場を掃引することによっ
て得られる．さらに、図 15(b)には、Si 中の P の磁場によるエネルギー固有状態
の分裂を示す。得られたこれらの信号は、図 15(b)で示す準位間の遷移に対応す
る。さらに、これらの得られた信号の理論との比較を図 15(c)に示す。各プロッ
トが得られた実験データを表し、実線が図 15(b)のエネルギー状態の差を磁場の
関数として計算したものを表している。また、これらの信号位置は図 15(a)、(b)と同様の信号を意味する。以上の結果から、これらの信号が理論と非常に良い一
致を示していることが分かる。また広く研究が行われてきた 3000G の領域では、
図 15(b)の記号を用いると|1>⇔|3>と|2>⇔|4>間の遷移しか選択側により許容
されていなかった。これは高磁場では、エネルギー状態が|1>=|↑↑>、|2>=|↑↓>、|3>=|↓↓>、|4|>=|↓↑>となるためである。しかし低磁場では、図 15(b)に書き表された状態で表わされる。つまり、高磁場ではα=1、β=0 になり、
低磁場ではα≠1、β≠0 を意味し、さらにα2+β2=1 を満たすようにこのαとβ
の値を磁場によって制御することができる。これは、磁場を下げていくと電子ス
ピンのゼーマン分裂の項に電子スピンと核スピンの相互作用を表す超微細相互作
用の項の影響が大きくなるためである。そのため、状態が重なり合い、|1>=|↑↑>、|2>=α|↑↓>+β|↓↑>、|3>=|↓↓>、|4|>=-β|↑↓>＋α|↓↑>と表
わされる。この理論は低磁場において許容される遷移が増えることを示唆してい
る。そして、本研究において初めてこれらの遷移の観測に成功し、Si 中の P は低
磁場においてこの|2>、|4>で表現される重ね合わせ状態を作っていることを示
した。
(c)
↑↑
↓↑+↑↓ βα
↓↓
↓↑+↑↓ α-β
1 =
2 =
3 =
4 =
図 15： (a)Si 中の P の低磁場 EDMR スペクトル。各遷移は(b)に示す準位間の遷移を意味す
る (b)Si 中の P のエネルギー固有状態の磁場による分裂の様子。各準位に示す番号は、右
に示す状態ベクトルに対応する。この状態ベクトルは、第一項が P の束縛電子スピンの向き
を表し、第二項が P 核スピンの向きを表す。例えば、スピンが上向き(S=1/2)のときは、“↑”
で表した (c)実験より得られた信号位置と理論計算値の比較
(c) Si 中の P 不純物のパルス EDMR 測定の検討
(b)の連続波 EDMR 測定によってエネルギー準位の評価を行うことができる。
続いて、これらのスピンの緩和時間を測定する必要がある。これらの緩和時間が、
電子スピンや核スピンが状態を保てる時間を表すためである。さらに、パルス操
作を行うことによって目的である P の状態を用いて 29Si 核スピンの状態を観測す
る。
（６） トップダウンプラズマ微細加工 21 世紀の安全・安心の情報通信技術のためには、プラズマによるナノ・マイク
ロ領域の微細加工技術が不可欠である。特に、Si-LSI 間を光通信するための導波
路やスイッチ素子を加工する Si-MEMS 技術は重要である。半導体 LSI の分野に
おけるナノ領域の微細加工技術をマイクロ領域に応用されるようになり、光通信
用 MEMS を従来の電子回路とともに１つのラインで一括加工し、１チップ化す
ることが可能となる。 本研究の目的は、
(1) プラズマモールディング現象の出現条件の検証
Si-MEMS 加工は、半導体デバイスがサブミクロン以下の加工を対象とするの
に対して数ミクロン～数百ミクロンの大きなサイズで行われる。反応性イオンエ
ッチングでは、加工面に接するイオンシース長が加工するパターンサイズと同程
度になると、シースがパターン形状に沿って径方向に不均一に形成される「プラ
ズマモールディング効果」が顕在化する。こうしたシース形状の歪みが反応性イ
オンエッチングを行う正イオンの輸送に影響を及ぼし、異常なエッチング形状を
引き起こすことが知られている（プラズマモールディング効果のモデル化につい
ては昨年度の成果報告を参照のこと）。また最近では、半導体デバイス加工分野で
もチップ間配線のためにミクロンサイズの高速 Si エッチング技術の確立が求め
られている。 図 16 に、SF6(83%)/O2 を原料ガスにプラズマ源（周波数 100MHz / 電圧振幅
300V）とバイアス源（1MHz / 100V）で駆動された２周波容量結合プラズマ
(2f-CCP)の Si ウエハ近傍のポテンシャル構造およびパターン端部でのイオン速
度分布を示した。本外部条件におけるシース長は、ガス圧力(a)100mTorr では
2mm、(b)300mTorr では 1mm であった。パターンサイズが 500µm の場合は、
いずれのガス圧力でもホール近傍でポテンシャル分布が歪み、イオン入射角度分
布が 3°～6°程度垂直入射からシフトする典型的なプラズマモールディング効
果が現われている。一方、パターンサイズが 50µm の場合、イオン速度分布はプ
ラズマモールディング効果を受けず、垂直入射が支配的となる。ガス圧力につい
てみると、100mTorr（シース長 2mm）の条件下ではパターンサイズ 125µm、
50µm の場合に、300mTorr（シース長 1mm）の条件下ではパターンサイズ 50µmの場合に、プラズマモールディング効果を無視できることがわかる。以上より、
ホール径 d およびシース長 lsh が lsh / d < 10 の関係を満たすとき、プラズマモー
ルディング効果が顕在化することが明らかになった。
図 16：バイアスウエハ近傍のポテンシャル構造およびパターン端部での
イオン速度分布、ガス圧力(a)100mTorr (b)300mTorr
(2) Si-MEMS エッチング形状の原料ガス混合比、圧力依存性
プラズマエッチングは Si 加工表面でのエッチングとデポジションの競争過程
であり、いかに両過程を制御し高速で異方性エッチングを確保するかが課題とな
る。 図 17 に、前節で考慮した各パターンサイズおけるエッチング形状のガス混合
比依存性を示した。ガス圧力も(a)100mTorr、(b)300mTorr と同様である。SF6
の割合が増すと、F ラジカルによる化学的な等方的エッチングが支配的となり、
エッチング形状は丸みを帯びた bow 形状となる。一方、O2 の割合が増えると、Oラジカルが Si 表面で反応し SiOj を形成する側壁保護の効果が支配的となり、エ
ッチング形状はテーパ形状に近づき異方性が確保できる。しかしエッチレートは
減少する。 プラズマモールディングの影響を大きく受けるパターンサイズ 500µm の場合
でも、原料ガス SF6 と O2 の混合比を適切に選ぶことでエッチング形状の異方性
を確保できることになる。一方、プラズマモールディングの影響を受けない条件
では、O2 の割合を増加させることで垂直なエッチ形状を得ることができる。 ガス圧力が低い場合は O ラジカルが減少するため、高圧の場合に比べて側壁の
エッチングが進行する。高圧力の場合は、さらに O ラジカルが増加して側壁保護
だけでなくパターン底部でのエッチング抑制効果も促進される。さらに高圧では
シース長が薄くなるため低圧の場合よりもプラズマモールディング効果によるイ
オン角度分布の歪みがより顕著に現れ、パターン底部コーナーにおける保護膜の
除去がパターン底部中央よりも促進される。その結果、パターン底部における平
坦度が悪化する。
以上から、SF6/O2 プラズマを用いた Si-MEMS エッチングにおいて、プラズマ
モールディングの影響が無視できる場合は、ガス混合比を変化させて F/O ラジカ
ル比をコントロールしてやることで異方性を確保できることがわかった。一方、
プラズマモールディングの影響が無視できない場合は、F/O ラジカル比を制御し
て側壁の垂直性を得ることができる半面、パターン底部の平坦性が悪化すること
がわかった。この現象は、パターンサイズが大きい場合、もしくはシース長が短
くなる高圧力下でより顕著に現れることが明らかとなった。
図 17：各パターンサイズにおけるエッチング形状のガス混合比依存性
表面の黒色面はレジストパターンをあらわす A(赤)：SF6 (50%)/O2 B(橙)：SF6 (75%)/O2 C(緑)：SF6 (83%)/O2 D(青)：SF6 (90%)/O2 ガス圧力(a)100mTorr (b)300mTorr
（７） 低消費電力用プロセッサの開発
(1) 動的リコンフィギャラブルプロセッサ MuCCRA の開発
組み込み用プロセッサ、標準 I/O、メモリ、目的別のハードウェアオフロード
エンジンを１チップ内に混載した SoC(System-on-a-Chip)は、携帯電話、ビデオ、
携帯ゲーム、情報家電など様々な IT 機器の頭脳としての役割を果たしており、
その付加価値が高いことから、将来の日本の半導体の主力製品として期待されて
いる。その性能と消費電力、コストの多くの部分は目的別のハードウェアのオフ
ロードエンジンに依存している。しかし、最近のマスク代、開発費の高騰、最新
技術導入の必要性、短期間での製品化の必要性から、固定ハードウェアでの実現
が困難になっている。そこで、固定ハードウェアに代わった柔軟性のあるオフロ
ードエンジンの必要性が高まっている。動的リコンフィギャラブルプロセッサは、
このような必要性に応じて登場したもので、多数の PE アレイ上に形成される単
純なデータパスの構造を動的に変更可能としたプログラマブルデバイスで、高い
面積効率、電力効率が実現可能である。我々は国際的にも最も早い時期からこの
動的リコンフィギャラブルプロセッサの研究をリードしており、本年度は以下の
テーマに関して研究成果を得た。
(a) 動的リコンフィギャラブルプロセッサの低消費化に関する研究
動的リコンフィギャラブルプロセッサの大きな特徴は、その優れた電力効率で
ある。しかし、チップレベルでの電力解析と低電力化手法の適用の解析がほとん
ど行われていなかった。我々は、実チップに基づくシミュレーションにより電力
解析を行い、動的リコンフィギャラブルプロセッサが同じレベルのテクノロジで
実装された DSP の 8 分の 1 から 10 分の 1 の電力で同等もしくはそれ以上の性能
を発揮できること、その動的リコンフィギュレーションに要する電力は 20％程度
であり、予想よりも小さいことを明らかにした。また動的リコンフィギャラブル
プロセッサに合わせた入力側オペランドアイソレーション手法[図 18]を提案し、
約 20％電力を削減した。
(b) 動的リコンフィギャラブルプロセッサのリーク電力削減
動的リコンフィギャラブルプロセッサは、多数の PE を用いるため、利用され
ていない部分でもリーク電力が発生し、将来のプロセスではこれが大きな問題に
なると考えられている。そこで、使われていない PE を検出して、パワーゲーテ
ィングの手法を用いて動的にスリープさせる手法を提案する。この手法によりリ
ーク電力を最大 48％削減した。
AND OR ADD SELA
32’h0000_0000INA INB
Conf Data(ADD)
DECODER
1’b01’b1
ADD INA TO INB
図 18：オペランドアイソレーション
MuticastBit Map Configuration
Data Bus
PE PE PE PE
PE PE PE PE
PE PE PE PE
PE PE PE PE
0 0 0 0
0
0
0
0
Configuration Data Memory
0 1 0
0
1
0
0
1
The same data is transferred to the intersection of the Multicast Bitmap
The entries in the datamemory can be reduced
by multicasting
図 19：構成情報のマルチキャスト手法
(c) 動的リコンフィギャラブルプロセッサのリコンフィギュレーション手法
に関する研究
動的リコンフィギャラブルプロセッサは、それぞれの PE やネットワークがコ
ンテキストメモリを持っており、その構成情報を切り替えることでリコンフィギ
ュレーションを行う。しかし、構成情報をセットする時間と手法が問題で、これ
によりオーバヘッドが生じる可能性がある。我々は、マルチキャストを利用して
短時間に構成情報を転送する RoMulTiC という手法を提案している。この方法で
は図 19 のようにビットマップを用いて指定した長方形の範囲に対して同一の構
成情報を転送する。このマルチキャストの順番の最適化によって転送時間を短縮
する方法およびマルチキャストの単位を最適化することによって転送時間を短縮
する方法の両方を試して、それぞれ 20％程度の効果を得ることができた。
5
メモリ比率:19.4%メモリ比率:19.4% チップ:2.1mmX4.2mmチップ:2.1mmX4.2mm
Core Density:86%Core Density:86%
コンテキストメモリの深さ：32コンテキストメモリの深さ：32
図 20：MuCCRA-3 のレイアウト
(d) 動的リコンフィギャラブルプロセッサのアーキテクチャについての研究
昨年度まで動的リコンフィギャラブルプロセッサの実装についての研究を行っ
ており、MuCCRA-1, MuCCRA-2 の二種類のチップを設計、実装した。このチッ
プの設計経験に基づき、PE間接続用のネットワーク、PE自体のアーキテクチャ、
構成情報転送手法、レイアウト用の階層化に適した構造という点で改造を加えた
MuCCRA-3 を e-shuttle 65nm の CMOS プロセスを用いて実装した[図 20]。実
レイアウトに基づくシミュレーションの結果、同じ DCT を解くのに要する消費
エネルギーは 0.18µm のプロセスで実現した MuCCRA-1 の約 6 分の 1 となって
いる。
(e) 動的リコンフィギャラブルプロセッサのマルチコア化、マルチプロセスの
実行についての検討
今までの評価の結果、多くの場合は動的リコンフィギャラブルプロセッサを利
用するためには、大きなアレイを単独に用いるよりも、小さなアレイに区切って
実行するのが良いことがわかっている。このため、大きなアレイを区切って実行
する際の割り当てアルゴリズムについて提案した。この手法では、NEC エレクト
ロニクス社の DRP-1 を用いて、パイプライン処理のプロセスを割り当てる際に
最も効率が良い区切り方を探索する。また、これらの同時に稼動するプロセスを
一度停止して、別のプロセスを動かし、さらにまた復帰する場合に最も効率が良
くなる手法を提案して DRP-1 上に実現した。
(2) 低消費電力プロセッサおよびシミュレーション法についての研究
(a) 細粒度パワーゲーティングを用いたプロセッサ
細粒度のパワーゲーティングを用いて演算器単位の低消費電力化を行い、これ
を命令フェッチ時に動的に制御する方法を提案し、e-shuttle 65nm プロセスを用
いて実チップの設計、実装を行った。リーク電力については、平均約 47％削減で
きた。
(b) 性能評価環境に関する研究
マルチコア環境を評価するためには高速な性能評価環境が必要である。このた
め、バイナリ変換を用いて、初期設計時の性能評価を高速に行う手法を開発した。
（８） デジタルアナログ混載 LSI における基板ノイズ低減に関する研究
(1) 高周波基板モデルの検討
Rm Rm
Cm Cm
R1 R1
Rw Rw Rw
Cw Cw Cw
Rs1Rs2 Rs2
Rm1Rm1Rm Rm
Cm Cm
R1 R1
Rw Rw Rw
Cw Cw Cw
Rs1Rs2 Rs2
Rm1Rm1Rm Rm
Cm Cm
R1 R1
Rw Rw Rw
Cw Cw Cw
Rs1Rs2 Rs2
Rm1Rm1
G
S
G
G
S
G
基板コンタクト
G.R.用DCPAD
Well用DCPAD
G
S
G
G
S
G
基板コンタクト
G.R.用DCPAD
Well用DCPAD
図 21：2 ポート基板コンタクトモデルとテストパターンレイアウト
デジタルアナログ混載 LSIにおいてデジタル回路によるスイッチングノイズが
導電性を持つシリコン基板を通してアナログ回路へ悪影響を及ぼす基板ノイズが
問題となっている。設計段階において正確なノイズ結合量を見積もるには正確な
基板回路モデルが必要となる。基板ノイズ低減には直流的に回路を分離するトリ
プルウェルプロセスが用いられるがその間の結合係数が見積もられた例は少ない。
基板コンタクトをさまざまなウェル上に配置し高周波(40GHｚ)ネットワークア
ナライザにより S パラメータを測定し、その結果から基板回路モデルを作成した。
(2) アクティブデカップリング回路の設計
図 22：アクティブデカップリングを搭載したテストチップ
基板ノイズを積極的に低減するためのオペアンプを利用したアクティブデカ
ップリング回路を設計した。テストチップにはデジタルスイッチングノイズを模
擬するノイズジェネレータと基板コンタクトサイズ可変なコンタクトアレイおよ
びアクティブデカップリング回路を搭載した。ノイズ源に対してアクティブデカ
ップリングの配置する位置とコンタクトサイズによるノイズ低減効果を評価した。
低減効果はノイズ源の動作周波数にも強く依存するが比較的効果の高い数十 MHｚオーダのスイッチング周波数では最大 80％以上のノイズ低減効果が見られた。
（９） 低電圧センサデバイスの研究開発 昨年度、片面のみに電極を形成した液体式傾斜センサを製作して CMOS 検出
回路と組み合わせて報告を行ったが、今年度は耐熱性と長期安定性の向上を目指
して、ガラスキャップをシリカコートプロセスで接合する手法を開発した。さら
に、低電圧で動作可能な容量電圧(C-V)変換回路を設計、製作した。今回、センサ
とこの CMOS 集積回路を組み合わせて評価を行ったので報告する。
(1) ガラスキャップを用いた傾斜センサ
試作方法 片面のみに電極を形成した液体式傾斜センサにおいては電極に電
圧がかけられると電気二重層が形成され、液体はあたかも導体として振舞う。
水平状態からその傾斜センサが傾斜すると、電極面積を覆う液体が変化して静
電容量が変化する。このセンサのキャップをガラスにするために、青板ガラス
にサンドブラスト法により大きさΦ4.0mm、深さ 2nm の円形溝を形成した。
さらに、ガラス上部に液体注入用の 0.4mm の穴をサンドブラスト法により形
成した[23(a)]。セラミック基板に検出用の金電極パターンを形成した後、電極
上に絶縁物を形成するため PDMS で 10µm コーティングした。ガラスキャッ
プの内面にシリカコート剤（OlamZd フリキシブルシリカコート液、アートブ
リード株式会社）をコーティングした。その際に、セラミック基板上にコーテ
ィングした PDMS 膜とガラスキャップ内面にコーティングしたシリカコート
剤が乾く前に両方を重ね、1 時間ホットプレート上 90℃でベークして両者の
貼り付けを行った。その後、ガラスキャップの穴から電解液(炭酸プロピレン)を注入して穴をふさいだ。完成したセンサ写真を 23(b)に示す。
(a) (b) 23：The photograph of glass cap (a) and sensor (b)
2mm
(2) 検出回路とセンサ特性
検出回路 今回、チャージバランス型 C-V 変換回路の検出増幅器を演算増幅
器からインバータアンプに変更して動作電圧の低減を行った[図 24(a)]。この
回路をクロック発振回路と一緒に 0.35µmＣＭＯＳ回路技術を用いて試作した。
検出回路のチップの写真を図 24(b)に示す。全体のチップサイズは 1.0mm×
0.5mm であり、消費電流は電源電圧 1.5V において 49.3µA であった。このセ
ンサの出力 Vm は次式のように傾斜角度に比例して変化して、センサの寸法
には依存しない。
ddddddm VVV
CCCV
πθ22
1+=
+=
−+
+
(1)
(a) (b) 図 24： The schematic diagram of inverter-amplifier type of charge- balanced capacitance voltage conversion circuit (a) and photograph of detection circuit chip
出力特性 試作した検出回路にガラスキャップ製傾斜センサを接続してセン
サの評価を行った。その結果、電源電圧 1.5V においてもインバータアンプ式
の回路の出力は以前の演算増幅器式より傾斜角度に対して良い線形が得られ
た[図 25]。インバータアンプ式の回路と組み合わせた傾斜センサの感度は
4mV/deg であった。容器寸法Φ4.0mm、深さ 2.0mm のガラスキャップにおい
て、±60°の範囲で 2％/F.S 以下の線形アナログ出力が得られた。また、セン
サの分解能と応答速度がそれぞれ 1.8°と 0.6 秒であった。
0.40
0.50
0.60
0.70
0.80
0.90
1.00
-60 -40 -20 0 20 40 60
Out
put v
olta
ge V
(V)
Inclination angle θ (deg) 図 25： Relationship between output voltage and inclination angle
センサの温度特性 温度特性を測定した結果、-10℃~50℃の時、傾斜 0 度で
スパン電圧温度の特性値は 2％F.S./0-50℃(25℃を基準とする)であった。
0.30
0.40
0.50
0.60
0.70
0.80
0.90
1.00
-60 -40 -20 0 20 40 60
-10 ℃0℃30℃50℃
Out
put v
olta
ge V
(V)
Inclination angle θ (deg)
図 26： Temperature characteristic of sensor.
まとめと今後の方針 昨年度の結果と比較すると PDMS 製キャップをガラス
キャップに変更する事で電源電圧 1.5V において、温度特性、線形性と応答速
度が改善できた。次の今後方針としては、2 軸用容量電圧(C-V)変換回路を試
作し、傾斜センサを組み合わせて評価する事などが挙げられる。
インバータアンプ式
演算増幅器式
（１０） 無線通信用回路システムの開発
リコンフィグアラブルなアナログ回路の検討
外界の電波利用状況をモニターして、空いている周波数帯を選び通信を行うイ
ンテリジェントな無線通信チップに必須の技術となる、小面積でリコンフィグア
ラブルな RF/アナログ回路の研究を進めている。 昨年度シミュレーションレベルで検討した高速高精度な RF 信号サンプリング
回路を、90nm-CMOS プロセスを用いてチップ試作を行い評価した。電源電圧
1.2V において、0.5GHz～5GHz の広範囲で動作すること、また、0.5V の低電圧
で 2GHz まで動作することを確認した[図 27]。 環境埋め込みデバイスで特に重要となる小型化への要求を満たすために、サイ
クリック方式の AD 変換回路で、従来 2 セットの回路ブロックが必要であったの
を、1 セットで済む方式を提案した[図 28]。180nmCMOS プロセスでチップ設
計を行い、現在チップ試作中である。 また、広帯域無線通信インターフェースとして、磁界結合を用いて LSI チップ
に外部からアクセスする手法において、ノイズ等による信頼性改善のための PLLを用いた回路を考え、チップ設計および試作を行った。
Frequency(GHz)
HD
3(dB
)
-80
-75
-70
-65
-60
-55
-50
normal S/H
positive bootstrapping
positive and negative bootstrapping
0.5 1 2 5
Distortion by off-leakage Distortion by on-resistance
Improvement by on-resistance reductionImprovement by
off-leakage reduction
vin = 100mV
Proposed circuitSampling Frequency 1GHzSupply voltage 0.5V 0.8V 1.2VIIP3 +11dBm +20dBm +28dBmPower consumption 20µW 40µW 83µWActive area 0.0007mm2
Technology 90nm CMOS 図 27：高速 RF サンプリング回路のリーク対策による歪み低減（右）と、実測結果（左）
x2S/H
x2 S/H
Vin
φs
φs
パイプライン1段
パイプライン1段
共有不可
DACADC
DAC ADC
Vdig1
Vdig2
OPAMP使用
設計困難消費電力大
Vin
低速
x2S/H
x2 S/H
Vin
φs
φs
パイプライン1段
パイプライン1段
共有不可
DACADC DACADC
DAC ADCDAC ADC
Vdig1
Vdig2
OPAMP使用
設計困難消費電力大
Vin
低速
x2S/H
S/H
Vin
φs
S/H
各S/Hのサイズ1/2
共有φs
DACADC
コンパレータと電流源で実現
x2S/H
S/H
Vin
φs
S/H
各S/Hのサイズ1/2
共有φs
DACADC DACADC
コンパレータと電流源で実現 図 28： サイクリック ADC の小型化（左：従来例 右：提案手法）
（１１） SiO2 エッチング形状発展のパターンサイズ依存性の検討 図 29(a)に SiO2 トレンチの形状発展、(b)にトレンチ底部中央の位置における
エッチングレートを示した。考慮したトレンチ幅は、100nm、60nm、40nm、20nmである。トレンチ幅の減少に伴って底部からの見込み角が狭くなるため入射イオ
ンおよびラジカルの数が減少し、垂直方向のエッチングレートが減少する。広い
トレンチではイオンが形状によって物理的に遮蔽されず垂直に底部に入射するた
め、より平坦なエッチング表面が得られている。しかしながらエッチングの初期
段階(20s、40s)では、狭いトレンチのエッチングレートの方がむしろ広いトレン
チよりも大きくなっている。初期段階ではエッチング深さが小さいため、入射イ
オンが側壁で反射されトレンチ中央へと集約されることが原因である。エッチン
グ深さが大きくなると、イオンは側壁で何回も反射されてエネルギーを失うため
底部のエッチングレートには寄与しない。よりエッチングが進むと(100s、120s)、マスクによるエッチング活性種(イオン・ラジカル)の物理的遮蔽が支配的になる
ため、狭いトレンチほどエッチングレートが小さくなる、典型的なマイクロロー
ディング効果が顕在化する。
(b)0 s
20 s
40 s
60 s
80 s
100 s
120 s
(a)
図 29：(a)SiO2 トレンチのエッチング形状発展 (b)トレンチ底部中央のエッチングレートのトレンチ幅依存性