para instrumentação -...
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X Escola do CBPF, 2015 Herman Lima Jr
Centro Brasileiro de Pesquisas FísicasMinistério da Ciência, Tecnologia e Inovação (MCTI)
Prof: Herman Lima [email protected]
Eletrônica Digital Eletrônica Digital para Instrumentapara Instrumenta ççãoãoG03
X Escola do CBPF, 2015 Herman Lima Jr
Parâmetros de
circuitos
integrados
lógicos
X Escola do CBPF, 2015 Herman Lima Jr
Dispositivos TTL
A B NAND0 0 10 1 11 0 11 1 0
X Escola do CBPF, 2015 Herman Lima Jr
(a) Com a saída TTL em nível BAIXO, Q4 atua drenando corrente da carga.(b) Com a saída em nível ALTO, Q3 atua fornecendo corrente para a carga.
Circuitos integrados lógicos (TTL)
X Escola do CBPF, 2015 Herman Lima Jr
Circuitos integrados lógicos
X Escola do CBPF, 2015 Herman Lima Jr
Circuitos integrados lógicos (TTL)
X Escola do CBPF, 2015 Herman Lima Jr
Três condições de saída: 1, 0 e tri-state (Z)
Circuitos integrados lógicos
X Escola do CBPF, 2015 Herman Lima Jr
Buffers tri-state não inversores
Circuitos integrados lógicos
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(a) Buffers tri-state usados para conectar sinais a um barramento comum.(b) Condições para transmitir o sinal B para o barr amento.
Circuitos integrados lógicos
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Famílias TTL
X Escola do CBPF, 2015 Herman Lima Jr
X Escola do CBPF, 2015 Herman Lima Jr
Compatibilidade entre fam ílias lógicas
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Encapsulamentos típicos de CI’s (Texas Instruments)
Circuitos integrados lógicos
X Escola do CBPF, 2015 Herman Lima Jr* Texas Instruments
X Escola do CBPF, 2015 Herman Lima Jr* Texas Instruments
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Dimensão do transistor e Quantidade de transistores por área ao longo dos anos
TTL
FPGA
Avan ço da Tecnologia
14 nm
X Escola do CBPF, 2015 Herman Lima Jr
45MHzVelocidade
L ~ 10.000 nm (5,0V)Tecnologia
NÃOI/O programável
74LS08 (1)
1966
-Multiplicadores
12Pinos de I/O
US$0,22 (> 1k)Preço unitário (US$)
-Memória
4 portas lógicas ANDFunção Lógica
US$ 11,95
(menor dispositivo)
SIM
< 532
< 266
(18 bits X 18 bits)
< 6 Mb
< 437 MHz
6.272 - 114.480 LEs
(>343k portas)
L = 60 nm
(1,2V core voltage)
Cyclone IV (2)
2009
< 625 MHzVelocidade (clock)
L = 28 nm
(1,1V core voltage)Tecnologia
SIMI/O programável
Cyclone V (2)
2011
< 684
(18 bits X 18 bits)Multiplicadores
< 560Pinos de I/O
US$ 34,81
(menor dispositivo)
Preço unitário(US$)
< 12 MbMemória
até 300.000 LEs
(>900k portas)Lógica programável
(1) Texas Instruments(2) Altera
Avan ço da Tecnologia - exemplos
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Lógica Program ável
Célula lógica típica de uma FPGA ( Logic Element)
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Circuitos sem memória e com memória
combinacional
sequencial
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Diagrama genérico de um circuito digital
Menor elemento dememória: FLIP-FLOP
IN OUT
CLOCK
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Símbolo de um Flip-Flop e osdois estados de saída possíveis
* O termo estado do flip-flop sempre faz referência à saída NORMAL (Q).
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FF S-C com portas NANDOs dois estados estáveis possíveis quando SET=CLEAR=1
A B NAND0 0 10 1 11 0 11 1 0
O estado atual das saídas dependedo que ocorreu anteriormentenas entradas SET e CLEAR.
O FF S-C NAND opera compulsos ativos em nível baixonas entradas SET e CLEAR.
Ao se ligar um FF, existem chances iguais do estado inicial ser baixo e alto. Fatores como atrasosinternos de propagação , capacitâncias parasitas e carga externa definem o estado inicial.
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Pulsando a entrada SET para o nível baixo(a) Q=0 antes do pulso na entrada SET; (b) Q=1 antes do pulso na entrada SET.
Nos dois casos a saída Q termina em nível ALTO.
A B NAND0 0 10 1 11 0 11 1 0
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Pulsando a entrada CLEAR para o nível baixo(a) Q=0 antes do pulso na entrada CLEAR; (b) Q=1 antes do pulso na entrada CLEAR.
Nos dois casos a saída Q termina em nível BAIXO.
A B NAND0 0 10 1 11 0 11 1 0
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Tabela-verdade do FF S-C com portas NAND
O caso em que SET=CLEAR=0 produz resultados imprevisíveis, umavez que as duas saídas serão forçadas para nível alto.
NAO SE UTILIZA O LATCH NESTA CONDIÇÃO.
Q0
Q0 é o estado anterior
A B NAND0 0 10 1 11 0 11 1 0
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Sinais de clock – circuitos síncronos
T(s)
F (Hz) = T(s)
1
∆h
D (%) =∆∆∆∆h
T×××× 100
FrequênciaDuty Cycle
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Flip-Flop síncrono com entrada de clock(CLK)(a) por borda de subida do clock(b) por borda de descida do clock
As entradas de controle determinam o efeito da transição ativa do clock.
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Setup Time e Hold Time
50% da amplitude máxima
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(a) Flip-flop SC síncrono com a borda positiva do puls o de clock;(b) Tabela-verdade; (c) Forma de onda típica.
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Flip -flop JK síncrono com a bordapositiva do clock
única diferençaem relação aoFF S-C NOR
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Registrador de deslocamento de quatro bits com flip -flop JK
J X3
K
J X2
K
J X1
K
J X0
K
DATAIN
PULSOS DEDESLOCAMENTO
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Contador bin ário de três bits (m ódulo 8) comflip -flop JK
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Flip -flop tipo Dsíncrono com a borda positiva do clock
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Descrição VHDL de um flip -flop D síncrono com a borda positiva do clock
dff
RST
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Transferência de dados paralelautilizando flip -flop D
princípio de circuitos
SÍNCRONOS
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Atraso de propagação em FFs síncronos
Atraso de tempo entre a transição ativa do clock e o instante em que a saída comuta.
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Flip-flop D sincronizando a transmissão de um sinal d e clock
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Transferência serial de dados de um registradorX para um registrador Y
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Microprocessador transferindo dados para um registrador externo
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Flip -Flops em F PGAs
Bloco Lógico (LE) da família Cyclone IV (Altera).
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Registrador de deslocamento em anel de 4 bits com flip-flop D
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Registrador em anel - VHDLentity shift_reg isport(clk : in bit;
q : out bit_vector(3 downto 0));
architecture vhdl of shift_reg issignal ser_in : bit;
beginprocess(clk)
variable ff : bit_vector(3 downto 0);begin
if (ff(3 downto 1) = “000”) thenser_in <= ‘1’; -- auto início
elseser_in <= ‘0’;
end if;
if (clk’event and clk=‘1’) thenff := (ser_in & ff(3 downto 1)); -- deslocamento p/direita
end if;
q <= ff;
end process;end vhdl;
clkq3q2q1q0
ser_in ff3 ff2 ff1
q3 q2 q1 q0
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Decodificador
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Decodificador 3 pra 8
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Codificador
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Apenas uma entrada deve ser ativada de cada vez.
Codificador Octal para Binário (8 pra 3)
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Multiplexador
SELEÇÃO
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Implementação do multiplexador de 2 entradas
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Implementação do multiplexador de 4 entradas
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Demultiplexador
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Demultiplexador de 1 pra 8