Beschrijving joint servo computer

Linssen, Roel

Gepubliceerd: 01/01/1985

Document VersionUitgevers PDF, ook bekend als Version of Record

Please check the document version of this publication:

• A submitted manuscript is the author's version of the article upon submission and before peer-review. There can be important differencesbetween the submitted version and the official published version of record. People interested in the research are advised to contact theauthor for the final version of the publication, or visit the DOI to the publisher's website.• The final author version and the galley proof are versions of the publication after peer review.• The final published version features the final layout of the paper including the volume, issue and page numbers.

Link to publication

Citation for published version (APA):Linssen, R. (1985). Beschrijving joint servo computer. (TH Eindhoven. Afd. Werktuigbouwkunde, VakgroepProduktietechnologie : WPB; Vol. WPB0164). Eindhoven: Technische Hogeschool Eindhoven.

General rightsCopyright and moral rights for the publications made accessible in the public portal are retained by the authors and/or other copyright ownersand it is a condition of accessing publications that users recognise and abide by the legal requirements associated with these rights.

• Users may download and print one copy of any publication from the public portal for the purpose of private study or research. • You may not further distribute the material or use it for any profit-making activity or commercial gain • You may freely distribute the URL identifying the publication in the public portal ?

Take down policyIf you believe that this document breaches copyright please contact us providing details, and we will remove access to the work immediatelyand investigate your claim.

Download date: 11. May. 2018

beschrij~ng . JOINT

SERVO COMPUTER

-. .

Roel Linssen feb. ' 8S WPB 0.164

B ESC H R I J V I N G

J 0 I N T SERVO CONPUTER

WPB 0.164

STAGEVERSLAG in opdracht van :

ire w. Stoppe1enburg,stagedocent.

ire C. Heuvelman ,bedrijfsmentor.

STAGEPLAATS :

Technische Hogeschool Eindhoven

afd. Werktuigbouwkunde n Besturingstechnologie tt

periode dec. -maart.

Roel Linssen

Student HTS-E IHBO Eindhoven.

Eindhoven 30 februari 1985.

1

SAMENVATTING

De Technische Hogeschool in Eindhoven is betrokken bij

een onderzoeksprogramma op het gebied van Flexibele

Automatisering Industriele Robots. Hierbij is het onder­

meer de bedoeling om onderzoek te plegen aan een robot

met vijf assen. De besturing gebeurt door verschillende

microcomputers die samen een "multiprocessing*" systeem

vormen, dit om de rekentijd voor besturing zo klein mo­gelijk te houden.

De computer die hiervoor ontworpen is, is een 16~bit

computer. Oit heeft men gedaan om de vele voordelen die

een 16-bit computer heeft. Hierbij kan men denken aan

snelheid, nauwkeurigheid en mogeli jkheden (instructieset

en communicatie met andere ~computers.)

De gekozen microprocessor, de Intel iAPX 80186, heeft al

een aantal functies in de processor zelf zitten: C.P.U.,

O.M.A. (Direct Memory Acces), interrupt- en buscontroller,

drie timers en Chip Sele~tors zodat de rest van de~com­

puter eenvoudig op te bouwen is. De C.P.U. van de 80186

bevat 14 16-bit registers, is in staat tot "instruction queingn en kan 1Mbyte adresseren met 24 verschillende

adresseringstechnieken. De D.M.A.-unit bevat twee kanalen

die onafhankelijk van de C.P.U. kunnen werken. Dit geldt

ook voor de drie 16-bit counters van de interne timer.

De rest van de computer is zuiver toegespitst op het re­

gelen van de motor die de assen aan moet drijven. Daarom

is er veel I/O (Input/output) aanwezig alsmede een extra

timer voor nauWkeurige snelheidSmeting. Het monitorpro­

gramma zit in EPROM's en de rest van het geheugen bestaat •

uit 32kbyte RAM. De aansturing van het geheugen en I/O

gebeurt d.m.v. interne en externe chip-selectors waardoor

de opbouw van de computer zeer doorzichtig blljft.

*zie termenlijst bIz. 9

2

VOORWOORD

Dit rapport is een verslag van een van de werkzaamheden

die ik gedurende mijn tweede stage verricht hebe Deze

stage heeft plaatsgevonden op de Technische Hogeschool

te Eindhoven bij de afdeling Werktuigbouwkunde.

Gedurende die tijd heb ik gewerkt op het Iaboratorium

" besturingstechnologie " waar ik aan verschillende

onderdelen van het project 1fFIexibele Automatisering

Industriele Robots n bezig geweest ben.

Ik zou graag dhr. Heuvelman, stagebegeleider, willen be­

danken voor de begeleiding. Verder wil ik Frits Teuws,

laboratoriumbeheerder, en aIle afstudeerders waarmee ik

samengewerkt heb, bedanken voor de prettige werksfeer

en aIle gezelligheid.

3

INHOUD

BLZ.

Samenvatting 2

Voorwoord 3

1 INLEIDING. 6

1.1 Flexibele Automatisering Industriele

Robots. 6

1.2 Besturing robot

Termenlijst

2 DE MICROPROCESSOR iAPX 80186.

2.1 Inleiding 16 bit processoren

2.2 De 80186 processor

2.2.1 De Central Proces Unit

2.2.2 Direct Memory Acces

2.2.3 Timer

3 DE JOINT, SERVO COMPUTER.

3.1 Inleiding

3.2 Het microcomputerboard

4 AANSTURING PERIPHERALS.

4.1 Inleiding

4.2 De organisatie van het geheugen

4.3 Input en Output

4.3.1 I/O poort 8255

4.3.2 I/O poort 8251

4.3.3 I/O poort 8274

4.4 Extra timer

6

9

10

10

10

11

14

15

16

16

17

19

19

19

22

23

24

24

25

4

vervolg INHOUD

Literatuurlijst

Lijst van figuren

BIJLAGEN

I-A

I-B/E II

III

IV

V-A V_B

V_C

VI_A

VI-B

VI-C

VI_D

VI-E

VI-F

VI-G

VI-H

VI-I

VI-J

VI-K

Blokdiagram iAPX 80186

Gegevens iAPX 80186

Functies registers en vlaggen

Adresseringstechnieken 80186

Blokschema Joint servo computer

Schema Joint servo computer Stuklijst komponenten J.S.C.

Komponenten lay-out

Datasheet 8251 A

Datasheet 8254

Datasheet 8255 A Datasheet 8274

Datasheet

Datasheet Datasheet

Datasheet

Datasheet

Datasheet

Datasheet

2764

TC 5565 74 LS 138

74 LS 245

74 LS 374

SN75188

SN75189

BLZ.

26

27

28

29

33 34

36

37

38

39 40

41 42

43

44

45 46

47

48

49 50

5

1 INLEIDING

1.1 Flexibele Automatisering Industriele Robots

De THE is sinds twee jaar betrokken bij een onderzoek­

programma op het gebied van Flexibele Automatisering

Industriele Robots. Dit project, FAIR genaamd, vindt

zijn oorsprong in toenemende noodzaak om het productie­

proces te automatiseren.

Dit automatiseren is weer nodig om de concurrentieposi­

tie van Nederland t.o.v. andere landen (bv. Amerika en

Japan) te verbeteren.

1.2 Besturing robot

In het project FAIR is het onder meer de bedoeling om

onderzoek te plegen aan een robot met 5 assen. (zie fig. 1.1 )

Send

,...-...."",.~.:!r----........,....~~. /\ , -'- Tum

"'~~~~_";"" ___ --'"""".r J If

'------Wrtst

-------Upp~r Jrm

-----Lower arm

+---------·--Sl'and

-+---·-------Pedestal

fig. 1.1 "Robot project FAIR It

De besturing vindt plaats d.m.v. microcomputers die ver­

sterkers aansturen om de motoren te laten draaien.

6

Omdat het bewegen van de robot vrij vee I berekeningen kost en omdat di t berekenen·in een zeer· korte tijd moet

gebeuren ( 1 ms.) maakt men gebruik van een " multi­

processing-" systeem. Hier wordt voor elke as een apar­

te microcomputer genomen, die aIleen voor zijn eigen as

de berekening uitvoert.

AIle microcomputers zijn door een busstructuur met elkaar

verbonden en ~en microcomputer zal de centrale leiding

hebben over aIle micro-computers. De hele besturing zal er dan als volgt uitzien. (zie fig 1.2 )

fig. 1.2 It Besturing robot tf

Het grote voordeel van multiprocessing is dus dat wanneer er een beweging gemaakt moet worden, de berekeningen vaar

elke as tegelijk worden uitgevoerd. Zo is het mogelijk om binnen een totale rekentijd van 1 ms. te blij'ven. Bij dit laatste is ook rekening gehouden met de keuze voor

een microprocessor. Omdat alles zo snel mogelijk moet zijn

is er voor een 16-bit processor gekozen.

De T.H. zelf heeft alle onderdelen die bij de besturing

nodig zijn zelf ontwikkeld, tot aan de microcomputer toe.

In feite komt het er op neer dat aIleen de mechanische

robot zoals te zien op fig. 1.1 gekocht is.

7

In dit verslag zal de microcomputer zelf aan bod komen.

In het tweede hoofdstuk zullen we de gebruikte micro­

processor (Intel iAPX 80186) bespreken waarna in hoofd­

stuk 3 de gehele microcomputer met al zijn komponenten

behandeld wordt.

OPMERKING

In dit verslag zijn gewoon aIle Engelse termen gebruikt

die in de computerwereld gebruikelijk zijn. Dit is op de

eerste plaats gedaan omdat er vaak geen goede Nederlandse vertaling mogelijk is en op de tweede plaats zo'n vertaling

vaak verwarring met zich meebrengt.

De termen met een * zijn in de hieropvolgende termenlijst opgenomen.

8

TERMENLIJST

Co-processing : Twee of meer processoren delen dezelfpe

instructiestroom. Ze volgen hetzelfde pro­

gramma, maar voeren om de beurt instructies

uit omdat bepaalde instructies beter door

een bepaalde processor kunnen worden uit­

gevoerd. (bv. een speciale rekenprocessor)

Multi-processing: Twee of meer processoren delen dezelfde

geheugenruimte, maar opereren op verschil­

lende instructiestromen. Elke processor

heeft dus zijn eigen programma. (vaak

heeft een processor de leiding)

Time-multiplexing Met deze methode is het mogelijk om een

aantal pennen op een processor gedurende

bepaalde tijdsintervallen andere functies

te geven. Dit om het aantal aansluitpennen

van de processor (of ander I.C.) te ver­

minderen.

Tegenwoordig is het veel gebruikelijk om bij een microprocessor zowel data-

als adresbus op dezelfde pennen aan te

sluiten. Dit is mogelijk omdat de proces­

sor toch niet de twee bussen tegelijk kan

gebruiken.

~9

2 DE MICROPROCESSOR iAPX 80186

2.1 Inleiding 16-bit processoren

De toegepaste microprocessor, de 80186 van Intel, is een

16-bit processor. Zoals eerder vermeld heeft men voor deze

16-bit processor gekozen omdat hij snel is, maar de 16-bit

processor heeft nog een aantal voordelen (bv. t.o.v. een

8-bit processor) die we bij ons robotproject goed kunnen gebruiken:

- de microprocessor is zeer snel (klokfrequentie 8 Mhz)

16-bit processoren zijn door hUn structuur in staat tot multi-~en coprocessing~

- de 16-bit is erg nauwkeurig (16 bits data t.o.v.

8 bits data)

- de 16-bit kan een groot geheugen aanschrijven

( 1 Megabyte)

instructieset van de 16-bit processor is veel uit­

gebreider en krachtiger dan bv. van een 8-bit.

We zullen nu in het kort de opbouw van de 80186 behandelen.

Voor een uitgebreide informatie willen we dan ook verwij­

zen naar het Intel Handbook Vol. I (lit. 2 zie blz. 26 )

2.2 De 80186

De opbouw van de 80186 bestaat in feite uit 6 aparte func­

tionele blokken. (zie fig. 2.1 )

c.P.U. - D.M.A.

Timers

( Central proces Unit)

( Direct Memory Acces )

Interrupt Controller

Chip Selector

Bus Controller

10

o

CLOCK

ENHANCED 8088-2 or

8088·2 CPU

DMA CHANNELS

INTERRUPTS

fig. 2.1 tt Blokschema iAPX 80186 n

TIMERS

Door deze opbouw is er een makkelijk computersysteem mage-­

lijk omdat al deze blokken reeds op ~~n I.C. bijelkaar zit­ten en dus ook al op de juiste manier met elkaar verbonden

zijn. We zullen een paar belanrijke blokken in het kort behan- -

del en. (Op bi jlage I bIz. 28 is een ui tgebreider blokschema

met gegevens over de 80186 aanwezig.)

2.2.1 De C.P.U.

De Central Proces Unit bestaat bij de 80186 uit twee gedeel­ten: de Execution Unit (EU) en de Bus Interface Unit (BIU).

Dit stelt de microprocessor in staat om "instruction queing tt

toe te passen. Bij instruction queing hoeft de processor wanneer hij klaar

is met een instructie, geen nieuwe instructie uit het

11

geheugen op te halen. Deze staan al klaar in een soort buf­

fer, de instruction queue. De Bus Interface Unit (BIU)

zorgt srvoor dat deze kleine buffer steeds vol blijft met

instructies. De Execution Unit hoeft deze instructies al

leen maar uit te voeren. Hierdoor wordt de belasting van

data en adresbussen verlaagd waardoor de computer sneller

en efficienter kan werken. (zie fig. 2.2 )

EXECUTION UNIT (EU) BUS INTERFACE ONIT (IIU)

I GEI4ERAL

I SEGMENT

RE"ISTERS REGISTERS

AI

""" I I INSTRUCTION

POINTER

I t I "III ~ I ADDRESS

MULTIPLEXED aus GENERATION ... ~ ! t AND IUS

I CONTROL

n I ... ,.. I INSTRUCTION

I QUEUE

• I I AlU

FLAGS

fig. 2.2 "CPU met EU en BIU"

De CPU bevat 14 registers. Hiervan z~Jn er 8 voor algemeen gebruik. Deze registers bestaan uit 4 data registers: accu­mulator-, base-, counter- en dataregister, en 4 pointer/in­

dex registers: stack pointer, basepointer, sourceindex en destinationindex. Al deze registers zijn 16 bit, maar de

dataregisters kunnen zowel als 8 of16 bit register

12

gebruikt worden. Hiervoor wordt er dan gebruik gemaakt

van een upper- en lower part. (zie fig. 2.3)

AX

IX

CX

OX

SP

lip 51

Of

CS

os SS

ES

IP STATUS WORD

OR FLAGS

DATA REGISTERS

01 At! A~

lit! 8L

CH CL

DH OL

POINTER AND INDEX REGISTERS

15 0

I I SEGMENT REGISTERS

15 0

I I INSTRUCTION POINTER AND FLAGS

15 0

I 10lDlllrlslzi !Allp! iel IS 11 10 9 i 1 6 5 4 J 2 1 0

STACK POINTf:A

SASE POINTER

SOURCE INDEX

DESTINATION INDEX

CODe

DATA

STACK

EXTIIA

INSTRUCTION POINTER

fig. 2.3 It Registerset van de 80186 n

Behalve de 8 registers voor algemeen gebruik zijn er nog 4 16-bit segment registers: code-, stack-, data- en extra­segmentregister. Vervolgens resten aIleen nog de instructie pointer en het status word register (de vlaggen) Op bijlage II blz.33 is vermeld waar aIle registers voor gebruikt worden en tevens is hier de inhoud van het status word register gegeven.

13

De 80186 kan 1 Megabyte geheugen aanschrijven. Hiervoor

maak t men gebruik van segmentatie. Di t is een methode van

adressering waarbij twee gegevens nodig zijn: de offset

en een basesegment. Het basesegment wijst een gebied in

het geheugen aan (segment) en met de offset wijst men naar

de geheugenplaats binnen dat segment. Om het feitelijke

adres te berekenen wordt de base met 16 vemenigvuldigd

en bij de offset opgeteld. (zie fig. 2.4 ) Op deze wijze

krijgt men een 20 bits brede adressering zodat men tot 1 Megabyte kan adresseren.

IS' ( I ) offset

7- 0 adres (x

+ C I ) base IS + 0 segment

I ) 20 bits f. 0 adres.

(~----~~----~----~ ______ L-____ ~ 19

fig. 2.4 n segmentatie adres "

16)

Om deze adressen samen te stellen bezit de 80186 24 ver­

schillende mogelijkheden. Op bijlage III blz. 34 zijn enke­

le van deze mogelijkheden gegeven.

2.2.2 Direct Memory Access controller

De 80186 bezit twee onafhankelijke zeer snelle Direct Memo­

ry Access kanalen die onafhankelijk van de CPU kunnen wer­

ken. De DMA-kanalen zorgen ervoor dat er data (bytes/words)

getransporteerd wordt tussen alle componenten die d.m.vv-~

interne bus met elkaar verbonden zijn.

14

2.2.3 Timer

De timer bevat drie 16-bit timer/counters die ook weer

onafhankelijk van de CPU kunnen werken. Twee ervan kunnen

voor externe doeleinden gebruikt worden. Ze zijn in staat

om bv. blokgolven te produceren m.b.v. de CPU-klok of een externe k 10k.

De derde timer- telt alleen de CPU-kloksignalen en kan voor verschillende doeleinden gebruikt worden:

interrupt geven aan de CPU

de andere timers starten

een DMA-kanaal een puls geven om bepaalde

data op te halen.

V~~r een uitgebreidere behandeling van deze genoemde blok­

ken en tevens van de interruptcontroller, chip-selector

en de interne bus wil ik graag verwijzen naar lit. 2 hoofd­

stuk 5 • (zie blz. 26)

In het volgend~ hoofdstuk gaan we bekijken op welke manier

deze 80186 nu gebruikt wordt in de ontworpen computer.

15

3 DE JOINT SERVO COMPUTER

3.1 Inleiding

Voordat er met de 80186 een compleet microprocessorboard

kan worden opgebouwd, moeten we eerst de eisen waaraan de

joint servo computer moet voldoen uitdiepen. In verband

met de in/uitgangspoorten (I/O) zal er van te voren be­

keken moeten worden wat er gemeten en geregeld moet worden.

Tevens is het van belang om te weten in hoeveel bits deze metingen verricht worden.(dit i.v.m. de nauwkeurigheid)

Om hier iets meer over te weten te komen zullen we het blokdiagram van de aansturing van een motor bekijken. (zie fig. 3.1)

- "

._---------------- - ---------, ..: ,,____ j4-con?Uielt : - .n.~~t.

I

.,: I

t:'

REGEUN6 REGEUN&

. I

-'----------- - --. -- - - -------.!

aRC..

fig. 3.1 "Blokdiagram sturing motor"

In dit bloschema kunnen we zien dat er per motor een toeren­

tal (~) en een hoekverdraaiing (r) opgegeven wordt. Omdat

deze twee grootheden met elkaar samenhangen kan deze rege­

ling niet apart plaatsvinden. De waarde die microcomputer

berekend, gaat via de D.A.C. (Digital Analog Convertor)

naar een versterker die de motor (M) aanstuurt. Hierop

zitten twee opnemers, een toerental-(T) en een positie-_

opnemer (P), die teruggekoppeld worden naar de micro-

16

computer. Deze regelt net zolang tot de gewenste waarde

is bereikt.

We zien dus dat er in elk geval een toerental en een po­

sitie door de microcomputer moet worden ingelezen. In

verband met de snelheid en nauwkeurigheid van de regeling

zal men inlezen:

toerental

positie 16 bits_} parallel 32 bits.

(gemeten waarde)

- gewenste data (event. floating point)- serie

Natuurlijk is er ook communicatie nodig met een terminal. HUrvoor moeten - ook voorzieningen worden getroffen.

De software die voor deze sturing gemaakt wordt zal dan

bestaan uit twee regelaars (PID adaptief) waarvan de sam­

pletijd ongeveer 1 miliseconde is.

De rekennauwkeurigheid bedraagt 32 bits.

3.2 Het microprocessorboard

Als we de eerder genoemde eisen kombineren met een aantal

onderdelen die standaard op een computer zitten (bv. ge­

heugen) komen we tot de volgende onderdelen:

Hardware Servocomputer 80186 processor Seriele kanalen I/O (2x)

Parallel I/O

RAM

ROM Extra Timer

Met deze onderdelen kunnen we de komplete micrcomputer

opbouwen. De onderdelen zijn onderling en met de proces--

sor met bussen met elkaar verbonden. Dit resulteert dan in het volgende biokschema: (zie fig.

3.2 )

cL. o V)

'" W v ~ (\..

fig. 3.2 "Blokschema Servocomputer"

RDORES"l !IUS.

Sa SER\E p ... PRRJ:llltL

De latch en de bus interface worden gebruikt om een aparte

databus en adresbus te creeren. De microprocessor maakt

gebruik ~an "time mul tiplexing" • em het aantal pennen

van het I.C. te reduceren. Hierdoor vormen op het ene

moment een bepaalde groep pennen de databus en na een

tijdsinterval de adresbus. Door middel van de latch en

de businterface kunnen we deze twee bussen uit elkaar

halen.

Op bijlage IV blz.36 is er een uitgebreidere vorm van dit

blokschema te vinden.

Het complete schema van de microcomputer is te vinden op

bijlage V blz.37 • Hier vinden we achtereenvolgens :

het schema, stuklijst van de gebruikte I.C.'s en een

komponentenop~elling.

In het volgende hoofdstuk willen we wat dieper op het

complete schema ingaan.

18

4 AANSTURING PERIPHERALS

4.1 Inleiding

In dit hoofdstuk willen we wat dieper ingaan op de sturing

van de peripherals (onderdelen die met de microprocessor

samenhangen) van de microcomputer. We zullen achtereen­

volgens de aansturing en organisatie van het geheugen,

de I/O en extra timer de revue laten passeren.

Om de werking beter te kunnen volgen is het raadzaam om de datasheets van de behandelde onderdelen bij de hand

te houden. Deze zijn gegeven op de bijlagen VI A tim K

blz.40 •

4.2 De organisatie van het geheugen

Zoals eerder genoemd bevat de computer 48k byte geheugen.

Hiervan is 16k byte ROM (EPROM) en de rest (32k byte)

RAM. De microprocessor is zo georganiseerd dat hij voor elk blok geheugen een apart signaal ter beschikking heeft

om dit aan te sturen. Deze signalen, Memory Chip Selectors (MCS), zorgen ervoor dat aIleen het base-adres van een

blok geheugen wordt aangestuurd. Daarna kan met het offset

adres het eigenlijke adres binnen dat blok geadresseerd

worden. (zie ook segmentatie adressen blz.t4)

Bij de microcomputer wordt gebruik gemaakt van drie ver­

schillende geheugenblokken en een evenredig aantal selec­tor lijnen.

GEHEUGENBLOK SELECTOR

16k byte EPROM

16k byte RAM

16k byte RAM

UCS (Upper Chip Select)

MCS 0 (Middle Chip Select)

MCS 1 (Middle Chip Select)

19

Het hele geheugen van de microcomputer'ziet er dan als volg

voIgt uit: (zie fig. 4.1)

We komen

RAM .. - iI

MM¢ t

BHE Mr;"~

.... Ii

MCS 1.

Wi. n

M'c.S,l

FFFFF H -

UCS -

MCS 3

MCS 2 MCS 1 MCS 0

LCS

00000 H

HIGH.

T

MIMIE

LOW

~

~F'

,

16k byte EPROM

16k byte RAM 16k byte RAM

fig. 4.1 n geheugen microcomputer n

vervolgens bij de sturing van de RAMts en EPROM's.

RIm

:E1. DATA ¢-"1 en

RDRE5 BUSJ 16 BITIlFJrA

3'1. OFUA a -15 c.a1

~ ~ ORTR ¢-7 e.&1.

RnIES I!U~ ~ 1E:, BIT M'fFi

RRI'1

nATA 8-IS

fig. 4.2 n aansturing RAM's fl

20

(zie fig. 4.2) De vier RAM's kunnen zowel voor 8 en 16-

bits dataverwerking zorgen. Ze worden hiervoor met twee

tegelijk aangestuurd. Het BHE-signaal (Byte High Enable)

van de microprocessor zorgt er dan voor of het 8- danwel

16-bit wordt.(zie ook bijlage VIf)

De aansturing voor de EPROM's ziet er als volgt uit:

(zie fig. 4.3)

AtlRES&Uf.

LOCAl '° .. 0 LOCA2 09 LOCA3 08

'LOCA<\- 37 LOCAS ~6 LOCA6 05 LOCA7 04 LOCA8 03 LOCA9 25

2 3 <\­S G 7 8

LOCAl0 2'1 LOCAll 21 LOCA12 23 LOCA13 02

26

VCC 01 22

9 10 11 i2

;\IC vpp OE

00 ~LOCD0 , L.!....£.LOCDi 2 ~LOC02 3 ~LGC03 4 ! 15 LOCO<\-5 f-4LOCOS 6 ~LOC06 7 ~LOC07

vce 27 PGM UP1>ERCII?StlE'O- /18SUCS 213 CE EPROM

2764 rcs

LOCAl 1 e Ml LOCA2 09 LOCA3 <:)8 2

LOCA<\- 07 3 LOCAS 05 4 LOCASll. 5 LOCA7 1214 6 LOCA8 03 7 LOCA9 25 8

LaC A 1 e..£.L s LOCA11 21 10 LOCA12 23 •. LOCA13 02 : 2

26 NC VCC 131 '/PP

22 DE

00 1: LOCOS 1 LiLLOC09 2 L..l.LOCO 10 3 f-2-LOCO 1 1 4 l....l.£...LOCD12 5 lJ2.LOCD 13 6 ~LOCD14 7 rLOCO;5

vec 27

UPPEROIIPSELEtT-/1SSUCS 20 PGM I ~~6<fEmlH !C10

fig. 4.3 ff aansturing EPROM's It

DJITA~~ tOW

21

4.3 Input en output

De vier I/O poorten die de microcomputer bezit worden aan­

gestuurd door middel van twee 74LS138's. Deze worden als

demultiplexer gebruikt en bij bepaalde adressen zal een

van de I/O poorten geadresseerd worden (zie bijlage VI G).

In fig. 4.4 zien we hoe deze aansturing verloopt.

At)RES~N L.S138 lC7

~Si3e 1<:

l 10 PmiUEN

+~"'111P.

fig- 4.4 U adressering I/O poorten "

Als we naar. de aansturing van het IC. kijken (74LS138), dan

blijkt dat alleen de bits AO,A3,A4,A5,A6 en A7 (indirect

via microprocessor) significant zijn. We kunnen nu een tabel

opstellen met de adressen voor een bepaalde I/O poort aan te sturen_

I/O poort Adressen

8255 -A C8 CA CC CE

8255 B C9 CB CD CF

8251 A OS DA DC DE 8251 B EO E2 E4 E5 8274 E8 EA EC EE

8254 ( timer) 00 D2 D4 D6

22

Deze adressen zijn slechts offset-adressen. Het hele adres

hangt nog af van het base-segment, wat in dit geval weer

afhankelijk is van de programmatuur • •

4.3.1 I/O poort 8255

De 8255A, de programmable peripheral interface, bezit drie

afzonderlijke 8-bits poorten, A,B en C. Deze kunnen geselec­

teerd worden door de bits AO en A1 van de Adresbus. Omdat

16-bit datatransport nodig is, bezit de microcomputer

twee 8255A's. Deze zijn zo geschakeld dat er drie poorten

zijn die 16-bit datatransport mogelijk maken. (zie fig. 4.5)

fig. 4.5 n 16-bi ts data met 8255A n

Het blijft echter mogelijk om de poorten voor 8-bits data­

transport te gebruiken. De poorten A,B, en C zijn verbonden

met respectievelijR connector 4,5 en 6 op het microcomputer­

board.

23

4.3.2 I/O poort 8251A

De microcomputer bevat 2x 8251A (programmable communication

interface). (zie ook bijlage VI A) Om deze seriepoort te

gebruiken om met een terminal te communiceren zijn deze met

een line-driver (75188) en een line-receiver (75189)gekop­

peld. (zie bijlage VI j/k ).

De driver en de receiver zorgen ervoor dat de logische I en

o niveau's die uit de microprocessor komen (0 en 5 volt)

worden omgezet naar -12 en +12 Volt.

De uitgangen zijn verbonden met connector 3 op het board.

--::::: --

~lt

-8l51R '"m86

I L

- ::::;::.

l(KEI'J'ti

'?!lIlt

Bl5\A

fig. 4.6 tt I/O poort 8251A "

4.3.3 I/O poort 8274

-1.

.... t

\

... 1-

bATt! ~Q.ie OUT

De 8274 is een zeer snelle (tot 880k baud) serie controller.

Deze wordt gebruikt om de gewenste data via het DMA-kanaal

in te lezen. De serie controller bezit zelf al een interne

driver en receiver, zodat deze ook met een terminal kan

communiceren.

24

4.4 Extra timer

In verband met het aantal I/O poorten en ook uit ervaring

met vroegere zelfgebouwde microcomputers is nog geko-

zen voor een extra timer (8254). Deze timer bevat drie onafhankelijke 16-bit counters en is in staat om zowel

binair als in BCD-code te tellen.(zie bijIage VI b bIz.4~

De aansturing ziet er als voIgt uit: (zie fig.4.7)

LOCD7 31 LOCOS 02 LOCOS LOCO"" 0'1 LOC03 35 LOC02 CS LOCD1 ~7 LOCOta 08 80

, ()

/186WR 23 "IR /18SRO 22 RD

/cs 9254 21 CS

CLK0 ~CLK0 IN > GA,TEC L..LG0 C.OUmER..jZ1'

CUT0 ~~CLK00 OUT

eLK' ~CLKl IN > GAT. E' L.....!....LGI c.rutJTelt 1-

CUT 1 f..J2-CLK 10 OIJT C:...1(2 f-!..4-CLK2 IN >

G'TE2 16 62 0lU1J'T'e1l. '2. ::)U'T2 P=CLK20 au"!'

I

~l.iI::TOIl. CllIJU11!II.S.[LOCA2 ~ A LOCAl 9 A0

8254 ........ 1 C::;,.·:..:;' 5<-----,

fig. 4.7 n sturing extra timer"

Ondanks deze uitgebreidere uiteenzetting van de werking

van de microprocessor en peripherals ( schakelingen die

in samenwerking met de processor moeten werken) is het

toch aan te bevel en om voor de exacte werking de data­

boeken erop na te slaan. In de literatuurlijst zijn de titels van de op deze microcomputer betrekkende boeken

gegeven.

25

LITERATUURLIJST

lit 1. INTEL The 8086 user's family

Lit 2. INTEL iAPX 86/88, 186/188 user's manual

1i t 3. INTEL MEMORY COMPONENTS handbook 1984

lit 4. INTEL MICROSYSTEM HANDBOOK VOL 1 '84

lit 5. INTEL MICROSYSTEM HANDBOOK VOL 2 '84

lit 6. TOSHIBA MOS memory databook

lit 7. PHILIPS Handbook IC09 N '84

lit 8. Schriftelijk rapporteren

DR. Ir. de Boer Aula boeken Spectrum.

lit 9. Het samenstellen van rapporten

diktaat 112 IHBO Eindhoven

26

Lijst van figuren.

HFST 1 1.1 Robotproject FAIR

1.2 Besturif'i~-~r6Dof

bIz. 6.

HF'ST 2 2.1 Blokschema iAPX 80186 (lit.2)

2.2 CPU met EU en BIU (lit. 1)

2.3 Registerset van de 80186 (lit. 1)

2.4 Segmentatie adres

HFST 3 3.1 Blokdiagram sturing motor

3.2 Blokschema Servocomptlter

HFST 4 4.1 Geheugen microcomputer

4.2 Aansturing RAM's

4.3 Aansturing EPROM's

4.4 Adressering I/O poorten

4.5 16-bits data met 8255A

4.6 I/O poart 8251A

4.7 Sturing extra time~

7

11

1.2

13

14

16

18

20

20

21

22

23

24

25

27

BIJLAGE IA BLOKDIAGRAM iAPX 80186

inter iAPX,186

HIGH INTEGRATION 16-BIT MICROPROCESSOR

• Integrated Feature Set -Enhanced 8086-2 CPU -Clock Generator -2 Independent, High-Speed DMA

Channels . -Programmable Interrupt Controller '-3 Programmable 1&-bit nmer. -Programmable Memory and

Peripheral Chip-Select Logic -ProgrammabJe Walt State Generator -Local Bus Controller

• Available In 8 MHz (80188) and cost effective 8 MHz (8018&6) yeralons.

• High-Performance Processor -2 Times the Performance of the

Standard IAPX 88 -4 MByteiSec Bus Bandwidth

Interface

----:;;'I aUCUTlO/t -: I

I t t I I I I

I..-..,...-...I..J

• Direct Addressing Capability to "1 MByle of Memory

• Compiete4y Object Code Compatible with All existing IAPX 86. 88 Software -10 New Instruction Types

• Complete System Development Support -Development Software: Assembler,

PUM, Pascal. Fortran, and System Utilities

-In·Clrcult·Emulator (PICer"·186) -IRMXTM 86, 88 Compatible (80130

OSF)

• High Performance Numerical Coprocessing Capability Through 8087 Interface

~ IHTI!IIR1JPI'

CONTAOI,lJUI

::Xmir~ I

.. UGOUHT _TEA A

~---+­ORO'

Flgur.1. IAPX 188 BlGck Diagram

28

The IntellAPX 18&(80186 part number) Is 8 hlghl' Integrated 1e;.bit microprocessor. The IAPX 186 effectively combines 15-20 of the most common iAPX 86 system components onto one. The 80186 provides two times greater throughput than the standard 5 MHz IAPX 86. The IAPX 186 is upward compatible with iAPX 86 and 86 softwara and adds 10 new Instruction types to the existing set.

Ffgure 2. 801. PInout OIagram

Symbol PIn No. ~ Name end Functian Vee. Vee 9.43 I S'!S\liI!II Power: + 5 d poMr IlUllOty.

Vss. Vss 26,60 I System Ground.

RESEr 57 0 ReNt 0utI3ut Indk:ale.lllat ilia 80186 CPU it: being reset. and can be used as a system ",alit. It is ac:!Mt HIGH. synchfoni%ed with 1119 PIOCIJSSOI' clock. and lasts an integer number of clock periods COI'I'QI)OfIdlng 10 IIIe length of 111411 RES signat.

Xl.X2 . 59.58 , CIystaI Inputs, Xl and X2. provide an axtemal connection lor a fundamental mode . PII","eI resonant crystal lor 111411 Intemat crystal oscillator. Xl can Interface 10 an extemeI clock IrIsIead of a crystal. In 1111. case. minimize IIIe capacitance on X2 or driWI X2 with comp/ementad X 1. The input or oacHlator frequency Is internally dMded

. ' . by two 10 generate IIIe clock signal (CLKOlII'} •

CU<OUT 56 0 CJoc:k 0utI3ut provides IIIe system wtth II 5O'lI! duty ~ WllMfonn. AI device pin timings are tQeCIlIed refatMllo C1.KOUT. CU<OUT has sufllelent MaS driWI capabillllea lor IIIe 8087 Numeric Proceseor Ex1anslon.

RES 24 I System ReNt causes ilia 8018610 Immediately 1ermlnate Its present actIvily. ctear IIIe Inklmal logic, and enter a dormant stale. This signal may be asynchronous 10 IIIe

. 80186 clock. TIle 80186 begins latching Instructlons approximalely 7 clock ~s after RES Is returned HIGH. RES is AI<lUIred 10 be LOW lor glllater IIIan .. clock ~ and Is Internally syncI\fonized. FOr J)I'OI)er inlliall%atfon. IIIe LOW-to-HIGH lnInll-lion of Am must cccur no sooner IIIan 50 microlleconds after poMr up. This Input is IIIOVIded with a Sdlmitt-1riggeI' 10 faclillale poMr-Oll Am generellon via an RC net'M)rk. When Am occurs. lIIe 80188 will drl'le IIIe SItUs nnss 10 an 1nactM!t level lor OM clock. and IIIan \ri-stale them.

29

BIJLAGE I C GEGEVENS iAPX 80186

Table 1. 10188 PIn Deacnptlon (Continued) "

Pin Symbol No. Type Name and Function

TEST 47 I TEST is _mined by the WAIT instruction. If the TEST input is HIGH when "WAIT" execution !legins. instruction execution will sUSj)end. TEST will be resampled until it goes Low. at which time execution will resume. If interrupts are enabled while the 80 t86 is waiting tor fEST. interrupts will be serviced, This

·input is synchronized internally.

TMR INO. 20 I Timer Inputs are used either all clock or control signals, depending upon the TMR INt 21 I programmed timer mode. These inputs are active HIGH (or lOW-to-HIGH

transitions are counted) and internally synchronized.

TMROUTO. 22 0 Timer outputs are used to provide single pulse or continuous waveform 98Oer-TMR OUT 1 23 0 alion. depending upon the timer mode selected.

ORQO 18 I OMA Request is driven HIGH by an external device when it desires thai a ORal 19 I OMA channel (Channel 0 or 1) perform a transfer. These signall are.active

HIGH, level-triggered, and internally synchronized.

NMI 46 I Non·Mallkable Interrupt is an edge-triggered input which causes a type 2 interrupt. NMI is not meskable internally. A transition from a I.OW to HIGH initilliea the interrupt at the next instruction boundary. NMI is latched inte ... nally. An NMI duration of one clock or more will guarantee service. This input is internally synchronized.

INTO. INn, <45.44 I Maskable Interrupt Requests can be requested bV stroCing one of these pins. INT2JiNm 42 I/O When configured as inputs, these pins are active HIGH. Interrupt Requests are 1NT3IiNTA1 41 I/O synchronized internally, INT2 and INT3 may be configured via software to

provide active-I.OW interrupt-acknowledge output signals. All interrupt inputs may be configured via software 10 be either edge- or level-triggered. To ensure recognition. all interrupt requests must remain active until the interrupt is acknowleged. When IRMX mode is selected, the function of these pins

I changes (see Interrupt Controller section of this data sl'leetl.

Al91S6, 65 0 Address Bus Outputs (16-19) and Bus Cycle Status (3-6) reflect the four most Al8/SS, 68 0 significant address bits during T,. These signals are active HIGH. During T2. A17/54, 67 0 T3. Tw. and T •• status information is available on these lines all encoded Al6/63 68 0 below:

I I low

I High I 56 Processor Cycle OMACycie

63.54. and 55 are defined all LOW during T 2-T •.

AC1S-ADO 10-17, tlO AddrelliDeta Bus (0-15) lignall conllitute the time muliplexed memory or 110 1..a addr ... (T,) and data (T2. T3. Tw. Ind T .. ) bus. The bus II ective HIGH. Ao 'a

analogous to 8Fi'E tor the lower byte of the data bus. pins 07 through 00. It is LOW during'T1 when a byle is 10 be transferred onlO the lower portion of the

, bus in mamory or I/O operations.

iIHEIS7 64 0 During T1 the Bu. High Enable signahhould be used to determine if date is to be enabled onto the most significant half 01 the data bus, pins 0,5 -Os. !FiE is LOW during T1 lor read. write, and interrupt acknowledge cycles when I byte ill to be transferred on the higher hllit 01 the bus. The 57 status information is available during T2. T3, and T •. 57 Is logicallyequivalentto SHE. The signal is active Low. and is Iristated OFF during bus HOLD.

SHE and AO Encodlngs

!mE: Value AO Value Function

0 0 Word Transfer "

0 1 Byte 1I'ansfer on upper half of data bUI (015-08) 1 0 Byte 1I'ansfer on lower half 01 data bus (07-00) 1 1 Reserved

30

BIJLAGE I D GEGEVENS iAPX 80~86

Table 1. 80188 Pin o..crlptlon (ContlnHd)

PIn Symbof No. Type Name and Function ..

ALE/QSO 61 0 Address Latch EnabielOueue Status 0 is provided by the 80188 to latch the address Into the 828218283 address latches. ALE is active HIGH. Addreues ara guarantaacftQ. be valid on tha trailing edga of ALE. Tha AU: rising edga Is generated off the rising edg9 of the CLKOUT immediately preceding T1 of the associated bus eyele, effectively one-half clock cycle earlier than In the stan-dard 8088. The trailing edge is generated off the CLKOUT rising edg9ln T1 as In the 8088. Note that ALE is never floated.

WAIOSl 63 0 Write Strobe/Queue Status 1 Indicates that the data on the bus Is to bit written into a memory or an 110 device. iNA is active tor T2, T3, and Tw of any write eye'e.1t 'uctive LO\'I( and floats during «HOLD." It Is driven HIGH for one c'ock during Reset. and then floated. When the 80188 Is In queue status mode, Ihe ALE/QSO and WJ\IQSI pins provide information about procesaorfinstructlon queue Interaction.

QS1 QSO Oueue Operation .. 0 ·0 No queue operation 0 1 First opcode byte fetched from the queue 1 1 Subsequent byte fatched from the queue 1 0 Emotv the QUeue

ROiasw 62 0 Read Strobe Indicates that the 80188 Is performing a memory or 110 read cycle. AD Is active LOW for T:2, T3. and Tw of any raed cycle. It is guaranteed notto go LOW in T2 until after the Aodress Bus is floated. m:; Is activel.OW, and floats during "HOLD." AD is driven HIGH for one clock during Rasat. and then the output driver Is floated. A _k internal puB-up mechanism on the M line hols

0 it HIGH when the line is not driven. Ourlng RESET the pin Is sampled t~. determine whether the 80188 should provIda ALE. m. and RlI. or If the

; .. Queue-Status shoull.l be orovidad. RlI should be contI9Cted to GNO to provide Queue-Status data.

ARDY 55 I Asynchronous Ready Informs the 80188 that the addreased memory ,pace or 110 device will CO!ftl)lete a data transfer. The AROY input pin wlH accept an asynchronous input. and is active HIGH. Only the rising edge is internally synchronized by the 80188. ThIs means that the failing adge of AROY must be synchronized to the 80186 clock. If connected to Vee. no WAlT states Ira insartad. AsynChronous relldy (AROy) or synchronous ready (SROy) must be active to terminate a bus cycle.

$ROY 49 I Synchronous Ready must be synchronized externally to the 80188. The usa of . SROY provides a relaxed system-timing specification on the Ready Input. This 's accomplished by eliminating the one-half clock cycle which is required for

'. Internally resolving the signal level when using the AROY input. Thl, line I, active HIGH. If this line is connected to Vee. no WAIT states are Inserted.

, ,",

Asynchronous ready (AROy) or synchronous ready (SROy) must be active before a bus cycle is terminated. If unuaed, this line should be tied LOW.

J:OCK 48 0 ~ output indicates that OIhersystem bus masters are not to gain control of the system bus while LOCK is active LOW The COCl< signal is requested by the LOCI< prefix instruction lind Is actlvatad at the beginning of the first dMa eyele aSSOCiated with the instruction following the LOCK prefix. It ramilins active until the completion 0' the instruction following the LOCK prefix. No pre-fetches will occur while ~ is asserted. ~ is active LClV( Is driven HIGH for one clock during RESET, and then floated. If unueed. this line should be tied LOW.

31

BIJLAGE I E GEGEVENS iAPX 80186

Table 1. 80181 Pin Deacrlptlon (Continued)

Pin Symbol No. Type Name and Function

!('l.ST,S! 52-54 0 Bus cycle status ~~ are encoded to pfOIIide bus-transection information:

80186 Bus Cycle Status information

~ 51 SO Bus Cycle Initiated

0 0 0 Interrupt Acknowledge 0 0 1 Read 110 0 1 0 Write 110 0 1 .1 Halt 1 0 0 Instruction Fetch 1 0 1 Raed Data Irom Memorv 1 , 0 Write Oata to Memory 1 , 1 Pal.l8iva (no bus cycle'

The status pins float during "HOLD.·

~ may be uaad as a logical MIlO indicator, and 51 as a. OT/R indicator. The status lines are drivan HIGH for one clock during Reset, and then floated until a bus cycle begins.

HOLD (inputl . 50 I HOLD Indicates thaI another bus muter is requesting the locaj bus. Tha HLOA {output} 51 O· HOLO Input Is active HIGH. HOLD may be asynChronous with rnpeetto the

80188 clock. The 80188 will issue a HI.DA (HiGH) In response to a HOLO r~uest at the end of T .. or T,. Simultaneous with the Issuance of HLOA. the 80 88 will tloat the local bus and cootrol tines. After HOLO Is detected as being l.OW, the 60186 will lower HLDA. When the 80186 needs to run another bus cycle. It will again drive the local bus and control lines.

OCI 34 0, Upper Memory ChIp Select Is an activa LOW output when_r a memory reference Is made to the defined upper portion (lK-256K block) of memory. this line is not floated during bus H01.0. The address range activating OCI is softwere programmable.

l:CS 33 O· Lowe~ Memory Chip Select is active l.OW whenever a memory reference is · made to the defined lower portion (lK-256K) of memory. ihis Une is not

IIoated during bus HOLD. The eddresa renge activating ~ is software · programmable.

Me'aO-3 38.37.36.35 0 Mid-Range Memory Chip Select signals are active LOW when a memory feference is made to the defined mid-range portion 0' memory (8K-512K1. These lines .. not floated during bus HOLD. The address rangea activating ~ are software programmable. '

PCSO 25 0 Periphe!al Chip Select signals ()-4 are active LOW when a reference Is made to

l'CSl-4. 27,26.29,30 0 the cteflnad peripheral area (&4K byte va space). These lines are not floeted during bus HOLD. The eddrel.l8 ranges activating J5CSO-4 are softwara programmable.

J5C!!iA1 31 0 Peripheral Chip Select 5 or Latched A 1 may be programmed to pfOllide a sixth peripheral chip select. or to provide an internally latched A 1 signal. The address range activating ~ is software programmable. When programmad to provide latched A1, rather then~, this pin will retain the previously latched value of A1 during a bus HOLO. Al is active HIGH ..

~A2 32 a · Peripheral Chip Select 6 'or LatChed A2 may be programmad to provide a ., seventh peripheral chip select, or to pfOllld. an internally latched A2 signal,

The address range acllvating ~ is sottwePcprogrammable. When pro-grammed to provide latched A2. rather than 56, this pin will retain the previously latched value of A2 durine a bus HOLO. A2 Is active HIGH.

r1f/4 I . 40 0 Oata Transmit/ReceiYe controls the direction of data lIow through the external 828618287 data bus transceiver. When LOw, data is transferred to the 80186. When HIGH the 80186 places write data on the data bus.

• I5ER 39 0 Data Enable is provided as an 828618287 data bus transeeivar output enable. 'D!N is activa LDW during each memory and VO access.15ER is HIGH whenever DTIR changn state.

32

BIJLAGE II FUNCTIES REGISTERS EN VLAGGEN

H

I--AH -~ -Ai: --- ACCUMULAtOR REGISTER OPERATIONS

GROUP I----~----8>1 BL

1----*-----CM CL

AX Word Multiply, Word Divide, Word 1/0

BASE

COUNT

DATA {'S

I--DH-~-OL-- DATA AL Byte Multiply, Byte Divide, Byte 15

POINTtA{ AND INDEX

GIIOUP

Bit Position

0

2

4

6

7

8

9

10

11

Name

CF

PF

AF

ZF

SF

TF

IF

OF

OF

0 110, Translate, DeCimal Arithmetic 51'

., $I

01

$TAfUlIUGS.

STACK POINTER

8ASE POINTER

SOURCE Non I

DESTINATION NDU I

AH Byte Multiply. Byte Divide

BX Translate

CX String Operations, Loops

CL Variable Shift and Rotate

OX Word Multiply, Word Divide, Indirect I/O

SP Stack Operations

51 String Operations

01 Str:ng Operations

~ ----------------------------------~ """'" =-=========~~ ........... CAM"f

-======~-,

~--

Function

TV lrom or borrow to the lOW order IOU( bits of AI,.; cleared OIt"wwlSe

Zero Flag-Sel II result .s zero: cfeared otherwise

Sign Flag-Sel equal to high-order bl!of result (0 if posilive, 1 if negative)

Single Slep Flag-Once sel. a Sin-

gle slep I/1lerrupt occurs alief the next instruction executes. TF IS cleared by the SIngle step interrupt.

Interrupl-enabfe Flag-When set, maskabie Inlefrupts win cause the CPU 10 transler control to an inter-rupt vector specilied IOCahOn.

C1nl(ltlon Flag-Causes Siring instructions to auto decrement the appropriate index regisler when set. Clearing OF causes auto increment.

Overflow Flag-Set If the signed reault cannot be expressed will'lln the number 01 bits in the d'lllltination operand: cleared otherwise 33

BI JLAGE III A ADRESSERINGSTECHNIEKEN 80'186

ENCODED INTHE INSTRUCTION

EXPLICIT { IN THE INSTRUCTION

ASSUMED UNLESS OVERRIDDEN BY PREFIX

SINGLE INDEX DOUBLE INDEX

Sl~ OR

01

1 I

"U

EFFECTIVE r- - / ADDRESS

... ~1~lAFEMENT I-- ...

l BIU

Figure 2.34. Memory Address Computation

Figure 2-35. Direct Addressing

Eii I 'r I fA

ex

OR~r-c:::E::J SP ~+---Ok fA

SI OR

Figure 2-39. Indexed Addressing

DI

Figure 2-36. Register Indirect Addressing

34

BIJLAGE: III B ADRESSERINGSTECHNIEKEN 80186

r I I I I I L

I DISPlAC!MEIIT I ,-

IIIDEX !GtSTlII

I t. I , EA t-

---- --

HIO II ADOAESS ,

ARRAY,SI

AARAV(1)

AflAAy,6)

AARAY,S)

ARRAntl

ARIIAy,3'

AARAY,21

AAAAYm

ARRAV!ll)

..... lWO"O-"-' LOW AOOfl£SS

1 1 I

_--i2~_1 : t

----I1"--fEA--'" I __ _J

Figure 2-40. Accessing an Array With Indexed Addressing

HIGH ADQAlSS

r­I I

OlSP\.ACEMEIIT

I

0- ~ t BASE AEGISTER 118PI

¢ r-

PAR" 2

PAR" , ,p

OLD 8P

OLD ex OLD AX

ARAAYl61

ARRAY 15)

ARRAY "1

AARAVI31

Figure 2-41. Based Indexed Addressing

IBPI 1

~ I I

I I I I I I I I

u. t- ARRAV {21 --t fA I

I I 'I

L

AARAY III

r- AMAY 101

COU"T ------1 TEMP ______ 1-STATUS I-

_'WOAo-.

LOWER ADDRESS

Figure 2-42. Accessing a Stack Array With Based Indexed Addressing

HIGH AOOAES$,

DISPLACIiMENT

LOWADORESS

Figure 2-38. Accessing a Structure With Based Addressing

Figure 2-37. Based Addressing

35

BIJLAGE IV BLOKSCHEMA JOINT SERVO COMPUTER

2 1-""' 1ft .~ z: ;i,l ~

0 Q

«

II

36

BIJLAGE V A SCHEMA JOINT SERVO COMPUTER

,,,oe \7 I'Ioe SHE/57 S<f. /1 aS9HE AO\ 1:1 \ IoIR/QSl S3 /\ 6SWR 1\.ozj3 2 R 0/1;1 "1'10 6 /1 S6RO ,'03,\\ 3 ALE/QS0 S 1 \ eSALE AO~ 0e 1 X\ 55 Xl ADS 06 " XZr*X2 ADS 01 S RESET ~SYSRESET "% 7 CLKOUT 55 \ 66CLK ~OB 16 6 .... Ro'r ~ \ICC ~09 \ ~ S

.... 010 '2 10 52 53

AOll 1 Ii ;~m "012:ft3 12

HOLDA 5\ '0\ J 5 I;) HOLD 5 !to 1 " 0 ~.,. SRDy4VCC -.015 01 AOlS LOCK~ .!.!L .'I1S TEST 47

}17 .'117 oT/1< i-1!il\ SiloT /1'1 56 MS OEN~/lS60EN ss Al9 I'1CS0 bl!!. / I aGneS0

I 96D~Q0 '6 ORG0 MCSI ~/166MeSI 1 SGO~Jjl 19 ORQl

~~:;~ \9S!'M+<!""" 20 TMRINe 18S'!"l"1RI ..... ' 21 TMlNl

i SS"!'MRoe 22 'SGTMR01 23

ues ~/1 8sues TMR00 LCS 33

/1 SGRESET 2~ TMROI "Z/pcss ~

Al /pcss bil-I'lT3 !'4T2 I "4T 1 I'IT0

t1 .. \N#!~T

12 INT3/I'ITIlI 1W:

11 ;~~~/I"T"'0 i~ 1:5

INT0 1 ~/166PCSl 16 NMJ PCS0, 2

I ""X19G ~ IC\ ,,_ICIA

POOT26-S0 MN GNO POOTS -13 "'AN VCC

AD7 AOS ADS A01 AD;) A02 Aol A00

'8SALE':

A00 1'10\ ,'oz A03 "04 AO:5 'OS ,'07

1850T.;R

A09 A09

AOle AOt. AolZ }\0,3 AO,. A015

1 860T/R

CLOCK 10MHz QUOS X Til

GIS I!!.., 01 1 S /LOCBHE 06 15 LOCII13 Q~ ..l~LOCAI2 Q4 ~!!"'LOCAI I OJ ~1.0CAl0 GZ J..!!1-1.0CM!I 01 I-lil.OCA9

)(2

LS139 lC1

LOCII3·.@J " LOCA~ "2 e

,~~~~~~ -,:~ ~ .. ~~ LOCA'; 06 61

L.SI;)9 .:r,c:,t!".

8233/1 925'

1 .... CS 825'" 1\ /cs aZ!lIB

~: /CS 9271

01

V0 I~ \/1 1 ~ /CS 82536 '12 I.l. V3 \it II liS 10 V6 0.l!. v7 07

/LOCSHe ~LOCSHE

A0 1 2 3 4 S 6 7 9 8 10

Ae 1

2 3 ~

5 6 1 B 8 10

ora llL.ocora I '~1.0COl 2 1..l.L OC02 3 1!' 1.0C03

16·1.0CO, 5 12. LOCOS

6. :: LOC06 1 i-!"-LoC07

I

00 \1 Locoe I 1:2 L.OC09 Z 13 LOCOH! :3 1 S LOCOI I .. 1 I.OCD12 :I ..!.LLDCD1" 11 191.0C014 '1 19 LOCO' S

1.0C07 J!.L CLKIlI 09 CL.K0 LOCOS 02 G GilT EO 'LS0 LOCOS ° S OUTe 10 CLK00

LOCO" ~~; O. CLKl !~CI.K\ LOC03-v-036I1TEI 14 G\ LOC02 0S 02 OUT! 13 CI.K 10

~~~Hi,~~ G~3~~r:~ ~~::O LOCAi 1 S 1\.0

,18GOIR 23 III!

""asRO Ro ... CS 823. 2\ CS

Q2S' ICIS

01 2'!..vCC

LaC" I 3 02~' 21 -' I BSII!!: LOClla ~ 2s" ... LOCI\0 LOCII? e4 ..1l!.. LDCII9 1.0CI\6 !!L, 2·'LLOCII 10

LOCA5 01 ' ~2;t 1.0Cil 1 2 LOCM -- Zl.,,,, a611D LOC"3 09 -.:!'" LOCII I 1 LOCII, 3.@"'/1 B6Mcse LOCAl 10 ~LOC01 LOC00 11 1~I.OC06 LOCOI I i_F_LOCOS LOCOZ I;) i-JiL LOCO"

~ W'~LOC03 1291" I 1~§~~Pl~

01 2~vCC LOCII 13:;" 22." 86\1R

LOel\9 _0"_ <§..LoeeI-lE LOCI\7 tt A.LOCA9 LOC,'SIlI:5 ~LOC" I 0 LOCIIS es ,. LOCII I 2 LOCM 07 22 -'1SSRO LOClla !lL..j ..1.L 1.0CII I I LOCII2 ~ ;!@."" 1 S6MCS0

LOCAl ~e 191.0COl5 LOCOS \1 , LOCol, I.OC09 12 17 1.0eOl J

LOC010 '3 1&"LOC012

• j;tLOC01' ZSP JC1Z 556:51'1.

!.'.-r---1.0C"'3l!LJ LOCM~ LOC,,?0~' ' LOC"6 05

LOCA:5

LOCM0!E LOCAJ" LOCA, it9

LOCIII~'0 LOCD0 II LOCO' 1'2 LOC02 13 ,

2~P le13 SS6Sf'L

01 ~.!.VCC LOCII !J 0 27 / I 86\1R

LDCIIS 03 26_ LOCSHE LDCA7 04 ..£~. LOCA9 LOCh6 05 .1.!.LOCI\ I \} LOCA:! ..£LLOCA 12 LOCM~ 3'£/IS6RO 1.0C1\30~8 ,21 LOCA" LOCll2 09 f-'@.,,/186I'1CSI LOCIII 10 I~LOCOIS

LOCOS " 1'9 LOCO I 4 LOCOS 1: 11 LOCO I 3

LOCO 10 I J 'ILLOCO I '2 I, 15 LOCO 11

2-Sf' IC,. ~.".e;PL

\fCC III vee ClK" "2 CLK0 CLKI ~CLKI CLK2 !'L..lCLKZ

G0: GO

:~ 07 ~~ OND \61" CL,,", MIITRI

l§.·CLK"O ~CLK10 J.'LCLK20

...l.l.'8SCLK ·'..i.'lNT"

..l.L J!'<n 1@..I!'<T2

~1"'T3

, /

1'6j0ET

6'2:51 ARltO ~R"O SYSFIESET ~RSET

CLKS l,lll CLK LOCM 1

/19SFlO,.!.;) ..... 19GWR J0

-,CS 82:51" ~~

00 01 02 03 01 OS

XL LOCOIl l.lL LOCO 1 01 LOC02 02 LOC03 05 LOCO~ 06 LOCOS !!:LLOCOG

~~ LOC07

23

CLK00!r' CLi(I0 0Z

CLK2o@;} iii.

~.P 51.,", I'1!\TR:!

196TMR00

\2-: ::;~:~~0 14 1!IGTMFlI"" l..l.'9GCLK ;2 /7,T)(ca ~./74R"CS 10

2Y

3'1'

0'1'

SSlIe9 ' " 5SAC9 15

5SIICI" 16 !lSSAC11 11 :5:5I\CIZ 13 5SAC13 '2 SS:\Cl'" 11 551\C1:5 121

551\.'9 04 5511'9 33

S~t\A\ a a2

~~~~: ~-~~ 53MI3 39

'SSM'. 39 55AA.5 7

SYSRE':5E':T ,,;

~~~~ 09 ,IS6Ra 3~ /} SS.R 3b

/cs eZ558 es

92S18RwO

08 92:5I"R"O

II

,pce PCl PC2 PC3 PC1 pes PCS PC7 1"1\0 Pill PI\2 PA3

'-255 lC17

PBe r'=' "::1"60 PBl PBZ 5Sl\S2 PB3 21 :5:51\93 pe4 22_55,,94 PBS 3.L SSAes P9S 2i551\86 PB7 ~~:5"'B7

0121 3~·LOC00 01 33 LOCO 1 02 32 I.OCOZ 03 ",;lJ...I.OCDj O' 3\!!"LOCOo 05 29 LOCO'! OS illll.oCOG 07 7 LOCO?

pe0 'S 551186 pal 19 ~:s",e9 pa2 20 Ss,~e10 PS3 21 SSII811 pa. 22 :551\£112 PBS 23 5SAS13 PBS 2' 55"81 ~ PS7 25 :55"61:5

00 34 LOCOS 01 LOCOS 02 1.0C010

03~LOC011 0< ""LOC012 05 2: LOC01;} as LOC014 O? 7 LOCOIS

o o o o o o o o

.l:; 0

ob

1b

~ u 0

o

° o ~a

• a

BIJLAGE V B STUKLIJST KOMPONENTEN JOINT SERVO COMPUTER

IC 1 iAPX 80186 Microprocessor

IC 3 74LS373 Latch

IC 4 74LS373 Latch

IC 5 74LS245 Transceiver

IC 6 74LS245 Transceiver

IC 7 74LS138 Decoder/Demultiplexer

IC 8 74LS138 Decoder/Demultiplexer

IC 9 2764 UV EPROM

IC10 2764 UV EPROM

IC11 TC5565PL RAM

IC12 TC5565PL RAM

IC13 TC5565PL RAM

IC14 TC5565PL RAM

lC15 8254 PROG. Interval Timer

IC16 8255A PROG. peripheral Interface

IC17 8255A PROG. peripheral Interface

IC18 8251A PROG. Communication Interface

IC19 8251A PROG. Communication Interface

IC20 8274 Mul ti-protocol serial controller

IC21 SN75188 Line Driver

IC22 SN75189 Line Receiver

IC26 74LS04 Buffer

38

I I I

CON. 3

1.

IE] I I

B IIRISTAL

B SN'."81

B """5'68

I ~" I ~;,oc~" ~I S11-4

.. " I a.oc\<,. NmR\~

L-l

I I 102e

U

EJ VOEDIIIIGSt VO" HA1RI)("

,e1. 8151 A

lelO 'llb4\H)

EJ 81..51 G,.. MATRIX

~.l I I I

'elO

8.1.:51 fl

8255 L

5~b5 L

55bS Hi

IlQEDIIIIG. 0

l liNt..

''''' lTb4 (I..) CON. b

il tJ

lei'}

SSb'.H1

Bl'55 H

C.1 .

COM.S

&:t

CON. '-4

BIJLAGE VI A DATASHEET 5251 a

8251 A PROGRAMMABLE COMMUNICATION INTERFACE

• Synchronous and Asynchronous Operation

• Synchronous 5-8 Bit Characters; Internal or External Character Synchronization; Automatic Sync Jnlertlon

• Asynchronous 5-8 Bit Characters; Clock Rate-1, 16 or 84 nme. Baud Rate; Break Character Generation; 1, 11h, or 2 Stop Bltl; False Start Bit Detection; Automatic Break Detect and Handling

• Synchronous Baud Rate":"'DC to 64K Baud

• Asynchronous Baud Rate-DC to 19.2K Baud

• Full-Duplex, Double-Buffered Transmitter and Receiver

• Error Detection-Parity, Overrun and Framing

• Compatible with an Extended Range of Intel Microprocessors

• 28·Pln DIP Package • All Inputs and Outputs are TTL

Compatible • Available In EXPRESS

-Standard Temperature Range -Extended Tempereture Range

The Intel" 8251A is the' enhanced version of the Industry standard, Intel 8251 Universal Synchronousl Asynchronous ReceiverlTransmitter (USART). designed for data communications with Intel's microprocessor families such as MC5-48, 80. 85. and IAPX..ae. 88. The 8251 A is used as a peripheral device and is programmed by the CPU to operate using virtually any serial data transmission technique presently in use (Including IBM "bl~nc"). The USART accepts data characters from the CPU in parallel format and then converts them Into a continuous serial data stream for transmission. Simultaneously. It can receive serial data streams and convert them Into parallel data characters for the CPU. The USARTwlll signal the CPU whenever it can accept a new character for transmission or whenever It has received a character for the CPU. The CPU can read the complete status of the USARTat any time. These include data transmission errors and control signats such as SYNDer: TxEMPTY. The chip Is fabricated using N-channel silicon gate technology.

/ INTIMA" DATA BUS

FIgure 1. Block Dlagrem

T.D

fdfDV

T.l

'fi~

R.D

iiR a

FIgure 2. PIn Conffguratlon

40

BIJLAGE VI B DATASHEET 8254

8254 . PROGRAMMABLE INTERVAL TIMER

• CompaUble with Moat Micro-- • Three Independent 16-bJt Counters proc •• aora Including 8080,,* BOSSA, IAPX 88 and IAPX 8&

• Handle. Inputs from DC to 8 MHz (10 M~ for 8254-2)

• Six Programmable Counter Mode.

• Status Read-Back Command

• Binary or BCD Counting

• Single +5V Supply

• Available In EXPRESS -Standard Temperature Range

The In,eP 8254 is a counter/timer device designed to aolve the common timing control problems in microcom­puter ayatem design. It provides three independent 16-bit CQunters. each capable of handllng Qlock inputs up to 10 MHz. All model are aoftware programmable. The 8254 ia a superset of the 8253.

The 8254 useS HMOS technology and comes in a 24-pin plastic or CEROIP package. ..

CUtU - ""0 OUTO

Or 1

lit lUI lit iii cut! Ci Ao

GATI, At .. OUT<

CU2

S

QATl1

IIU"

FIGure 1. 8254 Block DI.gram FIGure 2. Pin ConflgutlUon

41

BIJLAGE VI C DATASHEET ~255A

8255A18255A·5 PROGRAMMABLE PERIPHERAL INTERFACE

• MCs-asrll• Compatible 8255A·5

.24 Programmable 1/0 Pins

• Completely rrt Compatible

• Fully Compatible with InteP Micro­processor Families

• Improved Timing Characteristics

• Diract Bit SeUReset Capability Easing Control Application Interface

• Reduces $ystem Package Count

• Improved DC Driving Capability

• Available In EXPRESS . -Standard lltmperature Range -Extended lltmperature Range

The Inte'- 8255A Is a general purPOH programmab'e 110 device dllSlgned for uM with Inte'- mICroprocessors. It hea 24110 plna wblch may be Individually programmed In 2 groups of 12 and used In 3 major mod .. of op,eratlon. In the first mode (MODE 0), Meh group of 12 I/O pins may be programmed In seta of 4 to be Input or output. In MODE 1, lhe aeeond mode. each group may be programmed to have 8 Unes of Input or output. Of the remaining 4 pins. 3 are used for hand· ahaklng and Interrupt contrOl signals. The third mode of operation (MODe 2) Is a bldlre<.;tlonal bua moae which usea 8 linea lor • bidirectional bus, and 5 lines. borrowing one from the olher group. for handShaking.

.....

• -.. .. -

-{-----

------"

Flgur. 1. 825iA Block Dllgram

.. -uo .. , ....

.. -

Fltur. 2. Pin ConfIguration

42

BIJLAGE VI 0 DATASHEET 8274

inter 8274

MULTI-PROTOCOL SERIAL CONTROLLER (M'pSC)

• Byte Synchronous: • Asynchronous, Byte Synchronous and Bit Synchronous Operation - Character Synchronization, Int~ or En

• Two Independent Full Duplex Transmitters and Raceivers

• Fully Compatible with 8048, 8051, 8085, 8088, 8086, 80188 and 80186 CPU's; 8257 and 8237 DMA Controlle ... ; and 8089 VO Proc.,

• 4 Independent DMA Channels

• Baud Rate: DC to 880K Baud

• Asynchronous: -5-8 Bit Character; Odd, Even, or No

Partty; 1, 1.5 or 2 Stop Bits . -Error Detection: Framing, Overrun,

and Parity

• ~ One or Two Sync Characters - Automatic CRC Generation and

Checking (CRCo16) -IBM Bisync Compatible

• Bit Synchronous: - SDLC/HDLC Flag Generation and

Recognition - 8 Bit Address Recognition - Automatic Zero Sit Insertion and

Deletion' - Automatic CRC Generation and

Checking (CCITT-16) - CelTT X.25 Compatible

• Available In EXPRESS -Sttmdard Temperature Range

The Intel- 8274 MultI-Protocol Series Controller (MPSC) is designed to interface High Speed CommunicatiOnt lines using Asynchronous, IBM Bisync, and SOlC/HOLC protocol to Intel microcomputer systems. It can tit interfaced with Intel's MCS-48, -85, -51; iAPX-B6, -88, -186 and -188 families, the 8237 OMA Controller, or tIle!108i VO Processor in polled, interrupt driven, or OMA driven modes of operation. T'

The MPSC is a 40 pin device fabricated using Intel's High Performance HMOS Technology.

Cl.K-___ --, 111'.., ___ ..,

"---l

u' ___ ---J _____ --J

--

CIt ....... .

...:.r:i: ... I r--""""L.--.i_

C ...... II..

I<~==:::::>I Co.TIIIOL LOGIC

CMA .... II.A .. AD AlGI"".,

L _______ _

............

"'D, "'C,

CD,

en, IITI,

1'nll0IT.

DTII,

... D, -, -. """ CD, cn • IYM .. '''' ..... D1'iI,

1I.c. -.

Of.,

Flgur.1. Block DIagram Flgur. 2. PIn Conflguratlol

43

BIJLAGE VI E DATASHEET 2764

•

2764 64K (SK x 8) UV ERASABLE PROM

• 200 ns (2764-2) Maximum Acces. nme ••• HMOS·-E Technology

• Compatible with Hlgh·Speed 8mHz IAPX 188 •• .zero WAIT State

• Two Line Control

• Pin Compatible to 27128 EPROM

• Intellgent Programmlng'IV Algorithm

• Industry Standard Pinout ••• JEDEC Approved

• Low Active Current. •. 100mA Max.

• TTL Compatible

The Intel 2784 Is a 5V only, 65,538-b1t ultl'\1Vlolet erasable and electrically programmable read·only memory (EPROM). The standafd 2784 access time 18 25(1 ns with speed selection available at 200 ns. The access time i8 compatible with high­performance mlcl'04'fOCeseors such as Intel's 8 mHz IAPX 186. In these systems. the 2764 allows Ihe mlcroproceseor to opI(8te without the addition of WAIT states. The 2764 is also compatible with the 12 MHz 8051 family.

An Important 2764 feature Is the separate output control, Output Enabie ~ from the Chip Enable control~. The ~ control eliminates bua contention In microprocessor systems. Intel's Application Note AP·n describes Ihe mICroprocessor system implementation of the ~ and C'E controls on Intel's EPROMs. AP·72 Is available from Intel's Ulerature Department.

The 2764 has a standby mode which reduces power consumption without Increasing access time. The maximum active cummt Is 100 mA, while the maximum standby current la only 40 mAo The standby mode 1$ seleoted by applying a m· high signal to the Cllnput. .

:!:1ln1o Vee tolerance I. aYIIIIe" aa An alternative to the standard :!::S% Vee tolerance for the 2164. Thts can allow the system designer more I-ay wtth regard to his powe, supply requirements end other system parameters.

The 2764 Is f.brlcated with HMOS'·! technology, Intel', high-speed Hoehennel MOS Silicon Gate TI!Chnolo9Y-

v .. _ ----- "".." ... -t:. - --eI:

-=\ --au._

Figure.'. 810ck _nlm

MODE SELECTION

~ IS III ,.. ~ .. - "'" <1'1 Cl\ - .... .... .... · ... -- ... ... ... · ... - ... • • .... - ,.,

"'" ... • .... ..... '" .. "'" , ... "'-- ~, . . · "" -- .... .... " . v. Ye,

=..-..::..... .. , .... ... · '" t. )t can tw v," (If Yll 2. v ... 1t.OV *O~ ....

~ I 0(

!! iii ~ ~ ... ... ... ...

At At At .. At At .. .. .. " .. ..

A" A, .. ..

'! I:i

Vee ... .. -..

0(

~ I:i

Vee ... .. Au

II iii

Vee JI!IQ A" .. .. >u .. ... ... .. .. ., " A, O£ ~i\I .. ~ .. .. .. At

" A, .. .. . , . -,. el 1!f .. .. .. .. '" 0,

0" 0" 0" 0" 0" 0" 0, 0, 0, 0. 0" '" <>.t <>.t 0" 0" 0. O.

""" --""" - ....... __ r 0, <>.t

"""":.mt~~·~e.lJIIIIJOW __ ~"'IJ«lWIII"'" kOCltS AtWaHf 10 '!'HI' ~--a

Figul. 2. Pin Configurations

= -tn ..... , .....

"'" !In. ... _. PIN NAMES - _: AOOAEsses

Vee 0,. - ' .... , l

CHfPENAElU! OUTPUT EW\BlE

",", eo.. OUTPUTS PGM PROGRAM

'" ..,

N.C. NO CONNECT

>, • 1!f 0,

0" 0-0. <>.t

'HMOS Is a patented procees of Intel Corporation.

~ Vee A ..

A .. .. .. A" ~

'" 1!f 0,

0" 0" 0. 0,

44

BIJLAGE VI F DATASHEET TC5565

TOSHIBA MOS MEMORY PRODUCTS 8,192 WORD X 8 BIT CMOS ST ATle RAM

SILICON GATE CMOS

OESCRI PTION The TC5565P/F is 65,536 bit static random access

rMmory organized as 8.192 word~ hy 8 bits Ilsing CMOS lechnology, and operates trom a single 5V

·,upply. Advanced circuit techniqu"lS provides both

IlIgh speed and low pow!'!r teatur!!s with a maximum

operating current 01 5mA/MHl and maximlJm acCp.ss lime of 1201'15/1501'1$, When CEl is il logical low or CE t is a Inqieal high.

lhe device is placed in low power standby mode in

which standby current is 2stA typically, The TC5565P IF has three control inputs. Two chip enables ter I ,

CE2) allow for dRvice selection and datI! retention oontrol and an outPut enable inout fOE) provides

FEAnJRES

• low power Dissipation 27.5mW/MHz (Max.) Operating

• Standby Current l00jlA (Max.!: TC5565PL-12. PU5, FL-12, FL 15

lmA(Max.): TC5565P·12, P·15, F·12. F·15 • 5V Single Pow!!r Supply • POWllr Down fRalm.,s: CE7, CE t • Fully SliHir' OP'!ration • Data Retention Supply Vultaqe: 2.0 - 55V

I'tN CONNlCTlON (TOP Viewl

PtNNAMES

"0" , 11<;0':

'" , , ."" ,.

"' " n " -, .. -, " n 'u A. " '" " " A,. " '" .. .. ". .. .. '" 0, " .. n • 0, " .. 0,

" .. n,

Add, .. , I n!>ul'

Aea<l,writ" Cont,olln"u!

Data Input/Ou IPut

-p~;;;; (+5vi Ground

No Cc>"n<"I .. ,"

TC!5565P- I 2/P- I 5 - TC5!565PL- I 2/PL- I 5

TCS565F- I 2/F- IS TCSS65FL- I 2/FL- 15

fast memory access. Thus the TC5565P/F is suitable for use in vanous microprocessor application systems whpfe high speed. low power and battery back up

are r"quireti, The TC5565P/F also features pin compatibility with

the 64K 1,,( EPROM (TMM2764DI. RAM and

EPROM ilre then interchangeable in the <;ame socket.

resultina in fle~ibility in the definition of the quantity of RAM v"rsus Ei>ROM in microprocessor application sYstems,

The TC5565P/F is offered in a dual·in·line 28 pin standard plastic package.

• Access Tim/! ,.-.~: ,.-~:.:.- -~-- ---------rI'-t"-"-'"-"-~-R-.,':Ii"'lfl-1-.:_d~-1 ! '-----_ \;;~:;~',~'r 'J ::_;~:~::',:'.". i~dti;f<~ AC'=;~Ti~_~t""'~i~~=t';5~_n?::1 iCl: I "'cr,,,",, T,rne (MAX.) 120 ns t 150 ns -icE, Access Time fMAX)'--"I - 120 "S -;15On," 1.00!DO' F.n;ohle r;;;"'i~.AxT-~ ---~oon, I --10;:';:' I

• Dir&tly TTL Compatible: All InplJts and Output, • Standard 28 Pin DIP • Ptn Comp",ihle with 2764 type EPROM

BLOCK DIAGAAM

211-

45

BIJLAGE VI G DATASHEET 741s138

lOQlC PRODUCTS =- $L &&-DECODERS/DEMULTIPLEXERS 54/74LS138, 5138

1·0f·8 Decoder/Demultiplexer

• DemultJplexlng capability • Multiple Input enable for

easy expansion • Ideal for memory chip

select decoding • Direct replacement for

Inte' 3205

DESCRIPTION

1'l1tt '138 decoder accepts three binary weighted inputs (Ao, A" At) and when en­abied, provides eight mutu31ly el(cluslve . • cllve lOW outputs (i5-h The device lea· tures three Enabl. Inputs: two acthfe lOW (! .. !t) and one active HIGH (EJ ). Every OIIlpul will be HIGH unless E. and e; are lOW end l!.) Is Hlati. Thill multiple enabl. function allows easy parallel e~panslon of 1M device to a 1-01·32 (5 lines to 32 lines) decoder wllh lust four 'l38s and OM in· mter.

TYPE TYPICAl. PROPAGATION I TYPICAL suPPt. Y CU .... ENT

DELAY (Total)

7418138 20ns 8.3mA

741138 7ns 49mA

ORDERING CODe

PACKAGES COMMERCIAL RANGES MILITARY RANGES

vcc.sv :t~%;T".O·Clo +l'O"C Vec .5V :t 10%; T ... - 55"C 10 + lH"C

Plastic DIP N74S138N • N74lS138N

Plastic SO N74LSl380 • N74S1380

Ceramic DIP S54S138F • S54LS138F

Flatpack 554S138W • S54LSl38W

UCC S54LSl38G

INPUT AND OUTPUT LOADING ANO FAN·OUT TABLE· . I 54/741 54/741.S PINS DESCRIPTION

All '"puts lSul lLSul

All I Outputs 105ul lOLSul

NOTE

The device can be used a. an e;qht oulput demultiplexer by using one 01 the active LOW Enable Inputs as Ihe Oala Input and the remaining Enable Inputs as strobes. Enable Inpute not used must be perma· nently lied 10 Ihefr appropriate active MIGH or active LOW state.

~., •• ~l~S IIn;t load ($ul) I' 5ilMA ttH .and - 2,nmA lU ... • n(! .. 5A/14lS un.t toad (t.SU1l it 2Q",A 'tM .trtd ...O.mA·tt,.·

PIN Cd"NFIGURATION LOGIC SYMBOL

15 ... U12t1'd

YCC· PlftIl aNO.' ....

LOGIC SYMBOL (lEEEIIEC)

• S •

46

4

BIJLAGE VI H DATASHEET 74LS245

lOGIC PROOUCTS

TRANSCEIVER

• Octal bidirectional bus interface

• 3-State buffer outputs • PNP Inputs for reduced

loading • Hysteresis on all Data

inputs

TYPE

74L5245

54174LS245

Octal TranscelYer (3-State)

TYPICAL PROPAGATION TYPICAL SUPPL Y CUR~ENT DELAY (Total)

ens SSmA

nESCRIPTION ORDERING CODE

PACKAGES COMM~ClAL RANGES MILITARY RANGIS

Vec • 5V t '''''; T" = G"C 10 ~ 1Q'C 'o\:e = 5V • _; T" ,. ~5I°C 10'" !HOC

Plastic DIP N74LS245N

Plastic SO N74LS2450

Ceramic DIP S54LS245F

LLCC S54LS245G

TIlt '1.5245 if an octal transceiver featur· "'9 non-inverting 3·State bus compatible oulputs In bolh send and receive dirac· 1I0Il5, The outpuls are all capable of Sink· "'9,4rnA and sourcing up to 15mA, pro­du<:inQ very good capacitive drive charac· ,,,is tiCS. The device leatures a Chip En· lbIe (CE) Input lor easy clIScadlng and a Send/Receive ISlFI) Inpul for direction con· lrol. All Datil Inputs have hysteresis buill 4 ,11<) minimIze ac noise effec!s. J:liiii~==

FUNCTION TABLE

INPUTS INPUTSIOUTPUTS

CI $IA A. L L A.S t H INPUT H X

lit .. ;flGH yoltlOW ~ t • tOW vonaG_ ,..,.1 , • \)Qtt't CI"

(ll

!<. WlGH ImotKJane. "off< ,tat.

PIN CONFIGURATION

8. INPUTS S,.A • (Z)

INPUT AND OUTPUT LOADING AND FAN·OUT TABLE

PINS DESCRIPTION So4I74LS

All Inputs 1lSuI

All Outputs 30LSui

NOT! ... 5<&I7A{.S ,mit load (lSvn II 2o.A l'H and - O"mA Ifl

LOGIC SYMBOL LOGIC SYMBOL (IEEEnEC)

4·315

47

BIJLAGE VI I DATASHEET 74LS373

lOGIC PRODUCTS

LATCHES/FLIP-FLOPS

• 8·blt transparent latch -'373

• 8-blt positive, edge­triggered register - '374

• )OState output bufters • Common 3-State Output

Enable • Independent register and

3-State buffer operation

DESCRIPTION The '373 Is an octal Iransparent lalch COIIPled to eIght loStale output buflllfS. The two seellonll 01 the device are eon· Irolled Independently by Latch Enable (E) ~ Output Enabte (Oll) control oates.

rlltdat. on the 0 inpuls arelranslerred to lilt latch outputs wilen Ihe Lalch Enable lEI inpul Is HIGH. Th.latch remains trans­plIfenl to the data inputs while E Is HIGH, ~ stores the dala present ont Htup time before Ihe HIGH-Io-LOW enable tran­filIOn. The enable gate has about 400mV of hysleresis built In to help minimize problem;! thai signal and ground noi.se ctn eause on the latchino operation.

Tilt 3-Slate outpul buffers are deSloned 10 ~rive heavily loaded 3-Slete buses. MOS memQrles, or MOS microprocessors. The tefl •• LOW Output Enable (6!) controls Iff eight loStale bullers independent of ""Ialch oplII'aUon. When i5r is LOW, the 'llched or I ransparent dala appears It Ihe oulputS. When ot' II HIGH. the oulputs

PIN CONFIGURATION

'373

Y..,

'374

O. ..

54174LS373, 54/74LS374, S373. S374

'373 Octal Transparent latch With 3-State Outputs '374 Octal 0 Flip-Flop With 3-State Outputs

TYPE TY~CALPROPAGAnON TYPICAL SUPPt.., CURRENT

DELAY (rota., 74L5373 19n1 24mA

745373 10ns 100mA

74L5374 191'1s 27mA

745374 8ns 116mA

ORDERING CODE

PACKAGES COMMERCIAL RANGES MILITARY RANGES

Vee ~ 5Y • 5'1.: T.. " O"C to + 1\I°C Io\::c - 5Y + 11I'Yt: T. ~ -Sl'e 10 • 125-0

Plastic OIP N74LS373N • N74S373N

. N74LS374N • N74S374N

Plastic SO N74l53730 • N7453730 N74LS3740 • N74S3740

Ceramic DIP S54L5373F • S54S373F S54lS374F. 5545374F

loI.CC I 5545374G

SS4LS373G • S54LS374G

INPUT AND OUTPUT LOADING AND FAN·OUT TABLE

PINS DESCRIPTION S4f74S S4f7.LS

All Inputs lSul IlSul

At! Outputs. IOSul :!OLSul

"OTE Wt'tItfe • .,417.5 untt lo,fd tSlIf)." ~A ItM aN! - ~OmA "l. lfl(la5411ALS v:n~ IMdn.lu~lt: 20 ... t'H '''0 -0',_"''' 'Il

are in the HIGH impedance "0"" slate. whicl'l ,,"eens they wilt neither drive nor load Ihe bus.

The '37411 an lI·bit, edoe-triggered regisler coupled to e.ghl 3·Stale output butlars. The two seetions 01 the device are con­trolled independentty by the Clock (CP) and Output Enable (~l conlrol gate1!l

LOGIC SYMBOL

'313

, • • • lIec whit-Q" ....... '*

'314

• • , • " " 0' ..

, , . • •• 0' o. o •

"C( _filA" 0-0 ... " ,.

The register is lully edge triggered. The state of each 0 .nput, ona setup time before the lOW-In-HIGH clock transition, is translerred to the correspOndlno flip· flOp's Q outpul. The clock buffer has about 400mV 01 hysleresls built in to help minimize problems that sIonal and ground noise can caua. on Ihe clOcking opera· tlon.

LOGIC SYMBOL (IEEElIEC)

'373 '37.

48

4

BIJLAGE VI J DATASHEET SN75188

SYSTEMS INTERFACE CIRCUIT

TYPE 5176111 QUADRUPLE UNE DRIVER

• Mwts Specifications of EIA RS.Z32C

• Deti,,*, to be Intlrdlanguble witft Motorola

JORN _1..IN-UNt! P"CKAG_

lTOI'Vl1WI

MC1~L ~---------------------------, • Cummt·Limltllld Output ••• 10 mA Typlc.al

• P_·Off Output Impedanoa ... 300 !1 Min

• SI4tw Rnt Control by Load Capacitor

• Flexible Supply Vol. Range

• Input Compatible with Molt TTL end OTl Circuits

detcrlption

The S/\/75188 i •• monolithic quadruple II.,. drivet dMigned 10 interface dllt. tetmirull equipment with dati con"MTIuf"lic.tio~ equipment in conformance with !he lPII'Citications Of EIA StlH'ldard RS·232C. The devi"" i. ""araeterized for operation from O·C to 7S"C.

schematic (eaeh driver' tOOT"'lfIl 0fIt1vEAS

"""'TISI {" W"'''tQIh ........ L -tow I...,.

.---14--- x'"' 1' ........ 4i"t

"'" ... --......... -f---~ OUfflJ'

m vcc_--. __ .... _~~ ______ ~ ____ .... __ ~

fO aT",.,. O"iVlM

absolute maximum FalinII' over operating frae.air temperatura range (un'lII otherwise noted)

Supply vclt""", VCC+ at (or below! 25"C Ir",,-'" '"",per.ture 1_ Nete. 1 and 21 Supplv velt""", VCC- at (or belewl 2SoC I'''''-.'r temperature (_ NOin 1 .nd 21 InpUt velt""", range OutpUt vc'" range Conti_. total dinipatio" lit (or below 1 MOe fr""-.ir temperature ( .... Not. 3) Operating f ......... temperatur. r.nge Storage I_perature rango . . . _ _ . _

Lead t_atur. 1116 inch from _ for flO oeconds: J package . Lead temperature 1116 inch from caM for 10 seconds: ~ package

NOTes: 1~ AU votr ... ",,*tu .. at. wltf\ ,..,~t to the nMWOf'k 9'ovrnf , .. ·Wto .... ,

2. For __ .,I(tft _0'" lS·C ,,.. .... f""'IM'''''''''., f4ff4t* to ttl. ~ ... irt"lu~ <;upph/, VftU-V- CIJI'~. FifUf.' 3. Ow4lta 1m .. '''' '0 180mWat 15

4 C' t .... • " t.m","a'ur •• , ~,.. '4ft. uf to .• mt,t!f/~ C

15V -15V

-15 V to 7 V -15Vro15V

lW O·C to 7S"C

.,.es°C 10 l1S·C 300°C 2flO"C

49

BIJLAGE VI K DATASHEET SN75189

SYSTEMS INTERFACE CIRCUITS

TYPES SN75189. Sm5189A aUAD LINE RECeiVERS

• Input Resistance ... 3 kU to 7 kU • Built·in Input Hystllresis (Double Thresholds)

• Input Signal Range ... !30 V

• Fully Intllrchangeable with Mototola MC1489. MC1489A

• Response Control Provides: Input Threshold Shifting Input Noise Filtel'ing

• Operates From Single 5-V Supply

schematIC (each receiver)

• Satisfies Requirements of EIA RS-232-C

JaR N DUAL·iN-LINE PACKAGE ITOI' VIEWI

r----.----+--vcc lY

v RESPONSE CONTROL --------...".--.,---+--1

~~----~--+---~--GNO

SN75189 SN7S189A

lA 1 lV 2 2Y GNO CONTROL CONTROl

poIIiu .. tOlJiC: V· A

description

The SN7S189 and SN7S199 ... ate monolithic quadruple line reeei,ers deSigned to sati.ty the requirem",," of the

standard interface between data term in.' equipment and data communication equipment as defined by EIA Standard R5-232C. A separate re1POMSa contro' term,n'" is provided for each receiver. A r~stor or a reSistor and bias

yolt. can be connected between. th .. termINI and ground to 'hift the input threshold voltage 1 ..... 1'. An external caoacitot c:.an be connected from this tlrmin,l to ground to provtde Input noiw filtering.

abIolute maximum ratings at 25"C f .... air temperature (unless otherwise notedl

Supply voltage. vee (see Note 1)

InQUt voltage Output current Continuous tOlal dissipation at ,or below} 2S'e free-air temper.tur. (see Note 2) ()ptrltlng fr .. ·.ir temperature range Storage temperature r~ Lead tem"....tur. 1116 inell from case for 60 secondo: J package L_ tempera'ure 1116 inch from case for 10 seconds: ill package

.... OTES 1 \lOlt~ ..... ~ ...... "",.m '-.o«t to ~ ..... 'fWO'. ';'0","'0 t ....... , .... j

2 .0' oo.,..t,o,. .cOlI .. 25~ C ...... " !"",De'.t,,,r. ,,.f., fO O· .... Oft!on 0 ...... "; C","'"., P'r;c.tr. , 2"

10V t30V

20 ",A

IW o'e to 7S'e

-6S'e to 17S'e JOO'C

260'e

50