名大理、KEK素核研A、Open-ItB 小野木 宏太、戸本誠、堀井泰之、臼井主紀、浦義博、佐々木修AB、田中真伸AB

1/9

Phase Locked Loop回路を用いたTDCの開発

Introduction 2/9

刻み時間100ps以下の汎用性に優れたPLL回路を用いたTDC回路を開発

使用するASIC -  Taiwan Semiconductor Manufacturing Co., Ltd(TSMC社) -  180nm CMOSプロセス (L 最小値: 180nm )

Time to digital converter(TDC) -  ドリフトチェンバー : ~1ns 刻み時間 -  粒子の飛行時間計測 : ~100ps 刻み時間 TDCの設計方法 -  TAC方式: psの分解能を達成できるが、設計が困難。 -  カウンタ方式: psの分解能では、GHzのクロックソースが必要。 -  インバータを用いたPhase locked loop(PLL)方式:

開発が容易。ICプロセスの微細化に伴い、高速動作が可能。

プロセスのよる高速化の限界値を理解

PLL方式を用いたTDC回路 3/9

PLL出力1 PLL出力２

PLL出力n

入力信号 0 0 0 . . . . . . . . . . . 0 1 1... TDC出力

dt x n遅延

ラッチ

入力信号

1/0 1/0 1/0 1/0

N個

PLL回路

位相周波数検出器

チャージ ポンプ

基準クロック(周期: T)

電圧制御発振回路(VCO), 奇数個(N)のインバータ

分周器

ローパスフィルター

制御電圧 (Vcon)

N 1 2 n

インバータの応答時間(dt)を制御

TDC回路設計の重要な要素 ①  電圧制御発振回路の設計 ②  PLL回路の同期確認 ③  TDCの動作確認

- TDCの刻み時間

① 電圧制御発振回路(VCO)の設計 4/9

in out p

n

n

NN

P

→ e- →

メタル層 酸化膜

ソース ゲート ドレイン

チャンネル長(L)

パラメータによる特性変化 電流 ∝ W/L, 静電容量 ∝ W・L

インバータ+電流源

制御電圧 (Vcon)

Vcon

out1 out2

電圧制御発振回路(PLL回路) インバータ33個: インバータの応答時間とインバータ数(刻み数)より発振周期を決定

制御電圧と刻み時間の関係を確かめる。 -  電源電圧(定常1.8V)変化 -  温度変化

MOSFET

電流源(Vcon入力部分) 高速動作 W大 W=40μm, L =240nm インバータ部分 高速動作 L最小&W小 Wp=8μm, L =180nm Wn=4μm, L =180nm

TDCの制御可能な刻み時間領域: 58ps ~ 86ps

制御電圧(Vcon)と刻み時間の関係 5/9

電源電圧変化や温度変化した際に、制御電圧を変化させることで、刻み時間を一定に保つ必要がある。

Vcon[V]0.6 0.8 1 1.2 1.4 1.6 1.8

Del

ay[p

s/in

v. p

air]

40

50

60

70

80

90

100100

90

80

70

60

50

40

刻み時間[ps]

0.6 0.8 1.0 1.2 1.4 1.6 1.8 Vcon[V]

温度: 27℃

電源電圧変化

1.9V 1.8V 1.7V

制御電圧で制御可能な刻み時間領域 56~88ps

Vcon[V]0.6 0.8 1 1.2 1.4 1.6 1.8

Del

ay[p

s/in

v. p

air]

40

50

60

70

80

90

100電源電圧: 1.8V

0.6 0.8 1.0 1.2 1.4 1.6 1.8 Vcon[V]

100

90

80

70

60

50

40

刻み時間[ps] 温度変化

制御電圧で制御可能な刻み時間領域 58~86ps

0℃ 27℃ 50℃ 75℃

※ Vcon<0.6[V]は発振しない。

② PLL回路の同期確認 6/9

位相周波数 検出器

チャージ ポンプ

550/32MHz (1.818 ✕ 32ns)

電圧制御発振回路(33インバータ)

制御電圧(Vcon) 分

周器

1/32

100kΩ 500pF

0.915

0.91

0.905

0.90

0.89

0.895

0.885 200 250 300 350 400 450 500

time[μs]

V con[V]

time[s]0.2 0.200001 0.200002 0.200003 0.200004 0.200005

-310×

voltage[V]

0

0.5

1

1.5

2

Graph

0 1.0 2.0 3.0 4.0 5.0

0

0.5

1.0

1.5

2.0

time[ns](200μsを基準)

voltage[V]

200~500μsの制御電圧波形 200μs後の発振波形

1.818ns

減衰振動領域 収束領域

Vcon: 0.9V ふらつき: ±1mV

同期に必要: 制御電圧の収束, 一定の発振周期

1.815 1.816 1.817 1.818 1.819 1.82 1.821 1.822-910×0

0.02

0.04

0.06

0.08

0.1

0.12

0.14

0.16

0.18

② PLL回路の同期確認 7/9

200~500μsの制御電圧波形 発振波形のヒストグラム

周期[ns]

200μs-300μs 300μs-400μs 400μs-500μs

1.814 1.816 1.818 1.82 1.822

平均値: 1.8182ns 標準偏差: 0.23ps

0.915

0.91

0.905

0.90

0.89

0.895

0.885 200 250 300 350 400 450 500

time[μs]

V con[V]

Vcon: 0.9V ふらつき: ±1mV

同期に必要: 制御電圧の収束, 一定の発振周期

位相周波数 検出器

チャージ ポンプ

550/32MHz (1.818 ✕ 32ns)

電圧制御発振回路(33インバータ)

制御電圧(Vcon) 分

周器

1/32

100kΩ 500pF

③ TDC回路の動作確認 8/9

初期設定 -  制御電圧: 0.8V -> 刻み時間: 58.6ps -> 周期: 1.936ns

PLL回路 入力信号

ラッチ 1/0 1/0 1/0 1/0

電圧制御発振回路 制御電圧(Vcon)

20ps間隔でTDC出力のスキャン

delay[nsec]0 0.5 1 1.5 2

num

. of p

erio

d[nu

m/1

.936

nsec

]

0

5

10

15

20

25

30

35Graph

遅延時間[ns] 0 0.5 1.0 1.5 2.0

35 30 25 20 15 10 5 0

周期のカウント数

…0011… -> …0001…の時、周期のカウント数が１上がる。

結果 TDC出力が60ps刻みでシフトする様子が見える。

刻み時間約60psのTDC回路の設計が完了

遅延時間 (基準: 0ns)

1ns

まとめ 9/9

TSMC社製180nmCMOSプロセスのASICを使用し、汎用性に優れたPLL回路を用いたTDCを開発を行った。

180nmプロセスでPLL回路を用いた約60psの刻み時間を持つTDCの開発が可能

TDCの刻み時間 58ps ~ 86ps 発振周期(PLL回路) 1.914ns ~ 2.838ns 基準クロック周期(発振周期x32) 61.25ns ~ 90.82ns

開発したTDC回路の性能(レイアウト前)

今後の予定 -  レイアウト後の抽出したパラメータを用いて最終性能評価 -  ASIC実機製作(4月~), 完成後動作試験(6,7月~)

Back up 10/9

インバータのパラメータ調整 11/9

in out

Vcon (1V)

vdd(1.8V) 立上り時間& 立ち下がり時間 = インバータの遅延時間

mosのw値、最も遅延が小さくなるように調節した。 1.  電流源のw値(Vcon)とnmosのwn値 2.  pmosのwp値

p

n

n(Vcon)

11

パラメータの最適化

WP[um]0 2 4 6 8 10

delay(ps)

5050.5

51

51.5

5252.5

53

53.5

54

54.555

WP[um]0 2 4 6 8 10

delay(ps)

5050.5

51

51.5

5252.5

53

53.5

54

54.555

WP[um]0 2 4 6 8 10

delay(ps)

5050.5

51

51.5

5252.5

53

53.5

54

54.555

W=10um W=20um W=40um

※W=10umは無し

●：WN=2um　●：WN=4um●：WN=6um　●：WN=8um●：WN=10um

W=40um, WN=4umに注目 -> WP=4~10umでdelay ~55ps

11

パラメータの最適化

WP[um]0 2 4 6 8 10

delay(ps)

5050.5

51

51.5

5252.5

53

53.5

54

54.555

WP[um]0 2 4 6 8 10

delay(ps)

5050.5

51

51.5

5252.5

53

53.5

54

54.555

WP[um]0 2 4 6 8 10

delay(ps)

5050.5

51

51.5

5252.5

53

53.5

54

54.555

W=10um W=20um W=40um

※W=10umは無し

●：WN=2um　●：WN=4um●：WN=6um　●：WN=8um●：WN=10um

W=40um, WN=4umに注目 -> WP=4~10umでdelay ~55ps

11

パラメータの最適化

WP[um]0 2 4 6 8 10

delay(ps)

5050.5

51

51.5

5252.5

53

53.5

54

54.555

WP[um]0 2 4 6 8 10

delay(ps)

5050.5

51

51.5

5252.5

53

53.5

54

54.555

WP[um]0 2 4 6 8 10

delay(ps)

5050.5

51

51.5

5252.5

53

53.5

54

54.555

W=10um W=20um W=40um

※W=10umは無し

●：WN=2um　●：WN=4um●：WN=6um　●：WN=8um●：WN=10um

W=40um, WN=4umに注目 -> WP=4~10umでdelay ~55ps

w=10um Wp[um] Wp[um]

delay[ps]

delay[ps] w=40um, wn=4um

wp[um] delay[ps]

決定したパラメータ w=40um, wn=4um, wp=6-10um -> 遅延時間: ~55ps

w=40um

位相周波数検出器(PFD) 12/9

DCK Q

Reset

DCK QReset

UP

DOWN

基準クロック

発振波形

Vdd 立ち上がりの位相差を読み取る回路

Phase difference[nsec]-8 -6 -4 -2 0 2 4 6 8

Tim

e dif

fere

nce(

UP-D

OWN)

[nse

c]

-8

-6

-4

-2

0

2

4

6

8

Graph

位相差に応じた出力を行えることを確認。

0 -2 -4 -6 -8 2 4 6 8 位相差(基準クロック- 発振波形)[nsec]

0 -2 -4 -6 -8

2 4 6 8

時間差(UP-DOWN)[nsec]

基準クロック 発振波形

UP DOWN

Reset

位相差

位相差

Dフリップフロップ遅延 もしくはNAND遅延

基準クロック

発振波形 1ns

230ps

1ns +230ps DOWN

Reset

位相差あり(1ns)の場合

UP

チャージポンプ(CP) 13/9

vdd

UP

DOWN

制御電圧(Vcon* )

位相周波数検出器から出力された位相差を制御電圧(vcon)に変換。

位相差 制御電圧変化

理想的: 位相差と電圧の変化量は線形的な関係 重要な要素: 位相差=0 -> 電圧変化量=0

-150 -100 -50 0 50 100 150-0.006

-0.004

-0.002

0

0.002

0.004

0.006Graph

　　電圧変化量[V]

位相差[psec]

位相差=0時 : 電圧変化量≒0

チャージインジェクションについて 14/9

位相差のみ

位相差+ 重なる領域(230ps)

チャージインジェクション2 15/9

位相差のみ

位相差+ 重なる領域(230ps)

Vdd

UP

DOWN Vcon*

Time[ns]

Vo

ltag

e[V

]

Vdd

UP

DOWN Vcon*

Vo

ltag

e[V

]

Time[ns]

電荷の流れ

up(1.8ns) down Vcon

up(2.2ns) down Vcon

キャンセルされる。

マージされる。