LATCH, FLIP FLOPS, MAQUINAS DE ESTADOS FINITOS

OBJETIVOS

1. Comprobar el funcionamiento de los flip flops en Máquinas de estados Finitos.2. Comprobar el funcionamiento de los flip flops en registros y contadores.3. Comprobar el funcionamiento de memorias tipo 2716 y/o 2732, así como la 6116 (RAM

ESTÁTICA)

FUNDAMENTO TEÓRICO

FLIP –FLOP’S

Es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones. Esta característica es ampliamente utilizada en electrónica digital para memorizar información. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:

Asíncronos: sólo tienen entradas de control. El más empleado es el biestable RS. Síncronos: además de las entradas de control posee una entrada de sincronismo o de reloj. Si

las entradas de control dependen de la de sincronismo se denominan síncronas y en caso contrario asíncronas. Por lo general, las entradas de control asíncronas prevalecen sobre las síncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables síncronos activados por nivel están los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D.Los biestables se crearon para eliminar las deficiencias de los latches.

Aplicaciones:

Un biestable puede usarse para almacenar un bit. La información contenida en muchos biestables puede representar el estado de un secuenciador, el valor de un contador, un carácter ASCII en la memoria de un ordenador, o cualquier otra clase de información.

Un uso corriente es el diseño de máquinas de estado finitas electrónicas. Los biestables almacenan el estado previo de la máquina que se usa para calcular el siguiente.El T es útil para contar. Una señal repetitiva en la entrada de reloj hace que el biestable cambie de estado por cada transición alto-bajo si su entrada T está a nivel 1. La salida de un biestable puede conectarse a la entrada de reloj de la siguiente y así sucesivamente. La salida final del conjunto considerado como una cadena de salidas de todos los biestables es el conteo en código binario del número de ciclos en la primera entrada de reloj hasta un máximo de 2n-1, donde n es el número de biestables usados.

Uno de los problemas con esta configuración de contador es que la salida es momentáneamente inválida mientras los cambios se propagan por la cadena justo después de un flanco de reloj. Hay dos

soluciones a este problema. La primera es muestrear la salida sólo cuando se sabe que esta es válida. La segunda, más compleja y ampliamente usada, es utilizar un tipo diferente de contador síncrono, que tiene una lógica más compleja para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque el precio a pagar es la reducción de la frecuencia máxima a la que puede funcionar.Una cadena de biestables T como la descrita anteriormente también sirve para la división de la frecuencia de entrada entre 2n, donde n es el número de biestables entre la entrada y la última salida.

LATCH

Un latch (lat memori inglet) es un circuito electrónico usado para almacenar información en sistemas lógicos asíncronos. Un latch puede almacenar un bit de información. Los latches se pueden agrupar, algunos de estos grupos tienen nombres especiales, como por ejemplo el 'latch quad ' (que puede almacenar cuatro bits) y el 'latch octal' (ocho bits). Los latches son dispositivos biestables asíncronos que no tienen entrada de reloj y cambian el estado de salida solo en respuesta a datos de entrada, mientras que los biestables síncronos, cuando tienen datos de entrada, cambian el estado de salida en respuesta a una entrada de reloj.

Latch RS

Los latches a diferencia de los conectores no necesitan una señal de reloj para su funcionamiento.El latch lógico más simple es el RS, donde R y S permanecen en estado 'reset' y 'set'. El latch es construido mediante la interconexión retroalimentada de puertas lógicas NOR (negativo OR), o bien de puertas lógicas NAND (aunque en este caso la tabla de verdad tiene salida en lógica negativa para evitar la incongruencia de los datos). El bit almacenado está presente en la salida marcada como Q.

Se pueden dar las siguientes combinaciones de entrada: set a 1 y reset a 0 (estado 'set'), en cuyo caso la salida Q pasa a valer 1; set a 0 y reset a 0 (estado 'hold'), que mantiene la salida que tuviera anteriormente el sistema; set a 0 y reset a 1 (estado 'reset'), en cuyo caso la salida Q pasa a valer 0; y finalmente set a 1 y reset a 1, que es un estado indeseado en los biestables de tipo RS, pues provoca oscilaciones que hacen imposible determinar el estado de salida Q.

Esta situación indeseada se soluciona con los biestables tipo JK, donde se añade un nivel más de retroalimentación al circuito, logrando que dicha entrada haga conmutar a las salidas, denominándose estado de 'toggle'.

Latch RS Tabla de Verdad

MÁQUINA DE ESTADOS FÍNITOS

Es un nombre genérico dado a los circuitos secuenciales por reloj, tal máquina de estados cambia de estado solamente cuando ocurre un flanco de disparo o un pulso en la señal de reloj.El circuito secuencial cuyas salidas dependen tanto del estado actual como de la entrada, se le conoce como máquina de Mealy.El circuito secuencial cuyas salidas dependen sólo del estado actual, se le conoce como máquina de Moore.

Ejemplos más conocidos:

Maquina Tipo Moore:

Las salidas solo dependen del estado interno y de cualquier entrada sincronizada con el circuito, como se observa en la figura, donde las salidas del sistema son únicamente sincrónicas. Un ejemplo de este tipo de máquinas de estado son los contadores.

Estado Siguiente = F(Estado Actual, Entrada) Salida = G(Estado Actual)

Maquina Tipo Mealy:

En esta máquina de estados las salidas se encuentran determinadas por el estado interno del sistema y por las entradas no sincronizadas con el circuito. El diagrama de bloques representativo de esta máquina se muestra en la figura, donde se observa que las salidas del sistema son tanto sincrónicas como asincrónicas.

Estado Siguiente = F(Estado Actual, Entrada) Salida = G(Estado Actual, Entrada)

Cuestionario:

1. COMPROBAR EN EL LABORATORIO EL FUNCIONAMIENTO DE LOS SIGUIENTES DISPOSITIVOS DE MEMORIA

LATCH SET CON COMPUERTAS NOR – PUESTA A UNO

Si iniciamos el circuito con un 0, en la salida se mostrara un 0, pero luego si cambiamos la entrada a 1, en la salida se obtendrá un 1, y después de esto, para cualquier entrada, seguiremos teniendo un 1 en la salida.

LATCH RESET CON COMPUERTAS NOR – PUESTA A CERO

Para cualquier entrada, siempre obtenemos un 0 en la salida.

LATCH SET-RESET CON COMPUERTAS NOR

R S Q0 0 Q (permanece)0 1 11 0 01 1 X (no permitido)

LATCH SET-RESET CON COMPUERTAS NAND

S R Q0 0 X (no permitido)0 1 11 0 01 1 Q (permanece)

LATCH S-R CON COMPUERTAS NOR Y CONTROLADO POR COMPUERTAS

E R S Q0 d d -1 0 0 X (no permitido)1 0 1 01 1 0 11 1 1 Q (permanece)

LATCH S-R CON COMPUERTAS NAND Y CONTROLADO POR COMPUERTAS

E S R Q0 d d -1 0 0 Q (permanece)1 0 1 01 1 0 11 1 1 X (no permitido)

2.- Implementar el circuito de la figura mostrada. Coloque la línea de inicio “0” y luego colóquela a “1”. ¿Cuál es la secuencia seguida por QBQA? Retorne la línea de inicio a “0”. ¿Qué ocurre en la salida al recibir más pulsos de reloj?

Coloque en la salida de QA y QB leds para ver la secuencia de salida y lo que ocurre al recibir más pulsos de reloj.

Time Time0s 20s 40s 60s 80s 100s 120s

CK:1 QB:1 QA:1

Retornando la línea de inicio a “0”

Time Time0s 20s 40s 60s 80s 100s 120s

CK:1 QB:1 QA:1

3.- Para el siguiente diagrama de estados, hallar:

a) Tabla de estados.b) Tabla de estados reducida.c) Implementar el circuito con FF J-K.d) Hallar la secuencia de estados cuando x=0, y empieza en 0.e) Hallar la secuencia de estados cuando x=1 y empieza en 1.

a. Tabla de estados:

ESTADO ACTUAL

ENTRADA x0 1

0 3/0 5/11 6/0 0/02 1/0 6/03 2/0 5/14 5/1 2/05 5/1 4/06 0/0 1/0

Asignación de estados: recordar:

Tabla de excitación:

Q2 Q1 Q0 X Q2* Q1* Q0* Z J2 K2 J1 K1 J0 K0

0 0 0 0 0 0 1 1 0 0 x 1 x 1 x1 0 0 0 1 1 0 1 1 1 x 0 x 1 x2 0 0 1 0 1 1 0 0 1 x 1 x x 13 0 0 1 1 0 0 0 0 0 x 0 x x 14 0 1 0 0 0 0 1 0 0 x x 1 1 x5 0 1 0 1 1 1 0 0 1 x x 0 0 x6 0 1 1 0 0 1 0 0 0 x x 0 x 17 0 1 1 1 1 0 1 1 1 x x 1 x 08 1 0 0 0 1 0 1 1 x 0 0 x 1 x9 1 0 0 1 0 1 0 0 x 1 1 x 0 x

10 1 0 1 0 1 0 1 1 x 0 0 x x 011 1 0 1 1 1 0 0 0 x 0 0 x x 112 1 1 0 0 0 0 0 0 x 1 x 1 0 x13 1 1 0 1 0 0 1 0 x 1 x 1 1 x

0 [0 0 0]1 [0 0 1]2 [0 1 0]3 [0 1 1]4 [1 0 0]5 [1 0 1]6 [1 1 0]

Q Q* J K0 0 0 x0 1 1 x1 0 x 11 1 x 0

Hallamos cada función:

Q0,XQ2,Q1 00 01 11 10

00 1 1

01 1 1

11 x x x x

10 x x x x

J2=x⊕ (Q0 .Q1)

Q0,XQ2,Q1 00 01 11 10

00 1 1

01 x x x x

11 x x x x

10 1

J1=Q2 .x+Q2 .Q0 . x

Q0,XQ2,Q1 00 01 11 10

00 x x x x

01 x x x x

11 1 1 x x

10 1

K2=Q0 . x+Q1

Q0,XQ2,Q1 00 01 11 10

00 x x x x

01 1 1

11 1 1 x x

10 x x x x

J0=Q2 .Q1+( x⊕Q2 .Q1 )

Q0,XQ2,Q1 00 01 11 10

00 x x 1 1

01 x x 1

11 x x x x

10 x x 1

K0=Q2 .Q1+Q2 . x+Q1 .x

Q0,XQ2,Q1 00 01 11 10

00 1

01 1

11 x x

10 1 1

Q0,XQ2,Q1 00 01 11 10

00 1 1 x x

01 1 x x

11 1 x x

10 1 x x

Z=Q2 .Q1 .Q0 . x+Q1 .Q0 .x+Q2 .Q1 .x

b. implementación del circuito con FF-JK:

c. Hallar la secuencia de estados cuando x=0, y empieza en 0.

Según el diagrama de estados tenemos:

Estado actual(empieza en 0)

Estado siguiente(Cuando x=0)

Salida Z

0 0 0 0 3 0 1 1 03 0 1 1 2 0 1 0 02 0 1 0 1 0 0 1 01 0 0 1 6 1 1 0 06 1 1 0 0 0 0 0 0

d. Hallar la secuencia de estados cuando x=1 y empieza en 1.

Según el diagrama de estados tenemos:

Estado actual(empieza en 1)

Estado siguiente(Cuando x=1)

Salida Z

1 0 0 1 0 0 0 0 00 0 0 0 5 1 0 1 15 1 0 1 4 1 0 0 04 1 0 0 2 0 1 0 02 0 1 0 6 1 1 0 06 1 1 0 1 0 0 1 0

4. Diseñar e implementar en el laboratorio un circuito secuencial utilizando FF tipo D, conectados en cascada, de modo que desplace un bit hacia la derecha y recircule continuamente.

De lo antes mencionado tenemos, sabemos que para los desplazadores se utilizan los ff D y su configuracion es en serie.

SIMULACION

5.- Construir a partir de los latches S-Rconstruidos con compuertas NOR o NAND, comprobadosanteriormente, los siguientes FF: S-R, D, J-K y T. Comprobar su funcionamiento utilizando el timer 555 como reloj (configuración astable). Visualizar Q y Q’, salidas de los FF visualizadas en LED’s.

Latch S-R:

Latch D:

Latch J-K:

Latch T:

6.- HACIENDO USO DE LA HERRMIENTA MAX PLUS II, DISEÑE UN CIRCUITO CONTADOR ESCALADOR QUE PROPORCIONE LA SECUENCIA 5, 7, 2, 0, 4,

5…SEGÚN EL PROCEDIMIENTO SIGUIENTE:

CREAR EL ESQUEMATICO ASIGNAR PINES DE ENTRADA Y SALIDA CONECTAR LOS SIMBOLOS EDITAR LOS NOMBRES DE LOS PINES ASIGNAR NUMERO DE PINES COMPILAR EL PROYECTO SIMULAR EL PROYECTO

El problema nos pide implementar la secuencia: 5, 7, 2, 0, 4, 5,..

Hacemos la secuencia requerida:

101-111-010-000-100-101-…

Hacemos la tabla de estados:

ESTADO ACTUAL ESTADO SIGUIENTEC B A C+ B+ A+ Jc Kc Jb Kb Ja Ka0 0 0 1 0 0 1 x 0 x 0 x0 0 1 - - - - - - - - -0 1 0 0 0 0 0 x x 1 0 X0 1 1 - - - - - - - - -

1 0 0 1 0 1 x 0 0 x 1 x1 0 1 1 1 1 x 0 1 x x 01 1 0 - - - - - - - - -1 1 1 0 1 0 x 1 x 0 x 1

Aplicamos Karnaugh:

0 1

00 1 X

01 X

11 X

10

Jc=B A

0 1

00 x

01

11 1

10 x

Kc=CBA

0 1

00

01 1

11 X

10 x

Jb=CA

0 1

00 x x

01 x

11

10 1

Kc=C A

0 1

00 1

01 X

11 X

10

Jc=C B

0 1

00 x X

01

11 1

10 x

Kc=CBA

El circuito implementado en MAX PLUS II es el siguiente:

Para compilar el diseño, usamos ASSIGN – DEVICE, y asignamos los siguientes atributos:

Luego compilamos el diseño:

Finalmente podemos simular el proyecto:

Usamos WAVEFORM EDITOR para crear las formas de onda. Usamos ENTER NODES FROM SNF:

Vemos la simulación obtenida:

7.- HACIENDO USO DE LA HERRMIENTA MAX PLUS II, DISEÑE UNA MAQUINA DE ESTADOS QUE RECONOZCA LA SECUENCIA 0 0 1 1, AUN TRALAPADAS. SEGÚN EL PROCEDIMIENTO SIGUIENTE:

CREAR EL ESQUEMATICO ASIGNAR PINES DE ENTRADA Y SALIDA CONECTAR LOS SIMBOLOS EDITAR LOS NOMBRES DE LOS PINES ASIGNAR NUMERO DE PINES COMPILAR EL PROYECTO SIMULAR EL PROYECTO

Hacemos la gráfica de estados:

Hacemos la tabla de estados teniendo en cuenta:

A=00 B=01 C=10 D=11

ESTADO ACTUAL ESTADO SIGUIENTEQ1 QO x Q1& QO& x J1 K1 Jb K00 0 0 0 1 0 0 X 1 X0 0 1 0 0 0 0 X 0 X0 1 0 1 0 0 1 X X 10 1 1 0’ 0 0 0 X X 11 0 0 1 0 0 X 0 0 X1 0 1 1 1 0 X 0 1 X1 1 0 0 1 0 X 1 X 01 1 1 0 0 1 X 1 X 1

Aplicamos Karnaugh y conseguimos:

J1=Qo x

K1=Qo

Jo=x Q1

Ko= Q1 Qo x

El circuito implementado es:

Simulamos:

.