prof. breno ortega fernandez processadores digitais
TRANSCRIPT
![Page 1: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/1.jpg)
Prof. Breno Ortega Fernandez
Processadores Digitais
![Page 2: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/2.jpg)
Prof. Breno Ortega Fernandez
Visão Histórica1946 - Primeiro Computador Digital
ENIAC – Electronic Numerical Integrator and Computer
19.000 Válvulas 4 Toneladas 180 m2
5000 Somas / seg Reconfigurado a cada novo problema
![Page 3: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/3.jpg)
Prof. Breno Ortega Fernandez
Visão Histórica - ENIAC
![Page 4: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/4.jpg)
Prof. Breno Ortega Fernandez
Visão Histórica - ENIAC
![Page 5: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/5.jpg)
Prof. Breno Ortega Fernandez
Visão Histórica - ENIAC
![Page 6: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/6.jpg)
Prof. Breno Ortega Fernandez
Visão Histórica - ENIAC
![Page 7: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/7.jpg)
Prof. Breno Ortega Fernandez
Visão Histórica - ENIAC
![Page 8: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/8.jpg)
Prof. Breno Ortega Fernandez
Visão Histórica - ENIAC
![Page 9: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/9.jpg)
Prof. Breno Ortega Fernandez
Visão Histórica - ENIAC
![Page 10: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/10.jpg)
Prof. Breno Ortega Fernandez
Visão HistóricaTransistor
1950 - Invenção do Transistor
Diminuição de
Peso
Potência
Volume
![Page 11: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/11.jpg)
Prof. Breno Ortega Fernandez
Visão HistóricaTransistor
![Page 12: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/12.jpg)
Prof. Breno Ortega Fernandez
Visão HistóricaComparação
MIT AGC - 1960 Consumo de Energia: 100 Watts Volume/Peso: 56.634 cm3 / 50 kg Largura de barramento: 16 bits Memória ROM: 26.576 bytes Memória RAM: 1024 bytes Set de instruções: 19 Número de Interrupções: 5 Velocidade: 43.480 Adições / seg
![Page 13: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/13.jpg)
Prof. Breno Ortega Fernandez
Visão HistóricaComparação
BOSCH 4AVP - 2006 Consumo de Energia: 0,6 Watts Volume/Peso: 960 cm3 / 0,4 kg Largura de barramento: 16 bits Memória ROM: 256.000 bytes Memória RAM: 10.000 bytes Set de instruções: 250 Número de Interrupções: 56 Velocidade: 10.000.000 Add / seg
![Page 14: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/14.jpg)
Prof. Breno Ortega Fernandez14
Arquitetura de Computadores
O modelo Von Neumann X Harvard Existe basicamente dois modelos de
arquitetura de computadores Von Neumann Harvard
![Page 15: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/15.jpg)
Prof. Breno Ortega Fernandez11/04/23 15
Arquitetura Harvard x Von Newmann
A arquitetura Von Newmann tradicional utiliza o mesmo barramento para memória de programa e dados.
![Page 16: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/16.jpg)
Prof. Breno Ortega Fernandez11/04/23 16
Arquitetura Harvard x Von Newmann
A arquitetura Harvard utiliza um barramento para memória de programa e um para memória de dados.
![Page 17: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/17.jpg)
Prof. Breno Ortega Fernandez11/04/23 17
VonNewmann X Harvard
![Page 18: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/18.jpg)
Prof. Breno Ortega Fernandez18
Arquitetura de Computadores
O Modelo Von Neumann Consiste em cinco
componentes principais, como mostra a figura Unidade de entrada Unidade de memória Unidade aritmética e lógica Unidade de Controle Unidade Central de
processamento (CPU)
![Page 19: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/19.jpg)
Prof. Breno Ortega Fernandez19
Arquitetura de Computadores O aspecto principal do modelo de Von Neumann é a
possibilidade de usar a memória para armazenar tanto programas como também dados.
Vantagens Os programas podem ser manipulados facilmente Possibilitou a criação e evolução de compiladores Possibilitou a criação e evolução dos sistemas operacionais
![Page 20: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/20.jpg)
Prof. Breno Ortega Fernandez20
Arquitetura de Computadores Modelo Modernizado
Os computadores modernos usam uma versão que usa o modelo de barramento de sistema de um sistema de computação
![Page 21: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/21.jpg)
Prof. Breno Ortega Fernandez21
Arquitetura de Computadores
Modelo Von Neumann Aprimorado
![Page 22: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/22.jpg)
Prof. Breno Ortega Fernandez22
Arquitetura de Computadores Idéia de Barramento
Compartilhamento de dados entre as unidades Necessidades de identificadores individuais entre
as unidades para se comunicarem Memória e E/S podem ser identificados de forma
única ou separados O Barramento de Controle é o mais Complexo,
pois ele é responsável por coordenar o fluxo de dados entre os barramentos.
![Page 23: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/23.jpg)
Prof. Breno Ortega Fernandez
RISC x CISC CISC (em inglês: Complex Instruction Set Computing,
Computador com um Conjunto Complexo de Instruções), usada em processadores Intel e AMD; suporta mais instruções no entanto, com isso, mais lenta fica a execução delas.
RISC (em inglês: Reduced Instruction Set Computing, Computador com um Conjunto Reduzido de Instruções) usada em processadores PowerPC (da Apple, Motorola e IBM) e SPARC (SUN); suporta menos instruções, e com isso executa com mais rapidez o conjunto de instruções que são combinadas.
![Page 24: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/24.jpg)
Prof. Breno Ortega Fernandez
Um computador continuamente busca e executa instruções.
Busca e execução contínua
![Page 25: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/25.jpg)
Prof. Breno Ortega Fernandez
Exemplo: Forno Microondas
![Page 26: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/26.jpg)
Prof. Breno Ortega Fernandez
Barramentos
![Page 27: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/27.jpg)
Prof. Breno Ortega Fernandez
Formatos de instruções
![Page 28: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/28.jpg)
Prof. Breno Ortega Fernandez
Diagrama de tempopara a execução de duas instruções do 8051
![Page 29: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/29.jpg)
Prof. Breno Ortega Fernandez
Típica palavra de instrução de endereço único.
![Page 30: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/30.jpg)
Prof. Breno Ortega Fernandez
Busca
Decodifica
Registradores
ULA
Interface
de
Memória
A CPU
![Page 31: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/31.jpg)
Prof. Breno Ortega Fernandez
A CPU
![Page 32: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/32.jpg)
Prof. Breno Ortega Fernandez
Busca
Decodifica
Registradores
ULA
Interface
de
Memória
Memórias
+
X Y
X + Y
A CPU
![Page 33: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/33.jpg)
Prof. Breno Ortega Fernandez
Áreas Funcionais
![Page 34: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/34.jpg)
Prof. Breno Ortega Fernandez
Estrutura típica de um computador de oito bits.
![Page 35: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/35.jpg)
Prof. Breno Ortega Fernandez
Endereçamento de Memória
![Page 36: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/36.jpg)
Prof. Breno Ortega Fernandez
Diagrama de uma memória de 32 X 4 e Configuração virtual das células de memória em 32 palavras de quatro bits.
![Page 37: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/37.jpg)
Prof. Breno Ortega Fernandez
Ilustração simplificada das operações de leitura e de escrita em uma memória de 32 X 4: (a) Escrevendo a palavra de dados 0100 na posição de memória 00011; (b) Lendo a palavra de dados 1101 na posição de memória 11110.
![Page 38: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/38.jpg)
Prof. Breno Ortega Fernandez
Três grupos de barramentos conectando os CIs de memória principal na CPU.
![Page 39: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/39.jpg)
Prof. Breno Ortega Fernandez
Tabela mostrando os dados binários de cada endereço
![Page 40: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/40.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-7 Arquitetura de uma ROM de 16 8.
![Page 41: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/41.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-8 Temporização típica para uma operação de leitura de uma ROM.
![Page 42: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/42.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-9 Estrutura de uma MROM MOS mostra o uso de um MOSFET para cada célula memória. Uma conexão de fonte aberta armazena um “0”; uma conexão fechada armazena “1”.
![Page 43: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/43.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-10 Símbolo lógico para a MROM TMS47256 fabricada com a tecnologia NMOS/CMOS.
![Page 44: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/44.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-11 As PROMS usam fusíveis que podem ser seletivamente queimados (abertos) pelo usuário para programar um nível lógico 0 na célula.
![Page 45: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/45.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-12 (a) Símbolo lógico para a EPROM 27C64; (b) Encapsulamento típico mostrando a janela para entrada de luz ultravioleta; (c) Modos de operação da 27C64.
![Page 46: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/46.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-13 (a) Símbolo lógico para a EEPROM 2864; (b) Modos de operação; (c) Temporização para a operação de escrita.
Ronald J. Tocci and Neal S. WidmerDigital Systems, Eighth Edition
![Page 47: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/47.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-14 As relaçõesde compromisso entre as memórias semicondutoras não-voláteis mostram que a complexidade e o custo aumentam à medida que a flexibilidade no apagamento e na programação aumenta.
![Page 48: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/48.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-15 (a) Símbolo lógico para o chip de memória flash 28F256A; (b) Entradas de controle (CE, OE e WE).
![Page 49: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/49.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-16 Diagrama funcional do chip de memória flash 28F256A. (Cortesia da Intel Corporation.)
![Page 50: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/50.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-17 Gerador de funções usando uma ROM e um DAC.
![Page 51: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/51.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-18 Gerador de onda senoidal programável ML3035 (Cortesia da MicroLinear.)
![Page 52: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/52.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-19 Organização interna de uma RAM de 64 X 4.
![Page 53: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/53.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-20 Os símbolos lógicos para (a) a RAM 2147H; (b) a RAM MCM6206C.
![Page 54: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/54.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-21 Células típicas de RAM estática bipolar e NMOS.
Copyright ©2001 by Prentice-Hall, Inc.
Upper Saddle
River, New Jersey 07458
All rights reserved.
![Page 55: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/55.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-22 Temporização típica para uma RAM: (a) Ciclo de leitura; (b) Ciclo de escrita.
![Page 56: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/56.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-23 Símbolo e tabela de modo de operação para a RAM CMOS MCM6264C.
![Page 57: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/57.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-24 Padrão JEDEC para encapsulamento de memória.
![Page 58: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/58.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-25 Arranjo das células em uma RAM dinâmica de 16K X 1.
![Page 59: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/59.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-26 Representação simbólica de uma célula de memória dinâmica. Durante uma operação de escrita, as chaves semicondutoras SW1 e SW2 são fechadas. Durante uma operação de leitura, todas as chaves são fechadas, exceto SW1.
![Page 60: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/60.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-27 (a) Arquitetura simplificada da DRAM TMS44100 de 4M 1; (b) Temporização de RAS/CAS . (Cortesia da Texas Instruments.)
![Page 61: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/61.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-28 (a) O barramento de endereço da CPU acionando uma ROM ou uma RAM estática; (b) Os endereços da CPU acionam um multiplexador que é usado para multiplexar as linhas de endereço para a DRAM.
![Page 62: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/62.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-29 Temporização necessária para multiplexação de endereço.
![Page 63: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/63.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-30 Comportamento dos sinais na operação de leitura em uma RAM dinâmica. Supondo que a entrada R/W (não mostrada) esteja em nível ALTO.
![Page 64: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/64.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-31 Comportamento dos sinais na operação escrita em uma RAM dinâmica.
![Page 65: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/65.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-32 O método de refresh apenas com RAS usa apenas o sinal de RAS para carregar o endereço da linha na DRAM para reavivar todas as células daquela linha. O refresh apenas com RAS pode ser usado para realizar um refresh por rajada, conforme mostrado. Um contador de refresh fornece os endereços seqüenciais da linha 0 até a linha 1023 (para uma DRAM de 4M X 1).
![Page 66: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/66.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-33 Modo de refresh da TMS44100.
![Page 67: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/67.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-34 Combinando duas RAMs de 16 X 4 em um módulo de 16 X 8.
![Page 68: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/68.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-35 Oito chips 2125A de 1K X 1 organizados como uma memória de 1K X 8.
![Page 69: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/69.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-36 Combinando dois chips de 16 X 4 para formar uma memória de 32 X 4.
![Page 70: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/70.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-37 Quatro PROMs de 2K X 8 organizadas para formar uma memória com capacidade total de 8K X 8.
![Page 71: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/71.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-38 Um sistema com decodificação parcial de endereços.
![Page 72: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/72.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-39 Um mapa de memória de um painel digital.
![Page 73: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/73.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-40 Oito chips DRAM de 4M X 1 combinados para formar um módulo de memória de 4M X 8.
![Page 74: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/74.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-41 Na memória FIFO, os dados são lidos (b) na mesma ordem em que foram escritos na memória (a).
![Page 75: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/75.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-42 Memória RAM de 4K X 8 conectada em uma CPU.
![Page 76: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/76.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-43 Exemplo 11-18, mostrando as condições do barramento de endereço necessárias para selecionar o módulo 3 da RAM.
![Page 77: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/77.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-44 Sistema de RAM de 4K X 8 (o mesmo que o da Figura 11.42).
![Page 78: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/78.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-45 O método checksum para uma ROM de 8 X 8; (a) ROM com dados corretos; (b) ROM com erro nos dados.
![Page 79: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/79.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-46 Problema 11-11.
![Page 80: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/80.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-47 Problema 11-16.
![Page 81: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/81.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-48 Problema 11-17.
![Page 82: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/82.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-49 Problema 11-18.
![Page 83: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/83.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-50 Problema 11-19.
![Page 84: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/84.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-51
![Page 85: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/85.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-52 Problema 11-26.
![Page 86: Prof. Breno Ortega Fernandez Processadores Digitais](https://reader033.vdocuments.net/reader033/viewer/2022051111/552fc0fe497959413d8bb2e8/html5/thumbnails/86.jpg)
Prof. Breno Ortega Fernandez
FIGURA 11-53 Problemas 11-40 e 11-41.