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Microeletrônica
Aula 21
Prof. Fernando Massa FernandesSala 5017 E
https://www.fermassa.com/Microeletronica.php
MOSFET pass gate
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NMOS é bom para passar sinal lógico 0
NMOS não é bom para passar sinal lógico 1
Revisão
MOSFET pass gate
3
NMOS é bom para passar sinal lógico 0,
mas não é bom para passar sinal lógico 1
Revisão
MOSFET pass gate
4
Revisão
MOSFET pass gate
5
PMOS não é bom para passar sinal lógico 0
PMOS é bom para passar sinal lógico 1
Em uma análise complementar, observamos que
“Lembre-se que o corpo do PMOS esta em VDD”
Revisão
Atraso num pass gate
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→ Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por R
n carregando ou descarregando os
capacitores Cox
/2 e CL na saída.
Revisão
Atraso num pass gate
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Capacitância na saídaCapacitância na entrada
Podemos estimar o atraso pela capacitância de saída:
Revisão
Atraso num pass gate
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Exemplo:
Revisão
Atraso num pass gate
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Valor calculado diferente do medido (simulado)!
Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato!
Revisão
Atraso em conexão de pass gates
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10x NMOS (50 nm) em série tdelay = 74ps~
Equação de uma linha de transmissão (aula 7)
Revisão
Atraso em conexão de pass gates
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10x NMOS (50 nm) em série + uma carga capacitiva de 50fF tdelay ~ 1,2ns
O atraso total é a soma do atraso da conexão pass gate (linha de transmissão) com o atraso do carregamento da capacitância na saída.
Revisão
Exercício Proposto:
Atraso num pass gate
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A partir das figuras, estime o atraso no pass gate (NMOS e PMOS) fabricado na tecnologia C5, com as seguintes características:
NMOS (10/2)
PMOS (20/2)
Revisão
Atraso num pass gate
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Análise da tecnologia C5 – Atraso num pass gate
Rn =4,4 k%OMEGA
NMOS (10/2)
C tot,n=50 fF+2,22 fF=52,22 fF τ delay≈ 0,7 .RnC tot,n = 161 ps
PMOS (20/2) Rp =3,4 k%OMEGA C tot,p=50 fF+4,44 fF=54,44 fF τ delay≈ 0,7 .R pC tot,p = 130 ps
Exercício Proposto:
Revisão
Transmission gate
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Acoplar um NMOS e um PMOS → Passa bem o ‘0’ e o ‘1’!
Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle
Revisão
Transmission gate
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Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle
Acoplar um NMOS e um PMOS → Passa bem o ‘0’ e o ‘1’!
Revisão
Porta Transmissora
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Revisão
Porta Transmissora
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Revisão
Porta Transmissora
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Revisão
Transmission gate
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Exemplo de aplicação – Multiplexador/Demultiplexador (MUX/DEMUX)
Revisão
Inversor CMOS
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Bloco de construção fundamental para a circuitos digitais
Analise o circuito quando a entrada está em estado lógico alto.Repita esta análise para a entrada em estado lógico baixo.
Inversor CMOS
* Simbolo lógico
Revisão
Inversor CMOS
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Bloco de construção fundamental para a circuitos digitais
A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs
Revisão
Inversor CMOS
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Bloco de construção fundamental para a circuitos digitais
Inversor CMOS
A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs
Revisão
Projeto digital
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Por que NMOS e PMOS têm tamanhos diferentes?
Revisão
Projeto digital
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Por que NMOS e PMOS têm tamanhos diferentes?
Casamento da resistência de chaveamento efetiva!
Revisão
Inversor CMOS
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Características DC
Característica de transferência de tensão
OH – Output HighOL – Output Low
IL – Input LowIH – Input High
Bloco de construção fundamental para a circuitos digitais
Inversor CMOS
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Características DC
Característica de transferência de tensão
Pontos A e B definidos pela inclinação da reta igual a -1
Ventrada < VIL estado lógico 0 na entrada
Ventrada > VIH estado lógico 1 na entradaVIL < Ventrada < VIH não tem estado lógico definido
Situação ideal VIH - VIL = 0 (transição abrupta)
Inversor CMOS
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Bloco de construção fundamental para a circuitos digitais
Analise o circuito quando a entrada está em estado lógico alto.Repita esta análise para a entrada em estado lógico baixo.
Porta NAND
Inversor CMOS
Inversor CMOS
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Bloco de construção fundamental para a circuitos digitais
Inversor CMOS
Porta transmissora (com sinal de controle)
Inversor CMOS
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Características DC VTC - Característica de transferência de tensão
Inversor CMOS
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Características DC VTC - Característica de transferência de tensão
Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!)
O mesmo fenômeno é significativo se o transistor chaveia lentamente.
Inversor CMOS
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Ruído
Os limites de ruído indicam quão bem o inversor opera em condições ruidosas.
Se
Caso ideal:
Caso ideal:
NM – Noise margins
Inversor CMOS
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Limite de ruído e VTC ideais
Limites de ruídos iguais garante melhor performance
Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante
VTC → Voltage Transfer Curves
Inversor CMOS
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Ponto de chaveamento do inversor (VSP)
Os dois transistores estão na região de saturação e a mesma corrente passa por eles
Vsp → Vg
Exemplos
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Se n/p = 1, temos VSP = VDD/2
Desenhando MOSFETs com mesmo L
Para obtermos
Num MOSFET de canal longo
=>
Exemplos
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Características de chaveamento
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Utilizando o modelo digital que havíamos criado na última aula
ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer!
Vamos examinar as capacitâncias e resistências parasíticas do inversor
Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
Tempos de atraso
Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
Tempos de atraso
Se o inversor estiver conectado a uma carga capacitiva:
Exemplo
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Exemplo
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A simulação não dá exatamente o mesmo resultado!(~20ps)
Fazer com que Rp = Rn faz com que a capacitância de entrada aumente!
Exemplo
45
Exemplo
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Simulação
Trabalho 3 – Inversor CMOS
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Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).
Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu.(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)
Parte 1 – Simulação c.c. (sch) → Gráficos (Vout
x Vin) e (I
vdd x V
in)
Parte 2 – Simulação c.a. (lay) → Gráfico (Vout
e Vin) x tempo (ps)
Data de entrega: 06/06 (qui)
Trabalho 3 – Inversor CMOS
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Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).
Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu:(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)
Parte 1 – Simulação c.c. (sch) → Gráficos (Vout
x Vin) e (I
vdd x V
in)
Parte 2 – Simulação c.a. (lay) → Gráfico (Vout
e Vin) x tempo (ps)
Enviar arquivo compactado do trabalho (.zip) para o email [email protected], contendo:
1. Arquivo do Electric (.jelib) 2. Dois arquivos do LTSpice (.spi) – sch e lay3. Print do esquemático e do layout do inversor e dos gráficos [V
out x V
in e I
vdd x V
in] e [(V
out e V
in) x tempo]
Nome do arquivo: Exemplo
FernandoMF_Trab2_2018(2)_Microeletronica.zip
Data de entrega: 06/06 (qui)
Trabalho 3 – Inversor CMOS
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Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).
Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu:(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)
Esquemático Leiaute
Trabalho 3 – Inversor CMOS
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Parte 1 – Simulação c.c. a partir do esquemático (sch)
→ Gráficos (Vout
x Vin) e (I
vdd x V
in)
a) Simule o inversor e obtenha os gráficos Vout
x Vin
para diferentes larguras de
canal no PMOS (W = 3µm, 6µm e 9µm)*.Escreva nos gráficos o ponto de chaveamento do inversor (V
sp) em cada caso.
b) Obtenha o gráfico da corrente no inversor (I
vdd) pela tensão na entrada (V
in)
para W = 6µm.
*Modifique a largura do PMOS (diretamente no arquivo .spi) de W = 6µm (W=6U) para W = 3µm e 6µm (W=3U e W=9U) e determine os novos valores de V
sp.
Trabalho 3 – Inversor CMOS
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Parte 1 – Simulação c.c. a partir do esquemático (sch)
→ Gráficos (Vout
x Vin) e (I
vdd x V
in)
Vsp → pmos W=3,6,9 U (.spi)(3 gráficos)
vdd vdd 0 DC 5vin in 0 DC 0.dc vin 0 5 1m
.include /home/fernando/Microeletronica/Electric/C5_models.txt
Para W=6U(1 gráfico)
Trabalho 3 – Inversor CMOS
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Parte 2 – Simulação c.a. a partir do leiaute (lay)
→ Gráficos (Vout
e Vin) x tempo (ps)
a) Obtenha o gráfico da resposta do inversor a um pulso na entrada (Vin) de
5V com duração de 200ps. Escreva no gráfico os tempos de atraso tPHL
e tPLH
.