7/31/2019 Proiect Clcs 1 Iulian Antonie

1/27

7/31/2019 Proiect Clcs 1 Iulian Antonie

2/27

2

CUPRINS

1. Introducere .............................................................................................. pag. 32. Tema i enunul proiectului ..................................................................... pag. 53. Tabel de adevr ....................................................................................... pag. 64. Formele canonice conjunctive i disjunctive .......................................... pag. 65. Obinerea FMD i FMC prin metoda diagramelor Karnaugh ................. pag . 86. Obinerea FMD prin metoda Quine-McCluskey ..................................... pag. 107. Implementarea funciilor cu pori logice I-NU (TTL) .......................... pag. 128. Implementarea ansamblului funciilor cu pori logice I-NU ................ pag. 149. Implementarea ansamblului funciilor astfel: F1 cu pori logice

I-NU TTL, iar F2 cu pori logice SAU-NU CMOS ............................. pag. 15

10.Multiplexoare (MUX).............................................................................. pag. 1611.Implementarea cu multiplexoare (MUX)................................................. pag. 1712.Demultiplexoare (DMUX)....................................................................... pag. 2113.Implementarea cu demultiplexoare (DMUX).......................................... pag. 2214.Calculul timpilor de propagare intrare ieire .................................... pag. 2415.Calculul puterilor disipate ....................................................................... pag. 2516.Concluzii ................................................................................................. pag. 2617.Bibliografie ............................................................................................. pag. 27

7/31/2019 Proiect Clcs 1 Iulian Antonie

3/27

3

INTRODUCERE

Un circuit logic combinaional este un circuit de comutare combinaional ce se

caracterizeaz prin aceea c la un moment dat starea ieirilor circuitului depinde doar de starea

intrrilor sale. Legtura dintre starea ieirilor i starea intrrilor este dat i n acest caz de funcia

de transfer a circuitului.

Suportul fizic utilizat n CLC este destul de variat. Studiul CLC i al celor secveniale se

face folosind un model al acestora numit reea de comutare sau schem logic. n reeaua de

comutare sau schema logic se face abstracie de caracteristicile constructive ale elementelor ce

concep reeaua sau schema logic avndu-se n vedere doar proprietile lor funcionale. Din

acest motiv reeaua are un nalt grad de generalitate, permind studiul unor clase largi de circuite

logice.

Schema bloc general (modelul general) al unui CLC reprezentat printr-o reea de

comutare sau schem logic este urmtorul:

X1, X2, ,Xnsetul valorilor de intrare

Z1, Z2, , Zmsetul valorilor de iesire

Relaii generale ntre aceste valori:

Z1 = f(X1, ,Xn) fifuncii logice

. Xivariabile logiceZm = f(X1, ,Xn)

Reea decomutare

X

X

X

Z

Z

z

7/31/2019 Proiect Clcs 1 Iulian Antonie

4/27

7/31/2019 Proiect Clcs 1 Iulian Antonie

5/27

5

TEM PROIECT NR. 58

Un circuit logic combinaional este definit de urmtoarele funcii boolene:

F1 (A, B, C) = + + ;

F2 (A, B, C) = + + ;Se cer urmtoarele:

a) S se exprime funciile F1 (A, B, C) i F2 (A, B, C) cu FCND (forma canonica normaldisjunctiv), FCNC (forma canonic normal conjunctiv), tabelul de adevr, diagrama

Karnaugh;

b) S se obin formele minime disjunctive i conjunctive ale funciilor utiliznd metodadiagramei Karnaugh;

c)

S se obin formele minime disjunctive ale celor dou funcii i prin metoda Quine McCluskey;

d) Sa se implementeze fiecare funcie logic independent, folosind numai pori logice I-NU(porile logice sunt realizate n tehnica integrat TTL);

e) S se implementeze ansamblul funciilor logice numai cu pori logice I-NU (porile logicesunt realizate n tehnica integrat TTL);

f) S se implementeze ansamblul funciilor logice n urmtoarea variant:funcia F1 (A, B, C) cu pori I-NU realizate n tehnica integrat TTL, iar funcia F2 (A, B, C) cu

pori SAU-NU realizate n tehnica integrat CMOS;

g) S se implementeze ansamblul funciilor logice cu multiplexoare de 8 i respectiv 16 cirealizate n tehnologia TTL;

h) S se implementeze ansamblul funciilor logice cu demultiplexoare de 8 i respectiv 16 cirealizate i pori logice I-NU n prima variant, respectiv cu pori I n varianta 2, toate

realizate n tehnologia CMOS;

i) S se calculeze timpii de propagare intrare ieire pentru toate schemele logice obinute;j) S se calculeze disipate pentru toate schemele logice obinute;k) S se compare soluiile de implementare obinute;

Se va face analiza, prin simulare a tuturor schemelor logice obinute utilizndu-se

pachetul de programe OrCAD.

Pe schemele logice obinute se vor specifica tipul i gradul de utilizare al fiecarui circuit

integrat.

7/31/2019 Proiect Clcs 1 Iulian Antonie

6/27

6

TABEL DE ADEVR

Nr.Crt.

A B C F1(A, B, C) F2(A, B, C)

0 0 1 0 1 0 1 1 1 0 1 0 0 0 0

1 0 1 0 1 1 0 0 0 0 0 0 0 0 02 0 1 1 0 0 1 1 0 0 1 1 1 0 13 0 1 1 0 1 0 0 0 0 0 1 0 0 14 1 0 0 1 0 1 0 1 0 1 0 0 1 15 1 0 0 1 1 0 0 0 0 0 0 0 0 06 1 0 1 0 0 1 0 0 0 0 0 1 1 17 1 0 1 0 1 0 0 0 1 1 0 0 0 0

Se poate observa c nu exist combinaii indiferente.

FORMELE CANONICE CONJUNCTIVE I DISJUNCTIVE

n aceste forme algebrice de exprimare, termenii functiei contin, fiecare, toate cele n

variabile independente ale functiei, in stare negata si/sau nenegata. Acesti termeni se numesc

termeni canonici si sunt supusi restrictiei ca nu pot cintine aceeasi variabila negata si nenegata.

Forma canonica disjunctiva (FCD) se prerezinta in scris ca o suma logica

de m termeni in P:

m

FCDPPPPf ...

321

unde:

n3211x...xxx P

n3212

x...xxx P

n321x...xxx

mP

7/31/2019 Proiect Clcs 1 Iulian Antonie

7/27

7

Operatorul logic principal este operatorul sau. Operatorii P1, P2, Pm se numesc

mintermeni i reprezint, fiecare, conjuncia ntre toate cele n variabile negate i/sau nenegate ale

funciei. Dac cel puin unul dintre termenii funciei ia valoarea 1, funcia ia valoarea 1.

Forma canonic conjunctiv(FCC) se reprezint n scris ca un produs logic

ntre m factori n S:

m

FCC SSSSf ...321

unde:

mxxxxS ...3211

mxxxxS ...

3212

...

mm xxxxS ...321

Operatorul principal este operatorul I.

Formele canonice disjunctive ale funciilorF1 (A, B, C) i F2 (A, B, C) vor fi obinute din

tabelul de adevr astfel: se iau din tabelul de adevr toi termenii canonici asociai valorii 1 a

funciei.

F1FCD

(A, B, C) = + + + = P0 + P2 + P4 + P7= (0, 2, 4, 7);

F2FCD (A, B, C) = + + + = P2 + P3 + P4 + P6= ( 2, 3, 4, 6);

Formele canonice conjunctive ale funciilor F1 (A, B, C) i F2 (A, B, C) vor fi obinute

prin negarea formei canonice disjunctive sau din tabelul de adevr astfel: se iau din tabelul de

adevr toi termenii canonici asociai valorii 0 a funciei i se neag fiecare variabil

corespunztoare.

F1FCC

(A, B, C) = ( ) ( + ) ( ) ( ) =

= S1 S3 S5 S6= (1, 3, 5, 6);

F2FCC (A, B, C) = ( ) ( ) ( ) ( ) =

= S0 S1 S5 S7= (0, 1, 5, 7);

7/31/2019 Proiect Clcs 1 Iulian Antonie

8/27

8

DIAGRAMELE KARNAUGH

Diagrama Karnaugh reprezint un ansamblu de 2nlocaii n care se noteaz cu n numrul

variabilelor funciei boolene ce urmeaz a se minimiza, dispuse ntr-o anumit ordine fiecare

locaie corespunznd unui termen P sau S. Diagrama Karnaugh este constituit astfel nct s nuexiste termeni canonici ai funciei care sa nu apar n diagram i de asemenea s nu existe dou

sau mai multe compartimente care s conin acelai termen canonic.

Totodat diagramele Karnaugh sunt astfel organizate nct dou compartimente vecine pe

linie sau pe coloan s conin dou combinaii binare care au proprietatea de adiacen. Se

consider vecine i au proprietatea de adiacen i combinaiile plasate n locaii situate la

extremitile liniilor i coloanelor diagramei.

Diagramele de mai mult de 4 variabile se pot obine prin alturarea pe linie sau pe

coloan a unor diagrame Karnaugh de 4 variabile considerate ca diagrame elementare; n

diagramele de mai mult de 4 variabile se consider vecine i au proprietatea de adiacen i

locaiile sau grupuri de locaii care ocup poziii simetrice n dou diagrame elementare;

n cazul nostru n=3 ; 2n =23 =8 locaii.

Pentru funcia F1 (A, B, C) diagrama Karnough este simbolizat astfel:

Pentru funcia F2 (A, B, C) diagrama Karnough este simbolizat astfel:

7/31/2019 Proiect Clcs 1 Iulian Antonie

9/27

9

Pentru obinerea FMD (forma minim disjunctiv) se vor realiza diagramele Karnaugh

pentru fiecare dintre funcii.

Diagrama Karnaugh pentru obinerea F1FMD(A, B, C) i a F1

FMC (A, B, C):

F1FMD (A, B, C) = + +;

F1FMC (A, B, C) = ( ) ( ) ( );

Diagrama Karnaugh pentru obinerea F2FMD(A, B, C) i a F2

FMC (A, B, C):

F2FMD (A, B, C) = + + ;

F2FMC (A, B, C) = ( ) ( );

Formele minime conjunctive ale celor dou funcii se pot obine i prin metoda algebric

astfel:

= = ( )( )( ) = F1FMC (A, B, C)

( )( )( ) ( )( )

= ( ) F2FMC (A, B, C)

7/31/2019 Proiect Clcs 1 Iulian Antonie

10/27

7/31/2019 Proiect Clcs 1 Iulian Antonie

11/27

11

Pentru funcia F1 (A, B, C):

Etapa 1:

Primul ciclu de comparare:

nu s-a comparat

Se observ c se pot compara indicii 0 2 i 0 4, iar

indicele 7 nu se mai poate compara.

Se trece astfel la al doilea ciclu de comparare:

Se observ c nu se mai poate compara nimic deoarece am

ajuns la forma minim, rezult astfel forma minim

disjunctiv a funciei F1 (A, B, C):

F1FMD (A, B, C) = + +;

Pentru funcia F2 (A, B, C):

Etapa 1:

Primul ciclu de comparare:

Se observ c se pot compara indicii 23, 26 i 4 6.

Indici A B C F1(A, B, C)

0 0 0 0 1

1 0 0 1 02 0 1 0 1

3 0 1 1 0

4 1 0 0 1

5 1 0 1 0

6 1 1 0 0

7 1 1 1 1

Grupa Indici A B C0 0 0 0 0

12 0 1 0

4 1 0 0

3 7 1 1 1

Grupa Indici A B C

00, 2 0 - 0

0, 4 - 0 0

3 7 1 1 1

Indici A B C F2(A, B, C)

0 0 0 0 0

1 0 0 1 0

2 0 1 0 13 0 1 1 1

4 1 0 0 1

5 1 0 1 0

6 1 1 0 1

7 1 1 1 0

Grupa Indici A B C

1 2 0 1 04 1 0 0

23 0 1 1

6 1 1 0

7/31/2019 Proiect Clcs 1 Iulian Antonie

12/27

12

Se trece astfel la al doile ciclu de comparare:

Se observ c nu se mai poate compara nimic deoarece am ajuns la

forma minim, rezult astfel forma minim disjunctiv a funciei F2

(A, B, C):F2

FMD (A, B, C) = + + ;

IMPLEMENTAREA FUNCIILOR CU PORI LOGICE I-NU

REALIZATE N TEHNOLOGIA TTL

Implementarea funciei F1 (A, B, C)cu pori logice I-NU realizate n tehnologia TTL.

Scoatem n eviden operaia I-NU. Pentru realizarea acestui lucru se neag de dou ori

forma minim disjunctiv a funciei F1 (A, B, C):

= ;

A B C

F1 (A, B, C)

2 x 7400 (-3)1 x 7410 (-1)

Grupa Indici A B C

1

2, 3 0 1 -

2, 6 - 1 04, 6 1 - 0

7/31/2019 Proiect Clcs 1 Iulian Antonie

13/27

13

Implementarea funciei F2 (A, B, C)cu pori logice I-NU realizate n tehnologia TTL.

Scoatem n eviden operaia I-NU. Pentru realizarea acestui lucru se neag de dou ori

forma minim disjunctiv a funciei F2 (A, B, C):

= ;

A B C

F2 (A, B, C)

2 x 7400 (-3)1 x 7410 (-2)

7/31/2019 Proiect Clcs 1 Iulian Antonie

14/27

14

IMPLEMENTAREA ANSAMBLULUI FUNCIILOR LOGICE CU PORI

LOGICE I-NU REALIZATE N TEHNOLOGIA TTL

= ;

= ;

A B C

F1 (A, B, C)

F2 (A, B, C)

2 x 7400 (-)

1 x 7410 (-)

7/31/2019 Proiect Clcs 1 Iulian Antonie

15/27

15

IMPLEMENTAREA ANSAMBLULUI FUNCIILOR LOGICE CUPORI LOGICE

1.Prima funcie logic de ieire cu pori logocie I-NU TTL2.A doua funcie logic de ieire cu pori logice SAU-NU CMOS

Pentru a putea realiza un ansamblu de funcii cu pori logice realizate n tehnologii

diferite, n acest caz TTL i CMOS, este nevoie de realizarea ansamblului folosind o interfa

TTL-in CMOS-out. Pentru implementarea cu pori logice SAU NU se pornete de la forma

minim disjunctiv a funciei. Se neag de dou ori i se aplic teoremele lui DeMorgan.

= ;

= = =

;

A B C

F1 (A, B, C)

2 x 7400 (-3)

1 x 7410 (-1)

Interfa TTL - CMOS

F2 (A, B, C)

1 x 7402 (-)

1 x 7427 (-1)

7/31/2019 Proiect Clcs 1 Iulian Antonie

16/27

16

MULTIPLEXOARE

Un circuit de multiplexoare este un circuit logic combinaional care, n cazul general, are

2nintrri de date (I2n

-1 I2 I1 I0), n intrri de selecie (S0 S1 Sn+1) i o ieire (Z).

Multiplexoarele genereaz termenii canonici n interior, iar posibilitatea utilizriimultiplexoarelor MUX 2n:1pentru implementarea funciilor logice de n variabile sub forma FCD

decurge din faptul c prin structura sa se obin toi termenii canonici de n variabile (nivelul

logic I) ct i suma logic complex ntre aceti termeni (nivelul logic SAU).

De asemenea, spre deosebire de metodele clasice de implementare cu pori logice, la care

n prealabil funcia sau funciile logice sunt aduse la formele minime, n cazul implementrii cu

multiplexoare, se pornete de la FCD.

Multiplexoarele adun termenii canonici pe care i genereaz n interior, avnd intrri de

validare ce permit numai transmiterea acelora ce intervin n expresia funciei.

Schema bloc:

Prin structura sa, un MUX realizeaz atat nivelul logic I ct i nivelul logic SAU, cu alte

cuvinte un MUX genereaz termeni canonici n interior (pe nivelul logic I) i i i aduna (pe

nivelul logic SAU). Din aceast cauz este nevoie de cte un MUX pntru fiecare funcie.

7/31/2019 Proiect Clcs 1 Iulian Antonie

17/27

17

IMPLEMENTAREA CU MUX DE 8 CI RESPECTIV 16 CI (TTL)

Implementarea ansamblului de funcii cu MUX 23:1 n tehnologia TTLpornete de la

formele canonice disjunctive ale celor dou funcii. De asemenea se folosete i tabelul de adevr

al MUX 23:1.

INTRRISELECIE

INTRRI DATE IEIRI

A B C I0 I1 I2 I3 I4 I5 I6 I7 E Y * * * * * * * * * * * 1 1 00 0 0 0 * * * * * * * 1 00 0 0 1 * * * * * * * 0 10 0 1 * 0 * * * * * * 1 00 0 1 * 1 * * * * * * 0 1

0 1 0 * * 0 * * * * * 1 00 1 0 * * 1 * * * * * 0 10 1 1 * * * 0 * * * * 1 00 1 1 * * * 1 * * * * 0 11 0 0 * * * * 0 * * * 1 01 0 0 * * * * 1 * * * 0 11 0 1 * * * * * 0 * * 1 01 0 1 * * * * * 1 * * 0 11 1 0 * * * * * * 0 * 1 01 1 0 * * * * * * 1 * 0 11 1 1 * * * * * * * 0 1 0

1 1 1 * * * * * * * 1 0 1

Circuitul integrat prin care se realizeazMUX 8 ci este urmtorul:

7/31/2019 Proiect Clcs 1 Iulian Antonie

18/27

18

Pentru funcia F1 (A, B, C), F1FCD(A, B, C) = (0,2,4,7);

Pentru funcia F2 (A, B, C), F2FCD(A, B, C) = (2, 3, 4, 6);

7/31/2019 Proiect Clcs 1 Iulian Antonie

19/27

19

Implementarea funciilor cu multiplexoare de 16 ci MUX 24

Circuitul integrat prin care se realuzeaza MUX 16 ci este urmtorul:

Pentru funcia F1 (A, B, C), F1FCD(A, B, C) = (0,2,4,7);

7/31/2019 Proiect Clcs 1 Iulian Antonie

20/27

20

Pentru funcia F2 (A, B, C), F2FCD(A, B, C) = (2, 3, 4, 6);

7/31/2019 Proiect Clcs 1 Iulian Antonie

21/27

21

DEMULTIPLEXOARE

Demultiplexoarele sunt circuite combinationale care, in cazul general au o intrare de date I,

n intrari de selectii S0, S1, , Sn-1 si 2n iesiri Z0, Z1, , Z2n-1 .

Schema bloc:

Pentru implementarea funciilor cu DMUX, variabilele funciei se vor lega pe intrrile deselecie n raport cu ponderile acestora.

Pentru realizarea nivelului logic SAU se pot folosi pori:

1. I-NU - n acest caz se leag la intrarile porilor I-NU ieirile DMUX-ului corespunztoaretermenilor canonici prezentai n expresia funciei de implementat.

2. I - n acest caz se leag la intrarile porilor I ieirile DMUX corespunztoare termenilorcanonici care nu apar n expresia funciei (se vor considera funciile negate). n cazul n care funcia are, n caz general, n variabile i se impune s se implementeze un

DMUX 1:2n-1 se va separa variabila cu ponderea cea mai mare, iar cele n-1 variabile de stare sevor aplica pe intrrile DMUX n raport cu ponderile lor. Deoarece la ieirile acestor circuite seobin termeni canonici de n-1 variabile, iar n forma n care a fost funcia de implementat sunt

termeni canonici de n variabile, este necesar s se adauge i variabila lips. Acest lucru serealizeaz prin intermediul unei reele cu pori logice.

7/31/2019 Proiect Clcs 1 Iulian Antonie

22/27

22

IMPLEMENTAREA CU DMUX DE 8 CI RESPECTIV 16 CI (CMOS)

Implementarea cu DMUX de 8 ci a funciei F1 (A, B, C) cu pori logice I NU ntehnologia CMOS. Se pornete de la F1

FCD(A, B, C) = (0,2,4,7);

Implementarea cu DMUX de 16 ci a funciei F1(A, B, C) cu pori logice I NU ntehnologia CMOS. Se pornete de la F1

FCD(A, B, C) = (0,2,4,7);

7/31/2019 Proiect Clcs 1 Iulian Antonie

23/27

23

Implementarea cu DMUX de 8 ci a funciei F2(A, B, C) cu pori logice I n tehnologiaCMOS. Se pornete de la la F2

FCD(A, B, C) = (2,3,4,6);

Implementarea cu DMUX de 16 ci a funciei F2(A, B, C) cu pori logice I NU ntehnologia CMOS. Se pornete de la F2

FCD(A, B, C) = (2,3,4,7);

7/31/2019 Proiect Clcs 1 Iulian Antonie

24/27

24

CALCULUL TIMPILOR DE PROPAGARE INTRARE-IEIRE

a) Pentru funcia F1cu pori I-NU:t.p =2 x t.p74LS00 + t.p74LS10 = 2 x 9 + 9 = 27 ns

b) Pentru funcia F2cu pori I-NU:t.p =2 x t.p74LS00 + t.p74LS10 = 2 x 9 + 9 = 27 ns

c) Pentru ansamblul funciilor cu pori I-NU:t.p =2 x t.p74LS00 + t.p74LS10 = 2 x 9 + 9 = 27 ns

d) Pentru ansamblul functiilor implementate cu pori logice TTL CMOS:t.p = 2 x t.p74LS00 + t.p74LS10 + t.p74LS02 + t.p74LS27 = 27 + 12 + 17 = 56 ns

e) Pentru funciile F1i F2cu MUX de 8 ci:t.p = t.p74151 = 18 ns

f) Pentru funciile F1i F2 cu MUX de 16 ci:t.p = t.p74155 = 15.5 ns

g) Pentru funciile F1i F2 cu DMUX de 8 ci:t.p = t.p74150 = 22.5 ns

h) Pentru funciile F1i F2 cu DMUX de 16 ci:t.p = t.p74154 = 23 ns

7/31/2019 Proiect Clcs 1 Iulian Antonie

25/27

25

CALCULUL PUTERILOR DISIPATE

a) Pentru funcia F1cu pori I-NU:Pd = 2 x Pd 7400 + Pd 7410 = 2 x 30 + 40 = 100 nW

b) Pentru funcia F2cu pori I-NU:Pd = 2 x Pd 7400 + Pd 7410 = 2 x 30 + 40 = 100 nW

c) Pentru ansamblul funciilor cu pori I-NU:Pd = 2 x Pd 7400 + Pd 7410 = 2 x 30 + 40 = 100 nW

d) Pentru ansamblul functiilor implementate cu pori logice TTL CMOS:Pd = 2 x Pd 7400 + Pd 7410 + Pd 7402 + Pd 7427 = 100 + 24 + 24 = 148 nW

e) Pentru funciile F1i F2cu MUX de 8 ci:Pd = Pd 74151 = 19 nW

f) Pentru funciile F1i F2 cu MUX de 16 ci:Pd = Pd 74155 = 38 nW

g) Pentru funciile F1i F2cu DMUX de 8 ci:Pd = Pd 74150 = 45.6 nW

h) Pentru funciile F1i F2 cu DMUX de 16 ciPd = Pd 74154 = 38 nW

7/31/2019 Proiect Clcs 1 Iulian Antonie

26/27

26

CONCLUZII

Implementarile pot fi comparate din mai multe puncte de vedere.

Din punctul de vedere al complexitii implementrii schemei logice cea mai puin

complex este schema cu un MUX de 16 ci i probabil i cea mai ieftin. Cea mai avantajoas

solutie de implementare reiese a fi cea cu DMUX-ul cu 16 ci, puterea disipat fiind mic n

comparaie cu a celorlalte scheme de implementare. La capitolul timp de propagare, schema cu

MUX-uri de 16 ci este cea mai rapid.

7/31/2019 Proiect Clcs 1 Iulian Antonie

27/27

BIBLIOGRAFIE

1. Circuite logice i comenzi secveniale Prof. Dr. Ing. Florin MOLDOVEANU2. www.ti.com3. www.alldatasheet.com4. www.wikipedia.com

http://www.ti.com/http://www.ti.com/http://www.alldatasheet.com/http://www.alldatasheet.com/http://www.wikipedia.com/http://www.wikipedia.com/http://www.wikipedia.com/http://www.alldatasheet.com/http://www.ti.com/