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2009 年 12 月 Altera Corporation用

2009 年 12 月

Quartus II ソフトウェアでのパラレル・フラッシュ・ローダの使用

AN386-5.0

FPGA の集積度が増加される場合、より大きいコンフィギュレーション・ストレージ

の必要性も高まっています。システムにコモン・フラッシュ・インタフェース（CFI）が内蔵されている場合は、そのシステムを FPGA コンフィギュレーション・ストレー

ジにも利用できます。MAX® II デバイスのパラレル・フラッシュ・ローダ（PFL）機

能は、JTAG インタフェースを介して CFI フラッシュ・メモリ・デバイスをプログラ

ムする効率的な方法、および Altera® FPGA に対するフラッシュ・メモリ・デバイスか

らのコンフィギュレーションを制御するロジックを提供します。

図 1 に、MAX II デバイスの PFL 機能を示します。

MAX II PFLMAX II PFL は、以下の機能を備えています。

■ MAX II JTAG インタフェースを介して CFI フラッシュ・デバイスのプログラミング。

■ ACEX® 1K、APEX™ 20K(APEX 20K、APEX 20KC、および APEX 20KE を含む )、

APEX II、Arria® シリーズ、Cyclone® シリーズ、FLEX® 10K(FLEX 10KE および

FLEX 10KA)、Mercury™、および Stratix® シリーズの FPGA デバイスの CFI フラッシュ

からのアルテラ FPGA コンフィギュレーションの制御

CFI フラッシュのプログラミング MAX II デバイスは、JTAG インタフェースおよび CFI フラッシュ・メモリのパラレル・

アドレスまたはデータ・インタフェース間のブリッジとして動作します。アルテラ

のコンフィギュレーション・デバイスは、JTAG インタフェースを介し、プログラミ

ングをサポートすることにより、イン・システムのプログラミングとアップデート

することができます。ただし、標準のフラッシュ・メモリ・デバイスは JTAG インタ

フェースおよび JTAG インタフェースを介す直接のプログラミングをサポートしてい

図 1. MAX II の PFL 機能

図 1の注 : (1) サポートされる CFI フラッシュ・デバイスについて詳しくは、4 ページの表 1を参照してください。(2) ファスト・パッシブ・パラレル（FPP）およびパッシブ・パラレル（PS）コンフィギュレーション手

法で、コンフィギュレーション・データがターゲット・デバイスにロードされます。FPP コンフィギュレーション手法に応じて、クロック・サイクルごとに 8 つのデータ・ビットをロードすることができますが、PS コンフィギュレーション手法の場合は 1ビットだけです。FPP および PSコンフィギュレーション手法について詳しくは、Configuration Handbook を参照してください。

CFI FlashMemory

AlteraFPGA

CommonFlashInterface

Passive Serial orFast-Passive Parallel

InterfaceQuartus IISoftware

using JTAG

(2)

(1)

MAX II CPLD

PFL

Quartus II ソフトウェアでのパラレル・フラッシュ・ローダの使

http://www.altera.com/literature/hb/cfg/config_handbook.pdf

2 MAX II PFL

ません。MAX II デバイスでの JTAG インタフェースを使用してフラッシュ・メモリ

を間接的にプログラムすることができます。特別のテストされていないの JTAG モー

ドのとき、MAX II JTAG ブロックはロジック・アレイに直接に接続されます。この

モードは、MAX II のバウンダリ・スキャン・セルではなくロジック・アレイを介し

て、JTAG チェインを伝達します。PFL 機能は、Quartus II ソフトウェアで提供された

JTAG ストリームを変換して、MAX II I/O ピンに接続された CFI フラッシュ・メモリ・デ

バイスをプログラムするための JTAG インタフェース・ロジックを提供します。

図 2 に、MAX II デバイスが JTAG インタフェースを介してフラッシュ・メモリをプロ

グラムするブリッジとして機能することを示します。

CFI フラッシュからアルテラ FPGAコンフィギュレーションの制御MAX II デバイスはアルテラ FPGA コンフィギュレーションを制御します。専用アルテ

ラのコンフィギュレーション・デバイスとは異なり、フラッシュ・メモリ・デバイ

スは、コンフィギュレーション・データのみを格納して、FPGA コンフィギュレー

ション・プロセスを制御するビルトイン・ロジックが含まれていません。MAX II デバイスの PFL メガファンクション・ロジックは、コンフィギュレーション・プロセ

ス、フラッシュ・メモリからのデータの読み込み、およびアルテラ FPGA コンフィ

ギュレーションの起動時を判定します。

図 3 に、MAX II デバイスが FPGA のコンフィギュレーション・ントローラとして機能

することを示します。

図 2. JTAG インタフェースを使用したフラッシュ・メモリのプログラミング

MAX II CPLD

CFI FlashMemory

AlteraFPGAConfiguration Data


PFLQuartus IISoftware

using JTAG

Altera FPGA Not Usedfor Flash Programming

図 3. フラッシュ・メモリ・データが備えた FPGA コンフィギュレーション

MAX II CPLD

CFI FlashMemory

AlteraFPGA


PFL

Passive Serial orFast-Passive Parallel

Interface

Quartus II ソフトウェアでのパラレル・フラッシュ・ローダの使用 2009 年 12 月 Altera Corporation

Quartus II ソフトウェア・サポート 3

PFL メガファンクションは、フラッシュ・デバイスをプログラムする機能、または

FPGA をコンフィギュレーションする機能、あるいはその両方の機能を柔軟に提供し

ます。この機能を個別に実行することによって、より少ないロジック・エレメント

が使用されるという利点があります。フラッシュ・データを頻繁に変更しない場合、

または MAX II デバイスへの JTAG/ISP アクセスがある場合には、このオプションを使

用してください。

PFL 機能を作成するには、以下のステップを実行します。

1. Flash Programming Only モードを選択することで、 PFL メガファンクションのイン

スタンスを作成します。

2. ピンを適切に割り当てます。

3. フラッシュ・デバイスのプログラマ・オブジェクト・ファイル (.pof) をコンパイ

ルおよび生成します。すべての未使用 I/O ピンがトライ・ステートされることを

確認します。

4. Configuration Control Only モードを選択することで、その他の PFL メガファンク

ションのインスタンスを作成します。

5. 製品デザインに、このコンフィギュレーション・コントローラをインスタンス化

します。

6. フラッシュ・デバイスをプログラムする必要がある場合には、フラッシュ・デバ

イスの .pof で MAX II デバイスをプログラムして、フラッシュ・メモリの内容を

アップデートします。

7. コンフィギュレーション・コントローラを含む製品デザインの .pof で MAX II デバ

イスのプログラムを再プログラムします。

アルテラ以外のデータでフラッシュをプログラムすることは個別機能の利点の一つ

です。例えば、フラッシュ・デバイスには、ASSP (Application-Specific Standard Product) の初期化ストレージが備えられています。PFL で初期化データのフラッシュ

をプログラムして、自身のデザイン・ソース・コードを作成することにより、MAX IIロジックでリードおよび初期化コントロールを実装できます。

1 すべての未使用ピンは、デフォルトでグランドに設定されます。フラッシュ・プロ

グラミングの時に FPGA のコンフィギュレーションのデータを保つすることは必要が

ある場合は、フラッシュ・プログラミングのデザイン・ファイルに、MAX II のデバ

イス・インタフェースと接続されている FPGA のコモン・コンフィギュレーション・

ピンをトライステートにすることが必要です。

1 CPLD プログラミングのときに、MAX II デバイスは、すべての I/O ピンをトライ・ス

テートします。ただし、フラッシュのプログラミング及び FPGA のコンフィギュレー

ションの時に、MAX II デバイスが正常に動作して、そして I/O ピンはトライステート

していません。

Quartus II ソフトウェア・サポートQuartus II ソフトウェアは、プログラミング・ブリッジとコンフィギュレーションの

PFL メガファンクション・ロジックを生成します。オブジェクト・ファイル (.sof) と

16 進ファイル (.hex) を Quartus II ソフトウェアに入力すると、フラッシュ・メモリのプ

ログラミング・ファイルが作成されます。

2009 年 12 月 Altera Corporation Quartus II ソフトウェアでのパラレル・フラッシュ・ローダの使用

4 Quartus II ソフトウェア・サポート

表 1 に、PFL メガファンクションでサポートされるフラッシュ・メモリ、データ幅、

コンフィギュレーション・モードおよびファイル・フォーマットのタイプを示しま

す。

表 1. Quartus II ソフトウェアでの PFL 機能でサポートされるフラッシュ・メモリ、データ幅、コンフィギュレーション・モードおよびファイル・フォーマット ( その１ )

サポートされるフラッシュ・メモリ (1)データ幅コンフィギュレーショ

ン・モード (3)ファイル・フォーマット (4)メーカデバイス名 (1),

(2)集積度

(Mビット )Numonyx 28F800C3 8 16 ビット PS および FPP POF、JEDEC STAPL

フォーマット (Jam)、および Jam STAPL バイト・コード (JBC)

28F160C3 1628F320C3 3228F640C3 6428F320J3 32 8/16 ビット28F640J3 6428F128J3 12828F640P30 64 16 ビット28F128P30 12828F256P30 25628F512P30 51228F640P33 6428F128P33 12828F256P33 25628F512P33 51228F256M29EW 256JS29F256J3M29W256GM29W640F 64M28W160CT 16 8/16 ビット M28W160CBM29W160FTM29W160FBM29W320E 32M29W320FTM29W320FBM29W640G 64 M29W128G 128M58BW32FB 32 16/32 ビット

Spansion S29GL128N 128 8/16 ビットS29GL256N 256S29GL512N 512



PFL のロジック・エレメント (LE) 使用は、PFL と Quartus II ソフトウェア設定にによっ

て異なります。正確な LE の使用率を取得する唯一の方法は、Quartus II ソフトウェア

で正確な設定で PFL デザインをコンパイルすることです。

フラッシュ .pofでのページの実装PFL は、CFI フラッシュ・メモリ・ブロックにコンフィギュレーション・データを異な

るページに大 8 ページまで格納します。複数の FPGA（例えば、複数の .sof ファイ

ルが 1 ページに保管されている場合）が含まれている単一の FPGA チェーンをコン

フィギュアするために、1 ページを使用します。

許容される総ページ数と各ページのサイズはフラッシュの容量に依存します。これ

らのページで、異なる FPGA チェインのデザイン、または同じ FPGA チェインの異な

るデザインを異なるページに格納できます。

Spansion S29AL016D 16 8/16 ビット PS および FPP POF, JEDEC STAPL フォーマット

(Jam)、および Jam STAPL バイト・コード (JBC)

S29AL032D 32S29AL016M 16S29JL032H 32S29JL064H 64S29AL016J 16S29GL64N 65S29GL128P 128S29GL256P 256S29GL512P 512S29GL01GP 1024

Eon Silicon Solution

EN29LV160B 16 16 ビットEN29LV320B 32

Macronix MX29LV160D 16 16 ビットMX29LV320D 32MX29LV640D 64MX29LV640E 64MX29GL128E 128MX29GL256E 256

表 1の注 :(1) Spansion の S29GL-N フラッシュ・デバイス・ファミリは製造中止されました。アルテラは、このフラッシュを使用することを推奨しません。代替の推奨について詳しくは、Spansion の (www.spansion.com) ウェブサイトを参照してください。

(2) PFL は、フラッシュ・デバイスのトップ及びボトムのブート・ブロックをサポートします。(3) これは、PFL を介するMAX II デバイスによるアルテラの FPGAコンフィギュレーションです。データ圧縮付きのコンフィギュレーションがサポートされます。また、Stratix II と Stratix III デバイス・ファミリのコンフィギュレーションはデータ暗号化をサポートします。

(4) これは、MAX II デバイスおよびフラッシュ・メモリ・デバイスをプログラムするためのサポートされるファイル・フォーマットです。PFL はロウ・バイナリ・ファイル (.rbf) フォーマットをサポートしません。

表 1. Quartus II ソフトウェアでの PFL 機能でサポートされるフラッシュ・メモリ、データ幅、コンフィギュレーション・モードおよびファイル・フォーマット ( その２ )

サポートされるフラッシュ・メモリ (1)データ幅コンフィギュレーショ

ン・モード (3)ファイル・フォーマット (4)メーカデバイス名 (1),

(2)集積度

(Mビット )


www.intel.com

http://www.spansion.com/

6 Quartus II ソフトウェア・サポート

.sof を .pof に変換するとき、以下のアドレス・モードは、ページ・アドレスを決定す

るために利用可能です。

■ ブロック・モード - ページの開始と終了アドレスを指定できます。

■ スタート・モード - 開始アドレスしか指定できません。各ページの開始アドレス

は 8-K バイトの境界に位置しています。( それは、初の有効な開始アドレスが

0×000000 の場合に、次の有効な開始アドレスは 0×2000 の増分であることを意味す

る )。

■ 自動モード - Quartus II ソフトウェアは自動的にページの開始アドレスを決定でき

ます。Quartus II ソフトウェアは 128-K バイト境界にページを配置します。例え

ば、初の有効な開始アドレスが 0×000000 であれば、次の有効な開始アドレス

は 0×20000 の増分です。

オプション・ビット・セクタは各ページの開始アドレスを格納します。Page-Validビットは、各ページが正常にプログラムされるかどうかを示します。正常にページ

をプログラムした後に、Page-Valid ビットをプログラムしてください。未使用のアド

レスの位置に、必ずフラッシュ・メモリでオプション・ビットを格納してください。

オプション・ビット・セクタの開始アドレスは、8-K バイトの境界に位置していま

す。.sof を .pof に変換するとき、そして PFL メガファンクションを作成するとき、

オプション・ビット・セクタの開始アドレスを指定しなければなりません。このプ

ロセスについて詳しくは、ページの 27「QuartusII ソフトウェア内の PFL メガファ

ンクションのインスタンス化」およびページの 34「フラッシュ・デバイスの .sof

を .pof に変換」を参照してください。

図 4 には、 CFI フラッシュ・メモリ内のページ・モードおよびオプション・ビットに

よる実装を示します。

図 4. フラッシュ・メモリのページ・モードおよびオプション・ビットによる実装

図 4の注 :(1) 異なる容量があるデバイスのアドレス範囲について詳しくは、表 2を参照してください。(2) オプション・ビット・セクタのバイト・アドレス・ロケーションをを指定する必要があります。

Option Bits

Configuration Data (Page 2)



Page 2 Address + Page-ValidPage 1 Address + Page-ValidPage 0 Address + Page-Valid

End Address

0x000000

8 Bits

(2)

(1)

32 Bits



ページ開始アドレスのビット 0 ～ 11 は、すべてゼロに設定され、オプション・ビッ

トとして格納されません。

図 5 に、各ページの開始アドレスおよび Page-Valid ビットがオプション・ビット・セ

クタに格納される方法を示します。

表 2 には、異なる集積度の CFI デバイスのバイト・アドレス範囲を示します。

図 5. ページの開始アドレス、終了アドレスおよび Page-Valid ビットがオプション・ビットとして格納

図 5の注 :(1) フラッシュ・バイト・アドレッシング・モード用

表 2. バイト・アドレス範囲

CFI デバイス (M ビット ) アドレス範囲

8 0x0000000 ‒ 0x00FFFFF16 0x0000000 ‒ 0x01FFFFF32 0x0000000 ‒ 0x03FFFFF64 0x0000000 ‒ 0x07FFFFF128 0x0000000 ‒ 0x0FFFFFF256 0x0000000 ‒ 0x1FFFFFF512 0x0000000 ‒ 0x3FFFFFF1024 0x0000000 ‒ 0x7FFFFFF

Page Start Address [19:13] Page-Valid

Bit 7...Bit 1 Bit 0

Page Start Address [27:20]

Bit 7...Bit 0

0x002000

0x002001

Page End Address [19:13]

Bit 7...Bit 1

0x002002

Page End Address [27:20]

Bit 7...Bit 0

0x002003

(1)


8 PFL の入力および出力信号

PFL の入力および出力信号この項では、PFL メガファンクションの入力および出力信号を説明します。

図 6 に、PFL メガファンクションのシンボルがフラッシュ・プログラミングおよび

FPGA コンフィグレーションの両方をサポートするのを示します。

表 3 に、PFL 信号の機能をリストし、コンフィギュレーション・ピンに必要である外

部のプルアップ抵抗を指定します。

f 特定のアルテラ FPGA ファミリのピンのコンフィギュレーションについて詳しくは、

Configuration Handbook を参照してください。

図 6. PFL メガファンクションのシンボル



PFL の入力および出力信号 9

表 3. PFL 信号 ( 注 1) ( その１ )

ピン説明ウィーク・プルアップ機能

pfl_nreset

入力 PFL に対する非同期リセット。FPGA のコンフィギュレーションをイネーブルするために High にプルアップしてください。それ以外の場合は、PFL を使用しないとき、FPGA のコンフィギュレーションを防ぐには、いつも Low にプルダウンしてください。このピンは、フラッシュ･プログラミングには影響を与えません。

pfl_flash_access_granted

入力システムレベルを同期させるために、使用されます。このピンは、フラッシュへのアクセスを制御するプロセッサまたは任意のアービタでドライブされます。PFL をフラッシュ・マスターとして動作させる場合は、このアクティブ High ピンを永久に High に接続してください。 pfl_flash_access_granted ピンをLow にプルダウンすることにより、JTAGインタフェースがフラッシュおよびFPGAのコンフィギュレーションにアクセスすることを防ぎます。

pfl_clk (2)

入力デバイスのユーザー入力クロック。周波数は、メガファンクションで指定された周波数に一致する必要があり、コンフィギュレーション中に、特定の FPGA で指定された大の DCLK周波数より高いことはできません。 (1)

fpga_pgm[2..0] (2)入力コンフィギュレーションに使用するペー

ジを決定します。

fpga_conf_done (2)

入力 10-kΩ のプルアップ抵

抗

FPGA の CONF_DONEピンに接続します。コンフィギュレーションが成功した場合、FPGA は High を出力します。

fpga_nstatus (2)

入力 10-kΩ のプルアップ抵

抗

FPGA の nSTATUSピンに接続します。コンフィギュレーション中にエラーが発生した場合は、FPGA はこのピンを Low にプルダウンします。

pfl_nreconfigure (2)

入力 FPGAの再コンフィギュレーションを開始します。このピンは High または Low 入力を選択するために、使用できるスイッチに接続されます。Low 入力は FPGA の再コンフィギュレーションを開始します。

flash_rdy

入力バースト・モードに使用されます。フラッシュ・メモリの Wait 出力ピンと接続します。この信号を使用して、フラッシュからのデータの読み込みが有効であることを示すことができます。接続されていないとき、High にプルアップしてください。



pfl_flash_access_request

出力システム・レベルの同期化に使用されます。必要な場合、このピンはプロセッサまたはアービタに接続されます。 JTAG インタフェースがフラッシュにアクセスするか、または PFL が FPGA をコンフィギュレーションするとき、PFL はこのピンを High にドライブします。この出力ピンは、flash_noeおよび flash_nweピンと連携して動作します。

flash_addr[x..0] (5)

出力メモリ・アドレスの入力アドレス。 MSBは flash_dataバスの幅と同様にフラッシュ・デバイスの容量によって異なります。

flash_data[x..0] (5)

入力または出力( 双方向ピン )

パラレルでフラッシュメモリの 8 ビットまたは 16 ビットのデータの送受信のデータバス。(3)

flash_nce [x..0]

出力フラッシュ・デバイスの nCEピンに接続します。Low 信号はフラッシュ・メモリをイネーブルします。複数のフラッシュ・デバイスを対応させるには、このピンを使用します。flash_nceピンは使用する各フラッシュデバイスの nCEピンと接続されます。

flash_nwe

出力フラッシュ・デバイスの nWEピンに接続します。Low 信号は、フラッシュ・デバイスへのライト動作をイネーブルします。

flash_noe

出力フラッシュ・デバイスの nOEピンに接続します。Low 信号はリード動作中にフラッシュ・デバイスの出力をイネーブルします。

flash_clk (4)

出力バースト・モードに使用されます。フラッシュ・デバイスの CLK入力ピンに接続します。 CLKのアクティブ・エッジはフラッシュ・デバイスの内部のアドレス・カウンタを増分します。

flash_nadv (4)

出力バースト・モードに使用されます。フラッシュ・デバイスのアドレスの有効な入力ピンに接続します。開始アドレスをラッチさせるには、この信号を使用します。

flash_nreset

出力フラッシュ・デバイスのリセット・ピンに接続します。Low 信号はフラッシュ・デバイスをリセットします。

表 3. PFL 信号 ( 注 1) ( その２ )



PFL の入力および出力信号 11

1 アルテラは、PFL が不定の状態になることを防止するため、Safe State Machine の設定

をイネーブルにしておくことを推奨しています。Assignments メニューからの

Settings ダイアログ・ボックスで、Analysis & Synthesis Settings ページの More Settings を

クリックして、このオプションを設定できます。

図 7 に、PFL ソリューションの MAX II デバイス、CFI フラッシュ・メモリ、アルテラ

FPGA、およびコントローラまたはプロセッサ間のコンフィギュレーション・インタ

フェース接続を示しています。Nios® II プロセッサはコントローラまたはプロセッサ

として機能します。Nios II プロセッサはアルテラ FPGA に実装されます。

MAX II CPLD と Nios II プロセッサは、個別に CFI フラッシュをプログラムできます。

MAX II CPLD と Nios II プロセッサの flash_access_grantedと

flash_access_requestピンは一緒に接続されることによって、両方のプロセッ

サが同時に CFI フラッシュにアクセスすることが防げられます。

f FPGA コンフィギュレーションについて詳しくは、 Configuration Handbook を参照し

てください。

fpga_data[x..0] (2)

出力コンフィギュレーション中のフラッシュから FPGA デバイスへのデータ出力。 PSモードは、fpga_data[0]の 1 ビットバスのデータラインです。そして、FPPモードでは、fpga_data[7..0]の 8ビットのデータラインです。

fpga_dclk (2)出力 FPGA の DCLKピンに接続します。コン

フィギュレーション中の FPGA デバイスへのクロック入力データ・ピンです。

fpga_nconfig (2)

Open Drain出力

10-kΩ のプルアップ抵

抗

FPGA の nCONFIGピンに接続します。Lowパルスにすると、FPGA がリセット状態になり、コンフィギュレーションが開始されます。(3)

表 3の注 : (1) 最大の FPGA コンフィギュレーション DCLK周波数について詳しくは、 Configuration Handbook を参照してください。(2) PFL メガファンクションのフラッシュ・プログラミング・オプションでは、これらのピンは存在しません。(3) アルテラは、PFL ピンとMAX II の I/O ピンの間にロジックを挿入することを推奨していません（特に flash_dataおよび

fpga_nconfigピンの上に）。(4) flash_clk、flash_rdy、および flash_nadvピンは、バースト・モードにのみ使用します。バースト・モードを使用しない場合、フラッシュ・デバイスからこれらのピンをMAX II デバイスに接続しないよいにします。

(5) PFL がフラッシュ・デバイスにアクセスしていないとき、PFL MegaWizard™ Plug In Manager トライ・ステートのオプションを選択しないと、flash_addrと flash_dataピンの出力は未使用のピンの設定に依存します。

表 3. PFL 信号 ( 注 1) ( その３ )






図 8 に、マルチ・デバイス・コンフィギュレーションの接続を示します。

図 7. コントローラと PFL の使用でのシングル・デバイスのコンフィギュレーション

図 7の注 :(1) デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続しなければなりません。VCC は、デバイスの I/O の VIH 仕様を

満たすために十分に高くなければなりません。例えば、Stratix II VIH 仕様は 1.7 ～ 3.3 V の範囲の場合に、VIH 仕様を満たすために、プルアップ抵抗のVCC への電源供給が 1.7 ～ 3.3 V 以内でなければなりません。

(2) PS コンフィギュレーション・モードで、これは 1ビットのデータ・ラインです。そして、FPP コンフィギュレーション・モードでは、これは 8 ビットのデータ・バスです。

(3) VCC と GND さえではなく、NCピン ( 接続されていないピン ) に何も接続しないでください。(4) コンフィギュレーションされている FPGAを除いて、Nios II プロセッサはいかなる他のアルテラ FPGA でも実装されます。

pfl_nresetpfl_flash_access_granted

flash_addrflash_dataflash_nweflash_nceflash_noe

fpga_conf_donefpga_nstatusfpga_nconfig

fpga_datafpga_dclk

CONF_DONEnSTATUSnCONFIGDATADCLKnCE nCEO

nRPnWP

ADDRDATAnWEnCEnOE

WP#/ACCBYTE#

VCC

10k

VCC

Altera FPGAMAX II CPLDCFI Flash 10k

VCC

10kVCC VCC

(1)(1)(1)

(2)

Nios II Processor Interface

(3)

(4)

flash_access_grantedext_ram_bus_addrext_ram_bus_datawrite_n_to_ext_flashchip_n_to_ext_flashoutput_n_to_ext_flashWP#/ACCBYTE#

flash_access_request


NC

図 8. マルチ・デバイス・コンフィギュレーションの接続

図 8の注 :(1) デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続しなければなりません。VCC は、デバイスの I/O の VIH 仕様

を満たすために十分に高くなければなりません。例えば、Stratix II VIH 仕様は 1.7 ～ 3.3 V の範囲の場合に、VIH 仕様を満たすために、プルアップ抵抗の VCC への電源供給が 1.7 ～ 3.3 V 以内でなければなりません。

(2) PS コンフィギュレーション・モードで、これは 1ビットのデータ・ラインです。PS コンフィギュレーション・モードで、これは 1 ビットのデータ・ラインです。

pfl_nreset


flash_addrflash_dataflash_nweflash_nceflash_noe

fpga_conf_donefpga_nstatusfpga_nconfig

fpga_datafpga_dclk

CONF_DONEnSTATUSnCONFIGDATADCLKnCE nCEO

nRPnWP

ADDRDATAnWEnCEnOE

VCC

10k

VCC

Altera FPGA 1MAX II CPLDCFI Flash 10k

VCC

10kVCC VCC

(1)(1)(1)

(2)

CONF_DONEnSTATUSnCONFIGDATADCLKnCE nCEO NC

Altera FPGA 2


PFL デザイン例 13

PFL デザイン例PFL メガファンクションは、フラッシュ・プログラミングおよび複数の FPGA コンフィ

ギュレーションをサポートする同時に、別のプロセッサをフラッシュ・デバイスに

アクセスすることができます。例えば、PFL メガファンクションでフラッシュをプ

ログラムして、Nios II プロセッサで FPGA をコンフィギュレーションすることができ

ます。コンフィギュレーションされた Nios II プロセッサは同じフラッシュ・デバイ

スに格納された非コンフィギュレーション・データを使用します。

このデザインの例は、システムで複数のプロセッサでフラッシュ・デバイスをプロ

グラムする方法を示します。フラッシュ・デバイスをプログラムするには、プロ

セッサおよび PFL メガファンクションを使用できます。この例で使用されるプロ

セッサは Nios II プロセッサです (Nios II プロセッサの代わりに他のプロセッサかマイ

クロコントローラも使用可能 )。Nios II プロセッサは、アルテラ FPGA で実装される

汎用 RISC プロセッサ・コアです。Nios II プロセッサは、シングル・チップ上に CPUとペリフェラルおよびメモリを組み合わせて搭載したマイクロ・コントローラまた

はコンピュータ・オンチップに相当します。Nios II フラッシュ・プログラマは、

Nios II 開発ツールの一部であり、フラッシュ・デバイスをプログラミングする手軽な

手段です。

この項では、MAX II デバイスの PFL メガファンクションとアルテラ FPGA の Nios II プロセッサ間のフラッシュ・プログラミング・インタフェースの実装を説明します。

このデザイン例は、以下の 4 つのセクションで構成されています。

■ ページの 14「PFL メガファンクション」

■ ページの 14「Nios II プロセッサ」

■ ページの 16「フラッシュ・デバイス」

■ ページの 16「pfl_flash_access_requestおよびpfl_flash_access_grantedピン」

図 9 に、4 つのセクション間の関係を示します。 PFL メガファンクションおよび

Nios II プロセッサは Quartus II ソフトウェアで個別に生成されます。以下の項で説明さ

れるように、初に、PFL メガファンクションまたは Nios II システムのいずれかを

作成します。

図 9. デザイン例での 4 つのセクション間の関係

MAX II CPLD

CFI FlashMemory

Altera FPGA with

Nios II Processor

Common FlashInterface

PFL




14 PFL デザイン例

PFL メガファンクションPFL メガファンクションを作成するには、ページの 27「QuartusII ソフトウェア内の

PFL メガファンクションのインスタンス化」を参照してください。PFL MegaWizard Plug-in Manager が使用されていないときは、PFL メガファンクションがドライブされ

ないように、Tri-state all flash bus pin のオプションがオンになっていることを確実にし

てください。

1 Quartus II ソフトウェア v6.0 およびそれ以前のバージョンを使用する場合は、トライ・

ステート・バッファで PFL メガファンクションからすべての出力を手動でトライ・

ステートする必要があります。

Nios II プロセッサQuartus II SOPC Builder で、Nios II システムを作成できます。SOPC Builder の Nios II シス

テムを生成するには、以下のステップに従います。

1. Tools メニューの SOPC Builder を選択します。

2. SOPC Builder の Nios II システムに必要なコンポーネントを指定します。

1 表 4 には、このデザイン例のコンポーネント設定を記載します。

3. Nios II システムを生成します。

4. Edit メニューの Insert Symbol を選択することにより、ブロック図に作成された

Nios II システムを入力します。

5. ライブラリのウィンドウで、Nios II システムを選択します。

6. 図 10 で示される flash_test モジュールは、デザイン例に内蔵された Nios II システムです。

7. Nios II システムへのピン・アサインメントおよび接続が完了したとき、デザイン

をコンパイルして、アルテラ FPGA をコンフィギュレーションします。Nios II システムからのアドレス、データ・リード、選択、およびライトの動作は、それぞ

れフラッシュ・デバイスのアドレス、データ、出力イネーブル、チップ・イネー

ブル、およびライト・イネーブルに接続されます。

表 4 に、PFL のデザイン例のコンポーネント設定を記載します。

表 4. PFL のデザイン例のコンポーネント設定 ( 注 1)

コンポーネント設定Nios II プロセッサデバッグ・モジュール・レベル 1

Avalon-MM トライ・ステート・ブリッジ

登録済

CFI フラッシュ・メモリ

AM29LV128MH



f SOPC Builderのコンポーネント設定について詳しくは、「Quartus IIハンドブックVolume 4」の「SOPC Builder Components」の章を参照してください。

図 10 には、Nios II プロセッサのデザイン例を示します。

Nios II プロセッサを作成した後、Nios II フラッシュ・プログラマを実行することがで

きます。フラッシュ・プログラマでは、2 つのモードがあります。

■ 統合開発環境 (IDE) モード

■ コマンド・ライン・モード

Nios II IDE モードは、フラッシュ・プログラマ機能に使いやすいインタフェースを提

供します。コマンド・ライン・モードは上級ユーザー向けです。コマンド・ライン・

モードでは、フラッシュ・プログラマ機能を完全に制御できます。

f IDE およびコマン・ドライン・モードについて詳しくは、 Nios II Flash Programmer User Guide を参照してください。

JTAG UARTデフォルト設定（JTAG インタフェースで Nios II プロセッサをアルテラ FPGA にコンフィギュレーションするには、このコンポーネントが必要）

表 4の注 :(1) これらのコンポーネントは、フラッシュ・プログラミングに必要である最小のコンポーネントです。Nios II システムに必要な追加コンポーネントを追加することができます。

表 4. PFL のデザイン例のコンポーネント設定 ( 注 1)

コンポーネント設定

図 10. Nios II プロセッサのデザイン例

Nios II System

VHDL Component for reset_acc


http://www.altera.com/literature/ug/ug_nios2_flash_programmer.pdf


16 PFL デザイン例

ボードをパワーアップするときに、Nios II プロセッサでアルテラ FPGA をコンフィ

ギュレーションする必要があります。ボードのパワーアップのときに Nios II プロ

セッサでアルテラ FPGA をコンフィギュレーションするには、フラッシュ・デバイス

に Nios II プロセッサ・イメージを保存して、PFL メガファンクションを使用できま

す。プログラムする同じフラッシュ・デバイスに Nios II プロセッサ・イメージを保

存する場合に、他のユーザー・データでフラッシュ・デバイスをプログラムすると

き、Nios II イメージを上書きしないことを確実してください。別の選択肢は、Nios IIイメージを格納すること、例えば、プログラマブル EPC および消去可能なプログラ

マブル・コンフィギュレーション・シリーズ (EPCS) です。

f IDE およびコマン・ドライン・モードについて詳しくは、 Nios II Processor Reference Handbook を参照してください。

フラッシュ・デバイスバイト・イネーブル・ピンが Low にプルダウンされると、フラッシュ・デバイスが

×8 データ幅モードであります。バイト・イネーブル・ピンが High にプルアップされ

ると、フラッシュ・デバイスが ×16 データ幅モードであります。PFL メガファンク

ションおよび Nios II プロセッサ・データ・ピンは、選択したデータ幅のモードに

よって割り当てられます。

リード、またはライト・アクセス時間はフラッシュ・デバイス・タイプによって決

まります。PFL メガファンクションでは、ライト・アクセス時間は PFL メガファンク

ションにエンコードされます。ライト・アクセス時間を指定する必要はありません

が、PFL MegaWizard Plug-In Manager でリード・アクセス時間を指定することが必要で

す。Nios II システムに関して、Custom Flash オプションを選択すると、リード、また

はライト・アクセス時間を指定しなければなりません。

f リード、またはライト・アクセス時間について詳しくは、「Nios II フラッシュ・プログラマのユーザー・ガイド」を参照してください。

1 PFL メガファンクションおよび Nios II システムは、データ・バスが単一方向のデータ

のみを許容するため、選択性の Read-During-Write 動作を実行できません。同時双方

向のデータ・フローはサポートされません。

pfl_flash_access_request および pfl_flash_access_granted ピンNios II プロセッサおよび PFL メガファンクションはフラッシュ・デバイスへの同じバ

ス・ラインを共有します。データ競合を防ぐために、フラッシュ・デバイスを同時

にアクセスとプログラムしてはいけません。フラッシュ・デバイスに 1 台のプロ

セッサのみがアクセスしていることを確保するには、PFL メガファンクションでの

pfl_flash_access_requestおよびpfl_flash_access_grantedピンを使用す

ることにより、1 台のプロセッサがフラッシュ・デバイスにアクセスしている間に、

もう 1 台のプロセッサのフラッシュ・デバイスに接続するすべての出力ピンをトラ

イ・ステートにする必要があります。

9 ページの表 3 に説明されたとおり :

■ pfl_flash_access_request ピン — アクセスがフラッシュ・デバイスに必要

な場合には、PFL メガファンクションはこのピンを High にドライブします。

■ pfl_flash_access_grantedピン— このピンにHigh入力信号を受け取る場合に

は、PFL メガファンクションはフラッシュ・デバイスに接続します。


http://www.altera.com/literature/hb/nios2/n2cpu_nii5v1.pdf


http://www.altera.com/literature/ug/ug_nios2_flash_programmer.pdf?GSA_pos=1&WT.oss_r=1&WT.oss=Nios II Flash Programmer user guide






表 5 には、両方のプロセッサが同時にフラッシュ・デバイスにアクセスしないこと

を確保するための pfl_flash_access_request および

pfl_flash_access_granted ピンの使用方法を記載します。

このデザイン例では、pfl_flash_access_requestピンが High になる場合、

reset_acc VHDLコードを使用して、Nios IIプロセッサのreset_nピンをLowにプル

ダウンします。reset_nピンが Low になる場合、Nios II プロセッサがディセーブル

されて、Nios II プロセッサからのすべての出力ピンがトライ・ステートされます。

Nios II システムの pfl_flash_access_granted ピンに

pfl_flash_access_request 信号を配線するには、

pfl_flash_access_requestおよびpfl_flash_access_grantedピンの入出力

ピンを作成することが必要です。pfl_flash_access_grantedピンの上に高入力

信号を受信するとき、PFL メガファンクションはフラッシュ・デバイスにアクセスし

始めます。reset_acc VHDL コード・コンポーネントはデザイン例に接続されま

す。Nios II プロセッサへの reset_acc VHDL コード・コンポーネントの接続および

pfl_flash_access_requestとpfl_flash_access_grantedピンの接続に関す

る詳しい情報については、15 ページの図 10 を参照してください。

pfl_flash_access_granted ピンが低入力を受信するとき、PFL メガファンク

ションの Tri-state all flash bus pin when not in use オプションは PFL メガファンクション

をディセーブルします。このオプションは Quartus II ソフトウェア v6.0 以降にのみ利

用可能です。Quartus II ソフトウェア v6.0 およびそれ以前のバージョンを使用する場

合に、トライ・ステート・バッファで PFL メガファンクションからのすべての出力

を手動でトライ・ステートする必要があります。

表 5. Nios II および PFL メガファンクションのある pfl_flash_access_request およびpfl_flash_access_granted ピン

信号 Nios II プロセッサ PFL メガファンクション

pfl_flash_access_requestでの高出力信号

フラッシュ・デバイスにすべての出力ピンをトライ・ステートします。

pfl_flash_access_grantedピンが高入力を受信すると、すべての入出力ピンをフラッシュ・デバイスに接続します。

pfl_flash_access_requestでの低出力信号

フラッシュ・デバイスにすべてのピンを再接続します。

pfl_flash_access_grantedピンが低入力を受信すると、すべての入出力ピンをフラッシュ・デバイスにトライ・ステートします。


18 PFL およびフラッシュ・アドレスのマッピング

説明されるようにシステムをコンフィギュレーションした後に、

pfl_flash_access_requestおよび pfl_flash_access_grantedピンは、同時

にフラッシュ・デバイスを 1 つのプロセッサしかアクセスしないことを確保します (

図 11 を参照 )。

Nios II システム以外のプロセッサまたはコントローラの使用Nios II システムの代わりにプロセッサまたはコントローラを使用するには、PFL の

pfl_flash_access_grantedおよび pfl_flash_access_requestピンが、ペー

ジの 16「pfl_flash_access_request および pfl_flash_access_granted ピン」で説

明されるようの同じ方法を使用して、プロセッサに接続されることを確保します。

また、プロセッサまたはコントローラでフラッシュ・デバイスのリードまたはライ

トのアクセス時間を指定する必要があります。PFL メガファンクションがフラッ

シュ・デバイスにアクセスしているとき、データ競合を防止するため

pfl_flash_access_request 信号が High になるときに、プロセッサからの出力ピ

ンをトライ・ステートします。

PFL およびフラッシュ・アドレスのマッピング図 12 ～図 15 に、PFL およびフラッシュ・デバイスとのアドレス接続を示します。ア

ドレス接続は、フラッシュ・ベンダーおよびデータ・バス幅によって異なります。

図 11. フラッシュ・デバイスをアクセスするNios II プロセッサおよび PFL メガファンクション

Nios II processor connectsto the flash device

The PFL megafunction pulls the pfl_flash_access_request pin highto request access to the flash device.

PFL megafunction requestsaccess to flash device

Nios II processor receives the PFL megafunction

PFL megafunction accessesthe flash device

PFL megafunction releasesthe flash device

By default, the Nios II processor is connected to the flash device. All PFL megafunction output pins are tri-stated.

The Nios II processor tri-states all output pins to the flash device and routesthe output of pfl_flash_access_request to pfl_flash_access _granted.

The PFL megafunction accesses the flash device after receivinga high input at the pfl_flash_access_granted input pin.The pfl_flash_access_request pin stays high as long asthe PFL is connected to the flash device.

The PFL megafunction pulls the pfl_flash_access_request output pin lowafter accessing the flash device.


PFL およびフラッシュ・アドレスのマッピング 19

図 12. 8 ビット・モードの Numonyx J3 フラッシュ・メモリ ( 注 1)

図 12の注 :(1) PFL とフラッシュ・メモリとのアドレス接続は同じです。

図 13. 16 ビット・モードの Numonyx J3、P30、および P33 フラッシュ・メモリ (注 1)

図 13の注 :(1) PFL のフラッシュ・アドレスと比べると、Numonyx J3、P30、および P33 の 16 ビット・フラッシュ

のフラッシュ・メモリ・アドレスは、1 ビットにシフト・ダウンされます。例えば、フラッシュ・アドレス・ビットはビット 0 ではなく、ビット 1から始めます。

図 14. 8 ビット・モードの Spansion および Numonyx M28、M29 フラッシュ・メモリ ( 注 1)

図 14の注 :(1) Spansion の 8ビット・フラッシュのフラッシュ・メモリ・アドレスは、1ビットにシフト・アップ

されます。例えば、PFL のアドレス・ビット 0 はフラッシュ・メモリのデータ・ピン D15に接続されます。

232221---210

PFLaddress: 24 bits

232221---210

Flash Memoryaddress: 24 bits

222120---210

PFLaddress: 23 bits

232221---321


232221---210

PFLaddress: 24 bits

222120---10

D15



20 PFL コンフィギュレーション時間

PFL コンフィギュレーション時間この項では、PFL メガファンクションで FPGA をコンフィギュレーションする必要な

時間の見積もりの方程式を提供します。これらの方程式から得られた時間は、

Quartus II ソフトウェア v7.2 以降にしか利用できません。

表 6 には、PFL v7.2 に関する方程式を記載し、以下の表現を使用します。

■ Cflash は、フラッシュ・メモリから読み出す必要なクロック周期の数を表します。

■ Ccfg は、データをクロック・アウトする入力クロック・サイクル数を表します ( フ

ラッシュ・データ・バス幅かつ FPP か PS モードの選択に応じて、1 ～ 16 DCLKサイクルを生産する )。フラッシュから読み出しおよびコンフィギュレーション

のデータ・クロック・アウトのプロセスは、パラレルに実行されます。したがっ

て、Cflash および Ccfg の間では、より大きい数だけが重要です。

■ Fclk は入力クロック周波数を PFL に表します。

■ Taccess はフラッシュ・アクセス・タイムを表します。

■ Caccess はフラッシュからのデータが準備される前に、必要なクロック周期数を表

します。

■ Tpage_access は、Spansion フラッシュ・デバイスのページ・リード時間を表して、

ページ・モードにのみアクセスできます。 Tpage_access は PFL に 30 ns に設定されま

す。

■ N は、クロック・アウトされるためのバイト数を表します。この値は、特定の

FPGA の .rbf により得られます。.

図 15. 16 ビット・モードの Spansion および Numonyx M28、M29 フラッシュ・メモリ ( 注 1)

図 15:(1) PFL とフラッシュ・メモリとのアドレス接続は同じです。

222120---210

PFLaddress: 23 bits

222120---210



PFL コンフィギュレーション時間 21

2

cess

cess

cess

cess

表 6. PFL v7.2 用の方程式 ( その１ )

フラッシュ・アクセス・モード

データ・オプションのコンフィギュレーション

フラッシュ・データ幅

FPP モード PS モード

DCLK 比率 = 1 DCLK 比率 = 2 DCLK 比率 = 1 DCLK 比率 =

ノーマル・モード

ノーマル 8ビット Cflash = CaccessCcfg = 2Coverhead = 5*Caccess

Cflash = CaccessCcfg = 3Coverhead = 5*Caccess


Cflash = CaccessCcfg = 16Coverhead = 5*Cac

16 ビット Cflash = Caccess/2Ccfg = 1.5Coverhead = 3*Caccess

Cflash = Caccess/2Ccfg = 2.5Coverhead = 3*Caccess

Cflash = Caccess/2Ccfg = 8Coverhead = 3*Caccess

Cflash = Caccess/2Ccfg = 16Coverhead = 3*Cac

圧縮および /または暗号

化

8ビット Cflash = CaccessCcfg = 5Coverhead = 5*Caccess




16 ビット Cflash = Caccess/2Ccfg = 4.5Coverhead = 3*Caccess



Cflash = Caccess/2Ccfg = 16Coverhead = 3*Cac

バースト・モード

ノーマル 8ビット Cflash = 2Ccfg = 1Coverhead = 22*Caccess + 8

Cflash = 2Ccfg = 2Coverhead = 22*Caccess + 8



16 ビット Cflash = 1Ccfg = 1Coverhead = 20*Caccess + 8




圧縮および /または暗号

化

8ビット Cflash = 2Ccfg = 4Coverhead = 22*Caccess + 8




16 ビット Cflash = 1Ccfg = 4Coverhead = 20*Caccess + 8






cess

2

ccess

cess

2

ccess

)

)

2

ページ・モードのアクセス (1)

ノーマル 8ビットCflash = Caccess Ccfg = 2Coverhead = 5*Caccess




ノーマル 16 ビット Cflash = Caccess / 2 Ccfg = 1.5Coverhead = 3*Caccess

Cflash = Caccess / 2 Ccfg = 2.5Coverhead = 3*Caccess

Cflash = Caccess / 2 Ccfg = 8Coverhead = 3*Caccess

Cflash = Caccess /Ccfg = 16Coverhead = 3*Ca

圧縮 8 ビット Cflash = Caccess Ccfg = 5Coverhead = 5*Caccess

Cflash = Caccess Ccfg = 8Coverhead = 5*Caccess

Cflash = Caccess Ccfg = 8Coverhead = 5*Caccess

Cflash = Caccess Ccfg = 16Coverhead = 5*Cac

圧縮 16 ビット Cflash = Caccess / 2 Ccfg = 4.5Coverhead = 3*Caccess



Cflash = Caccess /Ccfg = 16Coverhead = 3*Ca

■ ノーマルおよびバースト・ボードには、

Caccess = Taccess*Fclk+1クロック・サイクルの合計 (Ｈigh にアサートされた nRESETからクロック・アウトされたデータのＮバイト= Coverhead + max(Cflash, Ccfg)*Nコンフィギュレーション時間の合計 = クロック・サイクルの合計 / PFL 入力クロック

■ ページ・モードには、

Caccess =[(Taccess*Fclk+1) + (Tpage_access*Fclk*15)]/16クロック・サイクルの合計 (Ｈigh にアサートされた nRESETからクロック・アウトされたデータのＮバイト= Coverhead + max (Cflash, Ccfg)*Nコンフィギュレーション時間の合計 = クロック・サイクルの合計 / PFL 入力クロック

表 6の注 :(1) Spansion ページ・モードのサポートは、QuartusII ソフトウェア v.8.0 以降にしか使用できません。

表 6. PFL v7.2 用の方程式 ( その２ )

フラッシュ・アクセス・モード

データ・オプションのコンフィギュレーション

フラッシュ・データ幅

FPP モード PS モード

DCLK 比率 = 1 DCLK 比率 = 2 DCLK 比率 = 1 DCLK 比率 =


PFL コンフィギュレーション時間 23

次は、ノーマル・モード、ページ・モードおよびバースト・モードのコンフィギュ

レーション時間の計算の例です。

■ ノーマル・モードのコンフィギュレーション時間の計算 :

EP2S15 の .rbf サイズ = 577KB = 590,848 バイト

コンフィギュレーション・モード = データ圧縮および暗号化なしの FPPフラッシュ・アクセス・モード = ノーマル・モード

フラッシュ・データ・バス幅 = 16 ビット

フラッシュ・アクセス時間 = 100 nsPFL 入力・クロック = 100 MHzDCLK 比率 = 2

次の式は、この計算に使用されます。

Caccess = Taccess*Fclk + 1ノーマル・モードの Cflash = Caccess / 2Ccfg = 2.5Coverhead = 3*Caccess

クロック・サイクルの合計 = Coverhead + max (Cflash, Ccfg)*Nコンフィギュレーション時間の合計 = クロック・サイクルの合計 / PFL 入力

クロック

式に値を入力します。

Caccess = (100 ns * 100 MHz) + 1 = 11Cflash = 11/2 = 5.5Ccfg = 2.5Coverhead = 3*11 = 33クロック・サイクルの合計 = 33 + 5.5 * 590848 = 3249697100 MHz でのコンフィギュレーション時間の合計 = 9453571 / 100 × 106 = 32.5 ms



■ ページ・モードのコンフィギュレーション時間の計算 :

EP2S15 の .rbf サイズ = 577 KB = 590,848 バイト

コンフィギュレーション・モード = データ圧縮および暗号化なしの FPP

フラッシュ・アクセス・モード = ページ・モード


フラッシュ・アクセス時間 = 100 nsPFL 入力クロック = 100 MHzDCLK 比率 = 2


Tpage_access = 30 nsCaccess = [(Taccess*Fclk+1) + (Tpage_access*Fclk*15)] / 16ページ・モードの Cflash = Caccess / 2Ccfg = 2.5Coverhead = 3*Caccess

クロック・サイクルの合計 = Coverhead + max (Cflash, Ccfg)*Nコンフィギュレーション時間の合計 = クロック・サイクルの合計 / PFL 入力

クロック


Caccess = [((100ns *100 MHz) + 1) + (30ns*100 MHz*15)] / 16 = 3.5ページ・モードの Cflash = 3.5 / 2 = 1.75 = 2Ccfg = 2.5Coverhead = 3*3.5 = 10.5クロック・サイクルの合計 = 10.5 + 2.5*590848 = 1477130.5100 MHz でのコンフィギュレーション時間の合計 = 1477130.5 / 100 × 106 = 14.77 ms


Quartus II ソフトウェアに PFLの使用 25

■ バスと・モードのコンフィギュレーション時間の計算 :

EP2S15 の .rbf サイズ = 577KB = 590,848 バイト

コンフィギュレーション・モード = データ圧縮および暗号化なしの FPPフラッシュ・アクセス・モード = バスと・モード


フラッシュ・アクセス時間 = 100 nsPFL 入力クロック = 100 MHzDCLK 比率 = 2


Caccess = Taccess*Fclk + 1Cflash for Burst Mode = 1Ccfg = 2Coverhead = 20*Caccess + 8クロック・サイクルの合計 = Coverhead + max (Cflash, Ccfg)*Nコンフィギュレーション時間の合計 = クロック・サイクルの合計 / PFL 入力

クロック


Caccess = (100ns *100 MHz) + 1 = 11Cflash = 1Ccfg = 2Coverhead = (20*11) + 8 = 228クロック・サイクルの合計 = 228 + 2*590848 = 1181924100 MHz でのコンフィギュレーション時間の合計 = 1181924 / 100 × 106 = 11.82 ms

Quartus II ソフトウェアに PFL の使用この項では、Quartus II ソフトウェアで提供された PFL の機能を使用するためのプロ

セスを説明します。そのプロセスは、次を含めます。

■ デザインにおける PFL メガファンクションのインスタンス化。

■ アルテラ FPGA のコンフィギュレーション・データを含む .sof をフラッシュ・デバ

イス向けに設計された .pof に変換するプロセス。

■ MAX II デバイスを介して Quartus II Programmer でフラッシュ・デバイスに .pof をプ

ログラムするプロセス。

1 すべての未使用ピンは、デフォルトでグランドに設定されます。アルテラは、すべ

ての未使用ピンをトライ・ステートに設定することを推奨します。そうしないと、

干渉を起こす可能性があります。

すべての未使用ピンをトライ・ステートに設定するには、以下のステップを実行し

ます。

1. Assignments メニューでは、Device をクリックします。次に、Device and Pin Options を選択します。

2. Unused Pins をクリックし、Reserve all unused pins のプルダウン・リストからの項

目を選択します ( 図 16 を参照 )。


26 Quartus II ソフトウェアに PFL の使用

図 17 では PFL を使用する方法を示します。 Quartus II ソフトウェアは、JTAG ピンの

シミュレーションまたは MAX II かフラッシュ・デバイスのプログラミング・プロセ

スをサポートしません。ただし、シミュレーションは、FPGA コンフィギュレーショ

ンに使用可能ですが、適切なフラッシュ・ベクトルおよび FPGA 応答が必須です。

flash_addrおよび flash_dataは、フラッシュ・ベクトルの例です。FPGA 応答の

例は、fpga_conf_doneおよび fpga_nstatusです。

図 16. すべての未使用ピンの予約



QuartusII ソフトウェア内の PFLメガファンクションのインスタンス化PFL メガファンクションのインスタンス化を生成するには、以下のステップを実行し

ます。

1 アルテラは、MAX II トップ・レベル・デザインでメガファンクションをイ

ンスタンス化することを推奨しています。

1. Tools メニューの MegaWizard Plug-In Manager を選択します。

2. Create a new custom megafunction variation を選択して、Next をクリックします。

3. MAX II デバイス・ファミリを選択します。

4. メガファンクション・リストの Parallel Flash Loader を選択します。

5. Hardware Description Language (HDL) の出力ファイル・タイプを選択します。そし

て、Next をクリックします (Verilog HDL はこの例に選択 )。

6. ディレクトリおよび出力ファイル名を指定します。ダイアログ・ボックスは、示

された図 18 と同様です。次に、Next をクリックします。

図 17. Quartus II ソフトウェアの PFL ステップ

Create a new MAX II design, instantiate the PFL Megafunction in

the MAX II design, and set Pin Assignments

Add the MAX II .pof to the Quartus II Programmer

Add the flash .pof in the Quartus II Programmer

Program the MAX II and Flash Devices

MAX II configures the FPGA with theconfiguration data from the Flash Device

Compile andobtain the

FPGA .sof(s)

Convert to .pof for theTargeted

Flash

Compileand obtain

MAX II.pof

Add the .sof(s) for conversion to .pof

Create new FPGAdesigns

Create the optional Jam programming file



7. 表 7、31 ページの図 19、31 ページの図 20、および 32 ページの図 21 に示されて

いるように、メガファンクション設定を指定します。

図 18. PFL メガファンクションの選択

表 7. PFLPLL メガファンクションのオプション設定 ( その１ )

メガファンクション・オプション説明

Operating modeフラッシュ・プログラミングおよび FPGA のコンフィギュレーションのオペレーティング・モードです。一個のメガファンクションで制御するかまたは個別のブロックで機能によって制御します。

Number flash device connected

接続したフラッシュ・デバイスの数

PFL に接続されたフラッシュ・デバイスの数を指定します。許容されるフラッシュ・デバイスの大数は 16 個です。

Largest flash densityFPGA コンフィギュレーションにプログラムされる、または使用されるフラッシュ・デバイスの集積度。1 個以上のフラッシュ・デバイスが PFL に接続される場合、大のフラッシュ集積度を指定します。

Flash interface data width

使用するフラッシュ・デバイスによって、フラッシュ・データ幅は、8、16、または 32 ビットとなります。複数のフラッシュ・デバイス・サポートには、すべての接続されているフラッシュ・デバイスに、データ幅は同じでなければなりません。

Tri-state flash bus PFL がフラッシュにアクセスする必要はないときに、フラッシュ・デバイスに接続するすべてのピンをトライ・ステートします。

flash_nresetフラッシュ・デバイスのリセット・ピンに接続するには、PFL で flash_nresetピンを作成します。Low 信号は、フラッシュ・デバイスをリセットします。バースト・モードで、このピンはデフォルトで使用可能です。

Flash programming IP optimization

フラッシュ・プログラミング IP は、速度または面積に適化されます。速度に適化された IP は、より速いフラッシュ・プログラミング時間を許容しますが、メガファンクションは、より多くのロジック・エレメントを使用するようになります。面積に適化された IP は、IP がより少ない LE を使用することを意味しますが、フラッシュ・プログラミング時間は長くなります。



FIFO size

フラッシュ・プログラミング IP が速度に適化されるときに、PFL は、フラッシュ・プログラミングのとき、FIFO をプログラミング・データの一時的な保存として実装するには、追加の LE を使用します。より大きい FIFO サイズで、プログラミング時間は短かくなります。

External clock frequency

メガファンクションが FPGA をコンフィギュアするために、ユーザーが提供したクロックの周波数。コンフィギュレーションにおいて、PFL は入力クロック周波数を大 2 に分割できますので、指定されたクロック周波数は FPGA に対応できる大クロック周波数 (DCLK) の 2 倍を超えてはいけません。

Flash access time

フラッシュのアクセス時間。フラッシュ・デバイスで必要な大のアクセス時間は、フラッシュのデータシートに記載しています。アルテラは、必要な時間より同じフラッシュ・アクセス時間、または長いフラッシュ・アクセス時間を指定することを推奨しています。

Option-bit byte address オプション・ビットがフラッシュ・デバイスに格納される開始アドレス。開始アドレスは 8-K バイト境界にある必要があります。

FPGA configuration scheme PS または FPP のいずれかかの FPGA のコンフィギュレーション手法。

Configuration failure options

コンフィギュレーション失敗後のコンフィギュレーションの動作。3 つのオプションがあります :

■ Halt — FPGA コンフィギュレーションは失敗の後に完全に停止します。

■ Retry same page — 失敗の後に、PFL がコンフィギュレーションの失敗した同じページから FPGA の再コンフィギュレーションを開始します。

■ Retry from fixed address — PFL は失敗の後に次のオプション・フィールドで指定された既定アドレスからのデータを FPGA の再コンフィギュレーションを開始します。

Byte address to retry from on configuration failure

コンフィギュレーション障害オプションが Retry from fixed address に設定される場合、PFL のフラッシュ・アドレスを指定することにより、コンフィギュレーション障害が発生したとき、再コンフィギュレーションから読み出すことができます。

Include input to force reconfiguration FPGA の再コンフィギュレーションをイネーブルするためのオプション・ピン。

表 7. PFLPLL メガファンクションのオプション設定 ( その２ )




8. Next をクリックします。

Ratio between input clock and DCLK output clock

入力クロックおよび DCLK間の 1、2、4、または 8 の比率。

■ 比率 8は、8つの外部クロックごとに、pfl_clkが 1個のfpga_dclkを生成することを意味します。



■ 比率 1は、1つの外部クロックごとに、pfl_clkが 1個のfpga_dclkを生成するることを意味します。

Use advance read mode

FPGA コンフィギュレーションのときにリードのプロセスに総合的なフラッシュ・アクセス時間を向上するオプション。

■ Burst mode — Numonyx P30 および P33 フラッシュ・デバイスのみに使用できます。シーケンシャル・リード・アクセス時間を減少します。

■ Page mode — Spansion GL フラッシュ・デバイスのみに使用できます。

■ Numonyx burst mode — Numonyx M58BW フラッシュ・デバイスのみに使用できます。

■ Normal mode— すべてのフラッシュ・デバイスに使用できます。

フラッシュ・デバイスのリード・アクセス・モードについて詳しくは、それぞれのフラッシュ・デバイスのウェブサイトを参照してください。

表 7. PFLPLL メガファンクションのオプション設定 ( その３ )




図 19、図 20、および図 21 には、メガファンクションの設定を示します。

図 19. PFL メガファンクションの設定




図 22 には、メガファンクションに必要なシミュレーション・ファイルを示します。

PFL は、シミュレーション・ファイルを持っていなくて、シミュレーションできない

理由で、PFL メガファンクションのシミュレーション・ファイルがこのページにリス

トされません。ただし、適切なフラッシュ・ベクトルおよび FPGA 応答があるという

条件で、FPGA コンフィギュレーションのシミュレーションは可能です。詳しくは、

ページの 43「PFL コンフィギュレーションのシミュレーション」を参照します。

図 22. 必要なシミュレーション・ファイルのリスト



図 23 には、メガファンクションのために作成されるファイルを示します。作成した

い追加ファイルのタイプを選び、そして、Finish をクリックします。Quartus II ソフ

トウェアは指定した HDL ファイルで PFL メガファンクションを生成します ( 指定さ

れる場合 )。

フラッシュ・デバイスの .sof を .pof に変換FPGA デバイスが生成した .sof を使用して、フラッシュ・デバイス .pof を作成します。

また、フラッシュ・デバイス .pof を作成するときのデータを含む .hex を選択するこ

とにより、他の非コンフィギュレーション・データを .pof に追加することができま

す。

.sof を .pof に変換するには、これらのステップを実行します :

1. File メニューの Convert Programming Files を選択します。

2. プログラミング・ファイルのタイプとしては、Programmer Object File(.pof) を指定

します。そして、ファイルに名前をつけます ( 図 24 を参照 )。

図 23. PFL メガファンクション用の出力ファイル・タイプを選択



3. コンフィギュレーション・デバイスの正しい集積度の CFI デバイスを選択します

( 例えば、CFI_32Mb は 32-M ビットの容量のある CFI デバイスを意味する )。

4. コンフィギュレーション・データを追加するには、Input files to convert の下で

SOF Data を選択します。Add File をクリックします。そして、追加したい .sof にブ

ラウズします。

FPGAのチェーンをコンフィギュレーションする場合、1個以上の .sofを同じページ

に配置することができます。.sof の順序は、チェーンにおけるデバイスの順序に

ならないとはいけません。

他の .sof からのデータをほかのページに保存する場合、Add .sofs Data をクリック

します。新しいページに .sof を追加します。

図 24. 変換プログラミング・ファイルのタブ



5. ページ番号と名前を設定するには、SOF Data を選択し、Properties をクリックし

ます。図 25 には、SOF Data Properties のダイアログ・ボックスを示します。

6. Address mode for selected pages の Auto を選択して、Quartus II ソフトウェアにその

ページ開始アドレスを自動的に設定させます。

7. Block を選択して開始アドレスと終端アドレスを指定するか Block を選択して、ま

たは Start を選択して開始アドレスだけを指定します。OK をクリックします。

8. また、フラッシュ・デバイスに .hex ユーザー・データを保存できます。

a. Convert Programming Files(35 ページの図 24) ウィンドウの Input files to convertウィンドウで Add Hex Data を選択します。

b. Add Hex Data ダイアログ・ボックスで、絶対、または、相対アドレッシング・

モード ( 図 26 を参照 ) を選びます。

■ 絶対アドレッシング・モードを選択する場合、.hex のデータは .hex に記載され

た同じアドレスの位置でフラッシュ・デバイスにプログラムされます。

■ 相対アドレッシング・モードを選択する場合、開始アドレスを指定できます。

.hex データは特定の開始アドレスでフラッシュにプログラムされ、そして、ア

ドレスの差は保たれます。アドレスが指定されない場合、Quartus II ソフト

ウェアはアドレスを選択します。

図 25. SOF Data Properties



9. Options をクリックして、オプション・ビットが格納される開始アドレスを指定

します。この開始アドレスは、PFL メガファンクションを作成するとき指定され

たアドレスと同じにすることが必要です。オプション・ビット・セクターがコン

フィギュレーション・データ・ページに重なり合うがが全くないこと、そして開

始アドレスが 8-K バイト境界にあることを確実します。

10.圧縮および暗号化されたデータのいずれか、またはその両方でプログラミング・

ファイルを生成するには、SOF Data の下で .sof を選択します。そして、

Properties をクリックします。Compression または Generate encrypted bitstream の

チェック・ボックスいずれか、またはその両方をオンにします。

f 暗号化されたコンフィギュレーション・ファイルは Stratix II および

Stratix III デバイス・ファミリでサポートされます。Stratix II デバイス・

ファミリのデザイン・セキュリティ機能について詳しくは、 AN 341: Using the Design Security Feature in Stratix II and Stratix II GX Devices を参照します。

11.OK をクリックして、.pof を作成します。

図 26. Add Hex Data


http://www.altera.com/literature/an/an341.pdf




MAX II およびフラッシュ・デバイスのプログラミングQuartus II Programmer で、シングル・ステップまたは別々のステップで MAX II デバイ

スおよびフラッシュ・デバイスをプログラムできます。シングル・ステップで、以

下のように、まずは MAX II デバイス、そして、フラッシュ・デバイスをプログラム

します :

1. Quartus II Programmer ウィンドウを開き、そして、Add File をクリックして、

MAX II デバイスのための .pof を追加します。

2. MAX II .pof を右クリックし、そして、図 27 に示されているように、Attach Flash Device をクリックします。

図 27. フラッシュ・デバイスの接続



3. Flash Device のポップアップ・メニュー ( 図 28 参照 ) でプログラムされるフラッ

シュ・デバイスの集積度を選択します。

4. 追加されたフラッシュ・デバイスの集積度を右クリックし、そして、Change File( 図 29 を参照 ) をクリックします。

5. フラッシュ・デバイス用の生成された .pof を選択します。フラッシュ・デバイス

用の .pof は MAX II デバイスの .pof に接続されます。

図 28. フラッシュ・デバイスの選択

図 29. フラッシュ .pof の接続



6. 他のプログラミング・ファイルを追加します（チェーンに他のデバイスがある場

合）。

7. 追加された .pof( 図 30 を参照 ) の Program/Configure カラムのボックスをチェッ

クします。そして、Start をクリックして、MAX II デバイスおよびフラッシュ・デ

バイスをプログラムします。

Quartus II Programmer を使用することにより、MAX II デバイスに PFL メガファンクショ

ンが含まれている場合は、コンフィギュレーション・データ・ページ、ユーザー・

データ・ページとオプション・ビット・セクタを独立してプログラム、検証、消去、

ブランク・チェックまたは確認することができます。

1 フラッシュ .pof がプログラミングの前に選択されると、Quartus II Programmer は全体

のフラッシュ・デバイスを消去します。Quartus II Programmer がフラッシュ・デバイ

スで他のセクタを消去しりのを防止するには、ページ、.hex データ、およびオプ

ション・ビットだけを選択します。

1 フラッシュ・デバイスを使用して、ユーザー・データだけを保存するとき、FPGA の

コンフィギュレーションを防ぐには、いつも pfl_nreset ピンを Low にプルダウン

します。

図 30. MAX II およびフラッシュ・デバイスのプログラミング


複数のフラッシュ・プログラミング 41

複数のフラッシュ・プログラミングPFL は、複数のフラッシュが大 16 個のフラッシュ・デバイスのプログラミングをサ

ポートします。この機能で、フラッシュ・プログラミングを連続して実行するため

に、PFL は複数のフラッシュ・デバイスに接続できます。PFL の複数のフラッシュ・

プログラミングは、速度と面積モードの両方のフラッシュ・プログラミングをサ

ポートします。FPGA コンフィギュレーションでは、nCE[0]ピンに接続されたフ

ラッシュ・デバイスの内容だけがコンフィギュレーション・データとして使用され

ます。

複数のフラッシュ・プログラミング機能を使用するには、以下のステップを実行し

ます :

1. PFL MegaWizard Plug-In Manager ( 図 31 を参照 ) では、MAX II デバイスに接続され

たフラッシュ・デバイスの数を選択します。

2. ブロック図で、PFL の nCE ピンをフラッシュ・デバイスの nCE ピンに接続しま

す。デザインをコンパイルします。

3. Quartus II Programmer の Auto Detect をクリックします。MAX II デバイスは主要項

目として表示され、次にはデバイス・ツリーに二次項目として CFI フラッシュ・

デバイスのリストが表示されます ( 図 32 を参照 )。

図 31. PFL Megawizard


42 複数のフラッシュ・プログラミング

4. それぞれのフラッシュ・デバイス ( 図 33 を参照 ) にフラッシュ・デバイスの

.pof をロードします。

5. Quartus II Programmer で必要な動作のボックスをチェックします。そして、Startをクリックします。

図 32. Auto Detect のフラッシュ・デバイス

図 33. .pof のあるフラッシュ・デバイス


MAX II およびフラッシュ・デバイス・プログラミングの .jamファイルの作成 43

MAX II およびフラッシュ・デバイス・プログラミングの .jamファイルの作成

MAX II デバイスとフラッシュ・デバイスをプログラムして、Jam™ Standard Test and Programming Language (STAPL) (.jam) プログラミング・ファイルを使用するには、以

下のステップを実行してください。

1. Quartus II Programmer を開いて、MAX II.pof とフラッシュ .pof を追加します (ペー

ジの 38「MAX II およびフラッシュ・デバイスのプログラミング」のステップ 1

～ 6 に従います )。

2. File メニューでは、Create/Update をポイントして、そして、Create JAM, SVF, or ISC File をクリックします。

3. ファイル名を入力して、そして、ファイルのフォーマット (.jam) を選択します。

OK をクリックします

Quartus II Programmer または quartus_jli 実行コマンドで .jam を使用します。

f quartus_jli実行コマンドについて詳しくは、 AN 425: Using Command-Line Jam STAPL Solution for Device Programming を参照してください。

PFL コンフィギュレーションのシミュレーション正しいシミュレーション・ベクトルで、Quartus II Simulator で PFL のコンフィギュ

レーション部分のシミュレーションをして、PFL のコンフィギュレーション動作を把

握できます。その Quartus II Simulator のあるシミュレーションは、Vector Waveform File (.vwf) およびフラッシュ・デバイスを表すシンプル VHDL ファイルを使用します。こ

の VHDL ファイルはこのアプリケーション・ノートで利用可能です。PFL の入力に正

しい入力ベクトルを供給することにより、シミュレーション波形のメガファンク

ションから正しい出力が見られます。

この項では、PFL コンフィギュレーションのシミュレーションについて説明します。

図 34 および図 35 はこのシミュレーションのための PFL メガファンクション・セッ

トアップを示します。

シミュレーションを開始する前に、デザイン・エントリとしてブロック図を使用す

る場合、まず PFL メガファンクションをインスタンス化して、デザインの VHDL ファ

イルのフラッシュ・デバイス用のシンボルを作成する必要があります。このシミュ

レーションは、デザイン・エントリとしてブロック図を使用します。


http://www.altera.com/literature/an/AN425.pdf



44 PFL コンフィギュレーションのシミュレーション

図 34. PFL メガファンクションのセットアップ

図 35. PFL メガファンクションのセットアップ


PFL コンフィギュレーションのシミュレーション 45

フラッシュ・デバイス VHDL ファイルは、以下の設定が含まれています :

■ フラッシュ・デバイス集積度 : 64 M ビット

■ オプション・ビット : 0x1FE000

■ データ幅 : 8 ビット

手動で VHDL ファイルを編集することにより、フラッシュ・デバイスの集積度を変更

することができます。 File メニューでは、Create/Update をポイントして、Create Symbol Files for Current File をクリックすると、ファイルのシンボルが作成できます。

シンボルの作成中には、VHDL ファイルが開いているのを確実します。フラッシュ・

デバイス・シンボルは Symbol ウィンドウに表示されます。

1 フラッシュ・メモリ VHDL ファイルは、コンフィギュレーションのノーマル・モード

にしか使用できません。

Quartus II ソフトウェアの Block Diagram/Schematic File では、図 36 に示されるように

addr、 do、および nreadピンを PFL メガファンクションの flash_addr、flash_data、および noeに接続します。

メガファンクションのインスタンス化、そして入力、出力、または双方向ピンにす

べてのポートの接続、およびデザインのコンパイルが完了した後、.vwf を作成し始

めることができます。新しい .vwf は、少なくとも 200 µs の終了時間が必要です。

f 新しい .vwf を作成する方法について詳しくは、「Quartus II ハンドブック v3」の

「Quartus II シミュレータ」の章を参照してください。

図 36. PFL の接続


http://www.altera.com/literature/hb/qts/qts_qii53017.pdf



表 8 は、このシミュレーションに .vwf 内の PFL の入力ポートへの割り当てられる入

力ベクトルを記載します。

表 8. 入力ベクトルの設定

入力設定pfl_clk 36-MHz のクロック入力。

fpga_conf_done 入力が Low のとき、コンフィギュレーションは完全ではありません。

fpga_nstatus 入力が High のとき、デバイスはコンフィギュレーション可能な状態となります。

fpga_pgm[2:0] PFL が 0 ページから読み出すときには、入力を 000 に設定します。

pfl_flash_access_granted 入力が High のとき、PFL はフラッシュにアクセスできます。

pfl_nreset 入力が High のとき、PFL のリセット状態を終了します。

pfl_nreconfigure 入力が High のとき、FPGA 再コンフィギュレーションを開始します。

flash_data オプション・ビットおよび FPGA コンフィギュレーション・データのデータ読み出しを含む双方向バス。



図 37 には、このシミュレーションの入力ベクタを示します。

オプション・ビット開始アドレスは 0x1FE000 です (PFL メガファンクションがイン

スタンス化されると、0x1FE000 は指定されている )。PFL は、アドレス 0x1FE0080 か

ら読み込みます（0x1FE0080 はオプション・ビット・セクタの後のアドレスであ

る）。このアドレスは、フラッシュをプログラムするための使用される .pof のバー

ジョン情報を格納して、コンフィギュレーション・プロセスには影響しません。

fpga_pgm[2..0]が 000に設定されるため、ページ 0および Page-Validビットの開始、

終了アドレスを取得するには、PFL はアドレス 0x1FE000 から 1FE003 まで読み取りま

す (LSB はアドレス 0x1FE000 にある )。

Page-Valid ビットは、コンフィギュレーションが続行するためには 0 でなければなりま

せん。PFL がフラッシュから読み出すとき、PFL は、flash_nceおよび flash_noeが Low、そして pfl_flash_access_request信号が High にアサートします。

図 37. シミュレーションの入力ベクトル



図 38 には、コンフィギュレーションが始まる前に、PFL フラッシュからオプショ

ン・ビットを読み込むことを示します。

0 ページのオプション・ビットを読み込んだ後に、コンフィギュレーションが始まる

前に、待ち時間があります。オプション・ビットが読み込まれた後に、

flash_dataバスに 0xZZ が含まれるので、フラッシュから読み出すコンフィギュ

レーション・データは 0xZZ です。fpga_dclk がトグルし始めるとき、コンフィ

ギュレーションは開始します。そして、fpga_data[0]は、FPGA に送信されるコ

ンフィギュレーション・データです。フラッシュの MSB にはコンフィギュレーショ

ン・データの LSB が含まれているため、シミュレーション波形は、コンフィギュ

レーション・データが 8 つの fpga_dclkパルスに伴うフラッシュ・データのトグ

ル・データであることを示しています。コンフィギュレーションの間、PFL は、

flash_nceおよび flash_noe を Low、そして pfl_flash_access_requestを

High にアサートします。

図 38. PFL のオプション・ビットの読み出し



図 39 には、コンフィギュレーションの開始を示します。コンフィギュレーションが

開始するときに、flash_data バスは 0×11 を含んでいます。コンフィギュレーショ

ン・データは flash_data の 0×88 のトグルです。

コンフィギュレーションのプロセスは、fpga_conf_done信号を High に設定する

まで続きます（コンフィギュレーションが完成であることを示す）。また、PFL は

flash_nceおよびflash_noeをHigh、そしてpfl_flash_access_requestをLowにアサートします（PFL がフラッシュから読み込まないことを示す）。

1 図 39 に示されているのは、nconfig 信号の実際の動作ではありません。nconfig信

号は、外部抵抗で High にプルアップすることが必要です。詳しくは、FPGA ハンド

ブックの Configuration の章を参照してください。

図 39. PFL コンフィギュレーションの開始


50 参考資料

参考資料■ AN 341: Using the Design Security Feature in Stratix II and Stratix II GX

Devices

■ AN 425: Using Command-Line Jam STAPL Solution for Device Programming

■ Configuration Handbook

■ Nios II Flash Programmer User Guide

■ Nios II Processor Reference Handbook

■ Quartus II ハンドブック v3 の「Quartus II Simulator」の章

■ Quartus II ハンドブック v4 の「SOPC Builder Components」の章

改訂履歴表 3 に、このアプリケーション・ノートの改訂履歴を示します。

表 9. 改訂履歴 ( その１ )

日付およびリビジョン変更内容概要

2009 年 12 月、 v5.0

■ 表 1、表 3、表 7、および表 8 を更新。

■ 図6、図19、図21、図28、図31、および図34を更新。

■ テキストのマイナーな編集。

2009 年 4 月、 v4.2

■ 表 1、表 3、表 6、および表 7を更新。

■「PFL コンフィギュレーション時間」の項を更新。

■「Quartus IIソフトウェア内でのPFLメガファンクションのインスタンス化」の項を更新。

■ 図 19、図 22、図 23、および図 34 を取り替え。

■ 図 20、図 21、および図 35 を追加。

■「MAX II デバイスおよびフラッシュ・デバイスのプログラミング」の項を更新。

■ 新しい項「複数のフラッシュ・プログラミング」を追加。

2008 年 5 月、 v4.1

■ 表 1 を更新。

■「ページ・モードの実装」から「フラッシュ.pof のページ実装」にタイトルを変更。

■ 表 3 の注を追加。

■ 図 14および図 15 のタイトルに STミクロを追加。


■ 図 19 を更新。

■ 図 29 を更新。

■ 図 33に脚注を追加。











改訂履歴 51

2007 年 10 月、 v4.0


■ 表 2 を削除。

■ 図 4 を更新。

■ 図 5 に ( 注 1) を追加。

■ 図 6、図 10、図 12 ～図 15、および図 17 を更新。

■ 表 3 のピン順序を更新と再編成。( 注 4) を追加。

■「PFL デザイン例」項を追加。

■ 表 6 の方式を更新。

■「Quartus II ソフトウェアの PFL の使用」の項で、図 17 ～図 23、および図 25を更新。

■「MAX II およびフラッシュ・デバイス・プログラミングの .jam ファイルの作成」の項を追加。

■「PFL コンフィギュレーションのシミュレーション」の項で、図 29 および図 30 を更新。

■ 表 7 のピン順序を更新再編成。

■ Quartus II ソフトウェア v7.2 のドキュメントを更新。

■「PFL デザイン例」および「MAX II およびフラッシュ・デバイス・プログラミングの .jam ファイルの作成」の項を追加。

2007 年 5 月、 v3.0


■ 表 1 および表 2 を更新。

■「CFI フラッシュのプログラミング」の項を更新


■「PFL デザイン例」の項を追加。

■ 表 3を更新し、3つの PFL信号おとび表の注を追加。

■ 表 6 を更新し、表の注を更新。

■ 図 18 を更新。

■「Quartus IIソフトウェア内のPFLメガファンクションのインスタンス化」の項のステップ 7に表 7 を追加。

■ 図 19、図 20、図 21、および図 22 を更新。

■「フラッシュ・デバイス用の .sofを .pof に変換」の項のステップ 7を更新。

■ 図 24 を追加。

■ Quartus II ソフトウェア v7.1 のドキュメントを更新。

■「PFL コンフィギュレーションのシミュレーション」の項を追加。

表 9. 改訂履歴 ( その２ )



52 改訂履歴

2006 年 12 月、 v2.1

■ 表 1、表 2、および表 3 を更新。

■「フラッシュ .pof のページ実装」の項の「自動モード」の情報を更新。

■ 図 5 および図 6を更新。

■「PFL コンフィギュレーション時間」の項を追加。

■「PFL およびフラッシュ・アドレスのマッピング」の項を追加。

■「Quartus IIソフトウェア内のPFLメガファンクションのインスタンス化」の項のステップ 7を更新。

■「Quartus IIソフトウェア内のPFLメガファンクションのインスタンス化」の項の図 19、図 20、および図 21 を更新。

■「MAX II およびフラッシュ・デバイスのプログラミング」の項のステップ 2 を更新し、ステップ 3 と 4 を追加。

■「MAX II およびフラッシュ・デバイスのプログラミング」の項の図 25 を更新し、図 26 と図 27 追加。

■「MAX II およびフラッシュ・デバイスのプログラミング」を更新。

2006 年 10 月、 v2.0

■ 表 1 および注を更新。

■ 図 5 および図 16 を更新。


■「ページ・モードの実装」項を更新。

■「Quartus II ソフトウェアの PFL の使用」の項を更新。

■「Quartus IIソフトウェア内のPFLメガファンクションのインスタンス化」項を更新。

■「フラッシュ・デバイス用の .sofを .pof に変換」の項のステップ 7 d を更新。

■「MAX II およびフラッシュ・デバイスのプログラミング」項を更新。

表 9. 改訂履歴 ( その３ )



改訂履歴

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