registri i brojaci

7/27/2019 Registri i brojaci

http://slidepdf.com/reader/full/registri-i-brojaci 1/15

8. REGISTRI I BROJAČI

U ovoj glavi ćemo ukazati na strukturu i osobine dve ključne sekvencijalnelogičke komponente, a to su registri i brojači.

Definišimo, najpre, neke osnovne pojmove. Registar čini grupa elemenata za

pamćenje iz koje se može čitati ili u koju se može vršiti upis. Registarsko polje ( Register file) predstavlja skup većeg broja registara u okviru jedinstvene integrisane komponente. Memorije sa proizvoljnim pristupom (RAM - Random Access Memories) predstavljajugeneralizaciju registarskih polja sa znatno većim brojem ugrađenih elemenata za pamćenje. Pomerač ki registar ( shift register ) sadrži logiku kojom se ostvaruje cirkulacija sadržajameđu memorijskim elementima. Brojač i (counters) su registri koji sadrže dodatnu logikukojom se obezbeđuje da sadržaj registra prolazi kroz unapred definisanu sekvencu stanja.Ako se ova stanja interpretiraju kao binarni ili BCD broj, sekvenca stanja se može

povećavati (brojač koji broji naviše - up counter ) ili smanjivati (brojač koji broji naniže -down counter ).

Clk

I0 I1 I2 I3

Registar Q0 Q1 Q2 Q3

a) Grafički simbol.

I1 I2 I3I0

D0 Q0 D1 Q1 D2 Q2 D3 Q3

D-FF1 D-FF2 D-FF3D-FF0

C pC pC pC p

Q3Q2Q1Q0

Clk

b) Šema registra.

Sl. 8.1. Četvorobitni registar.



RAČUNARSKI SISTEMI: Principi digitalnih sistema190

8.1. Registri

Registar je najjednostavnija komponenta za memorisanje koju čini skup od n flip-flopova (n≥1). S obzirom da je svaki flip-flop u stanju da pamti jednobitnu informaciju, n-tobitni registar čini n flip-flopova, pa za ovakav registar kažemo da memoriše n-tobitnu

binarnu informaciju. Najjednostavniji registar je registar koji sadrži samo flip-flopove bezspoljnih kola. Na slici 8.1 prikazan je registar koga čine četiri flip-flopa D tipa (D-FF0 doD-FF3). Zajednički ulazni signal Clk , koji se dovodi na ulaz C p svih flip-flopova, okida sveflip-flopove rastućom ivicom svakog impulsa a binarni podaci koji su prisutni na sva četiriD ulaza (D0-D3) prenose se u četvorobitni registar. Sva četiri Q izlaza (Q0-Q3) se moguuzorkovati sa ciljem da se izdvoji binarna informacija koja je zapamćena u registru.

Funkcionalnost bazičnog registra prikazanog na slici 8.1 se može povećavatidodavanjem različitih upravljačkih kola. Na primer, ako je potrebno setovati ili resetovati

registar nezavisno od taktnog signala, bilo da se to obavlja nakon uključenja sistema nanapajanje ili nakon pojave nekog specijalnog događaja, moguće je dodavati asinhrone

Preset i Clear signale. Ova modifikacija se izvodi kada se jednostavni flip-flopovi sa slike8.1 zamene set /reset flip-flopovima. Kada je ulaz Clear ( Preset ) aktivan svi izlazi Qi (i = 0,..., 3) se postavljaju na nisko (visoko).

C p

Clear

Preset I0 I1 I2 I3

Registar

Q0 Q1 Q2 Q3

a) Grafički simbol.

D0 Q0 D1 Q1 D2 Q2 D3 Q3

C pC pC pC p

Preset

Clear

Clk

Q3Q2Q1Q0

I0 I1 I2 I3

b) Šema registra.

Sl. 8.2. Četvorobitni registar sa asinhronim ulazima za Preset i Clear .

Kod oba registra prikazana na slici 8.1 i 8.2 informacija prisutna na ulazima I0-I3 upisuje se u registar uzlaznom ivicom taktnog impulsa. Kod velikog broja rešenja podatak treba da ostane zapamćen tokom perioda od nekoliko taktnih intervala pre nego što se upišenovi. Iz ovog razloga poželjno je raspolagati dodatnim upravljačkim ulazom čije stanje



8. Registri i brojači 191

određ

uje kada je upis u registar dozvojen, a kada ne. Kod najvećeg broja kola ovajupravljčki signal se naziva Load (punjenje) ili Enable (dozvola) i on omogućava punjenje

podataka u registar. Ovakav tip registra poznat je kao registar sa paralelnim punjenjem ( parallel load register ). Na slici 8.3. prikazana je jedna njegova realizacija. Novinu

predstavlja ugradnja multipleksera Mi tipa 2-u-1 koji bira koji će od dva ulaza Ii ili Qi biti prisutan na ulazu Di (i = 0, ..., 3). Selektorski ulaz multipleksera predstavlja Load .

C p

Preset I0 I1 I2 I3

Registar

Q0 Q1 Q2 Q3

Trenutno

stanje Naredno stanje

Load Q0 Q1 Q2 Q3

0 Nema promene1 I0 I1 I2 I3

a) Grafički simbol. b) Efekat signala Load na stanje na ulazu.

D

C p

D

C p

D

C p

D

C p

Q

Q

Q

Q

M1

M0

M2

M3

Clock

I3

I2

I1

I0

Load

Q0

Q1

Q2

Q3

c) Šema registra.

Sl. 8.3. Četvorobitni registar sa paralelnim punjenjem.




8.2. Pomerački registri

Registar koji je u stanju lateralno da pomera memorisane bitove u oba smeranaziva se pomerač ki registar ( shift register ). Logička konfiguracija pomeračkog registra serealizuje kao lanac kaskadno povezanih flip-flopova, pri čemu je izlaz jednog flip-flopa

povezan kao ulaz narednog flip-flopa. Svi flip-flopovi primaju zajednički takt koji aktivira pomeranje sa jednog stepena prema narednom.

Najjednostavniji mogući pomerački registar je onaj koji koristi samo flip-flopove,kako je to prikazano na slici 8.4. Izlaz flip-flopa sa leve strane (Q 0-Q2) povezan je na Dulaz flip-flopa sa desne strane (D1-D3). Taktni signal Clk je zajednički za sve flip-flopove.Serijski ulaz SI u toku operacije pomeranja je ulaz flip-flopa na krajnjoj levoj poziciji ulancu. Serijski izlaz SO se uzima kao izlaz flip-flopa na krajnje desnoj poziciji u lancu (flip-flop sa slike 8.4 može da pomera informaciju samo sleva nadesno).

D0

C p

D1

C p

D2

C p

D3

C p

FF0 FF1 FF2 FF3

Q0Q0Q0Q0Serijskiizlaz SO

Serijskiulaz SI

Clock

a) Logički dijagram pomeračkog registra sa četiri flip-flopa .

SRG4

SO

C

SI

Clock

b) Simbol.

Sl. 8.4. Četvorobitni pomerački registar.

Pomerački registar se veoma često koristi za konverziju serijskog niza podataka u paralelni niz. Struktura jednog pomeračkog registra sa serijskim ulazom/paralelnim izlazom ( serial-in/parallel-out) je prikazana na slici 8.5.




Trenutnostanje

Naredno stanje

Load Q0 Q1 Q2 Q3

0 Nema promene1 SI Q0 Q1 Q2

C p

SI

Shift

Pomerački registar

Q0 Q1 Q2 Q3

a) Grafički simbol. b) Tabela koja opisuje način rada.

SI

D0 Q0 D1 Q1 D2 Q2 D3 Q3

1 0MUX

1 0MUX

1 0MUX

1 0MUX

C p C p C p C p

Q3Q2Q1Q0

Shift

Clk

c) Šema pomeračkog registra sa četiri flip-flopa.

8.5. Četvorobitni pomerački registar sa serijskim ulazom/paralelnim izlazom.

Sa ciljem da povećamo funkcionalnost pomeračkog registra sa slike 8.5 u njegovustrukturu umesto multipleksera (selektora) MUX tipa 2-u-1, ugrađuje se multiplekser MUXtipa 4-u-1 (slika 8.6). Ovakvom nadgradnjom omogućava se serijsko pomeranjeinformacije ulevo i udesno.




C p

S0

S1

IL I0 I1 I2 I3 IR

Pomerački registar

Q0 Q1 Q2 Q3

Trenutnostanje

Naredno stanje

S1 S0 Operacija Q0 Q1 Q2 Q3

0 0 Nema promene Q0 Q1 Q2 Q3

0 1 Punjenje ulaza I0 I1 I2 I3

1 0 Pomeranje ulevo Q1 Q2 Q3 IR

1 1 Pomeranje udesno IL Q0 Q1 Q2

a) Grafički simbol. b) Tabela koja opisuje način rada.

I0 I2I1 I3

D0 Q0 D1 Q1 D2 Q2 D3 Q3

3 2 1 0MUX

3 2 1 0MUX

3 2 1 0MUX

3 2 1 0MUX

C pC p C p C p

Q3Q2Q1Q0

Clk

IR

IL

S 1

S 0

c) Šema pomeračkog registra.

8.6. Pomerački registar koji pomera ulevo i udesno saserijskim ulazima i paralelnim izlazima.

8.3. Brojači

Brojač je specijalni tip registra koji ima ugrađenu logiku za inkrementiranje.Logika mu obezbeđuje brojanje naviše ili naniže. To znači da dovođenjem impulsa nanjegov ulaz brojač prolazi kroz unapred definisanu sekvencu stanja. Ulazni impulsi mogu

biti taktni impulsi ili impulsi koji potiču iz nekog drugog izvora, a mogu da se javljaju(generišu) u fiksnim ili proizvoljnim vremenskim intervalima. Sekvenca stanja može dasledi binarnu brojnu sekvencu, ili bilo koju drugu brojnu sekvencu. Brojač koji sledi

binarnu brojnu sekvencu naziva se binarni brojač . U suštini, n-tobitni binarni brojač čini n flip-flopova i može da broji binarno od 0 do 2n-1.

Postoje sledeće dve kategorije brojača:1. Ripple - promena na izlazu flip-flopa koristi se kao izvor za okidanje drugih flip-




flopova. Drugim rečima, ulaz C p nekog ili svih flip-flopova ne okida se zajedni

čkimtaktnim impulsima, nego prelazima koji se javljaju na izlazima drugih flip-flopova.

2. Sinhroni - ulaz C p svih flip-flopova je povezan na zajedničku taktnu pobudu, a promena stanja je određena na osnovu tekućeg stanja brojača.

8.3.1. Ripple brojač

Logički dijagram četvorobitnog ripple brojača prikazan je na slici 8.7. Brojač čineJK flip-flopovi. Izlaz svakog flip-flopa povezan je na C ulaz narednog flip-flopa usekvenci. Na ulaz flip-flopa koji odgovara poziciji najmanje težine dovode se taktniimpulsi. Ulazi J i K svih flip-flopova permanentno su povezani na logičku jedinicu.Okidanje flip-flopova vrši se opadajućom ivicom taktnog impulsa.

Q0J

C p

R K

J

C p

R K

J

C p

R K

J

C p

R K

Q

Q

Q

Q

Logička 1

Taktni impulsi

Q1

Q2

Q3

Clear

Sl. 8.7. Četvorobitni ripple brojač.




Logička 0 na ulazu Clear postavlja asinhrono sve izlaze brojača u stanje 0.

Q3 Q2 Q1 Q0

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

Sl. 8.8. Brojačka sekvenca binarnog brojača koji broji naviše.

Da bi razumeli rad binarnog brojača, sagledajmo sekvencu brojanja koja je prikazana na slici 8.8. Brojač startuje od binarne vrednosti 0 a inkrementira se za jedannailaskom svakog taktnog impulsa. Nakon odbrojavanja do 15 brojač se vraća u stanje 0 i

ponavlja brojanje. Vrednost bita najmanje težine (Q0) se komplemetira nailaskom svakogtaktnog ulaznog impulsa. Svaki put kada Q0 prelazi sa 1 na 0 on komplemetira Q1. Svaki

put kada Q1 prelazi sa 1 na 0 on komplemetira Q2 itd. Ripple brojač može da broji i naniže (slika 8.9). Brojanje naniže se realizuje

povezivanjem komplementarnog izlaza svakog flip-flopa sa C p ulazom narednog flip-flopa.

Q3 Q2 Q1 Q0

1 1 1 11 1 1 01 1 0 11 1 0 01 0 1 11 0 1 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 1

0 0 1 00 0 0 10 0 0 0

Sl. 8.9. Brojačka sekvenca binarnog brojača koji broji naniže.

Prednost ripple brojača je jednostavan hardver, a nedostatak je taj što unose velikokašnjenje. U najgorem slučaju stanje na izlazu svakog brojača se stabilizuje kada se

promena na ulazu propagira kroz sve flip-flopove. Ilustracije radi, vreme potrebno da se promeni stanje brojača od 11...11 na 00...00 obuhvata vreme propagacije kroz svih n flip-




flopova.Č

esto je ovako veliko kašnjenje neprihvatljivo kod realizacije brzih kola.

Zadatak 8.1.

Za strukturu trobitnog binarnog ripple brojača, prikazanu na slici 8.10, nacrtajodgovarajuće talasne dijagrama na izlazima Q0, Q1 i Q2.

Q0 Q1 Q2

Sl. 8.10. Trobitni ripple brojač.

Odgovor:

Talasni dijagrami signala u odgovarajućim tačkama prikazani su na slici 8.11.

J

K R

A

Q0 J

K R

B

Q1 J

K R

C

Q2

Takt

1 1 1

Reset

Q2

Q1

Q0

takt

111

1

0 1000

00

0 1

0

00 01 1 1

00 0 01 1 1

0

3 4 5 6 7 821

Sl. 8.11. Talasni dijagrami trobitnog ripple brojača.

Test pitanje 8.2.

Na koji način je definisan pojam moduo brojač a?




Odgovor:

Brojač koji ima n flip-flopova može da ima 2n različitih stanja. Broj stanja kod brojača je poznat kao moduo brojač a. Tako na primer, trobitni brojač sa slike 8.10 je brojač modula 8. Na sličan način šestobitni brojač je brojač modula 64 (ima 64 različita stanja, od000000 do 111111). Brojač modula n se može opisati i kao delitelj sa n, u smislu da MSflip-flop generiše jedan impuls na svakih n taktnih impulsa koji se dovode na ulaz LS flip-flopa.

Test pitanje 8.3.

Ako svaki flip-flop šestobitnog ripple brojača ima propagaciono kašnjenje od10ns, koliko je vremena potrebno da se stabilizuje izlaz brojača ako se njegovo stanjemenja od broja 31 (011111) na broj 32 (100000)?

Odgovor:

S obzirom da postoji 6 flip-flopova, važeće stanje na izlazu biće nakon perioda od60ns. Ako flip-flopove ripple brojača označimo sa A, B, C, D, E, i F, respektivno, tadaćemo imati sledeću situaciju:

011111 - početno stanje↓

011110 - flip-flop A promenio stanje nakon 10ns↓

011100 - flip-flop B promenio stanje nakon 20ns.

.

.

010000 - flip-flop E promenio stanje nakon 50ns↓

100000 - flip-flop F promenio stanje nakon 60ns

Zadatak 8.4.

U principu je moguće projektovati ripple brojač čiji je moduo brojanja manji odmaksimalnog. Pokazati kako se može pomoću trobitnog ripple brojača može realizovati

brojač modula 6.

Odgovor:QA QB QC

8.12. Ripple brojač modula 6.

Takt

J

K R

A

Q J

K R

B

Q J

K R

C

Q

1 1 1

QC




Ako se trobitnom ripple brojaču doda jedno NAND kolo, kako je to prikazano naslici 8.12, moguće je realizovati brojač modula šest. Princip rada je sledeći. Pri prelazu brojača is stanja 101 u stanje 110 na izlazu NAND kola generiše se logička 0 koja resetujesve flip-flopove (postavlja ih u stanje 000) u roku od nekoliko nanosekundi tako da broja č iz stanja 101 prelazi u stanje 000, a ne u stanje 110.

Zadatak 8.5.

Pokazati kako izgleda struktura četvorobitnog ripple brojača modula 10.

Odgovor:

Struktura četvorobitnog ripple brojača modula 10 prikazana je na slici 8.13. Po prelasku iz stanja 1001 u stanje 1010 na izlazu NAND kola generiše se logička nula u

trajanju od nekoliko nanosekundi koja postavlja brojač

u stanje 0000. Ovakav brojač poznat je kao dekadni brojač .

QDQBQA QC

8.13. Četvorobitni ripple brojač modula 10.

Zadatak 8.6.

Kod određenih aplikacija brojač treba da bude u stanju da broji kako naviše tako i

naniže. Smer brojanja neka određuju stanja upravljačkih signala Up i Down. Pokazati kakoizgleda struktura trobitnog brojača koji može da broji naviše i naniže.

Takt

J

K R

A

Q J

K R

C

Q J

K R

D

Q

1 1 1

J

K R

B

Q

1




Odgovor:QA QB QC

a) Logička šema.

J

K

A

Q J

K

B

Q J

K

C

Q

1 1 1

Takt

Q Q Q

Up

Down

Up Down način brojanja0 0 nema brojanja1 0 brojanje naviše0 1 brojanje naniže1 1 nema brojanja

b) Princip brojanja.

Sl. 8.14. Trobitni brojač koji broji naviše i naniže.

QA QB QC

J

K R

A

Q J

K R

B

Q J

K R

C

Q

Reset

Q

Takt

1

Q

a) Struktura brojača.

C B A0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

b) Sekvenca brojanja.

Sl. 8.15. Trobitni sinhroni brojač koji broji naviše.




8.3.2. Sinhroni brojač i Kod sinhronih brojača ulaz taktnog signala svih flip-flopova je zajednički što

znači da se svi oni okidaju istim ulaznim impulsima. Posledica ovoga je da svi flip-flopovisimultano menjaju svoje stanje. Na slici 8.16 je prikazna šema jednog trobitnog sinhronog

brojača. J i K ulazi flip-flopa A povezani su na logičku 1. Flip-flop B ima povezane svojeulaze J i K na izlaz flip-flopa A , a J i K ulazi flip-flopa C povezani su na izlaz AND kolana čije se ulaze dovode izlazi flip-flopova A i B .

Najveća prednost sinhronih brojača je ta što ne postoji kumulativno vremenskokašnjenje zbog toga što se okidanje svih flip-flopova vrši paralelno. Imajući ovo u vidu,maksimalna radna frekvencija ovoga brojača biće znatno viša od one koja odgovara ripple

brojaču. Na primer, ako je propagaciono vreme svakog flip-flopa 20ns a AND kola 10ns,tada je propagaciono kašnjenje trobitnog sinhronog brojača jednako zbiru propagacionog

kašnjenja jednog flip-flopa i propagacionog kašnjenja AND kola i iznosi 20ns + 10 ns =30ns, tj. maksimalna taktna frekvencija iznosi f tak = 1/30ns = 33mhz. Sa druge strane, kodtrobitnog ripple brojača ukupno propagaciono kašnjenje iznosi 20ns + 20ns + 20ns = 60ns,dok je maksimalna taktna frekvencija 16.5MHz.

Malom modifikacijom kola sa slike 8.15 moguće je dobiti trobitni sinhroni brojač koji broji naniže (slika 8.16).



C B A1 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0

J

K R

A

Q J

K R

B

Q J

K R

C

Q

Reset

Takt

QCQBQA

1Q QQ

b) Sekvenca brojanja.

Sl. 8.16. Trobitni sinhroni brojač koji broji naniže.

Tehnika projektovanja sinhronih brojača identična je tehnici projektovanjasinhronih sekvencijalnih kola o kojoj smo već govorili. U prvom koraku se kreirazahtevana brojačka sekvenca pomoću dvokolonske tabele prelaza, gde prva kolona

predstavlja tekuće stanje brojača, a duga kolona odgovara narednom stanju. Brojač prelaziiz tekućeg stanja u naredno nakon aktiviranja taktnog impulsa.




Na proceduru projektovanjaćemo ukazati kroz primer projektovanja broja

čamodula 5 koji koristi JK flip-flopove. Tabela prelaza ovog brojača prikazan je na slici 8.17.

tekuće stanje naredno stanjeC B A C B A0 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 1 0 01 0 0 0 0 0

8.17. Tabela prelaza sinhronog brojača modula 5.

S obzirom da postoji pet jedinstvenih stanja, za implementaciju kola potrebna su 3(= ⎡log25⎤) flip-flopa.

U narednom koraku je potrebno formirati mape pobude za JK ulaze svakog flip-flopa u kolu, kako je to prikazano na slici 8.18.Rezultujuće jednačine su:

J AB K

J A K

J C K

C C

B B

A A

A

= =

= =

= =

1

1

Implementacija brojača je prikazana na slici 8.19.Jedan od veoma važnih aspekata kod projektovanja brojača (ili bilo kog

sekvencijalnog kola) odnosi se na početno stanje brojača, tj. stanje u kome se brojač može postaviti nakon priključenja sistema na napajanje. Naime, ako se brojač postavi u neko odsvojih redudantnih stanja, mora da se obezbedi mehanizam koji će vraćati brojač u jednood stanja koje pripada sekvenci brojanja. Brojač koji poseduje ovakve osobine nazivamo samostartujući brojač .

B A B A A B A

C

C

J C

B A B A BA BA

C

C

J B

B A B A BA BA

C

C

K C

B A B A BA BA

C

C

J A

B A B A BA BA

C

C

B A B A BA BA

C

C

K B

0 0 0

0

0

0

0

1

1

1 1

1

1

1 1

- - - -

- - - -

- - -

- - -

- - -

- - - -

- - - -

- -- -

- - - -

K A

Sl. 8.18. Mape pobude JK flip-flopova kod brojača modula 5.




Takt

J

K

A J

K

B J

K

C

1 1B CA

Sl. 8.19. Sinhroni brojač modula 5 koji koristi JK flop-flopove.

Napomenimo da su na slikama 8.17, 8.18 i 8.19, radi pojednostavljenja, umestoQA, QB, QC i njihovih komplemenata korišćene oznake A, B, C i njihovi komplementi.

Ilustracije radi, kod brojača modula 5 prikazanog na slici 8.19 postoje sledeća triredundantna stanja

C B A1 0 11 1 01 1 1

010

001

110

011

100

000

101111

Sl. 8.20. Dijagram stanja samostartujućeg brojača modula 5.

Ako se svakom redundantnom stanju naredno stanje specificira kao važeće stanje,tada se brojač može učiniti samostartujućim. Naredna stanja za redundantna stanja se birajutako da se redukuje broj kola potrebnih da se implementiraju jednačine pobude flip-flopova. Potpuni dijagram stanja brojača modula 5 prikazan je na slici 8.20. Ako brojač startuje iz jednog od redundantnih stanja, narednim taktnim impulsom preći će u jedno od

važećih stanja i nastaviće da radi korektno.

registri i brojaci

Documents