00000-A

アナログプラットフォーム開発部 堀口 真志

Rev. 0.00

ルネサス エレクトロニクス株式会社

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2011.10.21

システム集積回路工学論第１回 システム集積回路とアナログ回路

群馬大学客員教授 堀口真志

2

マイクロプロセッサマイクロコントローラ

メモリDSP

オペアンプA/D変換器D/A変換器高周波

デジタル集積回路内のアナログ回路

アナログ回路技術

デジタル集積回路アナログ集積回路

3

デジタル集積回路内のアナログ回路

マイコン

電源

RAM

A/D

電源

D/A

PLL

電源

コア回路

入出力回路

アナログ回路 デジタル回路だがアナログ技術必要

アンプ

フラッシュメモリ

リーク低減

4

デジタル集積回路内のアナログ回路

メモリ

メモリアレイ

メモリアレイ

メモリアレイ

メモリアレイ

電源 電源DLL

アンプ アンプ

アンプ アンプ

入出力回路温度センサ

5

なぜオンチップ電源回路か？

降圧

- 電源標準化からの要求

コア電圧とI/O電圧との乖離

チップ縮小による低価格化

- 電池駆動からの要求

- チップの高性能設計

- メモリセル動作からの要求

- リーク電流低減からの要求

昇圧

- 電池駆動からの要求

- メモリセル動作からの要求

- リーク電流低減からの要求

6

マイコン

電源標準化からの要求

I/O Voltage VEXT

Core Voltage VINT

0.6 0.35 0.25 0.18 0.13 0.09 0.065Lg(µm)

‘94 ‘97 ‘99 ‘01 ‘03 ‘05 ‘08Year

5

4

3

2

1

Voltage (

V)

なぜオンチップ電源回路か？

M. Hiraki, IEEE J. SSC, p.661, Apr. 2004

7

SRAM

DRAM

Exte

rna

l a

nd

in

tern

al su

pp

ly v

olta

ge

s

VE

XT

, V

INT

(V)

2

5

10

20

1

VEXT

VINT

1970 1980 1990 2000Year

2

5

10

1

VEXT

VINT

なぜオンチップ電源回路か？

Y. Nakagome, IBM J., p.525, Oct. 2003

8

MOSトランジスタの比例縮小（スケーリング）

LtOX

L/k

tOX/k

N

等方的に縮小k≒1.4／世代

kN

9

MOSトランジスタの比例縮小（スケーリング）則

寸法

不純物濃度

電圧

電流

オン抵抗

遅延時間

面積

消費電力

ゲート容量

L, W, tOX

N

V

I

1/k

電界一定

電界 E

RON

CG

k

tD

P

A

1/k

1

1

1/k

1/k

1/k

1/k2

1/k2

R. H. Dennard, IEEE J. SSC, p.256, Oct. 1974

∝V / L, V / tOX

∝(WV2) / (LtOX)

∝V / I

∝LW / tOX

∝RONCG

∝IV

∝LW

Mooreの法則の原動力

高速

低電力

低コスト・高機能

10

MOSトランジスタの比例縮小（スケーリング）則

寸法

不純物濃度

電圧

電流

オン抵抗

遅延時間

面積

消費電力

ゲート容量

L, W, tOX

N

V

I

1/k

電界一定

電界 E

RON

CG

k

tD

P

A

電圧一定

1/k

1

1

1/k

1/k

1/k

1/k2

1/k2

1/k

k

1

k

k

1/k

1/k

1/k2

k

1/k2

信頼性

消費電力

11

MOSトランジスタの比例縮小（スケーリング）則

寸法

不純物濃度

電圧

電流

オン抵抗

遅延時間

面積

消費電力

ゲート容量

L, W, tOX

N

V

I

1/k

電界一定

電界 E

RON

CG

k

tD

P

A

電圧一定外部電圧一定内部電界一定

1/k

1

1

1/k

1/k

1/k

1/k2

1/k2

1/k

k

1

k

k

1/k

1/k

1/k2

k

1/k2

1/k

k

1（外部）1/k（内部）

1

1/k

1

1/k

1/k

1/k

1/k2

伊藤、超LSIメモリ、培風館 (1994)

12

なぜオンチップ電源回路か？

電池駆動からの要求

リチウムイオン電池の放電特性

http://www.maxell.co.jp/jpn/industrial/battery/lineup/i_li/index.html

13

なぜオンチップ電源回路か？

電池駆動からの要求

Y. Nakase, A-SSCC, Nov. 2011.

14

なぜオンチップ電源回路か？

チップの高性能設計

内部電源電圧の静的制御

PVT (Process, Voltage, Temperature)変動に強い設計

- しきい電圧VTHに連動して内部電源電圧、基板電圧を設定

- 外部電源電圧の変動（通常±10%）を受けない

- 内部電源電圧に正の温度係数を持たせる

内部電源電圧の動的制御

- 動作モード（負荷）に応じて、クロック周波数と内部電源

電圧を設定

15

なぜオンチップ電源回路か？

メモリ動作からの要求

p-well

n+

読出し

書込み

消去1

消去2

n+

VG VD VS VWVG

VS VD3.8 1.0 0.0 0.0

10.0 5.4

VW

0.0

10.0

0.0

0.0

open open-11.5

4.7 5.4 0.0

単位: V

フラッシュメモリの内部電圧の例

16

なぜオンチップ電源回路か？

DRAMの内部電圧の例

VWL 待機

読出し

VBL

VBB

VWL VBL VPL VBB

書込み

0.0 0.9 0.9 -1.0

3.8 open -1.0

-1.0

0.9

1.8(H)

0.0(L)0.93.8

VPL

単位: V

メモリ動作からの要求

17

なぜオンチップ電源回路か？

リーク電流低減からの要求

K. Osada, IEEE J. SSC, p. 1952, Nov. 2003

VSSM

サブスレッショルド電流GIDL

ゲートトンネル電流

待機

読出し

VDDI VWL VBL VSSM

1.5

(1.5)

0.0

(0.0)

1.0

(1.5)

0.5

(0.0)

1.5 1.5 0.01.5

単位: V( )内は従来

VDDI

VWL

BL BL

18

オンチップ降圧回路の基本構成

基準電圧発生回路

電圧変換/

トリミング降圧回路

VEXT

VINTVREF

負荷

VBGR

19

基準電圧発生回路

MOS VTH Bandgap Ref.MOS DVTH

温度依存性 小

VEXTmin

大

工程増加

b VTH＋a

小

プロセスバラツキ

大 大 中～小

なし

出力電圧

低VTH MOSなし

（三重ウェル）

1.25V

1.25V＋a

b VTH b DVTH

VTHN＋|VTHP|

＋a

20

Bandgap基準電圧発生回路の原理

IC

VBE

VB

E

T

～－2 mV/℃

DVBE＝VBE2－VBE1＝

IC N IC

T

kT lnNVBE1 VBE2

q

＋86 mV/℃

VBGR＝a･VBE＋b･kT/q 温度依存性キャンセル可能kT

/q

普通の設計: a＝1, b＝21～23, VBGR＝1.2～1.25V

21

降圧回路の種類

VINT

VEXT

VREF

VEXT

C1C0

負荷

IL

充電

負荷

C0VEXT C1 IL負荷

放電

ｽｲｯﾁﾄｷｬﾊﾟｼﾀシリーズ スイッチング

IL

IL

IP

VEXT

IN負荷

VINT

C

L

IL

VINT

VINT

22

シリーズ降圧回路

- 入力電流≒出力電流

- 電力効率≦VINT/VEXT

(Series regulator, Linear regulator)

VINT

VEXT

VREF

負荷

IL

IL

VEXT

負荷

IL

IL

VINT

等価回路シリーズ降圧回路電流

電圧

有効電力

VINT

VEXT

損失

自己消費電力

0

IL

23

Regulator for Active Mode

BGR,Trimming

StandbyRegulator

CPU

Flash

マイコンへの適用例

M. Hiraki, IEEE J. SSC, p.661, Apr. 2004

24

降圧回路の電力効率を改善するには

シリーズ降圧回路の電力効率≦VINT/VEXT

電力効率改善のためには電気エネルギーを蓄積

できる素子（リアクタンス素子）が必要

- スイッチング降圧回路‥‥L使用

- スイッチトキャパシタ降圧回路‥‥C使用

25

- 電力効率≧90%

- 外付け部品必要L, C, diode, (power Tr.)

- ｽｲｯﾁﾝｸﾞﾉｲｽﾞ要注意

スイッチング降圧回路

IP

VEXT

off chipIN

comparator

pulse

gen.

CLK

VINT

VREF

ID C

L IL

(Switching regulator, Buck converter)

26

スイッチトキャパシタ降圧回路

VEXT

C1

C0VEXT

C1

- 電力効率＞80%

- C外付け必要

C0

等価回路

C0

- 電圧変換比＝整数比

大田, 信学論文誌, J66-C, p. 576, 1983年8月

負荷

VINT (= VEXT/2)

負荷

IL

充電

VEXT C1 IL負荷

放電

27

降圧回路方式比較

電力変換効率

シリーズ スイッチング ｽｲｯﾁﾄｷｬﾊﾟｼﾀ（1/2降圧）

電流 電流 電流

電圧

有効電力

VINT

VEXT

損失

電圧

電圧自己消費電力

0

VEXT/2

有効電力

有効電力

損失

VEXT VEXT

VINT

0

VINT

0

変換

変換

IEXT IEXT IEXT

28

降圧回路方式比較

シリーズ スイッチング ｽｲｯﾁﾄｷｬﾊﾟｼﾀ

電圧変換比

外付け部品数

端子数増加

＞90%電力変換効率

任意 整数比任意

VEXT≒VINT

は困難

＞80%

n

2n–10～1 ≧2

0～1 3～5

EXT

INT

V

V＜

29

オンチップ昇圧回路の基本構成（１）

VPP

負荷

基準電圧発生回路

電圧変換/

トリミング

VEXT

VBGR

VREF

ﾁｬｰｼﾞﾎﾟﾝﾌﾟ/ｽｲｯﾁﾄｷｬﾊﾟｼﾀ

comp.

30

オンチップ昇圧回路の基本構成（２）

シリーズ降圧回路

VPP

負荷

基準電圧発生回路

電圧変換/

トリミング

VEXT

VBGR ﾁｬｰｼﾞﾎﾟﾝﾌﾟ/ｽｲｯﾁﾄｷｬﾊﾟｼﾀ

VREF

31

VEXT

VPP

C1

SW1 SW2

VPP

昇圧回路の原理

C0

充電期間 昇圧期間

負荷

IL

VEXT

C1 C0

等価回路

負荷

IL

放電

C0VEXT C1 IL負荷

充電

N1

N1

≒2VEXT

VEXT

VEXT

0

≒2VEXT

H. Neuteboom, IEEE J. SSC p.1790, Nov. 1997

N0SW3 SW4

N0

SW1, SW4

on

SW2, SW3

on

VPP VPP

32

スイッチング昇圧回路

IP

VEXT

off chip

IN

comparator

pulse

gen.

CLK

- 電力効率≧90%

VINT

- 外付け部品必要L, C, diode, (power Tr.)

VREF

ID

IL

- ｽｲｯﾁﾝｸﾞﾉｲｽﾞ要注意

(Boost converter)

33

なぜオンチップPLL、DLLか？

PLL (Phase Locked Loop)

- 周波数逓倍

内部クロック周波数と外部クロック周波数の乖離

- 内部回路動作のタイミング調整

内部回路動作の高速化

DLL (Delay Locked Loop)

- データ入出力のタイミング調整

高速化によるタイミングマージン減少

- 内部回路動作のタイミング調整

内部回路動作の高速化

34

マイコンのクロック周波数逓倍

コア回路PLL

×8

264 MHz33 MHz

ECLK

ICLK

ECLK ICLK

なぜオンチップPLL、DLLか？

35

メモリ(DDR-SDRAM)のデータ出力タイミング調整

メモリDLL

ECLK

出力バッファ

DOUT

ICLK

ECLK

ICLK

dOUT

DOUT

出力バッファ遅延時間

dOUT

なぜオンチップPLL、DLLか？

36

PLLの基本構成

PFDCP /

LPFVCO

÷M

ECLKICLK

(fEXT)(fINT = M fEXT)

PFD: Phase Frequency Detector

CP: Charge Pump

LPF: Low Pass Filter

VCO: Voltage-Controlled Oscilator

ECLK

ICLK

VCONT

分周器

Up

Down

37

DLLの基本構成

PDCP /

LPF

ECLK

VCONT

ICLK

PD: Phase Detector

CP: Charge Pump

LPF: Low Pass Filter

VCDL: Voltage-Controlled Delay Line

RD: Replica Delay

ECLK

ICLKtRD

RCLK

tCK

RD

(tRD)

VCDL

Up

Down

38

メモリ(DDR-SDRAM)への適用例

DLL

64 Mb

(1 Bank)

DOUT DOUT

H. Yahata, Symp. VLSI Circuits, p. 74, June 2000.

39

まとめ

・デジタル集積回路にもアナログ回路技術

（電源、PLL、DLL、etc.）が多く用いら

れている←微細化、高速化からの要求

・デジタル技術者もアナログ回路に関する

基礎知識必要

40

問題

寸法

不純物濃度

電圧

L, W, tOX

N

V

1/k

電界一定

電界 E

k

1/k

1∝V / L, V / tOX

MOSスケーリング則（電界一定）において、不純物濃度をk倍にする理由を述べよ。

ヒント：空乏層の幅Wは、

qN

φVεW BR

2

で表される。

ε：Siの誘電率

VR：逆バイアス電圧

φB：拡散電位

q：素電荷

N：不純物濃度