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June 2020 RM0403 Rev 6 1/18971

RM0403Reference manual

SPC58 2B Line - 32 bit Power Architecture automotive MCU z2 core 80 MHz, 1 MByte Flash, ASIL-B

OverviewThe SPC582Bx is a family of 32-bit Power Architecture microcontrollers that targets automotive vehicle body and gateway applications such as:• standalone gateway• simple body control module• satellite body application like door or lighting module

The SPC582Bx is the entry product of an automotive microcontroller family which offers the scalability needed to implement platform approaches and delivers the performance and features required by increasingly sophisticated body applications.

It is available as single core with Floating Point Unit (FPU) and operates at speeds of up to 80 MHz offering a good performance combined with a reduced consumption. It includes new features like ISO CAN-FD and support safety (ASIL-B) requirements.

It also capitalizes on the nominal available development infrastructure of current Power Architecture devices and is supported with software drivers, operating systems and configuration code to assist with users implementations.

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AudienceThis manual is intended for system software and hardware developers and applications programmers who want to develop products with the SPC582Bx device. It is assumed that the reader understands operating systems, microprocessor system design, basic principles of software and hardware, and basic details of the Power Architecture.

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Contents RM0403

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Contents

1 Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421.1 Document organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

1.2 Register conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

1.3 Acronyms and abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

1.4 Reference documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442.1 SPC582Bx microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

2.1.1 Core features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

2.1.2 Memory hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

2.3 Feature list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

2.4 Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

2.5 Software debug and calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

2.6 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

3 Embedded memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3.2 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503.2.1 System SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3.3 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503.3.1 Flash memory controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513.3.2 Flash memory array . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

3.4 End-to-end Error Correction Code (e2eECC) . . . . . . . . . . . . . . . . . . . . . 53

3.5 Security features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

4 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574.1 Production packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

4.2 Package pinouts and pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

5 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585.1 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

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5.2 System memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

5.3 Peripheral memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

5.4 UTest memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

6 Functional safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

6.2 Safety overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

6.3 Module categorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

6.4 System implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 696.4.1 General concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

6.4.2 Common Cause Failure measures . . . . . . . . . . . . . . . . . . . . . . . . . . . . 856.4.3 ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

7 Device configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 897.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

7.2 Core modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

7.3 System modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 947.3.1 SIUL2 configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 947.3.2 Crossbar switch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 947.3.3 System Memory Protection Unit (SMPU) configuration . . . . . . . . . . . . . 96

7.3.4 Peripheral bridge configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 987.3.5 Interrupt controller (INTC) configuration . . . . . . . . . . . . . . . . . . . . . . . . 997.3.6 DMA controller configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

7.3.7 DMACHMUX configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1097.3.8 Platform Configuration Module (PCM) configuration . . . . . . . . . . . . . . 1127.3.9 Wakeup unit (WKPU) configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

7.3.10 Crossbar integrity checker (XBIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

7.4 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118

7.5 Memories and memory interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1187.5.1 Flash memory controller (PFLASH) configuration . . . . . . . . . . . . . . . . 118

7.5.2 Decorated Storage Memory Controller (DSMC) . . . . . . . . . . . . . . . . . 120

7.6 Analog modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1207.6.2 Body Cross Triggering Unit (BCTU) configuration . . . . . . . . . . . . . . . . 121

7.7 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1227.7.2 Software Watchdog Timer (SWT) configuration . . . . . . . . . . . . . . . . . . 1227.7.3 PIT configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

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7.8 Communication interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1257.8.1 CAN subsystem configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1257.8.2 DSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

7.8.3 LinFlexD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

7.9 Reset and Boot modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1307.9.1 BAF configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1307.9.2 System Status and Configuration Module (SSCM) configuration . . . . 131

7.10 Safety modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1327.10.1 CRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1327.10.2 MEMU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

7.10.3 FCCU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1407.10.4 Register protection (REG_PROT) configuration . . . . . . . . . . . . . . . . . 1427.10.5 STCU2 configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

7.11 Security modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1527.11.1 Password and Device Security Module (PASS) configuration . . . . . . . 152

7.11.2 Tamper Detection Module (TDM) configuration . . . . . . . . . . . . . . . . . . 157

8 Reset and Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1648.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

8.1.1 TEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1648.1.2 UTEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

8.1.3 Boot Assist Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

8.2 Modules used in reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1658.2.1 Power Management Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1658.2.2 Reset Generation Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1658.2.3 Mode Entry module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

8.2.4 System Status and Configuration Module . . . . . . . . . . . . . . . . . . . . . . 1668.2.5 Self-Test Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

8.3 Reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1668.3.1 Power-on and the Reset Generation Module . . . . . . . . . . . . . . . . . . . 1668.3.2 Power-up phase: power stabilization . . . . . . . . . . . . . . . . . . . . . . . . . . 168

8.3.3 PHASE0 Phase: analog supply initial configuration . . . . . . . . . . . . . . 1698.3.4 PHASE1[DEST] Phase: temporization and monitoring setup . . . . . . . 170

8.3.5 PHASE2[DEST] Phase: flash initial configuration . . . . . . . . . . . . . . . . 1708.3.6 PHASE3[DEST] Phase: device configuration . . . . . . . . . . . . . . . . . . . 1718.3.7 IDLE[DEST] Phase: self-test execution . . . . . . . . . . . . . . . . . . . . . . . . 172

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8.3.8 PHASE1[FUNC] Phase: temporization and monitoring setup . . . . . . . 1728.3.9 PHASE2[FUNC] Phase: flash initial configuration . . . . . . . . . . . . . . . . 1738.3.10 PHASE3[FUNC] Phase: device configuration monitoring . . . . . . . . . . 173

8.3.11 IDLE[FUNC] Phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1738.3.12 System start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

8.3.13 BAF Bootloader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

8.4 ESR0 pin functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

9 Device Configuration Format (DCF) Records . . . . . . . . . . . . . . . . . . . 1819.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

9.2 DCF clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

9.3 DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1829.3.1 UTEST DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

9.4 DCF client table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1869.4.1 DCF client list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1879.4.2 BAF configuration DCF register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

9.4.3 Miscellaneous DCF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

10 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19810.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

10.1.1 Power management framework . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19910.1.2 Power management supply description . . . . . . . . . . . . . . . . . . . . . . . . 199

10.1.3 Power management controller overview . . . . . . . . . . . . . . . . . . . . . . . 200

10.2 Low power mode support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20310.2.1 Low power mode (HALT/STOP/STANDBY) . . . . . . . . . . . . . . . . . . . . . 203

10.3 Flash power requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

10.4 Device trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

10.5 Supply monitoring (POR and LVDs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20410.5.1 Power-on reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20410.5.2 Behavior of device LVD / HVD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

10.5.3 Voltage detections (MVDs, LVDs, HVDs, UVDs) . . . . . . . . . . . . . . . . . 205

10.6 Power sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20710.6.1 Power-up sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20810.6.2 Power-down sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

10.6.3 Brown-out management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21210.6.4 Low voltage requirement during crank . . . . . . . . . . . . . . . . . . . . . . . . . 213

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11 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21411.1 Basic security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

11.2 Advanced security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

11.3 Detailed security information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

12 Debug and Trace . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21512.1 Core debug support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

12.2 Run control and memory access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21512.2.1 Debug and Calibration Interface (DCI) . . . . . . . . . . . . . . . . . . . . . . . . 216

12.2.2 JTAG Controller (JTAGC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21712.2.3 Compact JTAG (CJTAG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21712.2.4 JTAG Data Communication (JDC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

12.2.5 Sequence Processing Unit (SPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

12.3 Debug over CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

12.4 Nexus Trace interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23012.4.1 Nexus Port Controller (NPC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

12.5 Nexus clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23212.5.1 e200z215 Nexus 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

12.5.2 Nexus Crossbar Multi-master Client (NXMC) . . . . . . . . . . . . . . . . . . . 233

13 Core e200z215An3 description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23513.1 Overview of the e200z215An3 core . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

13.2 EFPU2 Floating-Point Unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

13.3 Register model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

13.4 Single-issue operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

13.5 Signal Processing Extension/Embedded Floating-point Status and Control Register (SPEFSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

13.6 Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24213.6.1 Exception Syndrome Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . 24313.6.2 Machine State Register (MSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

13.6.3 Machine Check Syndrome Register (MCSR) . . . . . . . . . . . . . . . . . . . 24613.6.4 Interrupt Vector Prefix Registers (IVPR) . . . . . . . . . . . . . . . . . . . . . . . 249

13.6.5 Interrupt Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

14 System Integration Unit Lite2 (SIUL2) . . . . . . . . . . . . . . . . . . . . . . . . . 25914.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

RM0403 Rev 6 7/1897

RM0403 Contents

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14.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25914.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26114.1.3 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

14.2 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 26214.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26214.2.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26314.2.3 Multiplexed Signal Configuration Registers . . . . . . . . . . . . . . . . . . . . . 278

14.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27914.3.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

14.3.2 Pad control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28014.3.3 General purpose input or output pads (GPIO) . . . . . . . . . . . . . . . . . . . 28014.3.4 External interrupts/DMA requests (EIRQ pins) . . . . . . . . . . . . . . . . . . 281

15 Crossbar switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28515.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

15.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

15.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28515.3.1 XBAR Priority Registers Slave (XBAR_PRSn) . . . . . . . . . . . . . . . . . . 28615.3.2 XBAR Control Register (XBAR_CRSn) . . . . . . . . . . . . . . . . . . . . . . . . 289

15.3.3 Master General Purpose Control Register (XBAR_MGPCRn) . . . . . . 290

15.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29115.4.1 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29115.4.2 Register coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29215.4.3 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

15.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

16 Crossbar Integrity Checker (XBIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 29416.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

16.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

16.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

16.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

16.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29616.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

16.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

16.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

Contents RM0403

8/1897 RM0403 Rev 6

17 Peripheral Bridge (PBRIDGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30417.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

17.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

17.1.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

17.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30417.2.1 Master Privilege Register A (MPRA) . . . . . . . . . . . . . . . . . . . . . . . . . . 30617.2.2 Peripheral Access Control Register (PACRx) . . . . . . . . . . . . . . . . . . . 30717.2.3 Off-Platform Peripheral Access Control Registers (OPACRx) . . . . . . . 310

17.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31317.3.1 Access support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

18 System Memory Protection Unit (SMPU) . . . . . . . . . . . . . . . . . . . . . . 31418.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

18.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

18.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

18.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31618.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31618.4.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

18.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32418.5.1 Access evaluation macro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32418.5.2 Putting it all together and error terminations . . . . . . . . . . . . . . . . . . . . 325

18.6 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

18.7 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

19 Intelligent AHB Gasket (IAHBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32719.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

19.2 Timing modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32719.2.1 1:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32719.2.2 2:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32719.2.3 1:2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

20 Interrupt Controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32920.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329

20.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329

20.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

RM0403 Rev 6 9/1897

RM0403 Contents

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20.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33120.4.1 Software vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33120.4.2 Hardware vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

20.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33220.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332


20.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33920.6.1 Interrupt request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33920.6.2 Priority management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34020.6.3 Handshaking with processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341

20.7 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34320.7.1 Initialization flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343

20.7.2 Interrupt exception handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34420.7.3 ISR, RTOS, and task hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34620.7.4 Order of execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

20.7.5 Priority ceiling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34820.7.6 Selecting priorities according to request rates and deadlines . . . . . . . 35120.7.7 Software-settable interrupt requests . . . . . . . . . . . . . . . . . . . . . . . . . . 351

20.7.8 Lowering priority within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35220.7.9 Negating an interrupt request outside of its ISR . . . . . . . . . . . . . . . . . 35220.7.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353

20.8 Interrupt sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353

21 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . 35421.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

21.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

21.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35521.2.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

21.2.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35621.2.3 Wait mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356

21.3 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35621.3.1 Control Register (eDMA_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

21.3.2 Error Status Register (eDMA_ES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35921.3.3 Enable Request Register Low (eDMA_ERQL) . . . . . . . . . . . . . . . . . . 36121.3.4 Enable Error Interrupt Register Low (eDMA_EEIL) . . . . . . . . . . . . . . . 362

21.3.5 Set Enable Request Register (eDMA_SERQ) . . . . . . . . . . . . . . . . . . . 362

Contents RM0403

10/1897 RM0403 Rev 6

21.3.6 Clear Enable Request Register (eDMA_CERQ) . . . . . . . . . . . . . . . . . 36321.3.7 Set Enable Error Interrupt Register (eDMA_SEEI) . . . . . . . . . . . . . . . 36421.3.8 Clear Enable Error Interrupt Register (eDMA_CEEI) . . . . . . . . . . . . . 364

21.3.9 Clear Interrupt Request Register (eDMA_CINT) . . . . . . . . . . . . . . . . . 36521.3.10 Clear Error Register (eDMA_CERR) . . . . . . . . . . . . . . . . . . . . . . . . . . 365

21.3.11 Set START Bit Register (eDMA_SSRT) . . . . . . . . . . . . . . . . . . . . . . . . 36621.3.12 Clear DONE Status Bit Register (eDMA_CDNE) . . . . . . . . . . . . . . . . 36721.3.13 Interrupt Request Register Low (eDMA_INTL) . . . . . . . . . . . . . . . . . . 367

21.3.14 Error Register Low (eDMA_ERRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 36821.3.15 Hardware Request Status Register Low (eDMA_HRSL) . . . . . . . . . . . 36921.3.16 Channel n Priority Register (eDMA_DCHPRIn) . . . . . . . . . . . . . . . . . . 370

21.3.17 Channel n Master ID Register (eDMA_DCHMIDn) . . . . . . . . . . . . . . . 37121.3.18 TCD Source Address (eDMA_TCDn_SADDR) . . . . . . . . . . . . . . . . . . 37121.3.19 TCD Transfer Attributes (eDMA_TCDn_ATTR) . . . . . . . . . . . . . . . . . . 372

21.3.20 TCD Signed Source Address Offset (eDMA_TCDn_SOFF) . . . . . . . . 37321.3.21 TCD Minor Byte Count (Minor Loop Disabled)

(eDMA_TCDn_NBYTES_MLNO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37421.3.22 TCD Signed Minor Loop Offset (Minor Loop Enabled and Offset

Disabled) (eDMA_TCDn_NBYTES_MLOFFNO) . . . . . . . . . . . . . . . . . 374

21.3.23 TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled) (eDMA_TCDn_NBYTES_MLOFFYES) . . . . . . . . . . . . . . . . . . . . . . . . 375

21.3.24 TCD Last Source Address Adjustment (eDMA_TCDn_SLAST) . . . . . 37721.3.25 TCD Destination Address (eDMA_TCDn_DADDR) . . . . . . . . . . . . . . . 377

21.3.26 TCD Current Minor Loop Link, Major Loop Count (Channel Linking Enabled) (eDMA_TCDn_CITER_ELINKYES) . . . . . . . . . . . . . 378

21.3.27 TCD Current Minor Loop Link, Major Loop Count (Channel Linking Disabled) (eDMA_TCDn_CITER_ELINKNO) . . . . . . . . . . . . . 379

21.3.28 TCD Signed Destination Address Offset (eDMA_TCDn_DOFF) . . . . . 379

21.3.29 TCD Last Destination Address Adjustment/Scatter Gather Address (eDMA_TCDn_DLASTSGA) . . . . . . . . . . . . . . . . . . . . . . . . . 380

21.3.30 TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Enabled) (eDMA_TCDn_BITER_ELINKYES) . . . . . . . . . . . . . 381

21.3.31 TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Disabled) (eDMA_TCDn_BITER_ELINKNO) . . . . . . . . . . . . . 382

21.3.32 TCD Control and Status (eDMA_TCDn_CSR) . . . . . . . . . . . . . . . . . . 382

21.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38521.4.1 eDMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38521.4.2 eDMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386

21.4.3 Error reporting and handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389

RM0403 Rev 6 11/1897

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21.4.4 Channel preemption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39121.4.5 eDMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391

21.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39421.5.1 eDMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394

21.5.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39621.5.3 DMA Arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . 39721.5.4 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

21.5.5 eDMA TCDn status monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40021.5.6 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40121.5.7 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403

22 DMA channel multiplexer (DMACHMUX) . . . . . . . . . . . . . . . . . . . . . . . 40622.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406

22.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40622.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40722.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407



22.4 DMACHMUX functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40922.4.1 DMA channels with periodic triggering capability . . . . . . . . . . . . . . . . . 409

22.4.2 DMA channels with no triggering capability . . . . . . . . . . . . . . . . . . . . . 41122.4.3 “Always Enabled” DMA sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411

22.5 Initialization/Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41222.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41222.5.2 Enabling and configuring sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412

23 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41723.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417

23.2 Clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41723.2.1 STAND-BY Domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419

23.2.2 MC_CGM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419

23.3 System clock frequency limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42023.3.1 JTAG frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

23.4 Default clock configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

Contents RM0403

12/1897 RM0403 Rev 6

23.5 Clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42323.5.1 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42323.5.2 External oscillator (XOSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427

23.5.3 16 MHz internal RC oscillator (IRCOSC) . . . . . . . . . . . . . . . . . . . . . . 429

23.6 Peripheral clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42923.6.1 M_CAN clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43023.6.2 System Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431

23.7 Clock monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43123.7.1 CMU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43123.7.2 PLL0 monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434

23.7.3 External oscillator (XOSC) monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . 43423.7.4 Internal RC oscillator (IRCOSC) monitor . . . . . . . . . . . . . . . . . . . . . . . 43423.7.5 System clock monitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434

23.8 Loss of system clock behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43423.8.1 Loss of PLL/XOSC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434

23.8.2 Loss of IRCOSC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

23.9 Progressive clock switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

24 Dual PLL digital interface (PLLDIG) . . . . . . . . . . . . . . . . . . . . . . . . . . . 43624.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

24.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

24.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437

24.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43724.4.1 Normal mode with reference, PLL0 or both PLLs enabled . . . . . . . . . 437

24.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43824.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43824.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43824.5.3 Register classification for safety requirements . . . . . . . . . . . . . . . . . . 447

24.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44724.6.1 Input clock frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448

24.6.2 Clock configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44824.6.3 Frequency modulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449


25 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45425.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

RM0403 Rev 6 13/1897

RM0403 Contents

41

25.1.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

25.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

25.3 Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455

25.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45525.4.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456

25.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46125.5.1 Frequency meter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

25.5.2 CLKMN0_RMT supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46225.5.3 CLKMN1 supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462

26 Clock Generation Module (MC_CGM) . . . . . . . . . . . . . . . . . . . . . . . . . 46326.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463

26.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463

26.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465



26.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50226.4.1 System clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502

26.4.2 Auxiliary clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50626.4.3 Dividers functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507

27 OSC digital interface (XOSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50927.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509

27.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50927.2.1 Oscillator power-down control and status . . . . . . . . . . . . . . . . . . . . . . 50927.2.2 Oscillator startup delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509

27.2.3 Oscillator clock available interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51027.2.4 Oscillator bypass mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510

27.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51127.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511

28 IRCOSC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51328.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513


28.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513

Contents RM0403

14/1897 RM0403 Rev 6


29 LPRC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51729.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517

29.2 Low Power RC oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517

29.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51729.3.1 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

30 Platform RAM controller AHB (PRAMC_AHB) . . . . . . . . . . . . . . . . . . 51930.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519

30.2 SRAM controller memory map and register definitions . . . . . . . . . . . . . 52030.2.1 Platform RAM configuration register 1 (PRCR1) . . . . . . . . . . . . . . . . . 520

30.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52130.3.1 Read/Write introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52130.3.2 Writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522

30.4 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522

30.5 Safety considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52330.5.1 Hsiao ECC algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52330.5.2 Transaction monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526

31 Flash memory controller (PFLASH Controller) . . . . . . . . . . . . . . . . . 52831.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528

31.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528

31.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528

31.4 Memory map and register definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . 52931.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

31.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54131.5.1 Basic interface protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

31.5.2 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54231.5.3 Read cycles - buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54231.5.4 Read cycles – buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542

31.5.5 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54231.5.6 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543

31.5.7 Censorship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54331.5.8 Access Pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54331.5.9 Line read buffers and prefetch operation . . . . . . . . . . . . . . . . . . . . . . . 543

RM0403 Rev 6 15/1897

RM0403 Contents

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31.5.10 Instruction/Data prefetch triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . 54431.5.11 Per-Master prefetch triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54531.5.12 Buffer allocation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545

31.5.13 Safety considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54531.5.14 Array integrity considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547

32 Embedded Flash Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54832.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 548

32.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54832.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55032.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550

32.2 Flash memory map and description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55132.2.1 Flash array memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

32.3 Register memory maps and descriptions . . . . . . . . . . . . . . . . . . . . . . . . 55432.3.1 Register memory maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554

32.3.2 User register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556

32.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59832.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59832.4.2 Power-down mode (Disable mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . 59932.4.3 Low-power mode (Sleep mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599

32.4.4 Read mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60032.4.5 Modify mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60332.4.6 User Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610

32.4.7 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 615

33 Flash Memory Programming and Configuration . . . . . . . . . . . . . . . . 61733.1 Selection of Flash memory blocks for erase . . . . . . . . . . . . . . . . . . . . . 618

33.2 Non-secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619

33.3 Secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61933.3.1 Implementing secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . 621

33.3.2 Overriding secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623

33.4 Secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62533.4.1 Implementing secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . 62633.4.2 Overriding secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 628

33.5 Debug port enable/disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629

33.6 Tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629

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16/1897 RM0403 Rev 6

33.6.1 Implementing tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63033.6.2 Creating the tamper detect diary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63033.6.3 Assigning blocks to Tamper Detection Regions (TDRs) . . . . . . . . . . . 631

33.6.4 Overriding tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 632

33.7 Implementing OTP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 633

33.8 Implementing test mode disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63333.8.1 Unconditional test mode disable seal . . . . . . . . . . . . . . . . . . . . . . . . . 63333.8.2 Passcode-protected test mode disable seal . . . . . . . . . . . . . . . . . . . . 63433.8.3 Selecting Flash memory blocks for test mode disable seal . . . . . . . . . 634

33.9 Security configuration planning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63533.9.1 Creating password groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635

33.9.2 Planning secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63533.9.3 Planning secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63633.9.4 Planning debug port enable/disable . . . . . . . . . . . . . . . . . . . . . . . . . . 636

33.9.5 Planning OTP Flash memory block assignment . . . . . . . . . . . . . . . . . 63633.9.6 Planning factory test mode disable . . . . . . . . . . . . . . . . . . . . . . . . . . . 636

34 Decorated Storage Memory Controller (DSMC) . . . . . . . . . . . . . . . . . 63734.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 637

34.2 Decorated Stores: st[b,h,w]d{cb}x rS,rB,rA . . . . . . . . . . . . . . . . . . . . . . 63934.2.1 Bit Field Insert (BFINS) into an 8, 16 or 32-bit Memory Container . . . 63934.2.2 Compare-and-Store (CAST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641

34.2.3 Logical AND (AND) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64134.2.4 Logical OR (OR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64234.2.5 Logical Exclusive-OR (XOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 642

34.3 Decorated Loads: l[b,h,w]d{cb}x rT,rB,rA . . . . . . . . . . . . . . . . . . . . . . . . 64234.3.1 Simple Load (SLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

34.3.2 Registers-and-Memory Exchange (SWAP) . . . . . . . . . . . . . . . . . . . . . 64334.3.3 Load-and-Set-1(Bit) (LAS1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644

34.4 DSMC Instantiations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644

35 Analog-to-Digital Converters (ADC) Configuration . . . . . . . . . . . . . . 64535.1 ADC overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645

35.1.1 ADC subsystem block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645

35.1.2 Analog input pin multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646

35.2 Configuration of ADC modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646

RM0403 Rev 6 17/1897

RM0403 Contents

41

35.2.1 Successive Approximation Register Analog-to-Digital Converter (SAR ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

36 Successive Approximation Register Analog-to-Digital Converter (SARADC) . . . . . . . . . . . . . . . . . . . . . . . . 65536.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

36.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

36.3 Feature description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65636.3.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657

36.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65736.4.1 Normal channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65836.4.2 Injected channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659

36.4.3 Abort conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66136.4.4 Analog conversion timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66136.4.5 Cross Triggering Unit (CTU) interface . . . . . . . . . . . . . . . . . . . . . . . . . 662

36.4.6 Test channel connection with internal analog channel . . . . . . . . . . . . . 66536.4.7 External channel mapping to internal analog channel . . . . . . . . . . . . . 66536.4.8 Programmable analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

36.4.9 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66736.4.10 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66736.4.11 External decode signals selection and delay . . . . . . . . . . . . . . . . . . . . 668

36.4.12 Power down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66836.4.13 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 669

36.5 Memory map and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66936.5.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672

36.6 Start of conversion pulse delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716


37 Body Cross Triggering Unit (BCTU) . . . . . . . . . . . . . . . . . . . . . . . . . . 72037.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 720

37.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 720

37.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 720

37.4 Memory map and register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 72037.4.1 Control Status Register (BCTU_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . 72137.4.2 Event Configuration Register n (BCTU_EVTCFGRn) . . . . . . . . . . . . . 722


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18/1897 RM0403 Rev 6

38 System Timer Module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72438.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724

38.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724

38.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72438.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724




39 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72939.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729

39.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72939.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729

39.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729



39.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73539.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 735

39.4.2 Configuration locking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73639.4.3 Unlock sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73639.4.4 Servicing operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736

39.4.5 Time-out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73739.4.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738

40 Periodic Interrupt Timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73940.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739

40.1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739

40.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740

40.2 Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74040.2.1 Memory map/register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740

40.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74640.3.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74740.3.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748

RM0403 Rev 6 19/1897

RM0403 Contents

41

40.3.3 Chained timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748

40.4 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 748

41 Enhanced Modular IO Subsystem (eMIOS) . . . . . . . . . . . . . . . . . . . . . 75041.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 750

41.1.1 Overview of the eMIOS module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75041.1.2 Features of the eMIOS module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 750

41.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75141.1.4 Channel implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 751


41.3 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 75341.3.1 Memory maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75341.3.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754

41.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76641.4.1 Unified Channel (UC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76741.4.2 IP Bus Interface Unit (BIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 795

41.4.3 Global Clock Prescaler Submodule (GCP) . . . . . . . . . . . . . . . . . . . . . 796

41.5 Initialization/Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79641.5.1 Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79641.5.2 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

42 CAN Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80042.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 800

42.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 801

42.3 Modular CAN (M_CAN) cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80242.3.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80342.3.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80442.3.3 Dual clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 805

42.3.4 Dual interrupt lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80542.3.5 Memory map and register descriptions . . . . . . . . . . . . . . . . . . . . . . . . 80542.3.6 Message RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 853

42.3.7 M_CAN functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86342.3.8 Timestamp generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 873

42.3.9 Timeout counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87342.3.10 Rx handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87442.3.11 Dedicated Rx Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 880

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20/1897 RM0403 Rev 6

42.3.12 Debug on CAN Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88142.3.13 Tx handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88342.3.14 FIFO acknowledge handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 887

42.3.15 Clock Calibration on CAN Unit (CCCU) . . . . . . . . . . . . . . . . . . . . . . . . 888

42.4 CAN RAM arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90042.4.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90142.4.2 Functional overview using examples . . . . . . . . . . . . . . . . . . . . . . . . . . 901

42.5 SRAM interface and memory organization . . . . . . . . . . . . . . . . . . . . . . . 90142.5.1 ECC controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 901


42.7 Shared memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 902

43 Inter-Integrated Circuit (I2C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90543.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 905

43.2 Introduction to I2C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90543.2.1 Definition: I2C module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90543.2.2 Advantages of the IC bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90543.2.3 Module block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 905

43.2.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90743.2.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90743.2.6 Definition: I2C conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 908

43.3 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90943.3.1 Signal overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 909

43.3.2 Detailed external signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . 909

43.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90943.4.1 I2C memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90943.4.2 Register accessibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91043.4.3 I2C Bus Address register (IBAD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 910

43.4.4 I2C Bus Frequency Divider register (IBFD) . . . . . . . . . . . . . . . . . . . . . 91143.4.5 I2C Bus Control Register (IBCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91143.4.6 I2C Bus Status Register (IBSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 913

43.4.7 I2C Bus Data I/O Register (IBDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91543.4.8 I2C Bus Interrupt Config register (IBIC) . . . . . . . . . . . . . . . . . . . . . . . . 916

43.4.9 I2C Bus Debug register (IBDBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 917

43.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91843.5.1 Notes about module operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 918

RM0403 Rev 6 21/1897

RM0403 Contents

41

43.5.2 Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91843.5.3 Arbitration procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92143.5.4 Clock behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 921

43.5.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93043.5.6 IPG STOP mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 931

43.5.7 IPG DEBUG mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93243.5.8 DMA interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 934

43.6 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 93443.6.1 Recommended interrupt service flow . . . . . . . . . . . . . . . . . . . . . . . . . 93443.6.2 General programming guidelines (for both master and slave mode) . . 936

43.6.3 Programming guidelines specific to master mode . . . . . . . . . . . . . . . . 93743.6.4 Programming guidelines specific to slave mode . . . . . . . . . . . . . . . . . 94043.6.5 DMA application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 940

44 Deserial Serial Peripheral Interface (DSPI) . . . . . . . . . . . . . . . . . . . . . 94644.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 946

44.1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94644.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94744.1.3 DSPI configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 948

44.1.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 949

44.2 DSPI signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95044.2.1 PCS0/SS — Peripheral Chip Select/Slave Select . . . . . . . . . . . . . . . . 95044.2.2 PCS1 – PCS3 — Peripheral Chip Selects 1 – 3 . . . . . . . . . . . . . . . . . 95144.2.3 PCS4 — Peripheral Chip Select 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 951

44.2.4 PCS5/PCSS — Peripheral Chip Select 5/Peripheral Chip Select Strobe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 951

44.2.5 PCS[6] – PCS[7] — Peripheral Chip Selects 6 – 7 . . . . . . . . . . . . . . . 95144.2.6 SIN — Serial Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 951

44.2.7 SOUT — Serial Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95144.2.8 SCK — Serial Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 951

44.3 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95144.3.1 DSPI Module Configuration Register (DSPI_MCR) . . . . . . . . . . . . . . . 95344.3.2 Hardware Configuration Register (DSPI_HCR) . . . . . . . . . . . . . . . . . . 956

44.3.3 DSPI Transfer Count Register (DSPI_TCR) . . . . . . . . . . . . . . . . . . . . 95844.3.4 DSPI Clock and Transfer Attributes Register (In Master Mode)

(DSPI_CTARn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 959

44.3.5 DSPI Clock and Transfer Attributes Register (In Slave Mode) (DSPI_CTARn_SLAVE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 964

Contents RM0403

22/1897 RM0403 Rev 6

44.3.6 DSPI Status Register (DSPI_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96544.3.7 DSPI DMA/Interrupt Request Select and Enable Register

(DSPI_RSER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 968

44.3.8 DSPI PUSH FIFO Register In Master Mode (DSPI_PUSHR) . . . . . . . 97044.3.9 DSPI PUSH FIFO Register In Slave Mode (DSPI_PUSHR_SLAVE) . 97344.3.10 DSPI POP FIFO Register (DSPI_POPR) . . . . . . . . . . . . . . . . . . . . . . 974

44.3.11 DSPI Transmit FIFO Registers (DSPI_TXFRn) . . . . . . . . . . . . . . . . . . 97444.3.12 DSPI Receive FIFO Registers (DSPI_RXFRn) . . . . . . . . . . . . . . . . . . 97544.3.13 DSPI Clock and Transfer Attributes Register Extended

(DSPI_CTAREn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 976

44.3.14 DSPI Status Register Extended (DSPI_SREX) . . . . . . . . . . . . . . . . . . 976

44.4 Register classification for safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 977

44.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97844.5.1 Start and Stop of DSPI transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 979

44.5.2 Serial Peripheral Interface (SPI) configuration . . . . . . . . . . . . . . . . . . 97944.5.3 DSPI baud rate and clock delay generation . . . . . . . . . . . . . . . . . . . . 98344.5.4 Transfer formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 986

44.5.5 Continuous Serial Communications Clock . . . . . . . . . . . . . . . . . . . . . . 99544.5.6 Slave mode operation constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99644.5.7 Parity generation and check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 997

44.5.8 Interrupts/DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99744.5.9 Power saving features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1000

44.6 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . 100144.6.1 Managing DSPI queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100144.6.2 Switching master and slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 1002

44.6.3 Initializing DSPI in Master/Slave Modes . . . . . . . . . . . . . . . . . . . . . . 100244.6.4 Baud rate settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100244.6.5 Delay settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1003

44.6.6 Calculation of FIFO pointer addresses . . . . . . . . . . . . . . . . . . . . . . . 1004

45 LINFlexD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100745.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1007

45.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100945.2.1 LIN mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100945.2.2 UART mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1010

45.2.3 Standard features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1010

45.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1010

RM0403 Rev 6 23/1897

RM0403 Contents

41

45.3.1 LIN protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101045.3.2 LINFlexD features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101245.3.3 Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1029

45.3.4 UART mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102945.3.5 DMA interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1034

45.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . 105345.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1053

45.4.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1055

45.5 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108845.5.1 Master node . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108845.5.2 Slave node . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109045.5.3 Extended frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1094

45.5.4 Timeout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109445.5.5 UART mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109545.5.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1095

46 Reset Generation Module (MC_RGM) . . . . . . . . . . . . . . . . . . . . . . . . 109746.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1097

46.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109746.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109846.1.3 Reset sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1099

46.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . .110046.2.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1101

46.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113646.3.1 Reset state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1136

46.3.2 ‘Destructive’ resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113946.3.3 External reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114046.3.4 ‘Functional’ resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1140

46.3.5 Alternate event generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114046.3.6 ‘Functional’ reset escalation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114146.3.7 ‘Destructive’ reset escalation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1141

46.3.8 Individual peripheral resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1142

47 Boot Assist Flash (BAF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114347.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1143

47.2 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1143

Contents RM0403

24/1897 RM0403 Rev 6

47.2.1 BAF image header . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1143

47.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114447.3.1 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114447.3.2 Device initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1144

47.3.3 Flow of control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114547.3.4 Initialization of BAF DCF clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114647.3.5 TDM Diary Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1151

47.3.6 Optionally perform a serial boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115147.3.7 Serial boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1156

47.4 Resources accessed by BAF code execution . . . . . . . . . . . . . . . . . . . .1159

48 System Status and Configuration Module (SSCM) . . . . . . . . . . . . . 116048.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1160

48.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116048.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1160

48.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1160

48.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . .116048.2.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1161

48.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116548.3.1 DCF mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116548.3.2 ECC error monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116748.3.3 Boot mode functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1167

48.3.4 BAF configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116748.3.5 User code boot sector search . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116848.3.6 Life Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1169

48.4 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . .117148.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1171

48.5 Additional safety measures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117148.5.1 Spurious reset protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1171

49 Power management controller digital interface (PMC_Dig) . . . . . . 117249.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1172

49.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117449.2.1 Standard features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1174

49.3 IPS bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1174

49.4 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1174

RM0403 Rev 6 25/1897

RM0403 Contents

41

49.5 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117749.5.1 Event Pending Register (EPR_LV0) . . . . . . . . . . . . . . . . . . . . . . . . . 117749.5.2 Reset Event Enable Register (REE_LV0) . . . . . . . . . . . . . . . . . . . . . 1178

49.5.3 Reset Event Select Register (RES_LV0) . . . . . . . . . . . . . . . . . . . . . . 117949.5.4 Interrupt Enable (IE_LV0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118049.5.5 FCCU Event Enable Register (FEE_LV0) . . . . . . . . . . . . . . . . . . . . . 1181

49.5.6 Event Pending Register (EPR_LV1) . . . . . . . . . . . . . . . . . . . . . . . . . 118249.5.7 Reset Event Enable Register (REE_LV1) . . . . . . . . . . . . . . . . . . . . . 118349.5.8 Reset Event Select Register (RES_LV1) . . . . . . . . . . . . . . . . . . . . . . 1184

49.5.9 Interrupt Enable (IE_LV1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118449.5.10 FCCU Event Enable Register (FEE_LV1) . . . . . . . . . . . . . . . . . . . . . 118549.5.11 Event Pending Register (EPR_HV0) . . . . . . . . . . . . . . . . . . . . . . . . . 1186

49.5.12 Reset Event Enable Register (REE_HV0) . . . . . . . . . . . . . . . . . . . . . 118749.5.13 Reset Event Select Register (RES_HV0) . . . . . . . . . . . . . . . . . . . . . 118849.5.14 Interrupt Enable (IE_HV0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1189

49.5.15 FCCU Event Enable Register (FEE_HV0) . . . . . . . . . . . . . . . . . . . . . 119049.5.16 Event Pending Register (EPR_HV1) . . . . . . . . . . . . . . . . . . . . . . . . . 119149.5.17 Reset Event Enable Register (REE_HV1) . . . . . . . . . . . . . . . . . . . . . 1192

49.5.18 Reset Event Select Register (RES_HV1) . . . . . . . . . . . . . . . . . . . . . 119349.5.19 Interrupt Enable Register (IE_HV1) . . . . . . . . . . . . . . . . . . . . . . . . . . 119449.5.20 FCCU Event Enable Register (FEE_HV1) . . . . . . . . . . . . . . . . . . . . . 1195

49.5.21 Supply Gauge Status Register (GR_S) . . . . . . . . . . . . . . . . . . . . . . . 119649.5.22 Pending Gauge Status Register (GR_P) . . . . . . . . . . . . . . . . . . . . . . 119949.5.23 Interrupt Enable Pending Register (IE_G) . . . . . . . . . . . . . . . . . . . . . 1200

49.5.24 Voltage selection of IO (VSIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120249.5.25 Miscellaneous CTRL Register (MISC_CTRL_REG) . . . . . . . . . . . . . 120249.5.26 Event Pending Register (EPR_TD) . . . . . . . . . . . . . . . . . . . . . . . . . . 1203

49.5.27 Reset Event Enable Register (REE_TD) . . . . . . . . . . . . . . . . . . . . . . 120449.5.28 Reset Event Select Register (RES_TD) . . . . . . . . . . . . . . . . . . . . . . 120549.5.29 Temperature Sensor Configuration Register (CTL_TD) . . . . . . . . . . 1206

49.5.30 Temperature Sensor FCCU Event Enable Register (FEE_TD) . . . . . 120849.5.31 ESR0 Configuration Register (ESR0_CFG) . . . . . . . . . . . . . . . . . . . 120949.5.32 User BIST Flags Phase1 Register (BIST_FLAGS_PHASE1) . . . .

rm0403 reference manual€¦ · scalability needed to implement platform approaches and delivers...

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